JPH10214244A - Data transfer control method and communication control processor applying the method - Google Patents
Data transfer control method and communication control processor applying the methodInfo
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- JPH10214244A JPH10214244A JP9018156A JP1815697A JPH10214244A JP H10214244 A JPH10214244 A JP H10214244A JP 9018156 A JP9018156 A JP 9018156A JP 1815697 A JP1815697 A JP 1815697A JP H10214244 A JPH10214244 A JP H10214244A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、主として回線速度
に応じたDMAデータ転送性能によるデータ処理が可能
なデータ転送制御方法,及び固定優先方式の共通バスに
情報処理装置及び主記憶装置と複数の回線アダプタとが
接続されて成ると共に、このデータ転送制御方法を適用
した通信制御処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer control method capable of performing data processing based on a DMA data transfer performance mainly corresponding to a line speed, and an information processing device and a main storage device provided on a common bus of a fixed priority system. The present invention relates to a communication control processing device to which a line adapter is connected and to which the data transfer control method is applied.
【0002】[0002]
【従来の技術】従来、この種の通信制御処理装置では、
情報処理装置及び主記憶装置とメモリ装置とが固定優先
方式の共通バスに接続されている。ここでのメモリ装置
は、発信器のクロックをカウントするカウンタと、その
カウンタの最上位ビットと、DMA(Direct M
emory Access)転送のバス要求信号とを論
理積演算(AND)した結果を出力する手段を有してい
る。2. Description of the Related Art Conventionally, in this type of communication control processing device,
The information processing device, the main storage device, and the memory device are connected to a common bus of a fixed priority system. The memory device here includes a counter for counting the clock of the transmitter, the most significant bit of the counter, and a DMA (Direct M
and means for outputting a result of performing a logical product operation (AND) with a bus request signal of the "memory access" transfer.
【0003】即ち、通信制御処理装置では、情報処理装
置がDMAコントローラへDMA起動を指示し、DMA
転送の起動により最初のデータ転送が完了した結果、共
通バスからバス応答信号が“1”となると、その立ち上
がりエッジでカウンタがリセットされて最上位ビットが
“0”となるため、メモリ装置からのデータ転送要求信
号がゲートされて共通バスへのバス要求信号が出力され
なくなる。同時にカウンタへ発信器のクロックが供給さ
れてカウントが開始され、カウントアップが進んで最上
位ビットが“1”となると、メモリ装置からのデータ転
送要求信号のゲートが解除されて共通バスへバス要求信
号が出力される。That is, in the communication control processing device, the information processing device instructs the DMA controller to start DMA, and
When the bus response signal becomes "1" from the common bus as a result of the completion of the first data transfer by the start of the transfer, the counter is reset at the rising edge and the most significant bit becomes "0". The data transfer request signal is gated and the bus request signal to the common bus is not output. At the same time, the clock of the oscillator is supplied to the counter to start counting. When the count-up proceeds and the most significant bit becomes "1", the gate of the data transfer request signal from the memory device is released and a bus request to the common bus is made. A signal is output.
【0004】因みに、こうしたDMA転送やメモリ装置
に関連する周知技術としては、例えば特開昭59−27
334号公報に開示されたダイレクトメモリアクセス
(DMA)メモリ装置等が挙げられる。Incidentally, as a well-known technique related to such a DMA transfer and a memory device, for example, JP-A-59-27
No. 334 discloses a direct memory access (DMA) memory device.
【0005】[0005]
【発明が解決しようとする課題】上述した通信制御処理
装置の場合、複数の回線アダプタを固定優先方式の共通
バスに接続する構成に適用すると、優先度の高い回線ア
ダプタが共通バスを占有しないために回線速度に応じた
データ転送間隔(データ転送性能)を設定する必要があ
るが、回線速度はモデムやDSU(Degital S
ervice Unit)が決定して回線アダプタには
知らされないため、バス要求間隔を遅延させる適切なカ
ウンタ値を決定する判断手段が無いことにより、DMA
データ転送性能が一定なままで回線速度に応じたDMA
データ転送性能が得られないという問題がある。In the case of the communication control processor described above, if a plurality of line adapters are connected to a common bus of a fixed priority system, a line adapter with a higher priority does not occupy the common bus. It is necessary to set a data transfer interval (data transfer performance) according to the line speed in the modem, but the line speed is determined by the modem or DSU (Digital S).
service unit) is determined and is not notified to the line adapter. Therefore, since there is no determining means for determining an appropriate counter value for delaying the bus request interval, the DMA is determined.
DMA according to line speed while data transfer performance remains constant
There is a problem that data transfer performance cannot be obtained.
【0006】又、特に情報処理装置がDMAコントロー
ラへDMA起動を指示する前処理時間やDMA完了を確
認する後処理時間のように転送ワード数が小さいとき
は、データ転送間隔を平均すると設定値より長くなって
データ転送性能が下がってしまう。In particular, when the number of words to be transferred is small, such as a pre-processing time in which the information processing apparatus instructs the DMA controller to start the DMA or a post-processing time in which the completion of the DMA is confirmed, the data transfer interval is averaged to the set value. It becomes longer and the data transfer performance decreases.
【0007】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、回線速度に応じた
DMAデータ転送性能が得られ、しかも転送ワード数が
小さい場合でもデータ転送性能が劣化しないデータ転送
制御方法及びそれを適用した通信制御処理装置を提供す
ることにある。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and the technical problem is that the data transfer performance according to the line speed can be obtained and the data transfer can be performed even when the number of transfer words is small. An object of the present invention is to provide a data transfer control method that does not degrade performance and a communication control processing device to which the method is applied.
【0008】[0008]
【課題を解決するための手段】本発明によれば、回線速
度が異なるモデム又はDSUに接続される複数の回線ア
ダプタを固定優先方式の共通バスに接続してデータ転送
制御を行う際、複数の回線アダプタ側では回線速度に応
じた共通バスのデータ転送性能を得るためにモデム又は
DSUからの送受信クロックを用いてバス要求間隔を遅
延させるバス要求遅延処理段階と、送受信クロックに基
づいて転送ワード数が小さいときにはバス要求間隔の遅
延を無効にするバス要求遅延無効処理段階とを有するデ
ータ転送制御方法が得られる。According to the present invention, when a plurality of line adapters connected to modems or DSUs having different line speeds are connected to a common bus of a fixed priority system to perform data transfer control, a plurality of line adapters are connected. On the line adapter side, a bus request delay processing step of delaying a bus request interval using a transmission / reception clock from a modem or a DSU in order to obtain data transfer performance of a common bus according to the line speed, and the number of transfer words based on the transmission / reception clock Is small, a bus request delay invalidation processing step of invalidating the delay of the bus request interval is obtained.
【0009】又、本発明によれば、回線速度が異なるモ
デム又はDSUに接続されると共に、固定優先方式の共
通バスに接続される複数の回線アダプタにおいて、回線
速度に応じた共通バスのデータ転送性能を得るためにモ
デム又はDSUからの送受信クロックを用いてバス要求
間隔を遅延させるバス要求遅延処理手段と、送受信クロ
ックに基づいて転送ワード数が小さいときにはバス要求
間隔の遅延を無効にするバス要求遅延無効処理手段とを
備えた回線アダプタが得られる。Further, according to the present invention, in a plurality of line adapters connected to a modem or a DSU having different line speeds and connected to a common bus of a fixed priority system, data transfer of the common bus according to the line speed is performed. Bus request delay processing means for delaying a bus request interval using a transmission / reception clock from a modem or a DSU in order to obtain performance; and a bus request for disabling the delay of the bus request interval when the number of transfer words is small based on the transmission / reception clock. A line adapter having delay invalidation processing means is obtained.
【0010】更に、本発明によれば、上記回線アダプタ
と、共通バスに接続される情報処理装置及び主記憶装置
とを備えた通信制御処理装置が得られる。Further, according to the present invention, there is provided a communication control processing device including the line adapter, an information processing device connected to a common bus, and a main storage device.
【0011】[0011]
【発明の実施の形態】以下に実施例を挙げ、本発明のデ
ータ転送制御方法及びそれを適用した通信制御処理装置
について、図面を参照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A data transfer control method according to the present invention and a communication control processing device to which the data transfer control method is applied will be described in detail with reference to the drawings.
【0012】最初に、本発明のデータ転送制御方法の概
要を簡単に説明する。このデータ転送制御方法は、回線
速度が異なるモデム又はDSUに接続される複数の回線
アダプタを固定優先方式の共通バスに接続してデータ転
送制御を行う際、複数の回線アダプタ側では回線速度に
応じた共通バスのデータ転送性能を得るためにモデム又
はDSUからの送受信クロックを用いてバス要求間隔を
遅延させるバス要求遅延処理段階と、送受信クロックに
基づいて転送ワード数が小さいときにはバス要求間隔の
遅延を無効にするバス要求遅延無効処理段階とを有する
ものである。First, the outline of the data transfer control method of the present invention will be briefly described. In this data transfer control method, when a plurality of line adapters connected to modems or DSUs having different line speeds are connected to a common bus of a fixed priority system to perform data transfer control, the plurality of line adapters correspond to the line speeds. A bus request delay processing step of delaying a bus request interval using a transmission / reception clock from a modem or a DSU in order to obtain data transfer performance of the common bus, and a delay of the bus request interval when the number of transfer words is small based on the transmission / reception clock. And a bus request delay invalidation processing stage for invalidating the bus request delay.
【0013】こうしたデータ転送制御方法を回線アダプ
タに適用させる場合、それぞれの回線アダプタに対し、
回線速度に応じた共通バスのデータ転送性能を得るため
にモデム又はDSUからの送受信クロックを用いてバス
要求間隔を遅延させるバス要求遅延処理手段と、送受信
クロックに基づいて転送ワード数が小さいときにはバス
要求間隔の遅延を無効にするバス要求遅延無効処理手段
とを備えれば良い。但し、ここでの回線アダプタは、そ
れぞれ複数のものが固定優先方式の共通バスと共に、回
線速度が異なるモデムやDSUに接続されることを前提
としている。When such a data transfer control method is applied to line adapters,
Bus request delay processing means for delaying a bus request interval using a transmission / reception clock from a modem or DSU in order to obtain data transfer performance of a common bus according to the line speed; and a bus when the number of transfer words is small based on the transmission / reception clock. A bus request delay invalidating means for invalidating the request interval delay may be provided. However, it is assumed that a plurality of line adapters are connected to a modem or DSU having a different line speed together with a common bus of a fixed priority system.
【0014】図1は、本発明の一実施例に係る回線アダ
プタの基本構成を示したブロック図である。FIG. 1 is a block diagram showing a basic configuration of a line adapter according to one embodiment of the present invention.
【0015】この回線アダプタ4は、共通バス1に接続
された送受信バッファ401と、この送受信バッファ4
01及び後述するモデムやDSUに接続され、モデムや
DSUとの間に接続された送信データ線404,受信デ
ータ線405,送受信クロック線406並びに送受信バ
ッファ401との間に接続された信号線403を介して
データをシリアル/パラレル変換して授受する回線制御
部402と、共通バス1に接続され、送受信クロック線
406からの送受信クロックを用いてバス要求間隔を遅
延させるバス要求遅延処理を行うと共に、送受信クロッ
クに基づいて転送ワード数が小さいときにはバス要求間
隔の遅延を無効にするバス要求遅延無効処理を行うバス
要求処理部420と、共通バス1に接続され、バス要求
処理部420でのバス要求遅延処理やバス要求遅延無効
処理に必要な信号を送出すると共に、送受信バッファ4
01の制御を行うDMAコントローラ407とを備えて
いる。The line adapter 4 includes a transmission / reception buffer 401 connected to the common bus 1 and a transmission / reception buffer
01 and a transmission data line 404, a reception data line 405, a transmission / reception clock line 406, and a signal line 403 connected to the transmission / reception buffer 401, which are connected to the modem or DSU described later. A line control unit 402 for serially / parallel-converting and transmitting data via the common bus 1 and a bus request delay process for delaying a bus request interval using a transmission / reception clock from a transmission / reception clock line 406; A bus request processing unit 420 for performing a bus request delay invalidating process for invalidating a delay of a bus request interval when the number of transfer words is small based on a transmission / reception clock, and a bus request processing unit 420 connected to the common bus 1 Signals required for delay processing and bus request delay invalidation processing are transmitted, and the transmission / reception buffer 4
And a DMA controller 407 for performing the control of the control unit 01.
【0016】このうち、バス要求処理部420は、送受
信クロック線406からの送受信クロックをカウントす
る6ビットカウンタ421と、この6ビットカウンタ4
21への送受信クロックの入力を論理積(AND)によ
り制御して出力線423へ送出する送受信クロック抑制
回路428と、後述するDMAコントローラ407のD
MA転送ワード数保持レジスタ410に保持されたDM
A転送ワード数が15ワード以下ならば“1”を出力線
430へ送出する出力制御(OR−NOT)回路429
と、出力線430からの出力と上述した6ビットカウン
タ421の最上位ビット線422に送出される最上位ビ
ットとを論理和演算(OR)して出力線425へ送出す
る論理和(OR)回路424と、この出力線425から
の出力とDMAコントローラ407からバス要求線41
2へ出力されるバス要求信号とを論理積演算(AND)
して出力線427へ送出するバス要求抑制回路426と
を有している。The bus request processing unit 420 includes a 6-bit counter 421 for counting the transmission / reception clock from the transmission / reception clock line 406, and a 6-bit counter 4
A transmission / reception clock suppression circuit 428 which controls the input of the transmission / reception clock to the output line 423 by controlling the input of the transmission / reception clock to the output line 423, and a D / A of a DMA controller 407 described later.
DM held in MA transfer word count holding register 410
Output control (OR-NOT) circuit 429 for sending "1" to output line 430 if the number of A transfer words is 15 words or less.
And the output from the output line 430 and the most significant bit transmitted to the most significant bit line 422 of the 6-bit counter 421 described above, and a logical sum (OR) circuit for performing a logical sum operation (OR) and transmitting the result to the output line 425 424, the output from the output line 425 and the bus request line 41 from the DMA controller 407.
AND operation (AND) with the bus request signal output to 2
And a bus request suppressing circuit 426 for sending the signal to the output line 427.
【0017】DMAコントローラ407は、送受信バッ
ファアドレス保持レジスタ408,主記憶アドレス保持
レジスタ409,及びDMA転送ワード数保持レジスタ
410を有し、共通バス1を介して後述する情報処理装
置から送受信バッファアドレス,主記憶アドレス,及び
DMA転送ワード数が与えられてDMA転送を指示され
ると、それぞれこれらの送受信バッファアドレス保持レ
ジスタ408,主記憶アドレス保持レジスタ409,及
びDMA転送ワード数保持レジスタ410に格納し、バ
ス要求線412に送出されるバス要求信号を“1”とす
る。The DMA controller 407 has a transmission / reception buffer address holding register 408, a main memory address holding register 409, and a DMA transfer word number holding register 410. When the main memory address and the number of DMA transfer words are given and the DMA transfer is instructed, they are stored in the transmission / reception buffer address holding register 408, the main memory address holding register 409, and the DMA transfer word number holding register 410, respectively. The bus request signal transmitted to the bus request line 412 is "1".
【0018】図2は、この回線アダプタ4のデータ転送
時の各部における処理信号(但し、図中にはそれらの信
号線の参照番号を付している)の波形を示したタイミン
グチャートである。FIG. 2 is a timing chart showing the waveforms of the processing signals (the reference numerals of those signal lines are given in the figure) in each part of the line adapter 4 during data transfer.
【0019】このDMAコントローラ407において、
DMA転送ワード数が16ワード以上の場合、DMA転
送ワード数保持レジスタ410は16ワード以上を示す
ビットを出力制御回路429へ入力させ、出力制御回路
429から出力線430に送出される出力信号が“0”
となる。このとき、バス要求線412のバス要求信号は
“0”となることによって6ビットカウンタ421がリ
セットされ、最上位ビット線422における最上位ビッ
トが“0”となり、論理和回路424の出力である出力
線425における出力信号(バス要求抑制信号)が
“0”となる。これにより、バス要求抑制信号を入力す
るバス要求抑制回路426から共通バス1へ送出される
出力線427における出力信号(バス要求信号)は
“0”となる。In this DMA controller 407,
When the number of DMA transfer words is 16 or more, the DMA transfer word number holding register 410 inputs a bit indicating 16 or more words to the output control circuit 429, and the output signal transmitted from the output control circuit 429 to the output line 430 is “ 0 "
Becomes At this time, the bus request signal on the bus request line 412 becomes “0”, thereby resetting the 6-bit counter 421, the most significant bit on the most significant bit line 422 becomes “0”, which is the output of the OR circuit 424. The output signal (bus request suppression signal) on the output line 425 becomes “0”. As a result, the output signal (bus request signal) on the output line 427 sent from the bus request suppression circuit 426 to the common bus 1 for inputting the bus request suppression signal becomes “0”.
【0020】共通バス1へのバス要求信号が“0”とな
ることによって、送受信クロック抑制回路428におけ
る送受信クロック線406からの送受信クロックに対す
る抑制が解除され、出力線423におけるカウンタクロ
ックが6ビットカウンタ421へ入力されてカウントが
開始する。この出力線423において、カウンタクロッ
クは1クロックで送受信データが1ビットだけ転送され
る。When the bus request signal to the common bus 1 becomes "0", the suppression of the transmission / reception clock from the transmission / reception clock line 406 in the transmission / reception clock suppression circuit 428 is released, and the counter clock on the output line 423 is changed to a 6-bit counter. 421 is input to start counting. In this output line 423, the transmission / reception data is transferred by one bit with one counter clock.
【0021】6ビットカウンタ421においてカウント
アップが進み、最上位ビット線422における最上位ビ
ットが“1”になる(即ち、8ビット*4バイト=32
クロックをカウントする)と、論理積回路424の出力
線425におけるバス要求抑制信号が“1”となり、こ
れを入力したバス要求抑制回路426におけるバス要求
抑制が解除され、共通バス1へ送出される出力線427
におけるバス要求信号が“1”となる。共通バス1への
バス要求信号が“1”となると、送受信クロック抑制回
路428によって送受信クロック線406における送受
信クロックが抑制され、6ビットカウンタ421におけ
るカウントアップが停止する。The 6-bit counter 421 counts up, and the most significant bit on the most significant bit line 422 becomes "1" (ie, 8 bits * 4 bytes = 32).
When the clock is counted), the bus request suppression signal on the output line 425 of the AND circuit 424 becomes “1”, and the bus request suppression circuit 426 to which the bus request suppression signal is input is released, and is sent to the common bus 1. Output line 427
Becomes "1". When the bus request signal to the common bus 1 becomes “1”, the transmission / reception clock on the transmission / reception clock line 406 is suppressed by the transmission / reception clock suppression circuit 428, and the 6-bit counter 421 stops counting up.
【0022】このように出力線427において共通バス
1へ送出されるバス要求信号に関して、6ビットカウン
タ421が出力線423におけるカウンタクロックを3
2クロックカウントする時間だけ遅延することになる。As described above, regarding the bus request signal transmitted to common bus 1 on output line 427, 6-bit counter 421 sets the counter clock on output line 423 to three.
It will be delayed by the time for counting two clocks.
【0023】更に、バスが確保されればバス応答線41
3におけるバス応答信号が“1”となり、これを検出し
たDMAコントローラ407は主記憶装置へのアドレス
を主記憶アドレス保持レジスタ409から共通バス1へ
出力すると共に、送受信バッファ401へ送受信バッフ
ァアドレス保持レジスタ408からアドレスを与えて送
受信バッファ401のデータを共通バス1へ出力し、1
ワード(4バイト)のデータを転送する。主記憶装置が
データを受け取ればバス応答線413におけるバス応答
信号が“0”となり、これを検出したDMAコントロー
ラ407はバス要求線412におけるバス要求信号を
“0”とした後、送受信バッファアドレス保持レジスタ
408と主記憶アドレス保持レジスタ409とをそれぞ
れインクリメント(増加)してDMA転送ワード数保持
レジスタ410をデクリメント(減少)する。DMA転
送ワード数保持レジスタ410をデクリメントした結果
が“0”でなければバス要求線412におけるバス要求
信号を“1”としてDMA転送を繰り返す。Further, if the bus is secured, the bus response line 41
3, the DMA controller 407 detects this, and outputs the address to the main memory from the main memory address holding register 409 to the common bus 1 and also sends the address to the sending / receiving buffer 401 to the sending / receiving buffer 401. 408, an address is given, the data of the transmission / reception buffer 401 is output to the common bus 1, and
Word (4 bytes) data is transferred. When the main storage device receives the data, the bus response signal on the bus response line 413 becomes "0", and upon detecting this, the DMA controller 407 sets the bus request signal on the bus request line 412 to "0" and then holds the transmission / reception buffer address. The register 408 and the main storage address holding register 409 are respectively incremented (increased) and the DMA transfer word number holding register 410 is decremented (decreased). If the result of decrementing the DMA transfer word number holding register 410 is not "0", the DMA transfer is repeated by setting the bus request signal on the bus request line 412 to "1".
【0024】ところで、DMA転送ワード数が15ワー
ド以下の場合、出力線430における出力信号が“1”
となり、出力線425におけるバス要求抑制信号が
“1”となり、バス要求抑制回路426によるバス要求
線412におけるバス要求信号は抑制されないため、共
通バス1への出力線427におけるバス要求信号は遅延
しない。When the number of DMA transfer words is 15 or less, the output signal on the output line 430 is "1".
And the bus request suppression signal on the output line 425 becomes “1”, and the bus request signal on the bus request line 412 by the bus request suppression circuit 426 is not suppressed, so that the bus request signal on the output line 427 to the common bus 1 is not delayed. .
【0025】ところで、回路速度に応じてデータ転送性
能が変化する場合の例示としては、例えば共通バス1の
最大データ転送性能が20MB/S(0.2μS/1ワ
ード)であるとすると、回線速度が64Kbpsであれ
ばデータ転送遅延時間は32÷64Kbps=500μ
Sとなり、データ転送性能は4バイト÷(500+0.
2)=0.008MB/Sとなる場合や、回線速度が
1.544Mbpsであればデータ転送遅延時間は32
÷1.544Mbps=20μSとなり、データ転送性
能は4バイト÷(20+0.2)=0.198MB/S
となる場合が挙げられる。As an example of the case where the data transfer performance changes in accordance with the circuit speed, assuming that the maximum data transfer performance of the common bus 1 is 20 MB / S (0.2 μS / 1 word), for example, Is 64Kbps, the data transfer delay time is 32 ÷ 64Kbps = 500μ
S, and the data transfer performance is 4 bytes ÷ (500 + 0.
2) The data transfer delay time is 32 when = 0.008 MB / S or when the line speed is 1.544 Mbps.
÷ 1.544 Mbps = 20 μS, and data transfer performance is 4 bytes ÷ (20 + 0.2) = 0.198 MB / S
There are cases where
【0026】又、転送ワード数が小さいときに性能低下
が防止される場合の例示としては、例えば情報処理装置
によってDMAコントローラ407へのDMA前処理と
後処理との時間を合わせて200μSとすると、回転速
度が1.544MbpsでDMAワード数が10ワード
であれば、共通バス1へのバス要求線412におけるバ
ス要求信号は遅延せずに40バイト÷(0.2/10ワ
ード+200)=0.198MB/Sとなる場合が挙げ
られる。因みに、DMA転送ワード数を考慮しないで共
通バス1への出力線427におけるバス要求信号が遅延
すれば、バス要求信号は40バイト÷[(20+0.
2)/10ワード+200]=0.100MB/Sとな
ってデータ転送性能が半減する。As an example of the case where the performance degradation is prevented when the number of transfer words is small, for example, if the total time of the DMA pre-processing and post-processing to the DMA controller 407 by the information processing apparatus is 200 μS, If the rotation speed is 1.544 Mbps and the number of DMA words is 10 words, the bus request signal on the bus request line 412 to the common bus 1 is 40 bytes without delay (0.2 / 10 words + 200) = 0. 198 MB / S. Incidentally, if the bus request signal on the output line 427 to the common bus 1 is delayed without considering the number of DMA transfer words, the bus request signal becomes 40 bytes {[(20 + 0.
2) / 10 words + 200] = 0.100 MB / S, and the data transfer performance is halved.
【0027】即ち、この回線アダプタ4では、バス要求
処理部420においてDMAコントローラ407よりバ
ス要求線412に送出されるバス要求信号の時間間隔を
回線速度及び転送ワード数に応じて遅延させ、共通バス
1のトラフィック(帯域)を制限し、高回線速度なら遅
延時間を短く、低回線速度なら遅延時間を長くすると共
に、一定の転送ワード数以下なら遅延時間を0(ゼロ)
にすることができることを示している。That is, in the line adapter 4, the bus request processing unit 420 delays the time interval of the bus request signal transmitted from the DMA controller 407 to the bus request line 412 according to the line speed and the number of words to be transferred. Limit the traffic (bandwidth) of 1 and shorten the delay time for high line speeds, increase the delay time for low line speeds, and reduce the delay time to 0 (zero) if the number of transfer words is less than a certain number.
Shows that it can be
【0028】図3は、上述した回線アダプタ4を備えた
通信制御処理装置の基本構成を示したブロック図であ
る。FIG. 3 is a block diagram showing a basic configuration of a communication control processing device provided with the line adapter 4 described above.
【0029】この通信制御処理装置は、固定優先方式の
共通バス1に対し、情報処理装置2と主記憶装置3と複
数の回線アダプタ41 〜4n とが接続されて成ってい
る。This communication control processing device comprises an information processing device 2, a main storage device 3, and a plurality of line adapters 4 1 to 4 n connected to a common bus 1 of a fixed priority system.
【0030】このうち、回線アダプタ41 〜4n-1 には
モデム5が接続され、回線アダプタ4n にはDSU6が
接続されている。The modem 5 is connected to the line adapters 4 1 to 4 n−1 , and the DSU 6 is connected to the line adapter 4 n .
【0031】回線アダプタ41 〜4n-1 は、上述した回
線アダプタ4と同じ構成のものを使用しているが、送受
信バッファ401は主記憶装置3との間で数百キロバイ
トでストア&フォワード方式のDMA転送によって送受
信データを転送可能になっている。The line adapters 4 1 to 4 n−1 have the same configuration as that of the line adapter 4 described above, but the transmission / reception buffer 401 stores and forwards data to and from the main storage device 3 by several hundred kilobytes. The transmission and reception data can be transferred by the DMA transfer of the system.
【0032】この通信制御処理装置では、受信処理の場
合には回線アダプタ41 〜4n において回線から送受信
バッファ401へ1フレームを完全に受信すると、送受
信バッファ401から主記憶装置3へ1フレーム分の受
信データをDMA転送するが、送信処理の場合には主記
憶装置3から送受信バッファ401へ1フレーム分の送
信データをDMA転送した後、送受信バッファ401か
ら回線へ1フレームを送信する。In this communication control processor, when one frame is completely received from the line to the transmission / reception buffer 401 by the line adapters 4 1 to 4 n in the reception process, one frame is transferred from the transmission / reception buffer 401 to the main storage device 3. The received data is DMA-transferred. In the case of transmission processing, one frame of transmission data is DMA-transferred from the main storage device 3 to the transmission / reception buffer 401, and then one frame is transmitted from the transmission / reception buffer 401 to the line.
【0033】DMA転送の起動は、情報処理装置2が共
通バス1を介してDMAコントローラ407へ主記憶装
置3のアドレス,送受信バッファ401のアドレス,及
び転送ワード(4バイト)数を指示することにより、D
MAコントローラ407が共通バス1へバス要求を行
い、バスが確保され次第、バス幅分(1ワード)のデー
タを転送し、これを指示された転送ワード数回繰り返
す。The DMA transfer is started by the information processing apparatus 2 instructing the DMA controller 407 via the common bus 1 the address of the main memory 3, the address of the transmission / reception buffer 401, and the number of transfer words (4 bytes). , D
The MA controller 407 issues a bus request to the common bus 1 and, as soon as the bus is secured, transfers data of the bus width (one word) and repeats this for the specified number of transfer words.
【0034】ここでの回線アダプタ41 〜4n は、上述
したように回線速度に応じた共通バス1のデータ転送性
能を得るためにモデム5やDSU6からの送受信クロッ
ク線406における送受信クロックを用いてバス要求間
隔を遅延させ、転送ワード数が小さいときにはバス要求
間隔の遅延を無効にする。The line adapters 4 1 to 4 n use the transmission / reception clock on the transmission / reception clock line 406 from the modem 5 or DSU 6 to obtain the data transfer performance of the common bus 1 according to the line speed as described above. To delay the bus request interval. When the number of words to be transferred is small, the delay of the bus request interval is invalidated.
【0035】[0035]
【発明の効果】以上に述べた通り、本発明によれば、固
定優先方式の共通バスに複数の回線アダプタを接続して
データ転送制御を行う際、複数の回線アダプタ側で回線
速度に応じた共通バスのデータ転送性能を得るためにモ
デム又はDSUからの送受信クロックを用いてバス要求
間隔を遅延させたり、送受信クロックに基づいて転送ワ
ード数が小さいときにはバス要求間隔の遅延を無効にし
ているので、回線速度に応じたDMAデータ転送性能が
得られ、しかも転送ワード数が小さい場合でもデータ転
送性能の劣化が防止されるようになる。As described above, according to the present invention, when a plurality of line adapters are connected to the common bus of the fixed priority system to perform data transfer control, the plurality of line adapters are adapted to the line speed. In order to obtain the data transfer performance of the common bus, the bus request interval is delayed by using the transmission / reception clock from the modem or DSU, or the bus request interval is disabled when the number of transfer words is small based on the transmission / reception clock. In addition, DMA data transfer performance corresponding to the line speed can be obtained, and even when the number of transfer words is small, deterioration of the data transfer performance can be prevented.
【図1】本発明のデータ転送制御方法を適用した一実施
例に係る回線アダプタの基本構成を示したブロック図で
ある。FIG. 1 is a block diagram showing a basic configuration of a line adapter according to an embodiment to which a data transfer control method of the present invention is applied.
【図2】図1に示す回線アダプタのデータ転送時の各部
における処理信号(但し、図中にはそれらの信号線の参
照番号を付している)の波形を示したタイミングチャー
トである。FIG. 2 is a timing chart showing waveforms of processing signals (in the figure, reference numbers of those signal lines are attached) in each unit at the time of data transfer of the line adapter shown in FIG. 1;
【図3】図1に示す回線アダプタを備えた通信制御処理
装置の基本構成を示したブロック図である。FIG. 3 is a block diagram showing a basic configuration of a communication control processing device provided with the line adapter shown in FIG.
1 共通バス 2 情報処理装置 3 主記憶装置 4,41 〜4n 回線アダプタ 5 モデム 6 DSU 401 送受信バッファ 402 回線制御部 407 DMAコントローラ 420 バス要求処理部1 common bus 2 information processing apparatus 3 main storage device 4, 4 1 to 4 n line adapter 5 Modem 6 DSU 401 receive buffer 402 line control unit 407 DMA controller 420 bus request processing unit
Claims (3)
続される複数の回線アダプタを固定優先方式の共通バス
に接続してデータ転送制御を行う際、前記複数の回線ア
ダプタ側では前記回線速度に応じた前記共通バスのデー
タ転送性能を得るために前記モデム又は前記DSUから
の送受信クロックを用いてバス要求間隔を遅延させるバ
ス要求遅延処理段階と、前記送受信クロックに基づいて
転送ワード数が小さいときには前記バス要求間隔の遅延
を無効にするバス要求遅延無効処理段階とを有すること
を特徴とするデータ転送制御方法。When a plurality of line adapters connected to a modem or a DSU having different line speeds are connected to a common bus of a fixed priority system to perform data transfer control, the plurality of line adapters respond to the line speeds. A bus request delay processing step of delaying a bus request interval by using a transmission / reception clock from the modem or the DSU in order to obtain data transfer performance of the common bus, and when the number of transfer words is small based on the transmission / reception clock, A bus request delay invalidating step of invalidating a delay of a bus request interval.
続されると共に、固定優先方式の共通バスに接続される
複数の回線アダプタにおいて、前記回線速度に応じた前
記共通バスのデータ転送性能を得るために前記モデム又
は前記DSUからの送受信クロックを用いてバス要求間
隔を遅延させるバス要求遅延処理手段と、前記送受信ク
ロックに基づいて転送ワード数が小さいときには前記バ
ス要求間隔の遅延を無効にするバス要求遅延無効処理手
段とを備えたことを特徴とする回線アダプタ。2. A plurality of line adapters connected to a modem or a DSU having different line speeds and connected to a common bus of a fixed priority system to obtain data transfer performance of the common bus according to the line speed. Bus request delay processing means for delaying a bus request interval using a transmission / reception clock from the modem or the DSU, and a bus request for invalidating the delay of the bus request interval when the number of transfer words is small based on the transmission / reception clock. A line adapter comprising delay invalidation processing means.
通バスに接続される情報処理装置及び主記憶装置とを備
えたことを特徴とする通信制御処理装置。3. A communication control processing device comprising: the line adapter according to claim 2; an information processing device and a main storage device connected to the common bus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9018156A JPH10214244A (en) | 1997-01-31 | 1997-01-31 | Data transfer control method and communication control processor applying the method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9018156A JPH10214244A (en) | 1997-01-31 | 1997-01-31 | Data transfer control method and communication control processor applying the method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10214244A true JPH10214244A (en) | 1998-08-11 |
Family
ID=11963758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9018156A Withdrawn JPH10214244A (en) | 1997-01-31 | 1997-01-31 | Data transfer control method and communication control processor applying the method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10214244A (en) |
-
1997
- 1997-01-31 JP JP9018156A patent/JPH10214244A/en not_active Withdrawn
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