JPH10214224A - コンピュータ・システムでのメモリ・ストレージ・モードの効果的な選択 - Google Patents
コンピュータ・システムでのメモリ・ストレージ・モードの効果的な選択Info
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- JPH10214224A JPH10214224A JP9186076A JP18607697A JPH10214224A JP H10214224 A JPH10214224 A JP H10214224A JP 9186076 A JP9186076 A JP 9186076A JP 18607697 A JP18607697 A JP 18607697A JP H10214224 A JPH10214224 A JP H10214224A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 マルチレベルのキャッシュ・コンピュータ・
システム中で高レベルのキャッシュ・メモリ空間を割当
てるのを最適化し、キャッシュの用い方を最大にすると
共にデータへの全アクセス時間を最短にする。 【解決手段】 少なくとも低レベルのキャッシュ（ＬＬ
Ｃ）及び高レベルのキャッシュ（ＨＬＣ）を有するコン
ピュータ・システムのマルチレベルのキャッシュ階層の
メモリ・ストレージ・モードを選択する方法であって、
ＬＬＣ中のメモリ空間がキャッシュ・ライン・サイズ化
されたユニット中で割当てられるが、ＨＬＣ中のメモリ
空間は２つ以上のキャッシュ・ラインを含む各ページの
サイズ化されたユニット中で割当てられる。
システム中で高レベルのキャッシュ・メモリ空間を割当
てるのを最適化し、キャッシュの用い方を最大にすると
共にデータへの全アクセス時間を最短にする。 【解決手段】 少なくとも低レベルのキャッシュ（ＬＬ
Ｃ）及び高レベルのキャッシュ（ＨＬＣ）を有するコン
ピュータ・システムのマルチレベルのキャッシュ階層の
メモリ・ストレージ・モードを選択する方法であって、
ＬＬＣ中のメモリ空間がキャッシュ・ライン・サイズ化
されたユニット中で割当てられるが、ＨＬＣ中のメモリ
空間は２つ以上のキャッシュ・ラインを含む各ページの
サイズ化されたユニット中で割当てられる。
Description
【０００１】
【発明の属する技術分野】この発明は、コンピュータ・
システムのメモリに関し、詳細にはコンピュータ・シス
テム中でメモリ・ストレージ・モードを効率良く選択す
ることに関するものである。
システムのメモリに関し、詳細にはコンピュータ・シス
テム中でメモリ・ストレージ・モードを効率良く選択す
ることに関するものである。
【０００２】
【従来の技術】小さな第１レベルのキャッシュ及び大き
な第２レベルのキャッシュを有するマルチレベルのキャ
ッシュ・コンピュータ・システムの簡単なキャッシュ空
間割当て技術では、全てのデータ構造が両方のレベルの
キャッシュに自動的にキャッシュされる。もしデータ構
造のサイズがより小さい低レベルのキャッシュよりも大
きければ、即ちデータ構造が低レベルのキャッシュに合
わないなら、データ構造は低レベルのキャッシュから置
き換えられる。もしデータ構造がより大きい高レベルの
キャッシュよりも小さいならば、データ構造の内容の大
部分は高レベルのキャッシュに残る。
な第２レベルのキャッシュを有するマルチレベルのキャ
ッシュ・コンピュータ・システムの簡単なキャッシュ空
間割当て技術では、全てのデータ構造が両方のレベルの
キャッシュに自動的にキャッシュされる。もしデータ構
造のサイズがより小さい低レベルのキャッシュよりも大
きければ、即ちデータ構造が低レベルのキャッシュに合
わないなら、データ構造は低レベルのキャッシュから置
き換えられる。もしデータ構造がより大きい高レベルの
キャッシュよりも小さいならば、データ構造の内容の大
部分は高レベルのキャッシュに残る。
【０００３】残念なことに、データ構造の幾らかの成分
ないし部分は頻繁にアクセスされるが、他は１回しかア
クセスされない。そして統計分析とデータ構造を所有す
るプログラムの知識との少なくとも一方がなければ特定
の部分への将来のアクセスを予測するのは容易でない。
例えば、コンピュータ・プログラムは、アレイの各エレ
メントをアクセスすることにより、大きいアレイを使用
するかもしれない。各エレメントは、一時変数を含むか
なり複雑な計算に使用される。この例では、大きなアレ
イの全エレメントをキャッシュ化することは計算速度を
実質的に速めない。対照的に、一時変数をキャッシュ化
するとプログラムの実行を速めることになる。
ないし部分は頻繁にアクセスされるが、他は１回しかア
クセスされない。そして統計分析とデータ構造を所有す
るプログラムの知識との少なくとも一方がなければ特定
の部分への将来のアクセスを予測するのは容易でない。
例えば、コンピュータ・プログラムは、アレイの各エレ
メントをアクセスすることにより、大きいアレイを使用
するかもしれない。各エレメントは、一時変数を含むか
なり複雑な計算に使用される。この例では、大きなアレ
イの全エレメントをキャッシュ化することは計算速度を
実質的に速めない。対照的に、一時変数をキャッシュ化
するとプログラムの実行を速めることになる。
【０００４】従って、上述した方法は簡単であるが、再
びアクセス中の特定の部分の可能性が親データ構造のサ
イズに必ずしも関連付けられないので、その方法は効率
が悪い。キャッシュ・メモリは無限に大きくないので、
キャッシュ・メモリ空間を効率良く使用しないと、他の
有用なデータ構造を早目に置き換える、即ち後続のアク
セス前にキャッシュから追い出すことになる。
びアクセス中の特定の部分の可能性が親データ構造のサ
イズに必ずしも関連付けられないので、その方法は効率
が悪い。キャッシュ・メモリは無限に大きくないので、
キャッシュ・メモリ空間を効率良く使用しないと、他の
有用なデータ構造を早目に置き換える、即ち後続のアク
セス前にキャッシュから追い出すことになる。
【０００５】
【発明が解決しようとする課題】従って、キャッシュの
用い方を最大にすると共にデータへの全アクセス時間を
最短にするために、マルチレベルのキャッシュ・コンピ
ュータ・システム中で高レベルのキャッシュ・メモリ空
間の割当を最適化し、キャッシュ化即ちキャッシュイン
グ用データ構造を選択するための効率の良い機構の必要
性がある。
用い方を最大にすると共にデータへの全アクセス時間を
最短にするために、マルチレベルのキャッシュ・コンピ
ュータ・システム中で高レベルのキャッシュ・メモリ空
間の割当を最適化し、キャッシュ化即ちキャッシュイン
グ用データ構造を選択するための効率の良い機構の必要
性がある。
【０００６】
【課題を解決するための手段】本発明は、少なくとも低
レベルのキャッシュ（ＬＬＣ）と高レベルのキャッシュ
（ＨＬＣ）を有するコンピュータ・システムのマルチレ
ベルのキャッシュ階層のメモリ・ストレージ・モードを
選択するための効率の良い方法を提供する。
レベルのキャッシュ（ＬＬＣ）と高レベルのキャッシュ
（ＨＬＣ）を有するコンピュータ・システムのマルチレ
ベルのキャッシュ階層のメモリ・ストレージ・モードを
選択するための効率の良い方法を提供する。
【０００７】１つの実施態様では、低レベルのキャッシ
ュ（ＬＬＣ）のメモリ空間はキャッシュ・ライン・サイ
ズのユニット中で割当てられるが、高レベルのキャッシ
ュ（ＨＬＣ）のメモリ空間はページ・サイズ化されたユ
ニット中で割当てられ、各ページは２つ以上のキャッシ
ュ・ラインを含む。しかしながら、データの複数の部分
及びブロックをストアするのに用いられた例示的なメモ
リ・ユニットがそれぞれキャッシュ・ライン及びページ
であるが、この発明は他のメモリ・ユニットやサブユニ
ットにも適用できる。
ュ（ＬＬＣ）のメモリ空間はキャッシュ・ライン・サイ
ズのユニット中で割当てられるが、高レベルのキャッシ
ュ（ＨＬＣ）のメモリ空間はページ・サイズ化されたユ
ニット中で割当てられ、各ページは２つ以上のキャッシ
ュ・ラインを含む。しかしながら、データの複数の部分
及びブロックをストアするのに用いられた例示的なメモ
リ・ユニットがそれぞれキャッシュ・ライン及びページ
であるが、この発明は他のメモリ・ユニットやサブユニ
ットにも適用できる。
【０００８】従って、プログラムを実行中、データのペ
ージ・サイズのブロックのキャッシュ・ライン・サイズ
の部分は、複数のＬＬＣのキャッシュ・ラインに増分的
にストアされる。その後、コンピュータ・システムは、
それがキャッシュ・リソースの割当て即ちＬＬＣとＨＬ
Ｃへの割当てを再検討するための機会であることを決定
する。リビュー（再検討）・トリガはプロセッサの各部
機器例えばプロセッサに周期的に割込むタイマで良い。
或は、このリビュー・トリガは、例えばＬＬＣが一杯の
時又はＨＬＣの使用がある百分率よりも低下する時に、
ＬＬＣから又はＨＬＣからで良い。
ージ・サイズのブロックのキャッシュ・ライン・サイズ
の部分は、複数のＬＬＣのキャッシュ・ラインに増分的
にストアされる。その後、コンピュータ・システムは、
それがキャッシュ・リソースの割当て即ちＬＬＣとＨＬ
Ｃへの割当てを再検討するための機会であることを決定
する。リビュー（再検討）・トリガはプロセッサの各部
機器例えばプロセッサに周期的に割込むタイマで良い。
或は、このリビュー・トリガは、例えばＬＬＣが一杯の
時又はＨＬＣの使用がある百分率よりも低下する時に、
ＬＬＣから又はＨＬＣからで良い。
【０００９】割当ての再検討は、データのそれぞれのブ
ロックに関連した部分を識別して、ブロックで識別され
たキャッシュド（キャッシュされた）部分の数が閾値を
超えたかどうかを決定することを含む。もし閾値が特定
のブロックに関連したキャッシュド部分に対して超えた
ら、空間はブロックからの部分をストアするためにＨＬ
Ｃ中で割当てられる。この方法は、ＨＬＣを最適に使用
してメモリのブロックにかなりの数の有用な部分をスト
アすることにより、将来のキャッシュのヒットの見込み
を好都合に増加させる。
ロックに関連した部分を識別して、ブロックで識別され
たキャッシュド（キャッシュされた）部分の数が閾値を
超えたかどうかを決定することを含む。もし閾値が特定
のブロックに関連したキャッシュド部分に対して超えた
ら、空間はブロックからの部分をストアするためにＨＬ
Ｃ中で割当てられる。この方法は、ＨＬＣを最適に使用
してメモリのブロックにかなりの数の有用な部分をスト
アすることにより、将来のキャッシュのヒットの見込み
を好都合に増加させる。
【００１０】ＣＯＭＡ／ＮＵＭＡコンピュータ・システ
ムで実施されたような一実施形態では、メモリ・ストレ
ージ・ロケーション即ちＨＬＣ対ＬＬＣを選択すること
は、ＣＯＭＡ及びＮＵＭＡキャッシュイング・モードを
選択することに相当する。しかしながら、選択方法は、
ＣＯＭＡオンリ又はＮＵＭＡオンリ・キャッシュを含め
てこれだけに制限されない全てのレベルのキャッシュに
も、そして広範囲のキャッシュ及びシステム・アーキテ
クチャにも適用できる。
ムで実施されたような一実施形態では、メモリ・ストレ
ージ・ロケーション即ちＨＬＣ対ＬＬＣを選択すること
は、ＣＯＭＡ及びＮＵＭＡキャッシュイング・モードを
選択することに相当する。しかしながら、選択方法は、
ＣＯＭＡオンリ又はＮＵＭＡオンリ・キャッシュを含め
てこれだけに制限されない全てのレベルのキャッシュに
も、そして広範囲のキャッシュ及びシステム・アーキテ
クチャにも適用できる。
【００１１】
【発明の実施の形態】この発明のコンピュータ・システ
ムの目的、特徴及び利点は、以下の説明から明らかにな
ろう。以下の説明中の符号は発明を完全に理解するため
に付けた。符号を付けたものの中には、コンピュータ・
システムのメモリ・リソース例えばキャッシュを割当て
る安価な方法の実施を支援する機能ブロック及び例示的
なキャッシュ・アーキテクチャがある。加えて、ＮＵＭ
Ａ／ＣＯＭＡマルチプロセッサ・コンピュータ・システ
ム用のモード選択を含む特定のキャッシュ割当て方法に
ついてこの発明を説明するが、広範囲のキャッシュ及び
システムのアーキテクチャにこの発明を適用できる。な
お、この発明を必要以上に不明瞭にしないために周知の
回路や構成は詳しく説明しない。
ムの目的、特徴及び利点は、以下の説明から明らかにな
ろう。以下の説明中の符号は発明を完全に理解するため
に付けた。符号を付けたものの中には、コンピュータ・
システムのメモリ・リソース例えばキャッシュを割当て
る安価な方法の実施を支援する機能ブロック及び例示的
なキャッシュ・アーキテクチャがある。加えて、ＮＵＭ
Ａ／ＣＯＭＡマルチプロセッサ・コンピュータ・システ
ム用のモード選択を含む特定のキャッシュ割当て方法に
ついてこの発明を説明するが、広範囲のキャッシュ及び
システムのアーキテクチャにこの発明を適用できる。な
お、この発明を必要以上に不明瞭にしないために周知の
回路や構成は詳しく説明しない。
【００１２】本願出願人の先行出願には、ネットワーク
化されたコンピュータ・システム用の共有主記憶アドレ
ス空間及びコヒーレントなキャッシュイング・システム
を有するハイブリッド・キャッシュオンリ・メモリ・ア
ーキテクチャ／非一様メモリ・アーキテクチャ（ＣＯＭ
Ａ／ＮＵＭＡ）が開示されており、上述したネットワー
ク化されたコンピュータ・システムはこの発明を実施す
るための適当な例示的ハードウェア環境を提供する。
化されたコンピュータ・システム用の共有主記憶アドレ
ス空間及びコヒーレントなキャッシュイング・システム
を有するハイブリッド・キャッシュオンリ・メモリ・ア
ーキテクチャ／非一様メモリ・アーキテクチャ（ＣＯＭ
Ａ／ＮＵＭＡ）が開示されており、上述したネットワー
ク化されたコンピュータ・システムはこの発明を実施す
るための適当な例示的ハードウェア環境を提供する。
【００１３】図１はそのようなハイブリッドＣＯＭＡ／
ＮＵＭＡコンピュータ・システム１００を示すブロック
図である。このコンピュータ・システム１００は、グロ
ーバル・インターコネクト１９０を介して互いに結合さ
れた複数のサブシステム（ノード）１１０，１２０，…
１８０を含む。各サブシステムには特有のネットワーク
・ノード・アドレスが割当てられる。各サブシステム
は、１個以上のプロセッサ、対応する数のメモリ管理ユ
ニット（ＭＭＵ）及び第２レベルのハイブリッド・キャ
ッシュ（Ｌ２＄）、ＣＯＭＡキャッシュ／メモリ、グロ
ーバル・インターフェイス、第３レベルのキャッシュ
（Ｌ３＄）及びローカル・インターコネクトを含む。例
えば、サブシステム１１０はプロセッサ１１１ａ，１１
１ｂ，…１１１ｉ，ＭＭＵ１１２ａ，１１２ｂ，…１１
２ｉ，Ｌ２＄１１３ａ，１１３ｂ，…１１３ｉ，ＣＯＭ
Ａキャッシュ／メモリ１１４、グローバル・インターフ
ェイス１１５，Ｌ３＄１１８，及びローカル・インター
コネクト１１９を含む。この例では、各プロセッサ１１
１ａ，１１１ｂ，…１１１ｉがコンパクトで任意の第１
レベルのキャッシュ（Ｌ１＄）（図１に示さない）を含
み得る。
ＮＵＭＡコンピュータ・システム１００を示すブロック
図である。このコンピュータ・システム１００は、グロ
ーバル・インターコネクト１９０を介して互いに結合さ
れた複数のサブシステム（ノード）１１０，１２０，…
１８０を含む。各サブシステムには特有のネットワーク
・ノード・アドレスが割当てられる。各サブシステム
は、１個以上のプロセッサ、対応する数のメモリ管理ユ
ニット（ＭＭＵ）及び第２レベルのハイブリッド・キャ
ッシュ（Ｌ２＄）、ＣＯＭＡキャッシュ／メモリ、グロ
ーバル・インターフェイス、第３レベルのキャッシュ
（Ｌ３＄）及びローカル・インターコネクトを含む。例
えば、サブシステム１１０はプロセッサ１１１ａ，１１
１ｂ，…１１１ｉ，ＭＭＵ１１２ａ，１１２ｂ，…１１
２ｉ，Ｌ２＄１１３ａ，１１３ｂ，…１１３ｉ，ＣＯＭ
Ａキャッシュ／メモリ１１４、グローバル・インターフ
ェイス１１５，Ｌ３＄１１８，及びローカル・インター
コネクト１１９を含む。この例では、各プロセッサ１１
１ａ，１１１ｂ，…１１１ｉがコンパクトで任意の第１
レベルのキャッシュ（Ｌ１＄）（図１に示さない）を含
み得る。
【００１４】ディレクトリに基づいたキャッシュ・コヒ
ーレンス方法を支持するために、サブシステム１１０，
１２０，…１８０は、グローバル・インターフェイス１
１５，１２５，…１８５とそれぞれ結合されたディレク
トリ１１６，１２６，…１８６も含む。ＣＯＭＡキャッ
シュ／メモリ１１４，１２４，…１８４のどれかにある
“ホーム”ロケーションから発するデータは、コンピュ
ータ・システム１００のアトラクション・メモリ（Ａ
Ｍ）中で複製することができる。例えば、ＣＯＭＡモー
ドでは、サブシステムのキャッシュはＣＯＭＡキャッシ
ュ／メモリ１１４，１２４，…１８４並びにＬ２＄１１
３ａ…１１３ｉ，１２３ａ…１２３ｉ，及び１８３ａ…
１８３ｉを含み、そして“ホーム”ロケーションがサブ
システム１１０のＣＯＭＡキャッシュ／メモリ１１４に
あるデータは、ＣＯＭＡキャッシュ／メモリ１２４，…
１８４のうちの１個又は２個以上にて複製されてよく、
かつ又複数のＬ２＄１１３ａ…１１３ｉ，１２３ａ…１
２３ｉ，及び１８３ａ…１８３ｉのうちの１個又は２個
以上にて複製されても良い。逆に、ＮＵＭＡモードで
は、サブシステムのキャッシュはＬ２＄１１３ａ…１１
３ｉ，１２３ａ…１２３ｉ，及び１８３ａ…１８３ｉを
含み、そして“ホーム”ロケーションがサブシステム１
１０のＣＯＭＡキャッシュ／メモリ１１４中にあるデー
タは、複数のＬ２＄１１３ａ…１１３ｉ，１２３ａ…１
２３ｉ，及び１８３ａ…１８３ｉのうちの１個又は２個
以上にて、そしてＬ３＄１１８，１２８，…１８８にて
複製されてもよい。
ーレンス方法を支持するために、サブシステム１１０，
１２０，…１８０は、グローバル・インターフェイス１
１５，１２５，…１８５とそれぞれ結合されたディレク
トリ１１６，１２６，…１８６も含む。ＣＯＭＡキャッ
シュ／メモリ１１４，１２４，…１８４のどれかにある
“ホーム”ロケーションから発するデータは、コンピュ
ータ・システム１００のアトラクション・メモリ（Ａ
Ｍ）中で複製することができる。例えば、ＣＯＭＡモー
ドでは、サブシステムのキャッシュはＣＯＭＡキャッシ
ュ／メモリ１１４，１２４，…１８４並びにＬ２＄１１
３ａ…１１３ｉ，１２３ａ…１２３ｉ，及び１８３ａ…
１８３ｉを含み、そして“ホーム”ロケーションがサブ
システム１１０のＣＯＭＡキャッシュ／メモリ１１４に
あるデータは、ＣＯＭＡキャッシュ／メモリ１２４，…
１８４のうちの１個又は２個以上にて複製されてよく、
かつ又複数のＬ２＄１１３ａ…１１３ｉ，１２３ａ…１
２３ｉ，及び１８３ａ…１８３ｉのうちの１個又は２個
以上にて複製されても良い。逆に、ＮＵＭＡモードで
は、サブシステムのキャッシュはＬ２＄１１３ａ…１１
３ｉ，１２３ａ…１２３ｉ，及び１８３ａ…１８３ｉを
含み、そして“ホーム”ロケーションがサブシステム１
１０のＣＯＭＡキャッシュ／メモリ１１４中にあるデー
タは、複数のＬ２＄１１３ａ…１１３ｉ，１２３ａ…１
２３ｉ，及び１８３ａ…１８３ｉのうちの１個又は２個
以上にて、そしてＬ３＄１１８，１２８，…１８８にて
複製されてもよい。
【００１５】図１の例示的なハイブリッドＣＯＭＡ／Ｎ
ＵＭＡコンピュータ・システム１００で実施されたよう
なこの発明の一実施形態では、データの“ホーム”ロケ
ーションはサブシステム１２０のＣＯＭＡキャッシュ／
メモリ１２４中にある。即ちサブシステム１２０はデー
タのホーム及びオーナ・サブシステムである。ＣＯＭＡ
キャッシュ・メモリ１１４と第２レベルのハイブリッド
・キャッシュ（Ｌ２＄）１１３ａ，１１３ｂ，…１１３
ｉとの少なくとも一方に空間を割当てることにより、１
つ又は２つ以上のリクエスト中のサブシステムのアトラ
クション・メモリ（ＡＭ）空間、例えばリクエスト中の
サブシステム１１０のＡＭ空間にデータのコピーもスト
アできる。これに関連して、本願出願人の先行出願であ
る１９９５年１２月２２日付け出願の出願番号０８／５
７７，２８３（整理番号Ｐ１００３）、発明者ハガース
タン（Ｈａｇｅｒｓｔｅｎ）等、発明の名称「ハイブリ
ッドＮＵＭＡコマ・キャッシュイング・システム及び複
数のキャッシュイング・モードを選択する方法」を参照
されたい。又、１９９５年１２月２２日付け出願の出願
番号０８／５７５，７８７（整理番号Ｐ１００４）、発
明者ウッド（Ｗｏｏｄ）等、発明の名称「ハイブリッド
ＮＵＭＡコマ・キャッシュイング・システム及び複数の
キャッシュイング・モードを選択する方法」も参照され
たい。これらの出願には、ハイブリッドＣＯＭＡ／ＮＵ
ＭＡアーキテクチャ及びハイブリッド・キャッシュ・ア
ーキテクチャを開発する方法が述べられている。
ＵＭＡコンピュータ・システム１００で実施されたよう
なこの発明の一実施形態では、データの“ホーム”ロケ
ーションはサブシステム１２０のＣＯＭＡキャッシュ／
メモリ１２４中にある。即ちサブシステム１２０はデー
タのホーム及びオーナ・サブシステムである。ＣＯＭＡ
キャッシュ・メモリ１１４と第２レベルのハイブリッド
・キャッシュ（Ｌ２＄）１１３ａ，１１３ｂ，…１１３
ｉとの少なくとも一方に空間を割当てることにより、１
つ又は２つ以上のリクエスト中のサブシステムのアトラ
クション・メモリ（ＡＭ）空間、例えばリクエスト中の
サブシステム１１０のＡＭ空間にデータのコピーもスト
アできる。これに関連して、本願出願人の先行出願であ
る１９９５年１２月２２日付け出願の出願番号０８／５
７７，２８３（整理番号Ｐ１００３）、発明者ハガース
タン（Ｈａｇｅｒｓｔｅｎ）等、発明の名称「ハイブリ
ッドＮＵＭＡコマ・キャッシュイング・システム及び複
数のキャッシュイング・モードを選択する方法」を参照
されたい。又、１９９５年１２月２２日付け出願の出願
番号０８／５７５，７８７（整理番号Ｐ１００４）、発
明者ウッド（Ｗｏｏｄ）等、発明の名称「ハイブリッド
ＮＵＭＡコマ・キャッシュイング・システム及び複数の
キャッシュイング・モードを選択する方法」も参照され
たい。これらの出願には、ハイブリッドＣＯＭＡ／ＮＵ
ＭＡアーキテクチャ及びハイブリッド・キャッシュ・ア
ーキテクチャを開発する方法が述べられている。
【００１６】ホーム・ディレクトリ１２６は、コンピュ
ータ・システム１００全体に亘るホーム・ページの現存
するコピーのマスター記録を維持することに対して責任
がある。その上、それぞれのＡＭディレクトリ例えばデ
ィレクトリ１１６及び１８６に関連した複数のメモリ・
タグ（ＭＴＡＧ）は、４つの例示的な状態のうちの１つ
を使用してリクエスト中の各サブシステム内のローカル
・コピーの状態を追跡する。無効（“Ｉ”）状態は、特
定のサブシステムが対象となるデータ・ラインの（キャ
ッシュされた）コピーを持たないことを示す。共有した
（“Ｓ”）状態は、そのサブシステム及び他の幾つかの
サブシステムが対象となるデータ・ラインの共有した
（キャッシュド）コピーを有することを示す。所有した
（オーナした）（“Ｏ”）状態は、そのサブシステム及
び可能性としては他の幾つかのサブシステムが対象とし
たデータ・ラインの（キャッシュされた）コピーを有す
ることを示す。Ｏコピーを持つサブシステムは、再置
（置き換え）時にライトバックすることを必要とされ
る。変更した（“Ｍ”）状態は、サブシステムが対象と
するデータ・ラインの（キャッシュされた）コピーだけ
を有する、即ちサブシステムがデータ・ラインの唯一の
オーナであり、他のサブシステムにＳコピーが無いこと
を示す。
ータ・システム１００全体に亘るホーム・ページの現存
するコピーのマスター記録を維持することに対して責任
がある。その上、それぞれのＡＭディレクトリ例えばデ
ィレクトリ１１６及び１８６に関連した複数のメモリ・
タグ（ＭＴＡＧ）は、４つの例示的な状態のうちの１つ
を使用してリクエスト中の各サブシステム内のローカル
・コピーの状態を追跡する。無効（“Ｉ”）状態は、特
定のサブシステムが対象となるデータ・ラインの（キャ
ッシュされた）コピーを持たないことを示す。共有した
（“Ｓ”）状態は、そのサブシステム及び他の幾つかの
サブシステムが対象となるデータ・ラインの共有した
（キャッシュド）コピーを有することを示す。所有した
（オーナした）（“Ｏ”）状態は、そのサブシステム及
び可能性としては他の幾つかのサブシステムが対象とし
たデータ・ラインの（キャッシュされた）コピーを有す
ることを示す。Ｏコピーを持つサブシステムは、再置
（置き換え）時にライトバックすることを必要とされ
る。変更した（“Ｍ”）状態は、サブシステムが対象と
するデータ・ラインの（キャッシュされた）コピーだけ
を有する、即ちサブシステムがデータ・ラインの唯一の
オーナであり、他のサブシステムにＳコピーが無いこと
を示す。
【００１７】この実施の形態では、複数のＬ１＄とＬ２
＄の間に内包が維持されるが、Ｌ２＄と第３レベルのキ
ャッシュの間に内包を維持する必要は無い。換言すれ
ば、Ｌ１＄にあるデータはそれぞれのＬ２＄にもある
が、Ｌ１＄又はＬ２＄にあるデータは必ずしもそれぞれ
のＬ３＄にある必要は無い。従って、Ｌ２＄中のデータ
のキャッシュ・ラインに空間が割当てられようとも、Ｌ
３＄はデータのキャッシュ・ラインに割当てなくても良
い。
＄の間に内包が維持されるが、Ｌ２＄と第３レベルのキ
ャッシュの間に内包を維持する必要は無い。換言すれ
ば、Ｌ１＄にあるデータはそれぞれのＬ２＄にもある
が、Ｌ１＄又はＬ２＄にあるデータは必ずしもそれぞれ
のＬ３＄にある必要は無い。従って、Ｌ２＄中のデータ
のキャッシュ・ラインに空間が割当てられようとも、Ｌ
３＄はデータのキャッシュ・ラインに割当てなくても良
い。
【００１８】以下の説明において、この発明の選択方法
は、特定のデータ構造（低レベルのキャッシュ（ＬＬ
Ｃ）例えばＬ２＄１１３ａ又はＬ３＄１１８に現在スト
アされている）がハイブリッドＣＯＭＡ／ＮＵＭＡ環境
内のリクエスト中のサブシステム１１０の高レベルのキ
ャッシュ（ＨＬＣ）例えばＣＯＭＡキャッシュ／メモリ
１１４にストアされるべきか、ストアされるべきでない
かを決定する。従って、この選択方法は、ＮＵＭＡモー
ドで現在ストアされているデータが何時ＣＯＭＡモード
でストアされるべきかを決定するのに使用されることが
できる。しかしながら、この選択方法は、全てのレベル
のキャッシュにも様々なキャッシュ及びシステム・アー
キテクチャにも適用できると理解される。
は、特定のデータ構造（低レベルのキャッシュ（ＬＬ
Ｃ）例えばＬ２＄１１３ａ又はＬ３＄１１８に現在スト
アされている）がハイブリッドＣＯＭＡ／ＮＵＭＡ環境
内のリクエスト中のサブシステム１１０の高レベルのキ
ャッシュ（ＨＬＣ）例えばＣＯＭＡキャッシュ／メモリ
１１４にストアされるべきか、ストアされるべきでない
かを決定する。従って、この選択方法は、ＮＵＭＡモー
ドで現在ストアされているデータが何時ＣＯＭＡモード
でストアされるべきかを決定するのに使用されることが
できる。しかしながら、この選択方法は、全てのレベル
のキャッシュにも様々なキャッシュ及びシステム・アー
キテクチャにも適用できると理解される。
【００１９】図３は、マルチプロセッサ・コンピュータ
・システム１００に実施されたようなこの発明の一面を
示すフローチャート２００である。
・システム１００に実施されたようなこの発明の一面を
示すフローチャート２００である。
【００２０】リクエスト中のサブシステム１１０のプロ
セッサ１１１ａがデータをリクエストする時に、データ
のサーチはＬ２＄１１３ａで、次にＬ３＄１１８で行わ
れる（ステップ２１０）。もしリクエスト中のサブシス
テム１１０内でデータが見い出されないなら、即ちキャ
ッシュ・ミスがサブシステム１１０で起こるなら、ホー
ム・サブシステム１２０にリクエストされてデータをフ
ェッチする（ステップ２２０）。本出願人による上述し
た出願番号０８／５７７，２８３（整理番号Ｐ１００
３）には、ホーム・サブシステムのディレクトリに最初
に割込むことによってオーナ・サブシステムからデータ
がどのようにしてフェッチされるかが開示されている。
セッサ１１１ａがデータをリクエストする時に、データ
のサーチはＬ２＄１１３ａで、次にＬ３＄１１８で行わ
れる（ステップ２１０）。もしリクエスト中のサブシス
テム１１０内でデータが見い出されないなら、即ちキャ
ッシュ・ミスがサブシステム１１０で起こるなら、ホー
ム・サブシステム１２０にリクエストされてデータをフ
ェッチする（ステップ２２０）。本出願人による上述し
た出願番号０８／５７７，２８３（整理番号Ｐ１００
３）には、ホーム・サブシステムのディレクトリに最初
に割込むことによってオーナ・サブシステムからデータ
がどのようにしてフェッチされるかが開示されている。
【００２１】リクエスト中のサブシステム１１０は、キ
ャッシュ・ミスが“避けられ得る”キャッシュ・ミスか
どうかを決定しようとする（ステップ２３０）。もしキ
ャッシュ・ミスが避けられ得たならデータがＬ３＄１１
８に残ったことにより、キャッシュ・ミスはさけられ得
る。避けられ得るキャッシュ・ミスの一例が“過剰な”
キャッシュ・ミスであって、これは容量ミス又はコンフ
リクト・ミスが先行したキャッシュ・ミスとして定義さ
れる。避けられ得るキャッシュ・ミスの他の原因も検討
される。これらキャッシュ・ミスは、古いデータを置き
換える代わりに、Ｌ３＄１１８を再配置してＬ３＄１１
８に新しいキャッシュ空間を“フリーアップ（ｆｒｅｅ
ｕｐ）”することにより、例えばＬ３＄をダイナミッ
クに再サイズ化する（Ｌ３＄のサイズを大きくする）こ
とにより、避けられ得たキャッシュ・ミスを含む。
ャッシュ・ミスが“避けられ得る”キャッシュ・ミスか
どうかを決定しようとする（ステップ２３０）。もしキ
ャッシュ・ミスが避けられ得たならデータがＬ３＄１１
８に残ったことにより、キャッシュ・ミスはさけられ得
る。避けられ得るキャッシュ・ミスの一例が“過剰な”
キャッシュ・ミスであって、これは容量ミス又はコンフ
リクト・ミスが先行したキャッシュ・ミスとして定義さ
れる。避けられ得るキャッシュ・ミスの他の原因も検討
される。これらキャッシュ・ミスは、古いデータを置き
換える代わりに、Ｌ３＄１１８を再配置してＬ３＄１１
８に新しいキャッシュ空間を“フリーアップ（ｆｒｅｅ
ｕｐ）”することにより、例えばＬ３＄をダイナミッ
クに再サイズ化する（Ｌ３＄のサイズを大きくする）こ
とにより、避けられ得たキャッシュ・ミスを含む。
【００２２】この実施形態では、ホーム・サブシステム
１２０のホーム・ディレクトリ１２６は、例えばアレイ
ｄｉｒ＿ｓｈａｒｅ＿ｂｉｔ〔ノード〕（ただしノード
＝１…ｎであって、ｎはサブシステムの総数である。）
中の各キャッシュ・ラインにストアされたデータの共有
した（Ｓ）コピーを有するリクエスト中のサブシステム
のリストを維持する。その上、ホーム・ディレクトリ１
２６は、各キャッシュ・ライン中のデータの現在のオー
ナの識別（ｏｗｎｅｒ＿ｉｄ）を含む。現在のオーナが
無い場合には、ｏｗｎｅｒ＿ｉｄは最後のオーナを識別
する。ホームディレクトリ１２６は、最新のオーナがデ
ータをメモリにライトバックしたかどうか、或はそれが
未だオーナかどうかを示すライトバック・ビット（ｗｂ
＿ｂｉｔ）も含む。データの最後のライタ（ｌａｓｔ＿
ｗｒｉｔｅ）は、ディレクトリ１２６中のそれぞれのｏ
ｗｎｅｒ＿ｉｄ及びｗｂ＿ｂｉｔフィールドから決定で
きる。従って、過剰なキャッシュ・ミスはブール式で下
記のように表わされる。
１２０のホーム・ディレクトリ１２６は、例えばアレイ
ｄｉｒ＿ｓｈａｒｅ＿ｂｉｔ〔ノード〕（ただしノード
＝１…ｎであって、ｎはサブシステムの総数である。）
中の各キャッシュ・ラインにストアされたデータの共有
した（Ｓ）コピーを有するリクエスト中のサブシステム
のリストを維持する。その上、ホーム・ディレクトリ１
２６は、各キャッシュ・ライン中のデータの現在のオー
ナの識別（ｏｗｎｅｒ＿ｉｄ）を含む。現在のオーナが
無い場合には、ｏｗｎｅｒ＿ｉｄは最後のオーナを識別
する。ホームディレクトリ１２６は、最新のオーナがデ
ータをメモリにライトバックしたかどうか、或はそれが
未だオーナかどうかを示すライトバック・ビット（ｗｂ
＿ｂｉｔ）も含む。データの最後のライタ（ｌａｓｔ＿
ｗｒｉｔｅ）は、ディレクトリ１２６中のそれぞれのｏ
ｗｎｅｒ＿ｉｄ及びｗｂ＿ｂｉｔフィールドから決定で
きる。従って、過剰なキャッシュ・ミスはブール式で下
記のように表わされる。
【００２３】（RTS & dir_share_bit〔ノード〕＝１）O
R(RTO & last_write＝ノード）
R(RTO & last_write＝ノード）
【００２４】ただし、ＲＴＳはリード−ツ−シェア（re
ad-to-share ）であり、そしてＲＴＯはリード−ツ−オ
ーン（read-to-own）である。
ad-to-share ）であり、そしてＲＴＯはリード−ツ−オ
ーン（read-to-own）である。
【００２５】過剰なキャッシュ・ミスを検出する例示的
な方法の詳しい説明は、上述した出願番号０８／５７
７，２８３（整理番号Ｐ１００３）の先行出願を参照さ
れたい。この発明の一変形例では、ディレクトリ１２６
が最近にアクセスされたキャッシュ・ラインの状態情報
を保持するディレクトリ・キャッシュである。（同日出
願の「ディレクトリレス・プロトコル及び関連したディ
レクトリ・キャッシュＰ１５３１も参照されたい）。こ
の変形例では、このディレクトリ・キャッシュにそれぞ
れのエントリを有する避けられ得るミスだけがリクエス
ト中のサブシステム１１０をしてＬ３＄１１８に空間を
割当てさせることができる。
な方法の詳しい説明は、上述した出願番号０８／５７
７，２８３（整理番号Ｐ１００３）の先行出願を参照さ
れたい。この発明の一変形例では、ディレクトリ１２６
が最近にアクセスされたキャッシュ・ラインの状態情報
を保持するディレクトリ・キャッシュである。（同日出
願の「ディレクトリレス・プロトコル及び関連したディ
レクトリ・キャッシュＰ１５３１も参照されたい）。こ
の変形例では、このディレクトリ・キャッシュにそれぞ
れのエントリを有する避けられ得るミスだけがリクエス
ト中のサブシステム１１０をしてＬ３＄１１８に空間を
割当てさせることができる。
【００２６】もしリクエスト中のサブシステム１１０が
避けられ得るミスを検出するなら、データをストアする
ために適当なロケーションがＬ３＄１１８中に割当てら
れる（ステップ２５０）。アイドル・ロケーション又は
無効データもしくはステール（ｓｔａｌｅ）・データを
含むロケーションをまず探す（ステップ２６０）ことに
より、適当なロケーションを割当てることができる。も
しアイドル・ロケーションも無効ロケーションも見つか
らなければ、使用されたロケーションが割当てられてデ
ィスプレースされたデータ（displaced data）を置き換
える必要がある。１つの使用されたロケーションは幾つ
かの使用されたロケーションの中からアットランダムに
選べる。或は、最近に用いらた（ＬＲＵ）又は最も頻繁
に（ＬＦＵ）のような選択規準を使用して沢山の使用さ
れたロケーションの中から或るロケーションを選べる。
避けられ得るミスを検出するなら、データをストアする
ために適当なロケーションがＬ３＄１１８中に割当てら
れる（ステップ２５０）。アイドル・ロケーション又は
無効データもしくはステール（ｓｔａｌｅ）・データを
含むロケーションをまず探す（ステップ２６０）ことに
より、適当なロケーションを割当てることができる。も
しアイドル・ロケーションも無効ロケーションも見つか
らなければ、使用されたロケーションが割当てられてデ
ィスプレースされたデータ（displaced data）を置き換
える必要がある。１つの使用されたロケーションは幾つ
かの使用されたロケーションの中からアットランダムに
選べる。或は、最近に用いらた（ＬＲＵ）又は最も頻繁
に（ＬＦＵ）のような選択規準を使用して沢山の使用さ
れたロケーションの中から或るロケーションを選べる。
【００２７】もし選択された使用済みロケーションから
ディスプレースされたデータを置き換える必要があれ
ば、リクエスト中のサブシステム１１０はディスプレー
スされたデータをそのオーナ・サブシステムにライトバ
ックする（ステップ２６５）。上述した出願番号０８／
５７７，２８３（整理番号Ｐ１００３）の先行出願は、
ディスプレースされたデータを置き換える一例を提供す
る。
ディスプレースされたデータを置き換える必要があれ
ば、リクエスト中のサブシステム１１０はディスプレー
スされたデータをそのオーナ・サブシステムにライトバ
ックする（ステップ２６５）。上述した出願番号０８／
５７７，２８３（整理番号Ｐ１００３）の先行出願は、
ディスプレースされたデータを置き換える一例を提供す
る。
【００２８】逆に、もしキャッシュ・ミスが避けられ得
るキャッシュ・ミスではなくてキャッシュ１１８中にア
イドル・ロケーションがある（ステップ２３０及び２４
０）ならば、キャッシュ１１８中のアイドル・ロケーシ
ョンが割当てられ且つデータが割当てられたロケーショ
ンにストアされる（ステップ２５５及び２７０）。もし
キャッシュ・ミスが避けられ得るキャッシュ・ミスでな
い上にキャッシュ１１８が一杯である（ステップ２３０
及び２４０）なら、データはキャッシュ１１８にキャッ
シュされない。
るキャッシュ・ミスではなくてキャッシュ１１８中にア
イドル・ロケーションがある（ステップ２３０及び２４
０）ならば、キャッシュ１１８中のアイドル・ロケーシ
ョンが割当てられ且つデータが割当てられたロケーショ
ンにストアされる（ステップ２５５及び２７０）。もし
キャッシュ・ミスが避けられ得るキャッシュ・ミスでな
い上にキャッシュ１１８が一杯である（ステップ２３０
及び２４０）なら、データはキャッシュ１１８にキャッ
シュされない。
【００２９】上述した場合の各々にて、データはリクエ
スト中のプロセッサ１１１ａへ提供される（ステップ２
８０）。データがオーナ・サブシステム１２０からフェ
ッチされた後はいつでもデータをリクエスト中のプロセ
ッサ１１１ａに提供できる、即ち所要のキャッシュイン
グ・ステップの前後でデータを提供できることに注目さ
れたい。
スト中のプロセッサ１１１ａへ提供される（ステップ２
８０）。データがオーナ・サブシステム１２０からフェ
ッチされた後はいつでもデータをリクエスト中のプロセ
ッサ１１１ａに提供できる、即ち所要のキャッシュイン
グ・ステップの前後でデータを提供できることに注目さ
れたい。
【００３０】図４は、ユニプロセッサ・コンピュータ・
システムにて実施されたこの発明の他の実施形態を示す
フローチャート３００である。ユニプロセッサに関する
実施形態についての以下の説明はプロセッサ・キャッシ
ュ及び主メモリを有するコンピュータ・システムに基づ
くものであるが、選択方法は沢山のキャッシュとメモリ
の少なくとも一方を有するどんなユニプロセッサ・コン
ピュータ・システムにも適用できる。例えば、主メモリ
は高レベルのキャッシュで良い。
システムにて実施されたこの発明の他の実施形態を示す
フローチャート３００である。ユニプロセッサに関する
実施形態についての以下の説明はプロセッサ・キャッシ
ュ及び主メモリを有するコンピュータ・システムに基づ
くものであるが、選択方法は沢山のキャッシュとメモリ
の少なくとも一方を有するどんなユニプロセッサ・コン
ピュータ・システムにも適用できる。例えば、主メモリ
は高レベルのキャッシュで良い。
【００３１】プロセッサがデータをリクエストする時
に、キャッシュ中でデータがサーチされる（ステップ３
１０）。もしデータが見つからなければ、即ちキャッシ
ュ・ミスが検出されるなら、プロセッサは主メモリから
データをフェッチする（ステップ３２０）。
に、キャッシュ中でデータがサーチされる（ステップ３
１０）。もしデータが見つからなければ、即ちキャッシ
ュ・ミスが検出されるなら、プロセッサは主メモリから
データをフェッチする（ステップ３２０）。
【００３２】その後、プロセッサはキャッシュ・ミスが
“避けられ得る”キャッシュ・ミスであるかどうかを決
定しようとする（ステップ３３０）。ユニプロセッサ環
境中の避けられ得るキャッシュ・ミスの一例は、何時、
同一データがプロセッサによって以前にリクエストされ
て主メモリからキャッシュへフェッチされたかである。
“避けられ得る”キャッシュ・ミスであるかどうかを決
定しようとする（ステップ３３０）。ユニプロセッサ環
境中の避けられ得るキャッシュ・ミスの一例は、何時、
同一データがプロセッサによって以前にリクエストされ
て主メモリからキャッシュへフェッチされたかである。
【００３３】もしプロセッサが避けられ得るミスを検出
したなら、適当なロケーションがデータをストアするた
めのキャッシュ中で割当てられる（ステップ３５０）。
アイドル・ロケーション又は無効データもしくはステー
ル・データを含むロケーションをまず探す（ステップ３
６０）ことにより、適当なロケーションを割当てること
ができる。もしアイドル・ロケーションも無効ロケーシ
ョンも見つからなければ、使用されたロケーションが割
当てられてディスプレースされたデータを置き換える必
要がある。使用されたロケーションはアットランダムに
或はＬＲＵもしくはＬＦＵのようなアルゴリズムを使用
して選べる。
したなら、適当なロケーションがデータをストアするた
めのキャッシュ中で割当てられる（ステップ３５０）。
アイドル・ロケーション又は無効データもしくはステー
ル・データを含むロケーションをまず探す（ステップ３
６０）ことにより、適当なロケーションを割当てること
ができる。もしアイドル・ロケーションも無効ロケーシ
ョンも見つからなければ、使用されたロケーションが割
当てられてディスプレースされたデータを置き換える必
要がある。使用されたロケーションはアットランダムに
或はＬＲＵもしくはＬＦＵのようなアルゴリズムを使用
して選べる。
【００３４】もし選択された使用済みロケーションから
ディスプレースされたデータを置き換える必要があれ
ば、プロセッサはデータを主メモリにライトバックする
（ステップ３６５）。キャッシュの強制的な“ライトス
ルー”がしいられるユニプロセッサ及びマルチプロセッ
サ・システムの両方において、キャッシュ及びメモリの
内容が常にコヒーレントであるので、ディスプレースさ
れたデータは簡単に捨てられ得る。“コピーバック”キ
ャッシュも、もしディスプレースされたデータが変更さ
れなかったならば、このディスプレースされたデータを
簡単に捨てられる。
ディスプレースされたデータを置き換える必要があれ
ば、プロセッサはデータを主メモリにライトバックする
（ステップ３６５）。キャッシュの強制的な“ライトス
ルー”がしいられるユニプロセッサ及びマルチプロセッ
サ・システムの両方において、キャッシュ及びメモリの
内容が常にコヒーレントであるので、ディスプレースさ
れたデータは簡単に捨てられ得る。“コピーバック”キ
ャッシュも、もしディスプレースされたデータが変更さ
れなかったならば、このディスプレースされたデータを
簡単に捨てられる。
【００３５】逆に、もしキャッシュ・ミスが避けられ得
るキャッシュ・ミスではなく且つキャッシュが一杯でも
ない（ステップ３３０及び３４０）ならば、プロセッサ
はキャッシュ中でアイドル・ロケーションを割当て且つ
データは割当てられたロケーションにストアされる（ス
テップ３５５及び３７０）。もしキャッシュ・ミスが避
けられ得るキャッシュ・ミスでなく且つキャッシュが一
杯である（ステップ３３０及び３４０）なら、データは
キャッシュされない。
るキャッシュ・ミスではなく且つキャッシュが一杯でも
ない（ステップ３３０及び３４０）ならば、プロセッサ
はキャッシュ中でアイドル・ロケーションを割当て且つ
データは割当てられたロケーションにストアされる（ス
テップ３５５及び３７０）。もしキャッシュ・ミスが避
けられ得るキャッシュ・ミスでなく且つキャッシュが一
杯である（ステップ３３０及び３４０）なら、データは
キャッシュされない。
【００３６】上述した場合の各々にて、データはリクエ
スト中のプロセッサへ提供される（ステップ３８０）。
どのキャッシュイング・ステップ３７０の前後でもデー
タをリクエスト中のプロセッサへ提供できることに注目
されたい。
スト中のプロセッサへ提供される（ステップ３８０）。
どのキャッシュイング・ステップ３７０の前後でもデー
タをリクエスト中のプロセッサへ提供できることに注目
されたい。
【００３７】上述したように、この発明によれば、図５
〜図８に示したように、低レベルのキャッシュ（ＬＬ
Ｃ）内のキャッシュ・ライン・サイズのサブユニット例
えばＬ２＄１１３ａとＬ３＄１１８の少なくとも一方に
て割当てられる代わりに、高レベルのキャッシュ（ＨＬ
Ｃ）内のページ・サイズ化されたユニット例えばＣＯＭ
Ａキャッシュ１１４にてもし空間が割当てられるなら
ば、データがもっと効率良くストアされ得るかどうかに
ついての決定がされる。換言すれば、選択方法は、デー
タのどのページがＮＵＭＡモードではなくてＣＯＭＡモ
ードでのアクセスから利益を得ることを決定する。
〜図８に示したように、低レベルのキャッシュ（ＬＬ
Ｃ）内のキャッシュ・ライン・サイズのサブユニット例
えばＬ２＄１１３ａとＬ３＄１１８の少なくとも一方に
て割当てられる代わりに、高レベルのキャッシュ（ＨＬ
Ｃ）内のページ・サイズ化されたユニット例えばＣＯＭ
Ａキャッシュ１１４にてもし空間が割当てられるなら
ば、データがもっと効率良くストアされ得るかどうかに
ついての決定がされる。換言すれば、選択方法は、デー
タのどのページがＮＵＭＡモードではなくてＣＯＭＡモ
ードでのアクセスから利益を得ることを決定する。
【００３８】この実施の形態では、ＣＯＭＡキャッシュ
１１４のサイズは、プログラムの実行中絶えず変化でき
且つ最大ではノードのローカル・メモリ空間に等しい。
ＣＯＭＡキャッシュのサイズが容易に増加され得るので
且つＣＯＭＡキャッシュ１１４でのデータのアクセスを
サポートするためのハードウェア・オーバヘッドがＬ３
＄１１８でのデータのアクセスをサポートするためのハ
ードウェア・オーバヘッドよりもはるかに低くされ得る
ので、ＮＵＭＡモードからＣＯＭＡモードへページを変
換することは、Ｌ３＄１１８でのデータ・アクセス・デ
マンドを下げ得る。
１１４のサイズは、プログラムの実行中絶えず変化でき
且つ最大ではノードのローカル・メモリ空間に等しい。
ＣＯＭＡキャッシュのサイズが容易に増加され得るので
且つＣＯＭＡキャッシュ１１４でのデータのアクセスを
サポートするためのハードウェア・オーバヘッドがＬ３
＄１１８でのデータのアクセスをサポートするためのハ
ードウェア・オーバヘッドよりもはるかに低くされ得る
ので、ＮＵＭＡモードからＣＯＭＡモードへページを変
換することは、Ｌ３＄１１８でのデータ・アクセス・デ
マンドを下げ得る。
【００３９】図５を参照すれば、データのブロックの諸
部分例えばデータのページからのキャッシュ・ライン
は、連続してストアされ且つ低レベルのキャッシュ中で
変動するキャッシュド部分の数と置き換えられる（ステ
ップ４１０）。この実施の形態では、ＬＬＣ中の個々の
キャッシュ・ラインをキャッシュするかどうかの決定
は、上述して図３及び図４に示した例示的な態様で行わ
れる。しかしながら、キャッシュ・ラインは、他の規準
に基づいてＬＬＣ中でキャッシュされても良いし、或は
それぞれのキャッシュ・ラインがサブシステムによって
リクエストされる毎に簡単にキャッシュされても良い。
部分例えばデータのページからのキャッシュ・ライン
は、連続してストアされ且つ低レベルのキャッシュ中で
変動するキャッシュド部分の数と置き換えられる（ステ
ップ４１０）。この実施の形態では、ＬＬＣ中の個々の
キャッシュ・ラインをキャッシュするかどうかの決定
は、上述して図３及び図４に示した例示的な態様で行わ
れる。しかしながら、キャッシュ・ラインは、他の規準
に基づいてＬＬＣ中でキャッシュされても良いし、或は
それぞれのキャッシュ・ラインがサブシステムによって
リクエストされる毎に簡単にキャッシュされても良い。
【００４０】最終的に、サブシステム１１０は、ＬＬＣ
中での空間の割当てを再検討するためのトリガを検出す
る（ステップ４２０）。ＬＬＣ空間の割当てを再検討す
ることは多数のやり方でトリガされることに注目された
い。例えば、高レベルのキャッシュ（ＨＬＣ）であるＣ
ＯＭＡキャッシュ１１４の利用が閾値よりも下がる時、
ＬＬＣがあまりにも多くのデータ置き換えで沢山のプレ
ッシャを受ける時、又はコンピュータ・システム１００
のタイマがタイムアウトする時にはいつでも、割当ての
再検討はトリガされ得る。
中での空間の割当てを再検討するためのトリガを検出す
る（ステップ４２０）。ＬＬＣ空間の割当てを再検討す
ることは多数のやり方でトリガされることに注目された
い。例えば、高レベルのキャッシュ（ＨＬＣ）であるＣ
ＯＭＡキャッシュ１１４の利用が閾値よりも下がる時、
ＬＬＣがあまりにも多くのデータ置き換えで沢山のプレ
ッシャを受ける時、又はコンピュータ・システム１００
のタイマがタイムアウトする時にはいつでも、割当ての
再検討はトリガされ得る。
【００４１】メモリ再検討のトリガを検出する時には、
サブシステム１１０がＬＬＣの内容を再検討して（ステ
ップ４３０）ＬＬＣ中にある相当な数のキャッシュ・ラ
インを有するデータのページを識別する（ステップ４４
０）。もしデータの新しいブロックが再検討規準を満た
すなら、例えばもしページのキャッシュ・ラインの数が
閾値を超えるなら、空間（ページ）のブロックはデータ
の新しいブロックに対してＨＬＣ中で割当てられる（ス
テップ４５０）。この閾値はソフトウェアにより予め決
定ないし選択できる。
サブシステム１１０がＬＬＣの内容を再検討して（ステ
ップ４３０）ＬＬＣ中にある相当な数のキャッシュ・ラ
インを有するデータのページを識別する（ステップ４４
０）。もしデータの新しいブロックが再検討規準を満た
すなら、例えばもしページのキャッシュ・ラインの数が
閾値を超えるなら、空間（ページ）のブロックはデータ
の新しいブロックに対してＨＬＣ中で割当てられる（ス
テップ４５０）。この閾値はソフトウェアにより予め決
定ないし選択できる。
【００４２】ＨＬＣが一杯なら、データの古いブロック
が置き換えのために選択される（ステップ４６０）。ブ
ロック選択方法のいくつかの変形例が可能である。例え
ば、データの選択された古いブロックはデータのＬＲＵ
ブロックで良い。他の周知のメモリ置換規準はＬＦＵを
含む。
が置き換えのために選択される（ステップ４６０）。ブ
ロック選択方法のいくつかの変形例が可能である。例え
ば、データの選択された古いブロックはデータのＬＲＵ
ブロックで良い。他の周知のメモリ置換規準はＬＦＵを
含む。
【００４３】置き換えのためにデータの古いブロックを
選択したので、ＨＬＣ中で実施された置き換えプロトコ
ルに依存してデータの古いブロックのライトバック動作
が必要とされ得る。この例では、ＨＬＣ例えばＣＯＭＡ
キャッシュ１１４がコピーバック・キャッシュであるの
で、データの置き換えられたブロックがそれぞれのホー
ム・ロケーションにライトバックされる（ステップ４７
０）。逆に、もしＨＬＣがライトスルー・キャッシュな
ら、データの置き換えられたブロックは単に捨てられ得
る。どちらの場合も、データの新しいブロックの諸部分
はＨＬＣ中の空間の新しく割当てられたブロックにキャ
ッシュされ得る（ステップ４８０）。コピーバック・キ
ャッシュからのデータのブロック（ページ）をフラッシ
ュするための例示的な方法は、本願と同日付で出願され
たハガースタン（Ｈａｇｅｒｓｔｅｎ）等の出願「コン
ピュータ・システム中でのキャッシュ・メモリのフラッ
シュイング」（整理番号Ｐ１４１６）に述べられてい
る。
選択したので、ＨＬＣ中で実施された置き換えプロトコ
ルに依存してデータの古いブロックのライトバック動作
が必要とされ得る。この例では、ＨＬＣ例えばＣＯＭＡ
キャッシュ１１４がコピーバック・キャッシュであるの
で、データの置き換えられたブロックがそれぞれのホー
ム・ロケーションにライトバックされる（ステップ４７
０）。逆に、もしＨＬＣがライトスルー・キャッシュな
ら、データの置き換えられたブロックは単に捨てられ得
る。どちらの場合も、データの新しいブロックの諸部分
はＨＬＣ中の空間の新しく割当てられたブロックにキャ
ッシュされ得る（ステップ４８０）。コピーバック・キ
ャッシュからのデータのブロック（ページ）をフラッシ
ュするための例示的な方法は、本願と同日付で出願され
たハガースタン（Ｈａｇｅｒｓｔｅｎ）等の出願「コン
ピュータ・システム中でのキャッシュ・メモリのフラッ
シュイング」（整理番号Ｐ１４１６）に述べられてい
る。
【００４４】図６に示されたようなこの発明の他の実施
形態を示すフローチャート５００では、データのブロッ
クからの部分に関連したキャッシュ・ミスがあった後
に、メモリ割当ての再検討がトリガされ得る。従って、
キャッシュ・ミスが有る時、即ちデータのブロックに関
連した部分がＬＬＣでもＨＬＣでも見い出されない（ス
テップ５１０）時に、その部分はホーム・ロケーション
からフェッチされる（ステップ５２０）。データの同一
ブロックと関連した他の部分がＨＬＣに現在ストアされ
ているなら、即ちデータの関連したブロックのための空
間がＨＬＣ中で既に割当てられていたなら、その部分は
ＨＬＣ中の空間の割当てられた同一ブロック内にストア
される（ステップ５７０）。
形態を示すフローチャート５００では、データのブロッ
クからの部分に関連したキャッシュ・ミスがあった後
に、メモリ割当ての再検討がトリガされ得る。従って、
キャッシュ・ミスが有る時、即ちデータのブロックに関
連した部分がＬＬＣでもＨＬＣでも見い出されない（ス
テップ５１０）時に、その部分はホーム・ロケーション
からフェッチされる（ステップ５２０）。データの同一
ブロックと関連した他の部分がＨＬＣに現在ストアされ
ているなら、即ちデータの関連したブロックのための空
間がＨＬＣ中で既に割当てられていたなら、その部分は
ＨＬＣ中の空間の割当てられた同一ブロック内にストア
される（ステップ５７０）。
【００４５】逆に、もし関連したブロックのための空間
がＨＬＣ中でまだ割当てられておらず（ステップ５３
０）且つサブシステム１１０によりＨＬＣとＬＬＣの間
でのキャッシュ割当ての再検討が時機を得たものである
と決定される（ステップ５４０）と、サブシステム１１
０はＬＬＣ中でキャッシュされた関連部分の総数が閾値
を超えるかどうかを決定する（ステップ５５０）。この
閾値は所定値又は絶えず選択できる値とすることができ
る。閾値を超えると、関連ブロックのための空間はＨＬ
Ｃ中で割当てられる（ステップ５６０）。
がＨＬＣ中でまだ割当てられておらず（ステップ５３
０）且つサブシステム１１０によりＨＬＣとＬＬＣの間
でのキャッシュ割当ての再検討が時機を得たものである
と決定される（ステップ５４０）と、サブシステム１１
０はＬＬＣ中でキャッシュされた関連部分の総数が閾値
を超えるかどうかを決定する（ステップ５５０）。この
閾値は所定値又は絶えず選択できる値とすることができ
る。閾値を超えると、関連ブロックのための空間はＨＬ
Ｃ中で割当てられる（ステップ５６０）。
【００４６】図７は図６のＨＬＣ割当てステップ５６０
をもっと詳しく示す。ＨＬＣがコピーバック・キャッシ
ュかライトスルー・キャッシュかに依存して、もしＨＬ
Ｃが一杯である（ステップ５６１）なら、ディスプレー
スされたデータのホーム・ロケーションへのライトバッ
クが必要かもしれない。この例では、ＨＬＣ即ちＣＯＭ
Ａキャッシュ１１４がコピーバック・キャッシュなの
で、ＨＬＣ中の空間のフリードアップ（ｆｒｅｅｄ−ｕ
ｐ）・ブロックが書き込まれる前に置き換えられたブロ
ックのライトバックが開始される（ステップ５６２及び
５６３）。逆に、ＨＬＣ中にアイドル空間があれば、ア
イドル空間のブロックはデータの新しいブロックに対し
て割当てられる（ステップ５６１及び５６４）。
をもっと詳しく示す。ＨＬＣがコピーバック・キャッシ
ュかライトスルー・キャッシュかに依存して、もしＨＬ
Ｃが一杯である（ステップ５６１）なら、ディスプレー
スされたデータのホーム・ロケーションへのライトバッ
クが必要かもしれない。この例では、ＨＬＣ即ちＣＯＭ
Ａキャッシュ１１４がコピーバック・キャッシュなの
で、ＨＬＣ中の空間のフリードアップ（ｆｒｅｅｄ−ｕ
ｐ）・ブロックが書き込まれる前に置き換えられたブロ
ックのライトバックが開始される（ステップ５６２及び
５６３）。逆に、ＨＬＣ中にアイドル空間があれば、ア
イドル空間のブロックはデータの新しいブロックに対し
て割当てられる（ステップ５６１及び５６４）。
【００４７】図６へ戻れば、データの新しいブロックに
対してＨＬＣ中に空間を割当てたので、新しいブロック
に関連した部分がＨＬＣにストアされ得る（ステップ５
７０）。この実施形態では、その部分はＬＬＣに任意に
ストアされる（ステップ５８０）。
対してＨＬＣ中に空間を割当てたので、新しいブロック
に関連した部分がＨＬＣにストアされ得る（ステップ５
７０）。この実施形態では、その部分はＬＬＣに任意に
ストアされる（ステップ５８０）。
【００４８】図８を参照すれば、この発明は、本願と同
日付で出願されたハガースタン等の出願「コンピュータ
・システム中のキャッシュ・メモリ空間の有効な割当て
方法」（整理番号Ｐ１５７６）の選択的キャッシュイン
グ方法で実施され得る。従って、全てのキャッシュ・ミ
スが生じる毎にＬＬＣ中で簡単なキャッシュイングをす
る代わりに、“避けられる”ミスがある場合だけ部分が
キャッシュされる（ステップ５８１）。避けられ得るミ
スの一例は容量ミス又はコンフリクト・ミスのような
“過剰な”ミスである。
日付で出願されたハガースタン等の出願「コンピュータ
・システム中のキャッシュ・メモリ空間の有効な割当て
方法」（整理番号Ｐ１５７６）の選択的キャッシュイン
グ方法で実施され得る。従って、全てのキャッシュ・ミ
スが生じる毎にＬＬＣ中で簡単なキャッシュイングをす
る代わりに、“避けられる”ミスがある場合だけ部分が
キャッシュされる（ステップ５８１）。避けられ得るミ
スの一例は容量ミス又はコンフリクト・ミスのような
“過剰な”ミスである。
【００４９】もしキャッシュ・ミスが避けられ得るミス
なら、空間はその部分のためにＬＬＣ中で割当てられる
（ステップ５８３）。ＬＬＣがコピーバック・キャッシ
ュかライトスルー・キャッシュかにより、置き換えられ
た部分の、そのホーム・ロケーションへのライトバック
が必要かもしれない。この例では、ＬＬＣ例えばＬ２＄
１１３ａがコピーバック・キャッシュであるので、新し
い部分がＬＬＣにストアされ得る前に置き換えられた部
分のライトバックが開始される（ステップ５８４，５８
６及び５８７）。逆に、ＬＬＣ中にアイドル空間が在れ
ば、空間は割当てられて新しい部分はＬＬＣにストアさ
れる（ステップ５８２，５８５及び５８７）。
なら、空間はその部分のためにＬＬＣ中で割当てられる
（ステップ５８３）。ＬＬＣがコピーバック・キャッシ
ュかライトスルー・キャッシュかにより、置き換えられ
た部分の、そのホーム・ロケーションへのライトバック
が必要かもしれない。この例では、ＬＬＣ例えばＬ２＄
１１３ａがコピーバック・キャッシュであるので、新し
い部分がＬＬＣにストアされ得る前に置き換えられた部
分のライトバックが開始される（ステップ５８４，５８
６及び５８７）。逆に、ＬＬＣ中にアイドル空間が在れ
ば、空間は割当てられて新しい部分はＬＬＣにストアさ
れる（ステップ５８２，５８５及び５８７）。
【００５０】図６に戻れば、上述した場合の各々にて、
データの部分はリクエスト中のプロセッサに提供される
（ステップ５９０）。その部分がホーム・ロケーション
からフェッチされた後ではいつでも、即ちその部分がＨ
ＬＣとＬＬＣの少なくとも一方にてキャッシュされる前
又は後で、データをリクエスト中のプロセッサへ提供で
きることに注目されたい。
データの部分はリクエスト中のプロセッサに提供される
（ステップ５９０）。その部分がホーム・ロケーション
からフェッチされた後ではいつでも、即ちその部分がＨ
ＬＣとＬＬＣの少なくとも一方にてキャッシュされる前
又は後で、データをリクエスト中のプロセッサへ提供で
きることに注目されたい。
【００５１】上述したメモリ選択機構を最大限に種々活
用することが可能である。例えば、低レベルのキャッシ
ュ中でキャッシュされた関連部分の数が閾値を超える時
にはいつでも高レベルのキャッシュ中のデータの新しい
ブロックと関連付けられた諸部分を自動的にキャッシュ
する代わりに、ＬＬＣ中のキャッシュされた部分の数が
ＨＬＣ中の現在キャッシュされた古いブロックと関連付
けられたキャッシュ・ヒットの数を超え且つこれが置き
換えのために選択された時だけ新しいブロックはＨＬＣ
にキャッシュされる。この発明の精神から逸脱しない限
り他の変形例等も可能であるので、この発明の範囲は特
許請求の範囲で決定されるべきである。
用することが可能である。例えば、低レベルのキャッシ
ュ中でキャッシュされた関連部分の数が閾値を超える時
にはいつでも高レベルのキャッシュ中のデータの新しい
ブロックと関連付けられた諸部分を自動的にキャッシュ
する代わりに、ＬＬＣ中のキャッシュされた部分の数が
ＨＬＣ中の現在キャッシュされた古いブロックと関連付
けられたキャッシュ・ヒットの数を超え且つこれが置き
換えのために選択された時だけ新しいブロックはＨＬＣ
にキャッシュされる。この発明の精神から逸脱しない限
り他の変形例等も可能であるので、この発明の範囲は特
許請求の範囲で決定されるべきである。
【図１】 この発明を実施するための適当なハードウェ
ア環境を提供するハイブリッド・キャッシュ・オンリメ
モリ・アーキテクチャ／非一様メモリ・アーキテクチャ
（ＣＯＭＡ／ＮＵＭＡ）を有するネットワーク化された
コンピュータ・システムを示すブロック図である。
ア環境を提供するハイブリッド・キャッシュ・オンリメ
モリ・アーキテクチャ／非一様メモリ・アーキテクチャ
（ＣＯＭＡ／ＮＵＭＡ）を有するネットワーク化された
コンピュータ・システムを示すブロック図である。
【図２】 図１のネットワーク化されたコンピュータ・
システムのための例示的なメモリ・マップである。
システムのための例示的なメモリ・マップである。
【図３】 マルチプロセッサ・コンピュータ・システム
中でキャッシュ空間を割当てるためのこの発明の一実施
形態の一部を示すフローチャートである。
中でキャッシュ空間を割当てるためのこの発明の一実施
形態の一部を示すフローチャートである。
【図４】 ユニプロセッサ・コンピュータ・システム中
でキャッシュ空間を割当てるためのこの発明の他の実施
形態の一部を示すフローチャートである。
でキャッシュ空間を割当てるためのこの発明の他の実施
形態の一部を示すフローチャートである。
【図５】 図３の割当て方法の実施形態を示すフローチ
ャートである。
ャートである。
【図６】 この発明に係る他の実施形態を示すフローチ
ャートである。
ャートである。
【図７】 図６の一部を示すフローチャートである。
【図８】 図６の他の一部を示すフローチャートであ
る。
る。
１００…コンピュータ・システム、１１０，１２０，１
８０…サブシステム、１１１ａ〜１８１ｉ…プロセッ
サ、１１３ａ〜１８３ｉ…第２レベルのハイブリッド・
キャッシュ、１１４，１２４，１８４…ＣＯＭＡキャッ
シュ／メモリ、１１８，１２８，１８８…Ｌ３＄。
８０…サブシステム、１１１ａ〜１８１ｉ…プロセッ
サ、１１３ａ〜１８３ｉ…第２レベルのハイブリッド・
キャッシュ、１１４，１２４，１８４…ＣＯＭＡキャッ
シュ／メモリ、１１８，１２８，１８８…Ｌ３＄。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 マーク・デイ・ヒル アメリカ合衆国・94024・カリフォルニア 州・ロス アルトス・コヴィントン ロー ド・272
Claims (5)
- 【請求項１】 低レベルのキャッシュ及び高レベルのキ
ャッシュを有し、前記低レベルのキャッシュが複数のキ
ャッシュ・ラインを含み、かつ前記高レベルのキャッシ
ュが複数のページを含み、その各々のページが複数のキ
ャッシュ・ラインを含むコンピュータ・システム中のキ
ャッシュ化モードを選択する方法であって、 前記低レベルのキャッシュのキャッシュ・ラインのうち
の少なくとも２つのラインのデータのページ・サイズ化
されたブロックの複数のキャッシュ・ライン・サイズ化
部分を増分的にストアするステップと、 キャッシュ空間の割当てを再検討するためのトリガを検
出するステップと、 前記データの前記部分をストアするような前記低レベル
のキャッシュの前記複数のキャッシュ・ラインのなかか
ら前記少なくとも２つのキャッシュ・ラインを識別する
ステップと、 もし前記識別された少なくとも２つのキャッシュ・ライ
ンの数が閾値を超えるなら、前記高レベルのキャッシュ
の前記複数のページのうちの１つのページを割当てるス
テップと、 前記高レベルのキャッシュの前記割当てられたページの
少なくとも２つの対応するキャッシュ・ラインに前記部
分をストアするステップと、 を含むコンピュータ・システム中のキャッシュ化モード
を選択する方法。 - 【請求項２】 低レベルのメモリ（ＬＬＣ）及び高レベ
ルのメモリ（ＨＬＣ）を有するコンピュータ・システム
中のメモリ空間を使用する方法であって、 前記低レベルのメモリ中のデータのブロックの複数の部
分を増分的にストアするステップと、 前記低レベルのメモリにストアされた前記部分の数が何
時閾値を超えるかを検出するステップと、 前記検出時に、前記データのブロックの前記部分を前記
高レベルのメモリにストアするステップと、 を含むコンピュータ・システム中のメモリ空間を使用す
る方法。 - 【請求項３】 プロセッサと、 このプロセッサに結合され且つデータの複数のブロック
をストアするように配置され、その各々のブロックが複
数のデータ部分を含む主メモリと、 前記プロセッサに結合され且つ前記データ部分のコピー
をキャッシュするように配置された低レベルのキャッシ
ュ（ＬＬＣ）と、 このＬＬＣに結合され且つ前記データのブロックのコピ
ーをキャッシュするように配置された高レベルのキャッ
シュ（ＨＬＣ）と、 前記ＬＬＣに結合され且つ前記ＬＬＣ中でキャッシュさ
れた前記ブロックの１つと関連付けられたデータ部分の
数が何時閾値を超えるかを決定するように配置され、デ
ータの前記ブロックの１つの前記キャッシュされたデー
タ部分を前記ＨＬＣにキャッシュさせるカウンタと、 を備えたコンピュータ・システム。 - 【請求項４】 プロセッサと、データの複数のブロック
であって、その各々のブロックが複数のデータ部分を含
むものをストアする主メモリと、前記データ部分のコピ
ーをキャッシュする低レベルのキャッシュ（ＬＬＣ）
と、データの前記ブロックのコピーをキャッシュする高
レベルのキャッシュ（ＨＬＣ）とを備えたコンピュータ
・システム用キャッシュ・リソース・アロケータであっ
て、 前記ＬＬＣに結合され且つ前記ＬＬＣ中でキャッシュさ
れた前記ブロックの１つと関連付けられたデータ部分の
数が何時閾値を超えるかを決定するように配置され、デ
ータの前記ブロックの１つの前記キャッシュされたデー
タ部分を前記ＨＬＣにキャッシュさせるカウンタ、 を更に備えたコンピュータ・システム用キャッシュ・リ
ソース・アロケータ。 - 【請求項５】 プロセッサと、データの複数のブロック
であって、その各々のブロックが複数のデータ部分を含
むものをストアするための主メモリと、前記データ部分
のコピーをキャッシュする低レベルのキャッシュ（ＬＬ
Ｃ）と、データの前記ブロックのコピーをキャッシュす
る高レベルのキャッシュとを備えたコンピュータ・シス
テム中のキャッシュ・リソースを割当てるコード・モジ
ュールを有するコンピュータで読取り可能な記録媒体で
あって、 前記ＬＬＣ中でキャッシュされた前記ブロックの１つと
関連付けられたデータ部分の数が何時閾値を超えるかを
決定するように配置されたカウンタ・コード・モジュー
ルと、 前記ＨＬＣ中のデータの前記１つのブロックの前記デー
タ部分をキャッシュするように配置されたキャッシュ・
リソース・アロケータと、 を備えたコンピュータで読取り可能な記録媒体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/674,029 US5802563A (en) | 1996-07-01 | 1996-07-01 | Efficient storage of data in computer system with multiple cache levels |
| US08/674029 | 1996-07-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214224A true JPH10214224A (ja) | 1998-08-11 |
| JP4068185B2 JP4068185B2 (ja) | 2008-03-26 |
Family
ID=24705041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18607697A Expired - Lifetime JP4068185B2 (ja) | 1996-07-01 | 1997-06-27 | コンピュータ・システムでのメモリ・ストレージ・モードの効果的な選択 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5802563A (ja) |
| EP (1) | EP0817080B1 (ja) |
| JP (1) | JP4068185B2 (ja) |
| DE (1) | DE69737116T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958068A (en) * | 1997-04-14 | 1999-09-28 | International Business Machines Corporation | Cache array defect functional bypassing using repair mask |
| US5996049A (en) * | 1997-04-14 | 1999-11-30 | International Business Machines Corporation | Cache-coherency protocol with recently read state for data and instructions |
| US6148375A (en) * | 1998-02-13 | 2000-11-14 | International Business Machines Corporation | Hierarchical bus simple COMA architecture for shared memory multiprocessors having a bus directly interconnecting caches between nodes |
| US6205537B1 (en) * | 1998-07-16 | 2001-03-20 | University Of Rochester | Mechanism for dynamically adapting the complexity of a microprocessor |
| US6338117B1 (en) * | 1998-08-28 | 2002-01-08 | International Business Machines Corporation | System and method for coordinated hierarchical caching and cache replacement |
| US6314500B1 (en) * | 1999-01-11 | 2001-11-06 | International Business Machines Corporation | Selective routing of data in a multi-level memory architecture based on source identification information |
| US6775745B1 (en) * | 2001-09-07 | 2004-08-10 | Roxio, Inc. | Method and apparatus for hybrid data caching mechanism |
| US6721852B2 (en) * | 2001-10-17 | 2004-04-13 | Sun Microsystems, Inc. | Computer system employing multiple board sets and coherence schemes |
| US7302455B1 (en) * | 2002-02-26 | 2007-11-27 | At&T Bls Intellectual Property, Inc. | System and method for reliably purging statistical records |
| US7024519B2 (en) * | 2002-05-06 | 2006-04-04 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| US8185602B2 (en) | 2002-11-05 | 2012-05-22 | Newisys, Inc. | Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters |
| US7089356B1 (en) * | 2002-11-21 | 2006-08-08 | Oracle International Corporation | Dynamic and scalable parallel processing of sequence operations |
| US7058773B1 (en) | 2003-01-16 | 2006-06-06 | Cisco Technology, Inc. | System and method for managing data in a distributed system |
| US7457922B2 (en) * | 2004-11-20 | 2008-11-25 | International Business Machines Corporation | Cache line placement prediction for multiprocessor non-uniform cache architecture systems |
| US9600417B2 (en) * | 2015-04-29 | 2017-03-21 | Google Inc. | Data caching |
| CN111158578B (zh) * | 2018-11-08 | 2022-09-06 | 浙江宇视科技有限公司 | 存储空间管理方法及装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4181937A (en) * | 1976-11-10 | 1980-01-01 | Fujitsu Limited | Data processing system having an intermediate buffer memory |
| US4774654A (en) * | 1984-12-24 | 1988-09-27 | International Business Machines Corporation | Apparatus and method for prefetching subblocks from a low speed memory to a high speed memory of a memory hierarchy depending upon state of replacing bit in the low speed memory |
| US5136700A (en) * | 1989-12-22 | 1992-08-04 | Digital Equipment Corporation | Apparatus and method for reducing interference in two-level cache memories |
| US5237673A (en) * | 1991-03-20 | 1993-08-17 | Digital Equipment Corporation | Memory management method for coupled memory multiprocessor systems |
| US5450563A (en) * | 1992-10-30 | 1995-09-12 | International Business Machines Corporation | Storage protection keys in two level cache system |
| JP2809962B2 (ja) * | 1993-03-02 | 1998-10-15 | 株式会社東芝 | 資源管理方式 |
| US5535116A (en) * | 1993-05-18 | 1996-07-09 | Stanford University | Flat cache-only multi-processor architectures |
| US5537573A (en) * | 1993-05-28 | 1996-07-16 | Rambus, Inc. | Cache system and method for prefetching of data |
| WO1995012165A1 (en) * | 1993-10-22 | 1995-05-04 | Gestalt Technologies, Incorporated | Distributed management in a partitioned memory system |
| US5577227A (en) * | 1994-08-04 | 1996-11-19 | Finnell; James S. | Method for decreasing penalty resulting from a cache miss in multi-level cache system |
| US5640520A (en) * | 1995-05-01 | 1997-06-17 | Intel Corporation | Mechanism for supporting out-of-order service of bus requests with in-order only requesters devices |
| US5634110A (en) * | 1995-05-05 | 1997-05-27 | Silicon Graphics, Inc. | Cache coherency using flexible directory bit vectors |
-
1996
- 1996-07-01 US US08/674,029 patent/US5802563A/en not_active Expired - Lifetime
-
1997
- 1997-06-27 JP JP18607697A patent/JP4068185B2/ja not_active Expired - Lifetime
- 1997-06-30 EP EP97304726A patent/EP0817080B1/en not_active Expired - Lifetime
- 1997-06-30 DE DE69737116T patent/DE69737116T2/de not_active Expired - Lifetime
Also Published As
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|---|---|
| EP0817080A2 (en) | 1998-01-07 |
| DE69737116T2 (de) | 2007-07-19 |
| EP0817080B1 (en) | 2006-12-20 |
| EP0817080A3 (en) | 1998-01-21 |
| US5802563A (en) | 1998-09-01 |
| DE69737116D1 (de) | 2007-02-01 |
| JP4068185B2 (ja) | 2008-03-26 |
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