JPH10207811A - 入出力装置 - Google Patents
入出力装置Info
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- JPH10207811A JPH10207811A JP1085297A JP1085297A JPH10207811A JP H10207811 A JPH10207811 A JP H10207811A JP 1085297 A JP1085297 A JP 1085297A JP 1085297 A JP1085297 A JP 1085297A JP H10207811 A JPH10207811 A JP H10207811A
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- output
- fastest
- bus
- control
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Abstract
(57)【要約】
【課題】 高速にデータのやりとりを行う入出力装置を
提供することを目的とする。 【解決手段】 ＳＰＣ制御用レジスタ１８をＣＰＵ１か
ら読む為の固定したメモリ空間から連続してデータを読
み出す機械語レベルのプログラムは複数通り作成でき、
かつその中での最速のプログラムはコンピュータ毎に異
なる。そこで固定したメモリ空間から連続してデータを
読み出すプログラムを複数作成し、複数の制御手段とし
て記憶装置３に記憶させる。この複数通りの制御手段が
個々に要する時間をタイマ４で測定し、最速の制御手段
を選択し記憶装置３に書き込む。以後ＳＰＣ制御用レジ
スタ１８にアクセスする際には記憶装置３に記憶した最
短の時間でアクセスできる制御手段を使用することによ
り高速にデータのやりとりを行う。
提供することを目的とする。 【解決手段】 ＳＰＣ制御用レジスタ１８をＣＰＵ１か
ら読む為の固定したメモリ空間から連続してデータを読
み出す機械語レベルのプログラムは複数通り作成でき、
かつその中での最速のプログラムはコンピュータ毎に異
なる。そこで固定したメモリ空間から連続してデータを
読み出すプログラムを複数作成し、複数の制御手段とし
て記憶装置３に記憶させる。この複数通りの制御手段が
個々に要する時間をタイマ４で測定し、最速の制御手段
を選択し記憶装置３に書き込む。以後ＳＰＣ制御用レジ
スタ１８にアクセスする際には記憶装置３に記憶した最
短の時間でアクセスできる制御手段を使用することによ
り高速にデータのやりとりを行う。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータに接続
する入出力装置に関するものである。
する入出力装置に関するものである。
【０００２】
【従来の技術】従来より、コンピュータに接続する入出
力装置はモデムを接続するシリアルインターフェースや
プリンタを接続するパラレルインターフェースが用いら
れているが、最近では大量かつ高速にデータのやり取り
を必要とするＳＣＳＩインターフェースやネットワーク
インターフェースが使用されるようになってきている。
力装置はモデムを接続するシリアルインターフェースや
プリンタを接続するパラレルインターフェースが用いら
れているが、最近では大量かつ高速にデータのやり取り
を必要とするＳＣＳＩインターフェースやネットワーク
インターフェースが使用されるようになってきている。
【０００３】ＳＣＳＩやネットワークデバイスの高速化
とＣＰＵ自体の高速化に伴い、コンピュータのインター
フェースバスがデータの入出力のクリティカルパスとな
っており、パーソナルコンピュータの業界では従来のＩ
ＳＡバス等に変わり、高速なＰＣＩバス等が普及しつつ
ある。しかし現時点での普及度合いはＩＳＡバス等の低
速バスが主流を占めている。
とＣＰＵ自体の高速化に伴い、コンピュータのインター
フェースバスがデータの入出力のクリティカルパスとな
っており、パーソナルコンピュータの業界では従来のＩ
ＳＡバス等に変わり、高速なＰＣＩバス等が普及しつつ
ある。しかし現時点での普及度合いはＩＳＡバス等の低
速バスが主流を占めている。
【０００４】またインターフェースバスに新たな入出力
装置を拡張する際は、拡張ボードをインターフェースバ
スに直接接続していたが、最近ではＰＣカードとよばれ
る名刺サイズの入出力拡張カードが普及してきた。この
ＰＣカードにも従来のインターフェースバスのＩＳＡバ
スに相当する低速な規格とＰＣＩバスに相当する高速な
規格が存在するが、現時点では高速な規格のＰＣカード
はほとんど普及していない。
装置を拡張する際は、拡張ボードをインターフェースバ
スに直接接続していたが、最近ではＰＣカードとよばれ
る名刺サイズの入出力拡張カードが普及してきた。この
ＰＣカードにも従来のインターフェースバスのＩＳＡバ
スに相当する低速な規格とＰＣＩバスに相当する高速な
規格が存在するが、現時点では高速な規格のＰＣカード
はほとんど普及していない。
【０００５】このように高速なＣＰＵと高速な入出力装
置の間で低速のインターフェースバスがクリティカルパ
スになっているという状況では、いかに効率よくインタ
ーフェースバスにデータを通すかが重要になる。例えば
ＦＡＳＴ ＳＣＳＩとよばれるＳＣＳＩの規格では１０
ＭＢＹＴＥ／秒の転送速度に対し、ＰＣカードのバスは
２ＭＢＹＴＥ／秒程度の転送速度のためシステム全体と
しては２ＭＢＹＴＥ／秒の転送速度になっている。すな
わち低速なインターフェースバスに接続される高速な入
出力装置の速度性能の差は、インターフェースバスにデ
ータを通す方法の最適化の差になっており、各社この部
分に注力している。
置の間で低速のインターフェースバスがクリティカルパ
スになっているという状況では、いかに効率よくインタ
ーフェースバスにデータを通すかが重要になる。例えば
ＦＡＳＴ ＳＣＳＩとよばれるＳＣＳＩの規格では１０
ＭＢＹＴＥ／秒の転送速度に対し、ＰＣカードのバスは
２ＭＢＹＴＥ／秒程度の転送速度のためシステム全体と
しては２ＭＢＹＴＥ／秒の転送速度になっている。すな
わち低速なインターフェースバスに接続される高速な入
出力装置の速度性能の差は、インターフェースバスにデ
ータを通す方法の最適化の差になっており、各社この部
分に注力している。
【０００６】
【発明が解決しようとする課題】しかしながら、最も高
速なデータ入出力手段及び制御手段はＣＰＵのクロッ
ク、キャッシュメモリの有無、アクセスに必要なバスサ
イクル数等のハードウェア構成の違いによってコンピュ
ータ毎に異なる。またＰＣカードにおいてはソケットサ
ービスとよばれるＰＣカード用のバスコントローラの設
定を行うドライバがＷａｉｔの設定を行っており、導入
されているソケットサービスが異なると同じコンピュー
タでも最速のデータ入出力手段及び制御手段が違ってく
る。このように、あらかじめ用意していたデータ入出力
手段及び制御手段ではコンピュータのハード構成やドラ
イバの設定によってデータの入出力が遅くなってしまう
という問題点を有していた。
速なデータ入出力手段及び制御手段はＣＰＵのクロッ
ク、キャッシュメモリの有無、アクセスに必要なバスサ
イクル数等のハードウェア構成の違いによってコンピュ
ータ毎に異なる。またＰＣカードにおいてはソケットサ
ービスとよばれるＰＣカード用のバスコントローラの設
定を行うドライバがＷａｉｔの設定を行っており、導入
されているソケットサービスが異なると同じコンピュー
タでも最速のデータ入出力手段及び制御手段が違ってく
る。このように、あらかじめ用意していたデータ入出力
手段及び制御手段ではコンピュータのハード構成やドラ
イバの設定によってデータの入出力が遅くなってしまう
という問題点を有していた。
【０００７】本発明は上記従来技術に鑑みてなされたも
ので、コンピュータに接続する入出力装置において、コ
ンピュータのハードウェア構成やドライバの設定の違い
によってタイミングが変化しても、高速にデータのやり
とりを行う入出力装置を提供するものである。
ので、コンピュータに接続する入出力装置において、コ
ンピュータのハードウェア構成やドライバの設定の違い
によってタイミングが変化しても、高速にデータのやり
とりを行う入出力装置を提供するものである。
【０００８】
【課題を解決するための手段】本発明の請求項１に記載
の入出力装置においては、入出力装置とデータのやり取
りを行うレジスタにアクセスするための複数の制御手段
を用意し、タイマを用いて最速の制御手順を選択し、以
後この最速の制御手段を用いて入出力装置からデータを
入出力するとしたものである。
の入出力装置においては、入出力装置とデータのやり取
りを行うレジスタにアクセスするための複数の制御手段
を用意し、タイマを用いて最速の制御手順を選択し、以
後この最速の制御手段を用いて入出力装置からデータを
入出力するとしたものである。
【０００９】本発明の請求項２に記載の入出力装置にお
いては、入出力装置とデータのやり取りを行うレジスタ
にアクセスするためのハードウェア的に異なる複数の入
出力手段を用意し、タイマを用いて最速の入出力手順を
選択し、以後この最速の入出力手段を用いて入出力装置
からデータを入出力するとしたものである。
いては、入出力装置とデータのやり取りを行うレジスタ
にアクセスするためのハードウェア的に異なる複数の入
出力手段を用意し、タイマを用いて最速の入出力手順を
選択し、以後この最速の入出力手段を用いて入出力装置
からデータを入出力するとしたものである。
【００１０】本発明の請求項３に記載の入出力装置にお
いては、入出力装置とデータのやり取りを行うレジスタ
にアクセスするための複数の制御手段とハードウェア的
に異なる複数の入出力手段を用意し、タイマを用いて複
数の制御手段と複数の入出力手順の最速の組み合わせを
選択し、以後この最速の組み合わせを用いて入出力装置
からデータを入出力するとしたものである。
いては、入出力装置とデータのやり取りを行うレジスタ
にアクセスするための複数の制御手段とハードウェア的
に異なる複数の入出力手段を用意し、タイマを用いて複
数の制御手段と複数の入出力手順の最速の組み合わせを
選択し、以後この最速の組み合わせを用いて入出力装置
からデータを入出力するとしたものである。
【００１１】この本発明によれば、コンピュータのハー
ドウェア構成やドライバの設定の違いによってタイミン
グが変化しても、高速にデータのやりとりを行う入出力
装置が得られる。
ドウェア構成やドライバの設定の違いによってタイミン
グが変化しても、高速にデータのやりとりを行う入出力
装置が得られる。
【００１２】
【発明の実施の形態】本発明の請求項１に記載の発明
は、ＣＰＵと、前記ＣＰＵからデータやアドレスや制御
信号を他の装置に伝えるインターフェースバスと、前記
インターフェースバスに接続されている記憶手段と、前
記インターフェースバスに接続されているタイマと、前
記インターフェースバスに接続されかつ入出力装置とデ
ータのやり取りを行うレジスタと、前記レジスタにアク
セスするための複数の制御手順を備え個々の制御手順が
要する時間を前記タイマで計測し最速の制御手順を選択
する制御手段と、その選択された最速の制御手順を用い
て入出力装置からデータを入出力する制御手段から構成
されており、コンピュータのハードウェア構成やドライ
バの設定の違いによってタイミングが変化しても、高速
にデータのやりとりを行う入出力装置が得られるという
作用を有する。
は、ＣＰＵと、前記ＣＰＵからデータやアドレスや制御
信号を他の装置に伝えるインターフェースバスと、前記
インターフェースバスに接続されている記憶手段と、前
記インターフェースバスに接続されているタイマと、前
記インターフェースバスに接続されかつ入出力装置とデ
ータのやり取りを行うレジスタと、前記レジスタにアク
セスするための複数の制御手順を備え個々の制御手順が
要する時間を前記タイマで計測し最速の制御手順を選択
する制御手段と、その選択された最速の制御手順を用い
て入出力装置からデータを入出力する制御手段から構成
されており、コンピュータのハードウェア構成やドライ
バの設定の違いによってタイミングが変化しても、高速
にデータのやりとりを行う入出力装置が得られるという
作用を有する。
【００１３】本発明の請求項２に記載の発明は、ＣＰＵ
と、前記ＣＰＵからデータやアドレスや制御信号を他の
装置に伝えるインターフェースバスと、前記インターフ
ェースバスに接続されている記憶手段と、前記インター
フェースバスに接続されているタイマと、前記インター
フェースバスに接続されかつ入出力装置とデータのやり
取りを行うレジスタと、前記レジスタにアクセスするた
めのハードウェア的に異なる複数の入出力手段を備え個
々の入出力手段での入出力に要する時間を前記タイマで
計測し最速の入出力手段を選択する制御手段と、その選
択された最速の入出力手段を用いて入出力装置からデー
タを入出力する制御手順から構成されておりコンピュー
タのハードウェア構成やドライバの設定の違いによって
タイミングが変化しても、高速にデータのやりとりを行
う入出力装置が得られるという作用を有する。
と、前記ＣＰＵからデータやアドレスや制御信号を他の
装置に伝えるインターフェースバスと、前記インターフ
ェースバスに接続されている記憶手段と、前記インター
フェースバスに接続されているタイマと、前記インター
フェースバスに接続されかつ入出力装置とデータのやり
取りを行うレジスタと、前記レジスタにアクセスするた
めのハードウェア的に異なる複数の入出力手段を備え個
々の入出力手段での入出力に要する時間を前記タイマで
計測し最速の入出力手段を選択する制御手段と、その選
択された最速の入出力手段を用いて入出力装置からデー
タを入出力する制御手順から構成されておりコンピュー
タのハードウェア構成やドライバの設定の違いによって
タイミングが変化しても、高速にデータのやりとりを行
う入出力装置が得られるという作用を有する。
【００１４】本発明の請求項３に記載の発明は、ＣＰＵ
と、前記ＣＰＵからデータやアドレスや制御信号を他の
装置に伝えるインターフェースバスと、前記インターフ
ェースバスに接続されている記憶手段と、前記インター
フェースバスに接続されているタイマと、前記インター
フェースバスに接続されかつ入出力装置とデータのやり
取りを行うレジスタと、前記レジスタにアクセスするた
めのハードウェア的に異なる複数の入出力手段と複数の
制御手順を備え個々の入出力手段での入出力に要する時
間と個々の制御手順が要する時間を前記タイマで計測し
最速の入出力手段と制御手段の組み合わせを選択する制
御手段と、その選択された最速の入出力手段と制御手段
の組み合わせを用いて入出力装置からデータを入出力す
る制御手段から構成されており、コンピュータのハード
ウェア構成やドライバの設定の違いによってタイミング
が変化しても、高速にデータのやりとりを行う入出力装
置が得られるという作用を有する。
と、前記ＣＰＵからデータやアドレスや制御信号を他の
装置に伝えるインターフェースバスと、前記インターフ
ェースバスに接続されている記憶手段と、前記インター
フェースバスに接続されているタイマと、前記インター
フェースバスに接続されかつ入出力装置とデータのやり
取りを行うレジスタと、前記レジスタにアクセスするた
めのハードウェア的に異なる複数の入出力手段と複数の
制御手順を備え個々の入出力手段での入出力に要する時
間と個々の制御手順が要する時間を前記タイマで計測し
最速の入出力手段と制御手段の組み合わせを選択する制
御手段と、その選択された最速の入出力手段と制御手段
の組み合わせを用いて入出力装置からデータを入出力す
る制御手段から構成されており、コンピュータのハード
ウェア構成やドライバの設定の違いによってタイミング
が変化しても、高速にデータのやりとりを行う入出力装
置が得られるという作用を有する。
【００１５】以下、本発明の実施の形態について図１か
ら図５を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１の構成を
示すブロック図である。図２は本発明の実施の形態１の
動作を示すフローチャートである。本実施の形態に於い
てはＳＣＳＩインターフェース部はＰＣカードの形状を
取っておりコンピュータから取り外し可能な状態になっ
ている。
ら図５を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１の構成を
示すブロック図である。図２は本発明の実施の形態１の
動作を示すフローチャートである。本実施の形態に於い
てはＳＣＳＩインターフェース部はＰＣカードの形状を
取っておりコンピュータから取り外し可能な状態になっ
ている。
【００１６】図１において１はＣＰＵ、２はインターフ
ェースバス、３は記憶装置、４はタイマ、５はインター
フェースバス２の信号をＰＣカード用のバスに変換する
変換用ＰＣＩＣ、６はＰＣＩＣから出力されるＰＣカー
ド用のバス信号を伝達するコンピュータ側ＰＣカード用
バス回路、７はコンピュータ側ＰＣカード用バス６によ
って伝えられたＰＣカード用バス信号をＡのコンピュー
タから外部に出力しているコンピュータ側ＰＣカード用
コネクタ、８はコンピュータ側ＰＣカード用バスコネク
タ７と接続しＰＣカード用バス信号をＢのＳＣＳＩ Ｐ
Ｃカードの内部に取り込むカード側ＰＣカード用バスコ
ネクタ、９はカード側ＰＣカード用バスコネクタ８から
の信号を伝えるカード側ＰＣカード用バス、１０はＰＣ
カード用バスから必要な信号を取り出すバスインターフ
ェース回路、１１はデータバス、１２はアドレスバス、
１３は制御信号バス、１５はメモリセレクト回路、１７
はＳＣＳＩのプロトコルを制御しＳＣＳＩのデバイスと
データのやり取りを行うＳＰＣ ＩＣ、１８はＳＰＣ
ＩＣ１７とＡのコンピュータがデータの入出力を行うＳ
ＰＣ制御用レジスタ、１９はＳＰＣ ＩＣ１７と入出力
を行うＳＣＳＩバス、２０はＳＣＳＩバス１９をＢのカ
ードの外部のＳＣＳＩバスと接続するためのＳＣＳＩバ
ス用コネクタである。
ェースバス、３は記憶装置、４はタイマ、５はインター
フェースバス２の信号をＰＣカード用のバスに変換する
変換用ＰＣＩＣ、６はＰＣＩＣから出力されるＰＣカー
ド用のバス信号を伝達するコンピュータ側ＰＣカード用
バス回路、７はコンピュータ側ＰＣカード用バス６によ
って伝えられたＰＣカード用バス信号をＡのコンピュー
タから外部に出力しているコンピュータ側ＰＣカード用
コネクタ、８はコンピュータ側ＰＣカード用バスコネク
タ７と接続しＰＣカード用バス信号をＢのＳＣＳＩ Ｐ
Ｃカードの内部に取り込むカード側ＰＣカード用バスコ
ネクタ、９はカード側ＰＣカード用バスコネクタ８から
の信号を伝えるカード側ＰＣカード用バス、１０はＰＣ
カード用バスから必要な信号を取り出すバスインターフ
ェース回路、１１はデータバス、１２はアドレスバス、
１３は制御信号バス、１５はメモリセレクト回路、１７
はＳＣＳＩのプロトコルを制御しＳＣＳＩのデバイスと
データのやり取りを行うＳＰＣ ＩＣ、１８はＳＰＣ
ＩＣ１７とＡのコンピュータがデータの入出力を行うＳ
ＰＣ制御用レジスタ、１９はＳＰＣ ＩＣ１７と入出力
を行うＳＣＳＩバス、２０はＳＣＳＩバス１９をＢのカ
ードの外部のＳＣＳＩバスと接続するためのＳＣＳＩバ
ス用コネクタである。
【００１７】以上のように構成について以下その動作に
ついて説明する。ＳＰＣ制御用レジスタ１８をＣＰＵ１
から読む場合はメモリセレクト回路１５からセレクト信
号を発生させる必要がある。メモリセレクト回路１５は
アドレスバスが０番地でセレクトされるように構成され
ているが、実際にＣＰＵ１がＳＰＣ制御用レジスタ１８
を読む為のアドレスは変換用ＰＣＩＣ５とバスインター
フェース回路１０で変換されオフセットがつき、そのオ
フセット値は変換用ＰＣＩＣ５やバスインターフェース
回路１０自体のレジスタを設定することにより可変とな
っている。ここでは仮にＣＰＵ１がメモリ空間のＣ００
００ｈ番地を読み込むとメモリセレクト回路１５がセレ
クト信号を発生させる設定になっているとする。本実施
の形態ではＣＰＵ１にはインテル社のｉ４８６を使用し
ており、固定したメモリ空間から連続してデータを読み
出す機械語レベルのプログラムは複数通り作成でき、か
つその中での最速のプログラムは特定できない。そこで
固定したメモリ空間から連続してデータを読み出す機械
語レベルのプログラムを複数作成し、複数の制御手段と
して記憶装置３に記憶させる。この複数通りの制御手段
が個々に要する時間をタイマ４で測定し、最速の制御手
段を選択し記憶装置３に書き込む。
ついて説明する。ＳＰＣ制御用レジスタ１８をＣＰＵ１
から読む場合はメモリセレクト回路１５からセレクト信
号を発生させる必要がある。メモリセレクト回路１５は
アドレスバスが０番地でセレクトされるように構成され
ているが、実際にＣＰＵ１がＳＰＣ制御用レジスタ１８
を読む為のアドレスは変換用ＰＣＩＣ５とバスインター
フェース回路１０で変換されオフセットがつき、そのオ
フセット値は変換用ＰＣＩＣ５やバスインターフェース
回路１０自体のレジスタを設定することにより可変とな
っている。ここでは仮にＣＰＵ１がメモリ空間のＣ００
００ｈ番地を読み込むとメモリセレクト回路１５がセレ
クト信号を発生させる設定になっているとする。本実施
の形態ではＣＰＵ１にはインテル社のｉ４８６を使用し
ており、固定したメモリ空間から連続してデータを読み
出す機械語レベルのプログラムは複数通り作成でき、か
つその中での最速のプログラムは特定できない。そこで
固定したメモリ空間から連続してデータを読み出す機械
語レベルのプログラムを複数作成し、複数の制御手段と
して記憶装置３に記憶させる。この複数通りの制御手段
が個々に要する時間をタイマ４で測定し、最速の制御手
段を選択し記憶装置３に書き込む。
【００１８】この動作を図２のフローチャートを使って
説明する。まずカウンタの初期値を０に、最速時間を最
大値に設定する（ステップ１）。このカウンタは１ずつ
増加させ（ステップ１２）３になるまで３回ループして
いる（ステップ１３）。それぞれのカウンタ値に応じて
３通りの制御手段を用意している（ステップ６、７、
８）。これらのアクセスに要する時間をステップ２で計
測開始しステップ９で計測停止することにより測定し、
最速時間と比較する（ステップ１０）。最速時間より今
回の読み込みに要する時間が短ければ最速時間に今回の
読み込みに要した時間を代入し、最速方法に今のカウン
タ値を代入する（ステップ１１）。この処理を３回繰り
返した後でこれらの３つの方法のうちの最速方法を記憶
装置に記憶させ（ステップ１４）、終了する。
説明する。まずカウンタの初期値を０に、最速時間を最
大値に設定する（ステップ１）。このカウンタは１ずつ
増加させ（ステップ１２）３になるまで３回ループして
いる（ステップ１３）。それぞれのカウンタ値に応じて
３通りの制御手段を用意している（ステップ６、７、
８）。これらのアクセスに要する時間をステップ２で計
測開始しステップ９で計測停止することにより測定し、
最速時間と比較する（ステップ１０）。最速時間より今
回の読み込みに要する時間が短ければ最速時間に今回の
読み込みに要した時間を代入し、最速方法に今のカウン
タ値を代入する（ステップ１１）。この処理を３回繰り
返した後でこれらの３つの方法のうちの最速方法を記憶
装置に記憶させ（ステップ１４）、終了する。
【００１９】以後ＳＰＣ制御用レジスタ１８にアクセス
する際には記憶装置３に記憶した最短の時間でアクセス
できる制御手段を使用する。
する際には記憶装置３に記憶した最短の時間でアクセス
できる制御手段を使用する。
【００２０】（実施の形態２）図３は請求項２の一実施
の形態に於けるＳＣＳＩインターフェース入出力装置の
ブロック図である。図４はデータの転送に要する時間を
計測し最も高速な入出力手段を判断し選択する動作を示
すフローチャートである。本実施例に於いてもＳＣＳＩ
インターフェース部はＰＣカードの形状を取っておりコ
ンピュータから取り外し可能な状態になっている。
の形態に於けるＳＣＳＩインターフェース入出力装置の
ブロック図である。図４はデータの転送に要する時間を
計測し最も高速な入出力手段を判断し選択する動作を示
すフローチャートである。本実施例に於いてもＳＣＳＩ
インターフェース部はＰＣカードの形状を取っておりコ
ンピュータから取り外し可能な状態になっている。
【００２１】図３は図１に対してＩ／Ｏセレクト回路１
４とＯＲ回路１６が追加されている。
４とＯＲ回路１６が追加されている。
【００２２】以上のように構成について以下その動作に
ついて説明する。ＳＰＣ制御用レジスタ１８をＣＰＵ１
から読む場合はＩ／Ｏセレクト回路１４からセレクト信
号を発生させる方法とメモリセレクト回路１５からセレ
クト信号を発生させる２通りの方法がある。Ｉ／Ｏセレ
クト回路１４はアドレスバスが０番地で、制御信号バス
１３中のＩＯＲＤ信号（ＣＰＵがＩ／Ｏ空間のデータを
リードするときにアサートされる）がアサートされたと
きにセレクト信号が発生する。メモリセレクト回路１５
はアドレスバスが０番地で、制御信号バス１３中のＯＥ
信号（ＣＰＵがメモリ空間のデータをリードするときに
アサートされる）がアサートされたときにセレクト信号
が発生する。どちらかのセレクト信号が発生すればＯＲ
回路１６でＳＰＣ ＩＣ１７にセレクト信号が伝達され
る。実際にＣＰＵ１がＳＰＣ制御用レジスタ１８を読む
為のアドレスは変換用ＰＣＩＣ５とバスインターフェー
ス回路１０で変換されオフセットがつき、そのオフセッ
ト値は変換用ＰＣＩＣ５やバスインターフェース回路１
０自体のレジスタを設定することにより可変となってい
る。
ついて説明する。ＳＰＣ制御用レジスタ１８をＣＰＵ１
から読む場合はＩ／Ｏセレクト回路１４からセレクト信
号を発生させる方法とメモリセレクト回路１５からセレ
クト信号を発生させる２通りの方法がある。Ｉ／Ｏセレ
クト回路１４はアドレスバスが０番地で、制御信号バス
１３中のＩＯＲＤ信号（ＣＰＵがＩ／Ｏ空間のデータを
リードするときにアサートされる）がアサートされたと
きにセレクト信号が発生する。メモリセレクト回路１５
はアドレスバスが０番地で、制御信号バス１３中のＯＥ
信号（ＣＰＵがメモリ空間のデータをリードするときに
アサートされる）がアサートされたときにセレクト信号
が発生する。どちらかのセレクト信号が発生すればＯＲ
回路１６でＳＰＣ ＩＣ１７にセレクト信号が伝達され
る。実際にＣＰＵ１がＳＰＣ制御用レジスタ１８を読む
為のアドレスは変換用ＰＣＩＣ５とバスインターフェー
ス回路１０で変換されオフセットがつき、そのオフセッ
ト値は変換用ＰＣＩＣ５やバスインターフェース回路１
０自体のレジスタを設定することにより可変となってい
る。
【００２３】このメモリ空間上のレジスタを読み書きす
るのに要する時間とＩ／Ｏ空間上のレジスタを読み書き
するのに要する時間をタイマ４で測定し、速い方の入出
力手段を選択し記憶装置３に書き込む。
るのに要する時間とＩ／Ｏ空間上のレジスタを読み書き
するのに要する時間をタイマ４で測定し、速い方の入出
力手段を選択し記憶装置３に書き込む。
【００２４】この動作を図４のフローチャートを使って
説明する。まずカウンタの初期値を０に、最速時間を最
大値に設定する（ステップ１）。このカウンタは１ずつ
増加させ（ステップ１２）２になるまで２回ループして
いる（ステップ１３）。それぞれのカウンタ値に応じて
２通りのアクセス方法を用意しており、そのうちの１つ
がＩ／Ｏ空間経由の読み込み（ステップ４）、もう一つ
がメモリ空間経由の読み込みになっている（ステップ
６）。これらのアクセスに要する時間をステップ２で計
測開始しステップ９で計測停止することにより測定し、
最速時間と比較する（ステップ１０）。最速時間より今
回の読み込みに要する時間が短ければ最速時間に今回の
読み込みに要した時間を代入し、最速方法に今のカウン
タ値を代入する（ステップ１１）。この処理を２回繰り
返した後でこれらの２つの方法のうちの最速方法を記憶
装置に記憶させ（ステップ１４）、終了する。
説明する。まずカウンタの初期値を０に、最速時間を最
大値に設定する（ステップ１）。このカウンタは１ずつ
増加させ（ステップ１２）２になるまで２回ループして
いる（ステップ１３）。それぞれのカウンタ値に応じて
２通りのアクセス方法を用意しており、そのうちの１つ
がＩ／Ｏ空間経由の読み込み（ステップ４）、もう一つ
がメモリ空間経由の読み込みになっている（ステップ
６）。これらのアクセスに要する時間をステップ２で計
測開始しステップ９で計測停止することにより測定し、
最速時間と比較する（ステップ１０）。最速時間より今
回の読み込みに要する時間が短ければ最速時間に今回の
読み込みに要した時間を代入し、最速方法に今のカウン
タ値を代入する（ステップ１１）。この処理を２回繰り
返した後でこれらの２つの方法のうちの最速方法を記憶
装置に記憶させ（ステップ１４）、終了する。
【００２５】以後ＳＰＣ制御用レジスタ１８にアクセス
する際には記憶装置３に記憶した最短の時間でアクセス
できる入出力手段を使用する。
する際には記憶装置３に記憶した最短の時間でアクセス
できる入出力手段を使用する。
【００２６】なお、ハードウェア的に異なる複数の入出
力手段としてメモリ空間上に配置する手段とＩ／Ｏ間上
に配置する手段を説明したが、ＤＭＡを用いても同様の
効果が得られる。
力手段としてメモリ空間上に配置する手段とＩ／Ｏ間上
に配置する手段を説明したが、ＤＭＡを用いても同様の
効果が得られる。
【００２７】（実施の形態３）図３は請求項３の一実施
形態に於けるＳＣＳＩインターフェース入出力装置のブ
ロック図である。図５はデータの転送に要する時間を計
測し最も高速な制御手順と入出力手段の組み合わせを判
断し選択する動作を示すフローチャートである。
形態に於けるＳＣＳＩインターフェース入出力装置のブ
ロック図である。図５はデータの転送に要する時間を計
測し最も高速な制御手順と入出力手段の組み合わせを判
断し選択する動作を示すフローチャートである。
【００２８】この動作を図５のフローチャートを使って
説明する。まずカウンタの初期値を０に、最速時間を最
大値に設定する（ステップ１）。このカウンタは１ずつ
増加させ（ステップ１２）４になるまで４回ループして
いる（ステップ１３）。それぞれのカウンタ値に応じて
４通りのアクセス方法を用意しており、そのうちの１つ
がＩ／Ｏ空間経由の読み込み（ステップ４）、他がメモ
リ空間経由の異なる３通りのアクセス方法になっている
（ステップ６、７、８）。これらのアクセスに要する時
間をステップ２で計測開始しステップ９で計測停止する
ことにより測定し、最速時間と比較する（ステップ１
０）。最速時間より今回の読み込みに要する時間が短け
れば最速時間に今回の読み込みに要した時間を代入し、
最速方法に今のカウンタ値を代入する（ステップ１
１）。この処理を４回繰り返した後でこれらの４つの方
法のうちの最速方法を記憶装置に記憶させ（ステップ１
４）、終了する。
説明する。まずカウンタの初期値を０に、最速時間を最
大値に設定する（ステップ１）。このカウンタは１ずつ
増加させ（ステップ１２）４になるまで４回ループして
いる（ステップ１３）。それぞれのカウンタ値に応じて
４通りのアクセス方法を用意しており、そのうちの１つ
がＩ／Ｏ空間経由の読み込み（ステップ４）、他がメモ
リ空間経由の異なる３通りのアクセス方法になっている
（ステップ６、７、８）。これらのアクセスに要する時
間をステップ２で計測開始しステップ９で計測停止する
ことにより測定し、最速時間と比較する（ステップ１
０）。最速時間より今回の読み込みに要する時間が短け
れば最速時間に今回の読み込みに要した時間を代入し、
最速方法に今のカウンタ値を代入する（ステップ１
１）。この処理を４回繰り返した後でこれらの４つの方
法のうちの最速方法を記憶装置に記憶させ（ステップ１
４）、終了する。
【００２９】以後ＳＰＣ制御用レジスタ１８にアクセス
する際には記憶装置３に記憶した最短の時間でアクセス
できる制御手段と入出力手段の組み合わせを使用する。
する際には記憶装置３に記憶した最短の時間でアクセス
できる制御手段と入出力手段の組み合わせを使用する。
【００３０】
【発明の効果】以上のように本発明は、コンピュータの
ハードウェア構成やドライバの設定の違いによってタイ
ミングが変化しても、高速にデータのやりとりを行うと
いう有利な効果が得られる。
ハードウェア構成やドライバの設定の違いによってタイ
ミングが変化しても、高速にデータのやりとりを行うと
いう有利な効果が得られる。
【図１】本発明の実施の形態１の構成を示すブロック図
【図２】本発明の実施の形態１の動作を示すフローチャ
ート
ート
【図３】本発明の実施の形態２及び形態３の構成を示す
ブロック図
ブロック図
【図４】本発明の実施の形態２の動作を示すフローチャ
ート
ート
【図５】本発明の実施の形態３の動作を示すフローチャ
ート
ート
１ ＣＰＵ ２ インターフェースバス ３ 記憶装置 ４ タイマ ５ 変換用ＰＣＩＣ ６ コンピュータ側ＰＣカード用バス ７ コンピュータ側ＰＣカード用バスコネクタ ８ カード側ＰＣカード用バスコネクタ ９ カード側ＰＣカード用バス １０ バスインターフェース回路 １１ データバス １２ アドレスバス １３ 制御信号バス １４ Ｉ／Ｏセレクト回路 １５ メモリセレクト回路 １６ ＯＲ回路 １７ ＳＰＣ ＩＣ １８ ＳＰＣ制御用レジスタ １９ ＳＣＳＩバス ２０ ＳＣＳＩバス用コネクタ
Claims (3)
- 【請求項１】ＣＰＵと、前記ＣＰＵからデータやアドレ
スや制御信号を他の装置に伝えるインターフェースバス
と、前記インターフェースバスに接続されている記憶手
段と、前記インターフェースバスに接続されているタイ
マと、前記インターフェースバスに接続されかつ入出力
装置とデータのやり取りを行うレジスタと、前記レジス
タにアクセスするための複数の制御手順を備え個々の制
御手順が要する時間を前記タイマで計測し最速の制御手
順を選択する制御手段と、その選択された最速の制御手
順を用いて入出力装置からデータを入出力する制御手段
を備えることを特徴とする入出力装置。 - 【請求項２】ＣＰＵと、前記ＣＰＵからデータやアドレ
スや制御信号を他の装置に伝えるインターフェースバス
と、前記インターフェースバスに接続されている記憶手
段と、前記インターフェースバスに接続されているタイ
マと、前記インターフェースバスに接続されかつ入出力
装置とデータのやり取りを行うレジスタと、前記レジス
タにアクセスするためのハードウェア的に異なる複数の
入出力手段を備え個々の入出力手段での入出力に要する
時間を前記タイマで計測し最速の入出力手段を選択する
制御手段と、その選択された最速の入出力手段を用いて
入出力装置からデータを入出力する制御手段を備えるこ
とを特徴とする入出力装置。 - 【請求項３】ＣＰＵと、前記ＣＰＵからデータやアドレ
スや制御信号を他の装置に伝えるインターフェースバス
と、前記インターフェースバスに接続されている記憶手
段と、前記インターフェースバスに接続されているタイ
マと、前記インターフェースバスに接続されかつ入出力
装置とデータのやり取りを行うレジスタと、前記レジス
タにアクセスするためのハードウェア的に異なる複数の
入出力手段と複数の制御手順とを備え個々の入出力手段
での入出力に要する時間と個々の制御手順が要する時間
を前記タイマで計測し最速の入出力手段と制御手段の組
み合わせを選択する制御手段と、その選択された最速の
入出力手段と制御手段の組み合わせを用いて入出力装置
からデータを入出力する制御手段を備えることを特徴と
する入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085297A JPH10207811A (ja) | 1997-01-24 | 1997-01-24 | 入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085297A JPH10207811A (ja) | 1997-01-24 | 1997-01-24 | 入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207811A true JPH10207811A (ja) | 1998-08-07 |
Family
ID=11761897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085297A Pending JPH10207811A (ja) | 1997-01-24 | 1997-01-24 | 入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207811A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001052073A1 (fr) * | 2000-01-13 | 2001-07-19 | Sony Computer Entertainment Inc. | Dispositif d'interface et systeme de traitement d'information comprenant ce dernier |
-
1997
- 1997-01-24 JP JP1085297A patent/JPH10207811A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001052073A1 (fr) * | 2000-01-13 | 2001-07-19 | Sony Computer Entertainment Inc. | Dispositif d'interface et systeme de traitement d'information comprenant ce dernier |
| US6839857B2 (en) | 2000-01-13 | 2005-01-04 | Sony Computer Entertainment Inc. | Interrupt controller in an interface device or information processing system |
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