JPH10200537A - 非同期転送モード交換システム - Google Patents

Abstract

(57)【要約】 【課題】入力回線間で情報の速度が大幅に異なる場合で
も高い交換能力を維持することができる新規な交換シス
テムを提供すること。 【解決手段】共通バッファ型ＡＴＭスイッチにおいて、
先頭のセルが有効セルである入力回線の番号を選択する
入力回線選択回路と、有効セルが書き込まれている出力
キューの出力回線番号を選択する出力回線選択回路とを
設け、更に、メモリ制御回路に、選択した入力回線番号
を用いて該当する入力回線から有効セルのみを取り出す
セル選択回路と、選択した出力回線番号を用いて出力キ
ューの先頭にある有効セルを該当する出力回線に供給す
るセル選択回路とを設ける。 【効果】有効セルのみを対象に交換を行ない、従来空き
セルに当てていた交換動作を有効セル対象に転用するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声、データ等の
時分割多重通信情報の交換システムに係り、特に固定長
のセルを用いる非同期転送モード交換システムに関す
る。

【０００２】

【従来の技術】電話音声（６４Ｋｂ／ｓ）、テレビジョ
ン信号（数Ｍｂ／ｓ）、コンピュータデータなどの様々
な速度やトラフィック性質を有する情報に対して統一的
な取り扱いが可能な非同期伝送モード（以下「ＡＴＭ」
という）交換システムは、情報のマルチメディア化の進
展に伴って将来の交換システムの主流になると考えられ
る。なお、トラフィック性質には、情報を連続的に実時
間で伝送することを要求する実時間性（電話の音声信号
やテレビジョン信号など）と突発的に発生するデータを
その都度纏めて伝送することを要求するバースト性（コ
ンピュータデータなど）とがある。

【０００３】ＡＴＭ交換では、宛先への回線を選択する
（以下このことを「ルーティング」という）ための情報
を含んだヘッダを持つ国際標準規格の固定長セルを単位
として交換が行われる。そのため、バースト性データの
通信に対して効率よく対応することができ、また、割り
当てるセルの数を調整することにより、幅広い転送レー
ト・転送遅延の要求に対して応えることができる。

【０００４】こうしたＡＴＭ交換システムの構成例とし
て、１個のバッファメモリを用い、複数の入力回線のセ
ルを同メモリに設けられた出力回線対応の領域に時分割
多重方式により書き込み、同セルを読み出して所定の出
力回線に供給する共通バッファ方式（例えば特開平２―
１６６９号公報参照）が知られている。共通バッファ型
ＡＴＭ交換システムでは、共通バッファへのアクセスが
逐次的に時分割多重によって行なわれるため、各入力回
線のセル間で衝突が発生することはない。

【０００５】共通バッファ型の基本的な構造を、図９に
示す。同図において、ｎ個の入力回路11-1〜11-n の出
力端子とｎ個の出力回路12-1〜12-n の入力端子がメモ
リ制御回路20 に接続され、書き込み・読み出されるセ
ルが入力端子DI、出力端子DO を介して授受され、各入
力回路に入力回線1-1〜1-n、各出力回路に出力回線2-1
〜2-n が接続されている。メモリ制御回路20 は、カウ
ンタ25（メモリへの書込及び読出順を設定する回路）が
指定する入力回路のセルを、バッファメモリ10 内に出
力回線毎に設けられた領域（以下「出力キュー」とい
う）に書き込むのと同時に、カウンタ25 の示す出力キ
ューのセルを対応する出力回路12 に送り出す。このよ
うに、従来の共通バッファ型ＡＴＭ交換システムでは、
全ての入力回線1 と出力回線2 を順次走査することによ
り、時分割多重によってセルの交換を実現していた。

【０００６】各入力回線1 にセルによって送られる情報
の速度は情報毎に異なるが、その速度の差違は、当交換
の前段階の交換システムにおいて空きセル（ビット列は
あるが情報が入っていないセル）が挿入されることによ
って吸収されている。即ち、速度の遅い情報ほど多数の
空きセルが挿入され、当交換システムが交換を行なう段
階で常にセル（空きセルを含む）が存在するように処理
されなる。これによって前記時分割多重によるセル交換
が可能となる。なお、空セルは、図１０に示すヘッダの
アクティブビットを "０" にすることによって、その情
報が無効であることを示したセルである。一方、アクテ
ィブビットを "１" にしたセルは、情報を搭載したセル
であることを示している。本明細書においては、このア
クティブビットを "１" にしたセルを「有効セル」と称
することとする。

【０００７】入力回線1 間で情報の速度に大きな差が存
在する場合、この空セルの挿入割合が増加し、スイッチ
全体の実効交換能力が低下する。特に、バースト性の強
いデータを交換する際には、特定の回線のみに負荷が集
中し、大部分の回線では、空セルの交換が行われるとい
う現象が起こる。そのために、従来の交換システムで
は、情報の速度差が大きい場合にスイッチ全体の実効交
換能力が低下し、負荷の集中した回線のセル廃棄率が増
加するという問題点があった。

【０００８】

【発明が解決しようとする課題】本発明の目的は、従来
技術の前記問題点を解決し、入力回線間で情報の速度が
大幅に異なる場合でも高い交換能力を維持することがで
きる新規な交換システムを提供することにある。

【０００９】

【課題を解決するための手段】本発明の前記課題は、先
頭のセルが有効セルである入力回線の番号を選択する入
力回線選択回路と、有効セルが書き込まれている出力キ
ューの出力回線番号を選択する出力回線選択回路とを設
け、更に、メモリ制御回路に、選択した入力回線番号を
用いて該当する入力回線から有効セルのみを取り出すセ
ル選択回路と、選択した出力回線番号を用いて出力キュ
ーの先頭にある有効セルを該当する出力回線に供給する
セル選択回路とを設けることによって効果的に解決する
ことができる。このような手段を採用すれば、有効セル
のみを対象に交換を行ない、従来空きセルに当てていた
交換動作を有効セル対象に転用することができるからで
ある。

【００１０】前記入力回線選択回路は、先頭セルのアク
ティブビットを入力し、アクティブビットが "１" とな
っている入力回線の番号を選択する。また、前記出力回
線選択回路は、出力キューへの書込アドレスと読出アド
レスとの不一致を示すビット（以下これを「エンプティ
ビット」と称することとする）を入力し、双方のアドレ
スが不一致となっている出力回線の番号を選択する。不
一致は、出力キューに有効セルが少なくとも１個記憶さ
れている状態を表わしている。

【００１１】

【発明の実施の形態】以下、本発明に係る非同期転送モ
ード交換システムの実施の形態を幾つかの図面に示した
実施例を参照して更に詳細に説明する。なお、図１〜図
１０における同一の記号は、同一物又は類似物を表示す
るものとする。

【００１２】

【実施例】入力回線選択回路及び出力回線選択回路を備
えたＡＴＭ交換システムを図１に示す。図１において、
13 は、入力回線1-1〜1-n のアクティブビット（A1〜A
n）を入力するすることによって先頭のセルが有効セル
である入力回線の番号を選択する入力回線選択回路、WA
CNT は、入力回線選択回路13 が選択した入力回線番
号、101 は、選択した入力回線番号WACNT を用いて該当
する入力回線1 から有効セルのみを取出すセル選択回
路、14 は、エンプティビット（U1〜Un）を入力して有
効セルが書き込まれている出力キューの出力回線番号を
選択する出力回線選択回路、RACNT は、入力回線選択回
路13 が選択した入力回線番号、105 は、出力回線選択
回路14 が選択した出力回線番号RACNT を用いて出力キ
ューの先頭にある有効セルを該当する出力回線2 に供給
するセル選択回路を示す。

【００１３】バッファメモリ10 とメモリ制御回路20 の
間では、セルの入出力が端子DI と端子DO を介して行な
われるほか、セルをメモリ10 へ書き込み・読み出すア
ドレス指示が書込アドレス（WA）と読出アドレス（RA）
によって行なわれる。また、入力回路11-1〜11-n 及び
出力回路12-1〜12-n は、メモリ制御回路20 及びバッフ
ァメモリ10 からなる交換システム中心部と入力回線1
及び出力回線2 との間のバッファ回路であり、FIFO（Fi
rst-In First-Out）型メモリを用いて構成される。同メ
モリは、セルを到着順に記憶し、記憶順に出力する。

【００１４】アクティブビットA1〜An は、それぞれ入
力回路11-1〜11-n から出力され、エンプティビットU1
〜Un は、後で詳述するが、出力キューへの書込アドレ
スと読出アドレスを生成するメモリ制御回路20 内部の
アドレスポインタから出力される。エンプティビットU1
〜Un は、また、それぞれ出力回路12-1〜12-n にも供給
される。

【００１５】続いて、入力回線選択回路13 の構成を図
２に示す。入力回線選択回路13 は、ゲート（23）、一
般的に知られているプライオリティエンコーダ（優先順
位付き符号化器）(21）、レジスタ（15）からなる。ゲ
ート23 を経たアクティブビットA1〜An がプライオリテ
ィエンコーダ21 の1〜n の番号の端子に入力される。プ
ライオリティエンコーダ21 は、アクティブビットが "
１" となっている番号のうち、最も小さい番号を１個選
んでそれを入力回線番号WACNT として出力する。番号WA
CNT は、レジスタ15 で記憶される。レジスタ15 出力の
番号WACNT は、ゲート23 に送られ、一旦選んだ番号に
覆いを掛け（その番号の端子に "０" を与える）それを
選択の対象外にする。続いて、次の番号選択が行なわ
れ、最後に一番大きい番号が選ばれて、1〜n の走査が
一巡する。走査が一巡すると次の番号選択の走査が可能
となるので、そのことを示す入力回線空きフラグ（WAC
E）がプライオリティエンコーダ21 から出力される。記
憶した番号WACNT と入力回線空きフラグWACE は、メモ
リ制御回路20 に供給される。

【００１６】次に、出力回線選択回路14 の構成を図３
に示す。構成は、入力回線選択回路13 と同様であり、
ゲート（24）、プライオリティエンコーダ（22）、レジ
スタ（16）からなり、アクティブビットA1〜An の代わ
りにエンプティビットU1〜Un が用られる。ゲート24 を
経たエンプティビットU1〜Un がプライオリティエンコ
ーダ22 の1〜n の番号の端子に入力される。プライオリ
ティエンコーダ22 は、エンプティビットが "１" とな
っている番号の内、最も小さい番号を１個選んでそれを
出力回線番号RACNT として出力する。番号RACNT は、レ
ジスタ16 で記憶される。レジスタ16 出力の番号RACNT
は、ゲート24 に送られ、一旦選んだ番号に覆いを掛け
（その番号の端子に "０" を与える）それを選択の対象
外にする。続いて、次の番号選択が行なわれ、最後に一
番大きい番号が選ばれて、1〜n の走査が一巡する。走
査が一巡すると次の番号選択の走査が可能となるので、
そのことを示す出力回線空きフラグ（RACE）がプライオ
リティエンコーダ22 から出力される。記憶した番号RAC
NT と出力回線空きフラグRACE は、メモリ制御回路20に
供給される。

【００１７】次に、以上の入出力回線選択回路13，14
を備えた交換システム全体の動作について説明する。メ
モリ制御回路20 は、入力回線選択回路13 が選択した入
力回線番号WACNT の入力回路11 の有効セルを入力セル
選択回路101 から取出し、出力回線ごとに設けられた出
力キューに書き込む。メモリ制御回路20 は、また、出
力回線選択回路14 が選択した出力回線番号RACNT の出
力キューの有効セルを対応する出力回路12 に出力セル
選択回路105 を用いて送り出す。このとき、入力回線選
択回路13 が選択した入力回線1 には、空きセルのある
回線がスキップされるので空きセルに対する無駄な処理
が回避される。また、出力回線選択回路14 は、空でな
い出力キューを選択するので、出力側でも無駄な空きセ
ルの処理が回避される。なお、各出力回路は、エンプテ
ィビットU が対応する出力キューが空き状態であること
を示す場合で、かつ出力回線2 の接続先で次の段階の交
換が行なわれる場合に出力回路12 内で空きセルを挿入
する。

【００１８】ここで、メモリ制御回路20 の構成を図４
に示す。メモリ制御回路20 は、入力セル選択回路101
及び出力セル選択回路105 のほか、ヘッダ変換テーブル
102、アイドルアドレス回路103、アドレスポインタ104
からなる。テーブル102 及び回路103 には、従来の交換
システムで用いられているものと同類のもの（例えば前
記特開平２―１６６９号公報参照）を使用した。なお、
入力回線空きフラグWACE は、NAND 回路を介してバッフ
ァメモリ10 に供給され、出力回線番号空きフラグRACE
は、アイドルアドレス回路103 に供給される。また、出
力回線番号RACNT は、出力セル選択回路105 のほか、ア
ドレスポインタ104 に供給される。

【００１９】以下に、メモリ制御回路20 によるバッフ
ァメモリ10 へのセルの書込動作について説明する。入
力セル選択回路101 により選択されたセルの中のヘッダ
がセルから分離されてヘッダ変換テーブル102 に送られ
る。同ヘッダは、テーブル102において、新しい論理チ
ャネル番号、セルの宛先につながる出力回線番号等に書
き替えられる。これを図５に示す。これらの新情報は、
呼設定時に本交換システムの外部にある制御系（図示せ
ず）からのアクセスによってテーブル102 内に書き込ま
れる。

【００２０】セルの宛先出力回線番号を示す信号（DES
T）がアドレスポインタ104 へ入力され、これに対応し
た書込アドレス（WAD）がアドレスポインタ104 から出
力される。同書込アドレスは、アイドルアドレス回路10
3 から予め入力されたものである。選択されたセルと新
しいヘッダは、同書き込みアドレスによってバッファメ
モリ10 へ書き込まれる。それにより同時にセルに新し
いヘッダが付加される。テーブル102 内のヘッダ書き替
えに時間を要するため、その時間を補正するためにセル
は遅延回路106 を介して送られ、新しいヘッダとの時間
合わせが行なわれる。

【００２１】なお、入力回線側に有効なセルがない場
合、もしくは、アイドルアドレス回路103 が空きである
場合（即ち、バッファメモリ10 に空きが無い場合）、
バッファメモリ10 には書き込みは行なわれず、また、
アイドルアドレス回路103 の空きアドレスの出力も行な
われない。

【００２２】次に、メモリ制御回路20 によるバッファ
メモリ10 からのセル読出動作について説明する。アド
レスポインタ104 は、出力回線番号RACNT に示される番
号に対応した読出アドレス（RAD）を出力する。同読出
アドレスがバッファメモリ10 の読出アドレスRA とな
り、セルが読み出される。読み出されたセルは、選択回
路105 によって、出力回線番号RACNT で指定された出力
回線2 に出力される。読出アドレスRA は、アイドルア
ドレス回路103 のデータ入力端子DIA へ送られ、再度書
込アドレスとして用いられる。また、アドレスポインタ
104 からは、各出力キューの空き状態を示すエンプティ
ビットU が出力される。ある出力回線2 に宛てるセルが
バッファメモリ10 内に１つも存在しないときは、この
エンプティビットU を基に出力回線選択回路14 から出
力回線番号空きフラグRACE が返され、アイドルアドレ
ス103 への読出アドレスRA を再度書込アドレスとして
使用することを中止する。

【００２３】アドレスポインタ104 の構成を図６に示
す。アドレスポインタ104 は、バッファメモリ10 内に
出力キューを生成するために、セルをバッファメモリ10
内に格納する領域を管理するもので、主に、書込アド
レスWAD を出力する書込レジスタ（WR）(30-1〜30-m）
と、読出アドレスRAD を出力する読出レジスタ（RR）(3
1-1〜31-m）と、本発明において特に設けたエンプティ
ビットU を得るための不一致検出器（UM）(32-1〜32-
m）からなる。

【００２４】書込時のアイドルアドレスポインタ104 の
動作は、以下のようになる。セルの宛先出力回線番号を
示す信号DEST によりｍ個の書込レジスタ30-1〜30-m の
出力のうち、その出力回線番号に相当する書込レジスタ
30 のデータを書込アドレスセレクタ（WASEL）(333）で
選択し、書込アドレスWAD とする。このとき、同時に出
力回線書込デコーダ（WDEC）(331）の出力により、上記
データを選択した書込レジスタ30 の保持する値を、ア
イドルアドレス回路103 から入力されるアドレス（NWA
D）に更新する。したがって、更新直前でのアドレスNWA
D の値は、このとき書き込みを行なおうとしているセル
の宛先出線番号と同じ宛先のセルが次に入ってきたとき
の書込アドレスに相当する。そのため、このアドレスNW
AD の値をこのとき書き込みを行なおうとしているセル
と一緒にバッファメモリ10 に格納しておけば、このセ
ルを読み出したときに、同じ出力回線へ宛てたセルを次
に読み出すときは、どのアドレスから読み出せばよいの
かを知ることができる。このアドレスNWAD をセルと一
緒にバッファメモリに格納することによって、図７に示
すようにセルに次アドレスが付加される。

【００２５】また、セルの読出時は、出力回線番号RACN
T を入力とする読出アドレスセレクタ（RASEL）(334）
により該当する番号の読出レジスタ31-1〜31-m を選択
し、そのレジスタ31 の保持値を読出アドレスRAD とし
て出力する。同時に、出力回線読出デコーダ（RDEC）(3
32）の出力によって、このとき選択された読出レジスタ
31 の保持値を更新する。このときの読出レジスタ31 へ
の入力は、バッファメモリ10 から読み出される、上記
書き込み時にセルと一緒に格納した次読出アドレス（NR
AD）であるので、同じ出力回線へ宛てた次のセルのアド
レスを読出レジスタ31 に保持させることができる。

【００２６】不一致検出器32-1〜32-m は、それぞれ対
応する書込レジスタ30 と読出レジスタ31 の出力を入力
してその不一致を検出し、各出力キューの空き状態を示
すエンプティビットU を出力する。

【００２７】アイドルアドレス回路103 の構成を図８に
示す。同回路は、FIFO 型メモリ（501）とその周辺から
なる。書込カウンタ（WCNT)（502）は、メモリ501 用の
書込アドレスWAA を出力するカウンタで、メモリ501 の
アドレスの数だけカウントするリングカウンタである。
読出カウンタ（RCNT）(503）は、メモリ501 用の読出ア
ドレスRAA を入力するカウンタで、メモリ501 のアドレ
スの数だけカウントするリングカウンタである。両カウ
ンタの値が同一になったときはメモリ501 が空になった
状態であるから、これを一致検出器（M）(504）で検出
して空き出力信号（EPTY）を出力する。

【００２８】

【発明の効果】本発明によれば、情報を搭載したセルの
みを交換対象にして空きセルの処理を省くことが可能と
なるので、入力回線間でデータ速度に大きな差が存在す
る場合でも、交換システムの実効交換能力が低下せず、
高い交換能力維持することができる。特に、特定の回線
のみに負荷が集中した場合でも、他の空セルが多い回線
の交換が自動的に抑えられ、その分負荷の集中している
回線の処理が相対的に増加するので、結果として負荷の
分散が行われることになる。このことは、特に、バース
ト性の高いデータの交換に効果がある。

【図面の簡単な説明】

【図１】本発明に関わる非同期転送モード交換システム
の一実施例を説明するための回路構成図。

【図２】図１に示した実施例の入力回線選択回路を説明
するための回路構成図。

【図３】図１に示した実施例の出力回線選択回路を説明
するための回路構成図。

【図４】図１に示した実施例のメモリ制御回路を説明す
るための回路構成図。

【図５】アドレス変換後のセル形式を説明するための
図。

【図６】図１に示した実施例のアドレスポインタを説明
するための回路構成図。

【図７】バッファメモリ内のセル形式を説明するための
図。

【図８】図１に示した実施例のアイドルアドレス回路を
説明するための回路構成図。

【図９】従来の非同期転送モード交換システムの例を説
明するための回路構成図。

【図１０】入力セルのセル形式を説明するための図。

【符号の説明】

1・・・・入力回線 2・・・・出力回線 10・・・・バッファメモリ 11・・・・入力回路 12・・・・出力回路 13・・・・入力回線選択回路 14・・・・出力回線選択回路 15，16・・レジスタ 20・・・・メモリ制御回路 21，22・・プライオリティエンコーダ 23，24・・ゲート 101・・・・入力セル選択回路 102・・・・ヘッダ変換テーブル 103・・・・アイドルアドレス回路 104・・・・アドレスポインタ 105・・・・出力セル選択回路 A・・・アクティブビット U・・・エンプティビット WACNT・・・入力回線番号 WACE・・・入力回線番号空きフラグ RACNT・・・出力回線番号 RACE・・・出力回線番号空きフラグ

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数の入力回線と複数の出力回線とで共通
   利用するバッファメモリと同メモリを制御するためのメ
   モリ制御回路とを有し、バッファメモリに出力回線毎に
   設けた出力キューに入力回線を通して送られてくるセル
   を時分割多重によって順次書き込み、書き込んだセルを
   所定の順序に従って読み出す共通バッファ型の非同期転
   送モード交換システムにおいて、先頭のセルが有効セル
   である入力回線番号を選択する入力回線選択回路と、有
   効セルが書き込まれている出力キューの出力回線番号を
   選択する出力回線選択回路とを具備し、前記メモリ制御
   回路は、選択した入力回線番号を用いて該当する入力回
   線から有効セルのみを取り出す入力セル選択回路と、選
   択した出力回線番号を用いて出力キューの先頭にある有
   効セルを該当する出力回線に供給する出力セル選択回路
   と有してなることを特徴とする非同期転送モード交換シ
   ステム。
2. 【請求項２】前記バッファメモリは、前記入力セル選択
   回路から取り出した有効セルを記憶するものであること
   を特徴とする請求項１に記載の非同期転送モード交換シ
   ステム。
3. 【請求項３】前記入力回線選択回路の番号選択は、先頭
   セルのアクティブビットを入力して実施するものであ
   り、前記出力回線選択回路の番号選択は、出力キューへ
   の書込アドレスと読出アドレスとの不一致を示すエンプ
   ティビットを入力して実施するものであることを特徴と
   する請求項１に記載の非同期転送モード交換システム。
4. 【請求項４】前記入力回線選択回路は、選択した入力回
   線の番号を保持する第１のレジスタと、次の選択以降入
   力回線の番号順に選択が一巡するまでは第１のレジスタ
   出力の信号を用いて前記入力回線番号を選択対象外にす
   る第１のゲートと、第１のゲートを経たアクティブビッ
   トを入力してその中で最も小さい番号の入力回線番号を
   選択する第１のプライオリティエンコーダとを有してお
   り、前記出力回線選択回路は、選択した出力回線の番号
   を保持する第２のレジスタと、次の選択以降出力回線の
   番号順に選択が一巡するまでは第２のレジスタ出力の信
   号を用いて前記出力回線番号を選択対象外にする第２の
   ゲートと、第２のゲートを経たエンプティビットを入力
   してその中で最も小さい番号の出力回線番号を選択する
   第２のプライオリティエンコーダとを有していることを
   特徴とする請求項３に記載の非同期転送モード交換シス
   テム。
5. 【請求項５】前記エンプティビットは、出力回線選択回
   路のほか出力回線毎に配置した出力回路にも供給され、
   当該出力回路は、エンプティビットが出力キューに有効
   セルが記憶されていないことを示す状態にあり、かつ、
   出力回線の接続先で更に別の交換が行なわれる場合に、
   出力回線に空きセルを供給するものであることを特徴と
   する請求項３に記載の非同期転送モード交換システム。