JPH10198717A - バウンダリスキャン対応集積回路の設計支援装置 - Google Patents

Abstract

(57)【要約】 【課題】 レイアウトにおける配線効率が劣化しないよ
うにＢＳチェーン(Boundary Scan Chain)をＩＣに組み
込み、そのＢＳチェーンに対応するＢＳＤＬファイルを
自動的に作成する。 【解決手段】 ＢＳチェーン最適化部２２が、ＩＣの論
理接続情報、ＢＳセル情報ファイル及びパッケージ端子
データを用いて、パッケージにおけるデバイスピンの配
置に合うようにＢＳチェーンの接続順序を変更し、その
変更を反映させたＩＣの論理接続情報を出力する。次に
ＢＳＤＬファイル作成部２４が、上記変更後の論理接続
情報及びＢＳセル情報とパッケージ端子データ及びテス
ト命令記述ファイルの情報とをＢＳＤＬのフォーマット
に従って記述したファイルを出力する。さらにテストパ
ターン作成部２６が、上記変更後の論理接続情報および
ＢＳチェーン情報を用いて、ＩＣ内部のバウンダリスキ
ャン機構を検査するためのテストパターンを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バウンダリスキャ
ン対応集積回路の設計支援装置に関する。

【０００２】

【従来の技術】従来、ＰＣＢ(Printed Circuit Board)
（印刷回路基板）の検査は主にインサーキットテスト方
法より行われてきた。インサーキットテスト方法による
検査では、ＰＣＢ（以下、単に「ボード」という）上に
形成された各信号線上にテスタ用プローブピンを接触さ
せるためのテストパッドを設け、これにテスタから直接
プロービングすることにより、ボードに実装された各Ｉ
Ｃ（集積回路）の入力値の制御と出力値の観測を行う。

【０００３】しかし、最近、ボード上への部品の実装の
高密度化と各部品のパッケージの多ピン化が進み、その
結果、インサーキットテスト方法におけるプロービング
が非常に困難となった。そのため、インサーキットテス
ト方法に代わるテスト法として「バウンダリスキャン(b
oundary scan)によるボードテスト法」がＬＳＩ（大規
模集積回路）のベンダの間で構成するＪＴＡＧ(Joint T
est Action Groupe)によって提案され、ＩＥＥＥ(Insti
tute of Electrical and Electronics Engineers)にお
いて規格IEEE1149.1として標準化された。

【０００４】バウンダリスキャンによるボードテスト法
では、ボード上の各ＩＣの内部にバウンダリスキャンレ
ジスタから成るスキャンチェーン（「バウンダリスキャ
ンチェーン」と呼ばれる）を組み込んでおき、ＩＣの外
部からバウンダリスキャンチェーンのシフト操作が行え
るようにする。そして、ＩＣ内部のバウンダリスキャン
レジスタは、入力パッドから受け取るべき信号値をロー
ドしたり、バウンダリスキャンレジスタに保持された値
を出力パッドへ直接セットできるようにする。このよう
な構成によれば、ＩＣ内部に組み込まれたバウンダリス
キャンレジスタが上記のインサーキットテスト方法にお
けるテストパッドとして機能する。したがって、バウン
ダリスキャンによるボードテスト法によれば、プローブ
ピンを物理的に接触させることなく、ボード上の信号線
のショートやオープン等の故障検査を実施できるように
なる。

【０００５】ボード上の各ＩＣに組み込まれたバウンダ
リスキャンチェーン（以下「ＢＳチェーン」という）の
内容は、ボードテスト時にテスタからテストアクセスポ
ート(Test Access Port)（以下「ＴＡＰ」という）を介
して制御し観測することが可能であり、このような機構
を利用して被試験ボードをテストするためのテストパタ
ーンが、ボードテスト用ＡＴＰＧ(Automatic Test Patt
ern Generator)によって生成される。このボードテスト
用ＡＴＰＧによるテストパターン生成の際には、各ＩＣ
についてＢＳＤＬ(Boundary Scan Description Languag
e)ファイルが必要となる。このＢＳＤＬファイルは、Ｉ
Ｃ内のバウンダリスキャンレジスタのＢＳチェーンの構
成を記述したものであって、ボードテスト用ＡＴＰＧに
よるテストパターン生成の際にＩＣの内部モデルの代用
となる。具体的には、ＩＣパッケージのデバイスピンす
なわち外部端子に関する情報（入力と出力の種別、ポー
ト名とピン番号の対応など）、実施可能なバウンダリス
キャンによるボードテストの命令の命令名と命令コー
ド、および、バウンダリスキャンレジスタの接続順序と
各バウンダリスキャンレジスタが制御し観測するデバイ
スピンのポート名が記述されている。このようなＢＳＤ
ＬファイルはＩＣメーカによって作成されて提供され
る。

【０００６】

【発明が解決しようとする課題】しかし現状では、ＢＳ
ＤＬファイルは手作業で作成される場合がほとんどであ
るため、提供されるＢＳＤＬファイルの信頼性が低く、
バウンダリスキャンレジスタの接続順序の記述が誤って
いたり、各バウンダリスキャンレジスタに対応するデバ
イスピンのポート名の記述が誤っていたりというような
単純なミスが多い。このため、ボードテスタの技術者
は、ＢＳＤＬにおける記述の誤りの修正に多くの時間を
費やしている。一方、ＬＳＩ設計用ＣＡＤ(Computer Ai
ded Design)ツールの中には、バウンダリスキャンを設
計対象のＩＣ内に自動的に挿入してＢＳＤＬファイルを
自動作成する機能を有するものもある。しかし、このＢ
ＳＤＬファイルにはＩＣのパッケージのデバイスピンの
情報が加味されていないため、ボードテスト用ＡＴＰＧ
で使用するには、そのＢＳＤＬファイルを手作業で修正
する必要があり、その結果、ＢＳＤＬファイルに誤りが
混入するおそれがある。

【０００７】また、ＢＳチェーンが組み込まれたＩＣで
は、ＢＳチェーンの接続順序がＩＣのパッケージにおけ
るデバイスピンの配置と整合せず、レイアウトにおける
配線の効率が悪くなることがある。この場合には、ＢＳ
チェーンの組み込みによってＩＣのコストが大きく上昇
することになる。

【０００８】そこで本発明では、レイアウトにおける配
線効率が劣化しないようにＢＳチェーンをＩＣに組み込
み、かつそのようなＢＳチェーンに対応するＢＳＤＬフ
ァイルを自動的に作成することを可能とするバウンダリ
スキャン対応集積回路の設計支援装置を提供することを
目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１の設計支援装置では、バウ
ンダリスキャン対応集積回路の設計支援装置において、
前記集積回路の論理回路としての構成を示す論理接続情
報を格納する第１格納手段と、前記集積回路に組み込ま
れたバウンダリスキャンチェーンによって実行すること
ができるボードテストの命令の命令名および命令コード
を記述したテスト命令記述ファイルを格納する第２格納
手段と、前記バウンダリスキャンチェーンを構成する各
バウンダリスキャンセルの機能および端子を記述したバ
ウンダリスキャンセル情報ファイルを格納する第３格納
手段と、前記集積回路の各外部端子のポート名およびピ
ン番号を示す情報を含むパッケージ端子データを格納す
る第４格納手段と、前記バウンダリスキャンチェーンの
接続順序が前記パッケージ端子データによって示される
前記ピン番号の順序に合致するように前記論理接続情報
を変更し、該変更後の論理接続情報を出力するバウンダ
リスキャンチェーン最適化手段と、バウンダリスキャン
チェーン最適化手段によって変更された後の前記論理接
続情報を用いて前記バウンダリスキャンチェーンの接続
関係を調べるとともに、前記テスト命令記述ファイル、
前記バウンダリスキャンセル情報ファイル、および前記
パッケージ端子データを参照することにより、前記集積
回路の外部端子のポート名およびピン番号を示す情報、
前記バウンダリスキャンチェーンで実行可能なボードテ
ストの命令の命令名および命令コードを示す情報、なら
びに、前記バウンダリスキャンチェーンを構成する各バ
ウンダリスキャンセルを該バウンダリスキャンセルの前
段または次段の入力または出力パッドに対するポート名
および該バウンダリスキャンセルの機能名とともに前記
バウンダリスキャンチェーンの接続順に示す情報を抽出
し、抽出された情報をＢＳＤＬのフォーマットで記述し
たファイルとして出力するＢＳＤＬファイル作成手段
と、を備えた構成としている。

【００１０】本発明に係る第２の設計支援装置では、上
記第１の設計支援装置において、前記バウンダリスキャ
ンチェーン最適化手段によって変更された後の論理接続
情報により示されるバウンダリスキャンチェーンの接続
順序と、該バウンダリスキャンチェーンを構成する各バ
ウンダリスキャンセルの前段または次段の入力または出
力パッドに対するポート名とに基づき、前記集積回路内
部のバウンダリスキャン機構を検査するためのテストパ
ターンを生成するテストパターン生成手段を更に備える
ことを特徴としている。

【００１１】

【発明の効果】本発明に係る第１の設計支援装置によれ
ば、バウンダリスキャンチェーン最適化手段により、バ
ウンダリスキャンチェーンの接続順序がパッケージ端子
データによって示されるピン番号の順序に合致するよう
に（すなわち外部端子の配置にしたがった順序となるよ
うに）ＩＣの論理接続情報が変更されるため、そのバウ
ンダリスキャンチェーンの組み込まれるＩＣのレイアウ
トにおいて配線効率が向上する。また、ＩＣのパッケー
ジが変わって外部端子の配置が変更された場合であって
も、本設計支援装置により、バウンダリスキャンチェー
ンの接続順序が外部端子の配置に合ったＩＣの論理接続
情報が容易に得られる。これらにより、ＩＣへのバウン
ダリスキャンチェーンの組み込みによるコストの増大を
抑えることができる。さらに、本設計支援装置によれ
ば、ＢＳＤＬファイル作成手段により、ＩＣの外部端子
の情報が加味されたＢＳＤＬファイルが自動的に作成さ
れるため、従来とは異なり、ＢＳＤＬファイルの手修正
が不要となる。これにより、バウンダリスキャン方式に
よるボードテストにおける作業効率が向上する。

【００１２】本発明に係る第２の設計支援装置によれ
ば、テストパターン作成手段により、ＩＣに組み込まれ
るバウンダリスキャン機構を検査するためのテストパタ
ーンが生成されるため、これを用いることにより、ボー
ドの組み立てを行う前にＩＣ単体でバウンダリスキャン
チェーンの検査を行うことができる。また、このテスト
パターンをＩＣの設計段階における論理検証に利用する
と、マスク改訂の回避によるコスト低減においても効果
がある。

【００１３】

【発明の実施の形態】

＜１ 実施形態の全体構成＞図２は、本発明の一実施形
態であるバウンダリスキャン対応ＩＣの設計支援装置
（以下、単に「設計支援装置」という）のハードウェア
構成を示す概略ブロック図である。本設計支援装置のハ
ードウェアは、ワークステーションなどのコンピュータ
システムであって、プロセッサ（ＣＰＵ）１０１とメモ
リ１０２と入出力コントローラ１０３とがバスに接続さ
れた構成となっており、入出力コントローラ１０３に
は、ＣＲＴディスプレイ等の表示装置１０４、ハードデ
ィスク装置等の外部記憶装置１０５、キーボードやマウ
ス等の入力装置１０６が接続されている。そして、メモ
リ１０２に格納される所定のプログラムをＣＰＵ１０１
が実行することにより、バウンダリスキャン方式のボー
ドテスト用のＡＴＰＧによるテストパターン生成の際に
必要なＢＳＤＬファイルの作成機能や、レイアウトにお
ける配線効率の悪くならないようにＢＳチェーンをＩＣ
に組み込むための機能等、バウンダリスキャン対応ＩＣ
の開発を支援するための機能が実現される。

【００１４】図１は、本設計支援装置の構成を概念的に
示す機能ブロック図である。この図に示すように、本設
計支援装置は、概念的には、ＢＳＤＬファイル作成の対
象となるＩＣの論理回路としての構成を示す論理接続情
報、バウンダリスキャンセル情報ファイル、パッケージ
端子データおよびテスト命令記述ファイルをそれぞれ格
納する第１〜第４格納部１１〜１４と、ＢＳチェーン最
適化部２２と、ＢＳＤＬファイル作成部２４と、テスト
パターン作成部２６と、ＢＳチェーン最適化後のＩＣの
論理接続情報（詳細は後述）、ＢＳＤＬファイルおよび
テストパターンをそれぞれ格納するための第５〜第７格
納部３１〜３３とから構成される。これらのうち第１〜
第７格納部１１〜１４、３１〜３３は外部記憶装置１０
５によって実現され、他の機能ブロック２２、２４、２
６は、メモリ１０２に格納される所定のプログラムによ
って実現される。

【００１５】上記構成の設計支援装置は、テスト対象の
ボードに実装される各ＩＣについての所定の情報、すな
わち、第１〜第４格納手段１１〜１４のそれぞれに格納
されたＩＣの論理接続情報、バウンダリスキャンセル情
報ファイル（以下「ＢＳセル情報ファイル」という）、
パッケージ端子データ、およびテスト命令記述ファイル
を読み込み、これらを用いて、各ＩＣに対し、ＢＳチェ
ーンの接続順序の最適化されたＩＣの論理接続情報の生
成や、ＢＳＤＬファイルの作成、ＢＳチェーンによるバ
ウンダリスキャン機構を検査するためのテストパターン
の生成を行う。ここで入力データとなるＩＣの論理接続
情報、ＢＳセル情報ファイル、パッケージ端子データ、
およびテスト命令記述ファイルの内容は以下の通りであ
る。

【００１６】ＩＣの論理接続情報は、ボードに実装する
ＩＣの論理回路としての構成を示す接続情報であって、
そのＩＣの論理設計の結果として得られるものである。
この論理接続情報は、Verilog-ＨＤＬやＶＨＤＬのよう
なハードウェア記述言語で記述されたものでもよい。本
設計支援装置は、このＩＣの論理接続情報を第１格納部
１１から読み込んで、所定のデータ構造によりメモリ１
０２上にデータベース化する。

【００１７】ＢＳセル情報ファイルは、ｉ）ＢＳチェー
ンを構成するバウンダリスキャンセル（以下「ＢＳセ
ル」という）の入力であるスキャンインやＢＳセルの出
力であるスキャンアウト等の端子情報と、ii）各ＢＳセ
ルについて、そのＢＳセルは入力Ｉ／Ｏパッドの次段に
置かれて外部から信号を入力するものであるか、出力Ｉ
／Ｏパッドの前段に置かれて外部へ信号を出力するもの
であるか等の機能（以下、このような機能を示す名称を
「機能名」という）を定義する情報とを記述したファイ
ルである。このＢＳセル情報ファイルは、例えばＩＣの
設計者によりエディタを用いて作成される。図３に、こ
のＢＳセル情報ファイルの一例を示す。本設計支援装置
は、このようなＢＳセル情報ファイルを第２格納部１２
から読み込んでメモリ１０２上にデータベース化し、メ
モリ１０２上の前記論理接続情報とリンクさせて保持す
る。図４に、ＢＳセル情報ファイルの内容をこのように
してメモリ１０２上にデータベース化するためのデータ
構造の一例を示す。この例では、ＢＳチェーンを構成す
る各ＢＳセルに対して一つの構造体２０１が用意されて
いる。各構造体２０１は、ＩＣ内部の論理回路の接続情
報を示すデータに含まれるポインタによって指し示さ
れ、ＢＳチェーンにおける各ＢＳセル間の接続関係を示
す情報等を保持している（この構造体によって保持され
る情報も論理接続情報の一部であり、以下、この構造体
を「ＢＳチェーン情報構造体」という）。すなわち、各
ＢＳチェーン情報構造体２０１は、ＩＣの外部端子のポ
ート名およびピン番号（デバイスピン番号）とともに、
ＢＳチェーンの接続順序を示す数値であるチェーン接続
オーダと、次段のＢＳセルを指し示すポインタとを保持
している。また、ＢＳセルのセル名、スキャンインの端
子名、スキャンアウトの端子名および機能名から成るＢ
Ｓセル情報を保持するための構造体２０２が用意されて
おり（以下、この構造体を「ＢＳセル情報構造体」とい
う）、各ＢＳチェーン情報構造体２０１は、対応するＢ
Ｓセル情報構造体２０２を指し示すポインタも保持して
いる。なお、上記の構造体２０１および２０２は、例え
ばＣ言語における「構造体」により実現することができ
る。

【００１８】パッケージ端子データは、ＩＣの外部端子
の番号（デバイスピン番号）とポート名と種類（入力ピ
ンか出力ピン）とを羅列したものである。図５に、パッ
ケージ端子データの一例を示す。例えば、パッドの配置
図や端子表を編集するためのパッケージ端子表編集装置
から、このようなパッケージ端子データをファイルとし
て出力することができる。

【００１９】テスト命令記述ファイルは、バウンダリス
キャン方式によるボードテストの命令のうち対象とする
ＩＣで使用可能な命令の命令名と命令コードを羅列した
ものであって、例えば、ＩＣの設計者によりエディタを
用いて作成される。このテスト命令記述ファイルには、
ＢＹＰＡＳＳ命令やＥＸＴＥＳＴ命令等、規格IEEE114
9.1として標準化されている命令を記述することができ
るが、これに加えてユーザ定義の命令を記述することも
できる。図６に、テスト命令記述ファイルの一例を示
す。

【００２０】次に、本設計支援装置を構成する機能ブロ
ックであるＢＳチェーン最適化部２２、ＢＳＤＬファイ
ル作成部２４、およびテストパターン作成部２６につい
て説明する。ＢＳチェーン最適化部２２は、第１格納部
１１からＩＣの論理接続情報を、第２格納部１２からＢ
Ｓセル情報ファイルを、第３格納部１３からパッケージ
端子データを、それぞれ読み込み、読み込まれた情報に
基づき、効率のよいレイアウトができるようにＢＳチェ
ーンの接続順序を最適化すべく、ＩＣの論理接続情報を
修正し、修正後のＩＣの論理接続情報を「ＢＳチェーン
最適化後の論理接続情報」として第５格納部３１に出力
する。

【００２１】ＢＳＤＬファイル作成部２４は、テスト命
令記述ファイル１４を第４格納部１４から読み込み、こ
れと、ＢＳチェーン最適化部２２により得られたＢＳチ
ェーン最適化後の論理接続情報（これにはＢＳセル情報
もリンクされている）と、パッケージ端子データとか
ら、そのＩＣに対するＢＳＤＬファイルを作成し、これ
を第６格納部３２に出力する。

【００２２】テストパターン作成部２６は、ＢＳチェー
ン最適化部２２によってメモリ１０２上に得られたＢＳ
チェーン最適化後の論理接続情報に基づき、ＩＣに組み
込まれたＢＳチェーンによって実現されるバウンダリス
キャン機構を検査するためのテストパターンを第７格納
部３３に出力する。

【００２３】＜２ 実施形態の動作＞規格IEEE1149.1に
よれば、ＢＳチェーンは、ＩＣの外部からのＴＡＰ（テ
ストアクセスポート）を介してシフト操作が可能であっ
て、スキャンインのポート名を「ＴＤＩ」と、スキャン
アウトのポート名を「ＴＤＯ」と定めている。ＢＳセル
は基本的に入力Ｉ／Ｏパッドの次段と出力Ｉ／Ｏパッド
の前段に挿入される。これらのＢＳセルは互いに接続さ
れて上記ＢＳチェーンを構成する。このＢＳチェーンの
入口がポートＴＤＩであり、出口がポートＴＤＯであ
る。この場合の接続順序はＴＤＯに近いものから順にカ
ウントされ、そのカウント値が「チェーン接続オーダ」
を示す数値となっている（図４参照）。

【００２４】図７（ａ）に、このようなＢＳチェーンの
構成例を示す。以下では、この構成のＢＳチェーンが組
み込まれたＩＣに対する論理接続情報、ＢＳセル情報フ
ァイル、パッケージ端子データおよびテスト命令記述フ
ァイルが、予め第１〜第４格納部１１〜１４にそれぞれ
格納されているものとして、上記設計支援装置の動作を
説明する。なお、規格IEEE1149.1によれば、テストクロ
ックポート（ＴＣＫ）やモードセレクトポート（ＴＭ
Ｓ）の他、ＩＣ内部にＴＡＰコントローラや命令レジス
タ、ＢＹＰＡＳＳレジスタが必要であるが、図７（ａ）
では、実施形態の説明に最低必要となるＴＤＩ、ＴＤ
Ｏ、Ｉ／Ｏパッド、ＢＳセルのみを示している。

【００２５】本設計支援装置では、まずＢＳチェーン最
適化部２２が、前述のように、図７（ａ）の例に対応す
るＩＣの論理接続情報、ＢＳセル情報ファイルおよびパ
ッケージ端子データを読み込む。これにより、ＩＣの論
理接続情報とＢＳセル情報とがリンクされてメモリ１０
２上にデータベース化される。このデータベース化のた
めのデータ構造の形式は図４に示した通りであり、図７
（ａ）に対しては図８に示すデータ構造が生成される。
図８において、Ｐ１，Ｐ２，Ｐ３はＢＳチェーン情報構
造体２０１のアドレス（ポインタ）であって、これらに
よって各ＢＳチェーン情報構造体２０１がＢＳチェーン
の接続順序でリンクされることにより、一方向リスト
（以下「ＢＳチェーンリスト」という）が形成される。
また、Ｐ０１，Ｐ０２は、ＢＳチェーンを構成する各Ｂ
Ｓセルに関する情報が保持されているＢＳセル情報構造
体２０２のアドレス（ポインタ）である。

【００２６】図７（ａ）の例では、ＩＣの外部端子のポ
ート名をその外部端子に接続されるＩ／Ｏパッドに対応
するＢＳセルの接続順に並べるとＢ→Ｃ→Ａとなり、こ
れをＢＳチェーンの接続順序を示すものとみなすことが
できるが、この接続順序はＩＣのデバイスピン（外部端
子）の並びとは整合していない。しかし、ＩＣに対する
レイアウトにおける配線効率を考慮すると、ＢＳセルの
接続順序はＩ／Ｏパッドの接続先であるパッケージのデ
バイスピンの並びに従うことが望ましい。

【００２７】＜２.１ ＢＳチェーン最適化＞そこで本
設計支援装置におけるＢＳチェーン最適化部２２は、Ｂ
Ｓチェーンの接続順序をパッケージのデバイスピンの並
び、すなわちＩＣの外部端子の配置に合うように変更
し、この変更を反映させたＩＣの論理接続情報をＢＳチ
ェーン最適化後の論理接続情報として第５格納部３１に
ファイルとして出力する。以下、図７（ａ）のＢＳチェ
ーンを例に、ＢＳチェーン最適化部２２によるＢＳチェ
ーンの並び替えの手順（ＢＳチェーンの接続順序変更の
手順）を説明する。

【００２８】図９は、ＢＳチェーン最適化部２２による
ＢＳチェーンの並び替えの手順を示すフローチャートで
ある。この図に示すように、まずステップＳ１０におい
て、各ＢＳチェーン情報構造体２０１がリンクされて形
成されるＢＳチェーンリストのリンクを解除する。これ
は、ＢＳチェーンにおける隣接するＢＳセルのスキャン
イン端子とスキャンアウト端子との接続を切断すること
を意味する。

【００２９】次にステップＳ２０において、キューを作
成し、図１０（ａ）に示すように、各ＢＳチェーン情報
構造体２０１へのポインタをキューに格納し、ステップ
Ｓ３０において、キューに格納されたポインタに対しパ
ッケージのデバイスピン番号によりソーティングを行
う。これによりキュー内のポインタは、図１０（ｂ）に
示すようにデバイスピン番号順に並ぶ。ところで、デバ
イスピン番号はパッケージにおけるデバイスピンの配置
順にカウントした値が対応している。したがって、この
ソーティングにより、各ＢＳチェーン情報構造体２０１
へのポインタはパッケージにおけるデバイスピンの配置
に応じた順序でキューに格納された状態となる。なお図
１０において、「head」がキューの先頭を、「tail」が
キューの最後尾をそれぞれ示している。また、各ポイン
タＰ１〜Ｐ３の下に記載された括弧内のアルファベット
および数値は、そのポインタで指し示されるＢＳチェー
ン情報構造体２０１に対応するＢＳセルに接続されるＩ
／Ｏパッドに対するポート名およびデバイスピン番号を
それぞれ示している。

【００３０】上記のようなソーティングを行った後、ス
テップＳ４０において、キューの先頭からポインタを１
個取り出し、取り出したポインタに対応するＢＳチェー
ン情報構造体２０１に、次段のＢＳセルへのポインタと
して空値「ＮＵＬＬ」を設定する。これは、キューから
取り出したポインタに対応するＢＳセルは、接続順序変
更後のＢＳチェーンの先頭のＢＳセルであることを意味
する。したがって、その先頭のＢＳセルのスキャンアウ
ト端子ｓｏには、ＢＳチェーンのスキャンアウトのポー
トＴＤＯの端子が接続されることになる。以降、ステッ
プＳ５０〜Ｓ８０により、キューの先頭からポインタを
１個ずつ取り出し、そのポインタの指し示すＢＳチェー
ン情報構造体２０１に、直前にキューから取り出したポ
インタ（ｐｒｅｖ）を次段のＢＳセルへのポインタとし
て設定していく。これは、直前にキューから取り出した
ポインタに対応するＢＳセルのスキャンイン端子ｓｉ
に、新たにキューから取り出したポインタに対応するＢ
Ｓセルのスキャンアウト端子ｓｏを接続することを意味
する。

【００３１】このようにして、キューの先頭からポイン
タが一つずつ取り出されてＢＳチェーン情報構造体２０
１がリンクされていく。そして、キューに格納されるポ
インタが無くなると、ステップＳ９０へ進む。この時点
で、キューから最後に取り出したポインタに対応するＢ
Ｓセルは、接続順序変更後のＢＳチェーンの最後尾のＢ
Ｓセルである。したがって、そのポインタに対応するＢ
Ｓセルのスキャンイン端子ｓｉには、ＢＳチェーンのス
キャンインのポートＴＤＩの端子が接続されることにな
る。

【００３２】ＢＳチェーン最適化部２２によって実行さ
れる以上のような処理により、図８に示したデータ構造
は図１１に示すデータ構造に変更される。これは、図７
（ａ）によって示される構成のＢＳチェーンが図７
（ｂ）によって示される構成に変更されたことを意味す
る。ＢＳチェーン最適化部２２は、上記のようにしてＢ
Ｓチェーンの並び替えの手順を実行した後に、図７
（ｂ）の構成に対応する論理接続情報（図１１参照）を
ＢＳチェーン最適化後のＩＣの論理接続情報として第５
格納部３１に出力する。図７（ｂ）からわかるように、
変更後のＢＳチェーンの接続順序はパッケージのデバイ
スピンの配置に対応したものとなっているため、ＢＳチ
ェーン最適化後のＩＣの論理接続情報に基づくＩＣのレ
イアウトにおいて配線効率が向上する。

【００３３】＜２.２ ＢＳＤＬファイルの作成＞本設
計支援装置では、次にＢＳＤＬファイル作成部２４が、
上記ＢＳチェーン並び替え後の図１１のデータ構造を参
照することにより接続順序変更後のＢＳチェーン（以下
「最適化ＢＳチェーン」という）を走査して最適化ＢＳ
チェーンの接続情報を調べ、テスト命令記述ファイル、
ＢＳセル情報ファイルおよびパッケージ端子データを参
照してＢＳＤＬファイルを作成する。

【００３４】ＢＳＤＬファイルは３つの部分から構成さ
れる。第１の部分は、パッケージのデバイスピン番号と
ポート名を羅列したリストであって、このリストの作成
に必要な情報はパッケージ端子データ（図５）から得る
ことができる。第２の部分は、ボードテストの命令の命
令名と命令コードを羅列したリストであって、このリス
トの作成に必要な情報はテスト命令記述ファイル（図
６）から得ることができる。第３の部分は、ＢＳチェー
ンを構成する各ＢＳセルを、ポートＴＤＯからポートＴ
ＤＩに向かう順に、ＢＳセルの前段または次段のＩ／Ｏ
パッドの機能名（「input」や「output」など）ととも
に羅列したリストであって、このリストの作成に必要な
情報は、図１１のデータ構造を参照してＢＳチェーンを
走査しＢＳチェーンの接続情報を調べることにより得る
ことができる。図１１のデータ構造では、各ＢＳチェー
ン情報構造体２０１がアドレスポインタによりＢＳチェ
ーンの接続順にリンクしているため、アドレスポインタ
によってこのリンクを辿ることにより、ＢＳチェーンの
走査を容易に行うことができる。さらにこのデータ構造
では、ＢＳセル情報構造体２０２がＢＳチェーン情報構
造体２０１にリンクしているため、ＢＳセルの機能名も
容易に得ることができる。

【００３５】ＢＳＤＬファイル作成部２４は、上記のよ
うにして、上記第１〜第３の部分に対応するリストの作
成に必要な情報を得た後、これらの情報をＢＳＤＬのフ
ォーマットに従って第６格納部３２に出力する。図１２
は、図７（ｂ）に対応するＢＳチェーン最適化後のＩＣ
の論理接続情報と、図３に示したＢＳセル情報ファイル
と、図５に示したパッケージ端子データと、図６に示し
たテスト命令記述ファイルとから作成されたＢＳＤＬフ
ァイルを示す。図１２に示したＢＳＤＬファイルでは、
記述３０１が上記第１の部分に、記述３０２が上記第２
の部分に、記述３０３が上記第３の部分に、それぞれ相
当する。

【００３６】＜２.３ バウンダリスキャン機構検査用
テストパターンの作成＞本設計支援装置では、次にテス
トパターン作成部２６が、ＩＣに組み込まれるバウンダ
リスキャン機構を検査するためのテストパターンを作成
する。ここでＩＣは、ＢＳチェーン最適化後のＩＣの論
理接続情報に基づいて作製されるものである。図１１の
データ構造では、各ＢＳチェーン情報構造体２０１がア
ドレスポインタによりＢＳチェーンの接続順にリンクし
ており、各デバイスピンのポート名の参照も容易である
ため、入力用の各デバイスピン（各入力ポート）に与え
るテストパターンとＢＳチェーンに与えるスキャンイン
データ（ポートＴＤＩから入力するテストパターンとし
てのデータ）とを決めれば、これに対する期待値は自明
である。例えば、ＥＸＴＥＳＴ命令では、ＩＣの入力ポ
ート（入力デバイスピン）へ与えられた信号値（以下
「パラレル入力」という）のキャプチャ（捕捉）とＩＣ
の出力ポート（出力デバイスピン）から出力させる信号
値（以下「パラレル出力」という）のアップデータ（更
新）とをＢＳチェーンを使用して行う。このため、パラ
レル入力に対するスキャンアウトデータ（ポートＴＤＯ
から出力されるデータ）の期待値と、スキャンインデー
タに対するパラレル出力の期待値とは自明である。

【００３７】そこでテストパターン作成部２６は、パラ
レル入力とこれに対するスキャンアウトデータの期待
値、および、スキャンインデータとこれに対するパラレ
ル出力の期待値を求め、これらをテストパターン用フォ
ーマットに従って第７格納部３３に出力する。このよう
にして作成されるテストパターンの一例として、図７
（ｂ）に示したＢＳチェーンによるバウンダリスキャン
機構を検査するためのテストパターンの一部を図１３に
示す。図１３では、信号値の属性を明確にするために、
入力される信号値を「１」、「０」で表し、出力される
信号値を「Ｈ」、「Ｌ」で表している。図１３に示した
例では、サイクル１〜３、５〜７においてシリアル入出
力が行われ、サイクル４、８においてパラレル入出力が
行われる。

【００３８】本設計支援装置によれば、以上のようにし
て、ボードに実装するＩＣに対するＢＳチェーン最適化
後のＩＣの論理接続情報、ＢＳＤＬファイル、およびバ
ウンダリスキャン機構検査用テストパターンが自動的に
作成される。そして、この論理接続情報を用いてＢＳチ
ェーンが組み込まれたＩＣが作製され、このＢＳＤＬフ
ァイルを用いてボードテスト用ＡＴＰＧによりテストパ
ターンが生成され、このテストパターンを用いてそのＩ
Ｃ内部のバウンダリスキャン機構の検査が行われる。

【００３９】＜３ 効果＞上記実施形態の設計支援装置
によれば、ＢＳチェーン最適化部２２において、ＢＳチ
ェーンの接続順序がデバイスピン番号順となるように変
更され（図１０、図１１）、その変更に対応した新たな
論理接続情報としてＢＳチェーン最適化後のＩＣの論理
接続情報が出力され、これに基づいてＩＣが製造され
る。したがって、製造すべきＩＣでは、ＢＳチェーンの
接続順序がパッケージのデバイスピンの配置に対応した
ものとなるため（図７（ｂ）参照）、そのＩＣのレイア
ウトにおける配線効率が向上する。また、ＩＣのパッケ
ージが変わってデバイスピンの配置が変更された場合で
も、本実施形態の設計支援装置により、変更後のデバイ
スピンの配置に対応したＢＳチェーン最適化後の論理接
続情報が容易に得られる。

【００４０】また、本実施形態の設計支援装置によれ
ば、ＢＳＤＬファイル作成部２４において、ＢＳチェー
ンの接続情報が調べられ、パッケージ端子データが使用
されてデバイスピン情報が加味されたＢＳＤＬファイル
が自動的に作成されるため、従来とは異なり、ＢＳＤＬ
ファイルの手修正が不要となる。

【００４１】さらに、本実施形態の設計支援装置によれ
ば、テストパターン作成部２６において、ＩＣ内部のバ
ウンダリスキャン機構を検査するためのテストパターン
が生成されるため、これを用いることにより、ボードの
組み立てを行う前にＩＣ単体でバウンダリスキャン機構
の検査を行うことができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態であるバウンダリスキャ
ン対応ＩＣの設計支援装置の構成を示す機能ブロック
図。

【図２】 前記実施形態のバウンダリスキャン対応ＩＣ
の設計支援装置のハードウェア構成を示すブロック図。

【図３】 ＢＳセル情報ファイルの一例を示す図。

【図４】 ＢＳセル情報ファイルの内容をＩＣの論理接
続情報とリンクしてメモリ上にデータベース化するため
のデータ構造の一例を示す図。

【図５】 パッケージ端子データの一例を示す図。

【図６】 テスト命令記述ファイルの一例を示す図。

【図７】 接続順序変更前のＢＳチェーンの構成を示す
図（ａ）、および、接続順序変更後のＢＳチェーンの構
成を示す図（ｂ）。

【図８】 接続順序変更前のＢＳチェーンに対応するデ
ータ構造を示す図。

【図９】 ＢＳチェーンの並び替えの手順を示すフロー
チャート。

【図１０】 ＢＳチェーンの並び替えに使用されるキュ
ーを示す図。

【図１１】 接続順序変更後のＢＳチェーンに対応する
データ構造を示す図。

【図１２】 ＢＳＤＬファイルの内容を示す図。

【図１３】 ＢＳチェーンに対するテストパターンの一
例を示す図。

【符号の説明】

１１ …第１格納部（ＩＣの論理接続情報の格納部） １２ …第２格納部（ＢＳセルの格納部） １３ …第３格納部（パッケージ端子データの格納部） １４ …第４格納部（テスト命令記述ファイルの格納
部） ２２ …ＢＳチェーン最適化部 ２４ …ＢＳＤＬファイル作成部 ２６ …テストパターン作成部 ３１ …第５格納部（ＢＳチェーン最適化後のＩＣの論
理接続情報の格納部） ３２ …第６格納部（ＢＳＤＬファイルの格納部） ３３ …第７格納部（バウンダリスキャン機構検査用テ
ストパターンの格納部）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バウンダリスキャン対応集積回路の設計
   支援装置において、 前記集積回路の論理回路としての構成を示す論理接続情
   報を格納する第１格納手段と、 前記集積回路に組み込まれたバウンダリスキャンチェー
   ンによって実行することができるボードテストの命令の
   命令名および命令コードを記述したテスト命令記述ファ
   イルを格納する第２格納手段と、 前記バウンダリスキャンチェーンを構成する各バウンダ
   リスキャンセルの機能および端子を記述したバウンダリ
   スキャンセル情報ファイルを格納する第３格納手段と、 前記集積回路の各外部端子のポート名およびピン番号を
   示す情報を含むパッケージ端子データを格納する第４格
   納手段と、 前記バウンダリスキャンチェーンの接続順序が前記パッ
   ケージ端子データによって示される前記ピン番号の順序
   に合致するように前記論理接続情報を変更し、該変更後
   の論理接続情報を出力するバウンダリスキャンチェーン
   最適化手段と、 バウンダリスキャンチェーン最適化手段によって変更さ
   れた後の前記論理接続情報を用いて前記バウンダリスキ
   ャンチェーンの接続関係を調べるとともに、前記テスト
   命令記述ファイル、前記バウンダリスキャンセル情報フ
   ァイル、および前記パッケージ端子データを参照するこ
   とにより、前記集積回路の外部端子のポート名およびピ
   ン番号を示す情報、前記バウンダリスキャンチェーンで
   実行可能なボードテストの命令の命令名および命令コー
   ドを示す情報、ならびに、前記バウンダリスキャンチェ
   ーンを構成する各バウンダリスキャンセルを該バウンダ
   リスキャンセルの前段または次段の入力または出力パッ
   ドに対するポート名および該バウンダリスキャンセルの
   機能名とともに前記バウンダリスキャンチェーンの接続
   順に示す情報を抽出し、抽出された情報をＢＳＤＬのフ
   ォーマットで記述したファイルとして出力するＢＳＤＬ
   ファイル作成手段と、を備えることを特徴とする設計支
   援装置。
2. 【請求項２】 請求項１に記載の設計支援装置におい
   て、 前記バウンダリスキャンチェーン最適化手段によって変
   更された後の論理接続情報により示されるバウンダリス
   キャンチェーンの接続順序と、該バウンダリスキャンチ
   ェーンを構成する各バウンダリスキャンセルの前段また
   は次段の入力または出力パッドに対するポート名とに基
   づき、前記集積回路内部のバウンダリスキャン機構を検
   査するためのテストパターンを生成するテストパターン
   生成手段を更に備えることを特徴とする設計支援装置。