JPH10197552A

JPH10197552A - 力学量センサ

Info

Publication number: JPH10197552A
Application number: JP52997A
Authority: JP
Inventors: Takeshi Mitamura; 健三田村
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1997-01-07
Filing date: 1997-01-07
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】力学量を高精度に検出する。【解決手段】半導体活性層３４に溝部８８を設け、溝
部８８内に固定部２２、３０、８７を設け、固定部２２
に梁２６を介して接続部８９を設け、接続部８９に梁２
７を介して振動質量２４を設け、接続部８９の側面から
延びた櫛歯電極と固定部３０に固定された櫛歯電極とで
駆動電極２８を構成し、振動質量２４の側面から延びた
櫛歯電極と固定部８７に固定された櫛歯電極とで検出電
極２５を構成し、固定部８７にＭＯＳＦＥＴ等からなる
バッファ回路を設け、半導体活性層３４の溝部８８の周
囲に信号処理回路９５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体で構成された
力学量センサに関するものである。

【０００２】

【従来の技術】近年、多くの電子ステムが安全性や快適
性向上のために車載されている。たとえば、衝突時に乗
員を保護するエアバックシステム、車両のスピンを防止
するシャシ制御システム、車両の現在位置を知るための
ナビゲーションシステムなどは急速に需要が伸長してい
る。これらのシステムでは力学量を計測する力学量セン
サが重要な役割を果たす。すなわち、エアバックシステ
ムでは加速度センサが主要部品となり、シャシ制御シス
テム、ナビゲーションシステムでは加速度センサが主要
部品となる。これらのシステムでは、力学量センサの高
精度化、小型化、低コスト化が求められ、この要求に対
して半導体で構成された力学量センサが実現されてい
る。

【０００３】図２０は従来の半導体で構成された力学量
センサ（たとえば、J. Bernstein et al. "Micromachin
ed Comb-Drive Tuning Fork Rate Gyroscope", Digest
IEEE/ASME Micro Electro Mechanical Systems (MEMS)
Workshop, Florida, 1993, 143-148 に開示されてい
る）の一部を示す概略図、図２１は図２０のＡ−Ａ断面
図である。図に示すように、基板６５上に絶縁膜６４が
設けられ、基板６５に固定部６１、支持部６０を介して
振動質量６２ａ、６２ｂが設けられ、振動質量６２ａ、
６２ｂの側面から延びた櫛歯電極と基板６５に固定され
た櫛歯電極とで駆動電極６３が構成され、固定部６１、
振動質量６２ａ、６２ｂ等は多結晶シリコン薄膜を選択
的にエッチングして作製されている。また、振動質量６
２ａ、６２ｂの直下に検出電極６６ａ、６６ｂが設けら
れ、検出電極６６ａ、６６ｂ等により検出部が構成され
ている。

【０００４】この力学量センサにおいては、共通電位の
端子ａに対して端子ｂ〜ｄに逆位相の駆動電圧を印加す
ると、２つの振動質量６２ａ、６２ｂがそれぞれｘ方向
の逆方向に駆動される。この状態で、力学量センサがｚ
軸回りに回転して、ｚ軸方向に角速度Ωが入力すると、
それぞれの振動質量６２ａ、６２ｂに対してｙ軸方向に
コリオリ力が発生する。そして、振動質量６２ａ、６２
ｂの質量をｍ、静電引力により駆動される振動質量６２
ａ、６２ｂの速さをＶ_m(ｔ)とすると、コリオリ力Ｆｃ
(ｔ)は次式で表される。なお、振動質量６２ａ、６２ｂ
はそれぞれ逆方向に駆動されるため、振動質量６２ａ、
６２ｂに作用するコリオリ力Ｆｃ(ｔ)の符号は逆にな
る。

【０００５】

【数１】Ｆｃ(ｔ)＝２・ｍ・Ｖ_m(ｔ)・Ω このコリオリ力Ｆｃ(ｔ)による振動質量６２ａ、６２ｂ
のｙ方向の変位に応じて、振動質量６２ａと検出電極６
３ａとの間の容量、振動質量６２ｂと検出電極６３ｂと
の間の容量が変化するから、差動容量により角速度Ωを
計測することができる。なお、（数１）式から明らかな
ように、コリオリ力Ｆｃ(ｔ)を大きくするには速さＶ
_m(ｔ)を大きくすればよく、速さＶ_m(ｔ)を大きくするに
は真空中で共振周波数で振動質量６２ａ、６２ｂを駆動
すればよい。

【０００６】図２２は従来の他の半導体で構成された力
学量センサ（特開平７−２４５４１６号公報）を示す概
略断面図、図２３は図２２に示した力学量センサのガラ
ス基板を示す概略図、図２４は図２２に示した力学量セ
ンサの半導体基板を示す概略図、図２５は図２２に示し
た力学量センサの実装基板を示す概略図である。図に示
すように、実装基板７９に溝部８１が設けられ、実装基
板７９に半導体基板６７が接合され、半導体基板６７に
信号処理回路７２が設けられ、信号処理回路７２に出力
パッド７３、接続部７４が設けられ、半導体基板６７に
ガラス基板７５が接合され、ガラス基板７５に溝部７６
が設けられ、またガラス基板７５に接続部８３、接続部
８４が設けられ、接続部８３と接続部８４とが配線７７
により接続され、半導体基板６７に溝部８０が設けら
れ、溝部８０内に固定部６８、８２が設けられ、固定部
６８に梁６９を介して質量７８が設けられ、ガラス基板
７５に固定部６８、８２が固定され、質量７８の側面か
ら延びた櫛歯電極と固定部８２に固定された櫛歯電極と
で検出電極７０が構成され、梁６９、質量７８により可
動部が構成され、この可動部、検出電極７０により検出
部が構成されている。また、固定部８２に接続部７１が
設けられ、接続部７１と接続部８３とが接続され、接続
部８４と接続部７４とが接続されている。

【０００７】この力学量センサにおいては、ｘ方向に加
速度が印加すると、質量７８に慣性力が発生し、質量７
８は入力加速度と反対方向に変位する。この変位により
検出電極７０の櫛歯電極の間隔が変化し、検出電極７０
の静電容量が変化し、この静電容量の変化は配線７７を
介して信号処理回路７２に入力され、出力パッド７３か
ら入力加速度に応じた検出信号が出力される。

【０００８】

【発明が解決しようとする課題】図２０、図２１に示さ
れた力学量センサにおいては、他に信号処理回路が必要
であり、たとえば別に信号処理回路が構成された集積回
路が必要となる。しかし、半導体技術を用いた静電容量
変化型の検出部の静電容量は通常数ｐＦ以下であるか
ら、検出部と信号処理回路とを接続する金属配線等にお
ける寄生容量や電磁波等のノイズの影響により、信号処
理回路に到達するまでに静電容量変化は劣化し、力学量
を高精度に検出することができない。

【０００９】また、図２２〜図２５に示された力学量セ
ンサにおいては、検出部と信号処理回路７２とをガラス
基板７５に設けられた配線７７により接続しているか
ら、図２０、図２１に示された力学量センサと比較して
寄生容量やノイズの混入を抑制することができる。しか
し、配線７７にも寄生容量やノイズの影響が存在し、検
出部が微細化して検出電極７０の静電容量が小さくな
り、静電容量変化が微小になるほど上記影響は無視でき
なくなり、やはり力学量を高精度に検出することができ
ない。

【００１０】本発明は上述の課題を解決するためになさ
れたもので、力学量を高精度に検出することができる力
学量センサを提供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するた
め、本発明においては、半導体活性層に形成された可動
構造体の固定部にバッファ回路を設ける。

【００１２】また、半導体支持基板、上記半導体支持基
板上に形成された絶縁層および上記絶縁層上に形成され
た半導体活性層で形成されたＳＯＩ基板と、上記半導体
活性層に形成されかつ検出電極を有する可動構造体と、
上記可動構造体の固定部に設けられかつＭＯＳＦＥＴを
有するバッファ回路とを設ける。

【００１３】この場合、上記可動構造体に駆動電極を設
ける。

【００１４】また、上記ＭＯＳＦＥＴとして、上記固定
部に形成されかつ共通固定電位に接続されたウェル領域
と、上記ウェル領域に形成されたソースおよびドレイン
領域と、上記ソース、ドレイン間領域に絶縁膜を介して
設けられたゲート電極とを有するものを用いる。

【００１５】また、上記ＭＯＳＦＥＴとして、上記固定
部に形成されたソースおよびドレイン領域と、上記ソー
ス、ドレイン間領域に絶縁膜を介して設けられかつ共通
固定電位に接続されたゲート電極とを有するものを用い
る。

【００１６】また、上記絶縁層として火焔堆積法で形成
したＳｉ−Ｂ−Ｏガラス層を用い、上記ＭＯＳＦＥＴを
上記Ｓｉ−Ｂ−Ｏガラス層で絶縁分離された絶縁分離領
域に形成する。

【００１７】これらの場合、上記バッファ回路、上記検
出電極または上記駆動電極への電気的接続を金属線によ
り行なう。

【００１８】また、上記バッファ回路、上記検出電極ま
たは上記駆動電極への電気的接続を上記ＳＯＩ基板に接
合された絶縁基板上の配線により行なう。

【００１９】これらの場合、上記半導体活性層に信号処
理回路を形成する。

【００２０】また、上記ＳＯＩ基板に信号処理回路が形
成された半導体基板を接続する。

【００２１】この場合、上記バッファ回路、上記検出電
極または上記駆動電極と上記半導体基板とをフリップチ
ップボンディングにより接合する。

【００２２】また、上記半導体基板に貫通孔を形成し、
上記信号処理回路を上記貫通孔の周囲に形成し、上記貫
通孔の位置と上記可動構造体の位置とをほぼ一致させ
る。

【００２３】また、上記半導体基板をＭＯＳデバイスプ
ロセスで形成した第１の半導体基板とバイポーラデバイ
スプロセスで形成した第２の半導体基板とで構成し、上
記第１、第２の半導体基板を接続する配線を上記ＳＯＩ
基板に設ける。

【００２４】これらの場合、上記ＳＯＩ基板および上記
半導体基板を封止されたカンパッケージ内に実装する。

【００２５】

【発明の効果】本発明に係る力学量センサにおいては、
半導体活性層に形成された可動構造体の固定部にバッフ
ァ回路を設けているから、可動構造体の変位検出を可動
構造体の真近で電気信号に変換することができるので、
処理回路に至る配線部にて発生する寄生容量やノイズの
影響が少なくなるため、力学量を高精度に検出すること
ができる。

【００２６】また、本発明に係る力学量センサにおいて
は、半導体支持基板、半導体支持基板上に形成された絶
縁層および絶縁層上に形成された半導体活性層で形成さ
れたＳＯＩ基板と、半導体活性層に形成されかつ検出電
極を有する可動構造体と、可動構造体の固定部に設けら
れかつＭＯＳＦＥＴを有するバッファ回路とを設けてい
るから、可動構造体の変位検出を検出電極の真近で電気
信号に変換することができるので、処理回路に至る配線
部にて発生する寄生容量やノイズの影響が少なくなるた
め、力学量を高精度に検出することができる。

【００２７】また、可動構造体に駆動電極を設けたとき
には、角速度を検出することができる。

【００２８】また、ＭＯＳＦＥＴとして、固定部に形成
されかつ共通固定電位に接続されたウェル領域と、ウェ
ル領域に形成されたソースおよびドレイン領域と、ソー
ス、ドレイン間領域に絶縁膜を介して設けられたゲート
電極とを有するものを用いたときには、バッファ回路の
ストレイ容量となるｐｎ接合容量は半導体活性層とウェ
ル領域との間のｐｎ接合容量のみであるから、ストレイ
容量を抑制することができるので、高精度に低インピー
ダンス化が可能である。

【００２９】また、ＭＯＳＦＥＴとして、固定部に形成
されたソースおよびドレイン領域と、ソース、ドレイン
間領域に絶縁膜を介して設けられかつ共通固定電位に接
続されたゲート電極とを有するものを用いたときには、
バッファ回路のストレイ容量は固定部と半導体支持基板
との間の静電容量であるから、ストレイ容量を抑制する
ことができるので、高精度に低インピーダンス化が可能
である。

【００３０】また、絶縁層として火焔堆積法で形成した
Ｓｉ−Ｂ−Ｏガラス層を用い、ＭＯＳＦＥＴをＳｉ−Ｂ
−Ｏガラス層で絶縁分離された絶縁分離領域に形成した
ときには、バッファ回路のストレイ容量主因となるｐｎ
接合容量が絶縁層によりほぼ除去され、またバッファ回
路のストレイ容量の主因となる半導体支持基板と半導体
活性層との間の静電容量は絶縁層を厚膜化することによ
りほぼ除去されるから、ストレイ容量を抑制することが
できるので、高精度に低インピーダンス化が可能であ
る。

【００３１】また、バッファ回路、検出電極または駆動
電極への電気的接続を金属線により行なったときには、
バッファ回路、検出電極または駆動電極への電気的接続
を確実に行なうことができる。

【００３２】また、バッファ回路、検出電極または駆動
電極への電気的接続をＳＯＩ基板に接合された絶縁基板
上の配線により行なったときには、バッファ回路、検出
電極または駆動電極への電気的接続を容易に行なうこと
ができる。

【００３３】また、半導体活性層に信号処理回路を形成
したときには、小型化することができる。

【００３４】また、ＳＯＩ基板に信号処理回路が形成さ
れた半導体基板を接続したときには、半導体基板を設計
するときにより微細なデバイス設計ルールを適用するこ
とができるから、低コストで力学量センサを製造するこ
とができる。

【００３５】また、バッファ回路、検出電極または駆動
電極と半導体基板とをフリップチップボンディングによ
り接合したときには、バッファ回路、検出電極または駆
動電極と半導体基板とを確実に接続することができる。

【００３６】また、半導体基板に貫通孔を形成し、信号
処理回路を貫通孔の周囲に形成し、貫通孔の位置と可動
構造体の位置とをほぼ一致させたときには、ＳＯＩ基板
と半導体基板との位置合わせを貫通孔を介してＳＯＩ基
板を目視観察することにより行なうことができる。

【００３７】また、半導体基板をＭＯＳデバイスプロセ
スで形成した第１の半導体基板とバイポーラデバイスプ
ロセスで形成した第２の半導体基板とで構成し、第１、
第２の半導体基板を接続する配線をＳＯＩ基板に設けた
ときには、歩留まりの向上やデバイス設計ルールの縮小
等によりプロセスコストを低減することができる。

【００３８】また、ＳＯＩ基板および半導体基板を封止
されたカンパッケージ内に実装したときには、ＳＯＩ基
板、半導体基板に異物が付着するのを防止することがで
き、またカンパッケージ内を所定の雰囲気に保持するこ
とができるから、動作が確実に行なわれる。

【００３９】

【発明の実施の形態】図２は本発明に係る力学量センサ
を示す概略断面図、図１は図２のＢ−Ｂ断面図、図３は
図１のＣ−Ｃ断面図である。図に示すように、半導体支
持基板３６に絶縁層である酸化膜３５を介してｎ型の半
導体活性層３４が接合され、半導体活性層３４に絶縁基
板であるガラス基板３３が陽極接合法などにより接合さ
れている。半導体支持基板３６、酸化膜３５、半導体活
性層３４によりＳＯＩ基板が構成されている。また、半
導体活性層３４に溝部８８が設けられ、溝部８８内に固
定部２２、３０、８７が設けられ、ガラス基板３３に固
定部２２が固定され、固定部２２に梁２６を介して接続
部８９が設けられ、接続部８９に梁２７を介して振動質
量２４が設けられ、ガラス基板３３に固定部３０、８７
が固定され、接続部８９の側面から延びた櫛歯電極と固
定部３０に固定された櫛歯電極とで駆動電極２８が構成
され、振動質量２４の側面から延びた櫛歯電極と固定部
８７に固定された櫛歯電極とで検出電極２５が構成さ
れ、梁２６、接続部８９、梁２７、振動質量２４により
２重振動系が構成され、この２重振動系、駆動電極２
８、検出電極２５により可動構造体が構成され、２重振
動系は真空に保持されている。また、固定部８７に絶縁
膜である酸化膜１０１を介して配線９８が設けられ、固
定部８７にｐ型ウェル領域１０５が形成され、ｐ型ウェ
ル領域１０５が配線９８、高濃度ｐ型拡散層１０９を介
して共通固定電位であるＧＮＤに接続され、ｐ型ウェル
領域１０５内に高濃度ｎ型拡散層１０４からなるソー
ス、ドレイン領域が形成され、ソース、ドレイン間に酸
化膜１０１を介して多結晶シリコンからなるゲート電極
９９が形成され、ソース、ドレイン領域、ゲート電極９
９等によりｎ型チャネルのＭＯＳＦＥＴ１１１が構成さ
れ、ＭＯＳＦＥＴ１１１の表面にパッシベーション膜１
００が設けられている。そして、検出電極２５の固定部
８７に固定された櫛歯電極の電位は固定部８７と共通で
あり、固定部８７は高濃度ｎ型拡散層１０４を介してゲ
ート電極９９に接続されている。また、ゲート電極９９
は負荷抵抗１１０を介してＤＣバイアス電位Ｖbiasに接
続され、ＭＯＳＦＥＴ１１１等により検出電極２５の静
電容量変化を電気信号に変換するバッファ回路が構成さ
れている。そして、固定部３０にも固定部８７に設けら
れたバッファ回路と同様のバッファ回路が設けられてい
る。また、固定部２２にパッド９０が設けられ、固定部
３０にバッファ回路の電源供給および出力用のパッド２
９が設けられ、固定部８７にパッド９２が設けられ、半
導体活性層３４の溝部８８の周囲にインターフェイスパ
ッド２１、信号処理回路９５が設けられ、パッド９０、
２９、９２とインターフェイスパッド２１とがガラス基
板３３の表面に形成された配線（図示せず）により接続
され、パッド９０、２９、９２とガラス基板３３の表面
に形成された配線とはガラス基板３３に溝部９１を形成
して実現した凸部３２に設けられたパッド（図示せず）
を介して接続されている。また、インターフェイスパッ
ド２１と信号処理回路９５とが配線９７により接続さ
れ、半導体活性層３４に信号処理回路９５と接続された
入出力パッド９６が設けられている。

【００４０】この力学量センサにおいては、パッド２９
に２重振動系のｘ方向共振周波数を有する駆動電圧を印
加したときには、接続部８９、梁２７、振動質量２４が
ｘ方向に駆動する。この場合、振動振幅は駆動電極２８
の静電容量変化により固定部３０に設けたバッファ回路
で検出可能である。この状態で、ｚ軸方向に角速度Ωが
印加すると、振動質量２４にｙ軸方向のコリオリ力が発
生し、振動質量２４がｙ軸方向に変位するから、検出電
極２５に静電容量変化が生ずる。そして、発生した静電
容量変化が固定部８７に設けられたバッファ回路により
振動質量２４の変位に応じた電気信号に変換され、この
電気信号がインターフェイスパッド２１を介して信号処
理回路９５に伝達され、電気信号が信号処理回路９５に
より処理され、入出力パッド９６から入力角速度に応じ
た検出信号が出力される。

【００４１】つぎに、図４により図３に示したバッファ
回路における信号変換について説明する。接地されてい
る振動質量２４がｙ軸方向に変位すると、検出電極２５
の容量Ｃsが変化し、固定部８７、ゲート電極９９の電
位が変動するから、ＭＯＳＦＥＴ１１１において電圧信
号として出力される。なお、バッファ回路次段以降にお
ける信号の出力方法の詳細は省略する。

【００４２】図１〜図３に示した力学量センサにおいて
は、可動構造体の変位検出を検出電極２５の真近で電気
信号に変換することができ、かつ低インピーダンス化が
可能であるから、処理回路９５に至る配線部にて発生す
る寄生容量やノイズの影響が少なくなるので、Ｓ／Ｎ比
の劣化を防止することができるため、角速度Ωを高精度
に検出することができる。また、２重振動系が真空に保
持されているから、駆動時と検出時の振幅を大きくする
ことができるので、さらに角速度Ωを高精度に検出する
ことができる。また、パッド９０、２９、９２とインタ
ーフェイスパッド２１とがガラス基板３３の表面に形成
された配線により接続されているから、バッファ回路、
検出電極２５、駆動電極２８への電気的接続を容易に行
なうことができる。また、半導体活性層３４に信号処理
回路９５を形成しているから、小型化することができ
る。また、活性半導体層３４とガラス基板３３との接合
をそれぞれウェハ状態でバッチプロセスで実行すれば、
実装工数を大幅に削減でき、またウェハ状態からチップ
状態にするダイシング工程においてチップの保護等が容
易である。

【００４３】ところで、実際にゲート電極９９に発生す
る電位変動はストレイ容量Ｃstrayにより検出電極２５
の電位変動の１／｛１＋（Ｃstray／Ｃs）｝に低下する
から、高精度に変位を検出するためには、ストレイ容量
Ｃstrayを抑制する必要がある。そして、固定部８７に
設けたＭＯＳＦＥＴ１１１で発生するストレイ容量Ｃst
rayとしては固定部８７内でのｐｎ接合容量、固定部８
７と半導体支持基板３６との間の静電容量がある。そし
て、図５に示すように、固定部８７を電源電圧Ｖccに接
続し、検出電極２５の櫛歯電極の電位を分離するために
ｐ型拡散層１１２を形成したときには、半導体活性層３
４とｐ型拡散層１１２との間のｐｎ接合容量がゲート電
極９９と電源電圧Ｖccとの間に生ずるから、このｐｎ接
合容量はストレイ容量Ｃstrayとなり、しかもｐｎ接合
容量は検出電極２５の櫛歯電極の数に比例するから、検
出容量を大きくするほどストレイ容量Ｃstrayが大きく
なり、バッファ回路から出力される電気信号が低下す
る。これに対して、バッファ回路を図３に示すようにし
たときには、ストレイ容量Ｃstrayとなるｐｎ接合容量
は半導体活性層３４とｐ型ウェル領域１０５との間のｐ
ｎ接合容量のみである。そして、ＭＯＳＦＥＴデバイス
設計ルールによるが、半導体活性層３４の厚さが１０μ
ｍ以下の場合、検出電極２５の櫛歯電極の本数と最小の
ｐ型ウェル領域１０５のｐｎ結合面積がほぼ同等である
とすると、図５に示したバッファ回路の方が図３に示し
たバッファ回路よりも１００倍程度のｐｎ接合面を有す
る。また、このｐｎ接合面積の比はＭＯＳＦＥＴデバイ
ス設計ルールの縮小と半導体活性層３４の厚膜化に伴い
さらに大きくなる。なお、固定部８７と半導体支持基板
３６との間の静電容量は電極固定部全体の面積で決まる
から、図３に示したバッファ回路の方が図５に示したバ
ッファ回路よりも大きくなるが、固定部８７と半導体支
持基板３６との間の単位面積あたりの静電容量はｐｎ接
合容量に比べて１桁程度小さいので、影響は少なく、図
３に示したバッファ回路の方が図５に示したバッファ回
路よりもストレイ容量Ｃstrayを抑制することができ
る。したがって、検出電極２５の真近で高精度に静電容
量変化を電気信号に変換することができ、かつ低インピ
ーダンス化が可能である。なお、ｐ型ウェル領域１０５
が設けられているから、固定部８７、ゲート電極９９の
電位が変動したとしても、バックゲート電位の変動を抑
制することができる。

【００４４】図６は本発明に係る他の力学量センサを示
す概略断面図、図７は図６に示した力学量センサの検出
部チップを示す概略平面図、図８は図７に示した検出部
チップを示す概略正断面図、図９は図７のＤ−Ｄ断面図
である。図に示すように、配線パターン（図示せず）を
有する絶縁基板１１９上に検出部チップ１２０および半
導体基板である信号処理回路チップ１２３が固定され、
絶縁基板１１９上に入出力パッド１２４が設けられ、絶
縁基板１１９の配線パターンと検出部チップ１２０、信
号処理回路チップ１２３とが金属線１２２により電気的
に接続され、検出部チップ１２０はキャップ１２１に覆
われている。また、検出部チップ１２０の半導体支持基
板１３に絶縁層である酸化膜１２を介してｎ型の半導体
活性層１が接合され、半導体支持基板１３、酸化膜１
２、半導体活性層１によりＳＯＩ基板が構成されてい
る。また、半導体活性層１に溝部８５が設けられ、溝部
８５内に固定部５、６が設けられ、半導体支持基板１３
に固定部５が固定され、固定部５に梁９を介して質量８
が設けられ、半導体支持基板１３に固定部６が固定さ
れ、質量８の側面から延びた櫛歯電極と固定部６に固定
された櫛歯電極とで検出電極７が構成され、質量８、梁
９により可動部が構成され、可動部、検出電極７により
可動構造体が構成されている。また、固定部５にパッド
１０が設けられ、固定部６にパッド１４が設けられ、半
導体活性層１には中間パッド２および検出部チップ１２
０全体への電源供給および信号処理回路出力のためのイ
ンターフェイスパッド３が設けられ、中間パッド２とイ
ンターフェイスパッド３とが共通配線４により接続さ
れ、パッド１０、１４と中間パッド２とが金属線１１に
より接続されている。また、固定部６には絶縁膜である
酸化膜１３１を介して配線１２８が設けられ、高濃度ｐ
型拡散層１３９からなるソース、ドレイン領域が形成さ
れ、ソース、ドレイン間に酸化膜１３１を介して多結晶
シリコンからなるゲート電極１２９が形成され、ゲート
電極１２９が共通固定電位であるＧＮＤに接続され、ソ
ース、ドレイン領域、ゲート電極１２９等によりｐ型チ
ャネルのＭＯＳＦＥＴ１４１が構成され、ＭＯＳＦＥＴ
１４１の表面にパッシベーション膜１３０が設けられて
いる。そして、検出電極７の固定部６に固定された櫛歯
電極の電位は固定部６と共通であり、固定部６は高濃度
ｎ型拡散層１３４、負荷抵抗１４０を介してＤＣバイア
ス電位Ｖbiasに接続され、ＭＯＳＦＥＴ１４１等により
検出電極７の静電容量変化を電気信号に変換するバッフ
ァ回路が構成されている。

【００４５】この力学量センサにおいては、ｘ方向に加
速度が印加すると、質量８に慣性力が発生し、質量８は
入力加速度と反対方向に変位する。この変位により検出
電極７の櫛歯電極の間隔が変化し、検出電極７の静電容
量が変化し、この静電容量の変化は固定部６に設けられ
たバッファ回路により電圧信号に変換され、この電圧信
号はインターフェイスパッド３、金属線１２２を介して
信号処理回路チップ１２３に伝達され、電圧信号が信号
処理回路チップ１２３により処理され、入出力パッド１
２４から入力加速度に応じた検出信号が出力される。ま
た、固定部６に設けられたバッファ回路にはインターフ
ェイスパッド３、共通配線４、中間パッド２、金属線１
１を介して電力が供給される。

【００４６】つぎに、図１０により図９に示したバッフ
ァ回路における信号変換について説明する。接地されて
いる質量８がｘ軸方向に変位すると、検出電極７の容量
Ｃsが変化し、固定部６の電位が変化して、この電位変
動は接地されたゲート電極１２９に対するバックゲート
に直接入力され、ＭＯＳＦＥＴ１４１において電圧信号
として出力される。なお、バッファ回路次段以降におけ
る信号の出力方法の詳細は省略する。

【００４７】図６〜図９に示した力学量センサにおいて
は、検出部チップ１２０にバッファ回路が設けられてい
るから、信号処理回路チップ１２３に至る配線部にて発
生する寄生容量やノイズの影響が少なくなるので、Ｓ／
Ｎ比の劣化を防止することができるため、加速度を高精
度に検出することができる。また、検出部チップ１２０
と信号処理回路チップ１２３とに分離されているから、
開発、仕様変更における修正、変更が検出部、信号処理
回路のいずれか一方に加えられる場合には、検出部チッ
プ１２０、信号処理回路チップ１２３のいずれか一方の
みを変更すればよいから、検出部、信号処理回路が同一
のチップに集積されている場合と比較して、力学量セン
サの開発コストを抑制することができ、また仕様変更に
要する開発期間を短縮することができる。また、検出部
チップ１２０と信号処理回路チップ１２３とに分離され
ているから、検出部、信号処理回路が同一のチップに集
積されている場合と比較して、信号処理回路チップ１２
３を設計するとき、より微細なデバイス設計ルールを適
用することができるので、低コストで力学量センサを製
造することができる。また、検出部チップ１２０はキャ
ップ１２１に覆われているから、ゴミ、水蒸気等の侵入
を防止することができる。パッド１０、１４と中間パッ
ド２とが金属線１１により接続されているから、バッフ
ァ回路、検出電極７への電気的接続を確実に行なうこと
ができる。

【００４８】また、実際にバックゲートに発生する電位
変動はストレイ容量Ｃstrayにより検出電極７の電位変
動の１／｛１＋（Ｃstray／Ｃs）｝に低下し、ストレイ
容量Ｃstrayは固定部６と半導体支持基板１３との間の
静電容量であり、この静電容量は固定部６の面積に比例
するが、固定部６と半導体支持基板１３との間の単位面
積あたりの静電容量はｐｎ接合容量に比べて１桁程度小
さいので、図９に示したバッファ回路の方が図５に示し
たバッファ回路よりもストレイ容量Ｃstrayを抑制する
ことができる。したがって、検出電極７の真近で高精度
に静電容量変化を電気信号に変換することができ、かつ
低インピーダンス化が可能である。

【００４９】図１１は本発明に係る他の力学量センサを
示す概略断面図、図１２は図１１に示した力学量センサ
の信号処理回路チップを示す概略平面図、図１３は図１
２に示した信号処理回路チップを示す概略裏面図、図１
４は図１１に示した力学量センサの検出部チップを示す
概略平面図である。図に示すように、カンパッケージの
ベース４２にスペーサ４５を介して半導体基板である信
号処理回路チップ４６が取り付けられ、信号処理回路チ
ップ４６に検出部チップ３７が取り付けられ、ベース４
２にカンパッケージのキャップ３８が溶着により封止さ
れ、検出部チップ３７および信号処理回路チップ４６が
カンパッケージ内に実装されている。また、信号処理回
路チップ４６には裏面から表面に達する貫通孔４４が設
けられ、信号処理回路チップ４６の表面の貫通孔４４の
周囲に信号処理回路４３が形成され、信号処理回路チッ
プ４６の表面の貫通孔４４隣接部および信号処理回路４
３部にはフリップチップボンディング用のパッド３９ａ
が形成され、パッド３９ａの周囲にはシール用のパッド
４７ａが形成され、信号処理回路チップ４６の裏面の貫
通孔４４の周囲に複数領域に分割されたスペーサ４５が
設けられている。また、検出部チップ３７は半導体支持
基板、絶縁層、半導体活性層からなるＳＯＩ基板で構成
され、ＳＯＩ基板に可動構造体が設けられ、可動構造体
の固定部にＭＯＳＦＥＴ等からなるバッファ回路が形成
されている。そして、検出部チップ３７の表面には可動
構造体への電気的接続およびバッファ回路への電源供給
と出力用のパッド３９ｂが固定部に合わせて形成され、
検出部チップ３７の周辺部には信号処理回路チップ４６
に形成されたシール用のパッド４７ａに合わせてシール
用のパッド４７ｂが形成され、信号処理回路チップ４６
と検出部チップ３７とはパッド３９ａ、３９ｂ、パッド
４７ａ、４７ｂにおいて半田バンプを介してフリップチ
ップボンディングにより接合され、貫通孔４４の位置と
可動構造体の位置とがほぼ一致している。また、信号処
理回路４３にパッド４０が設けられ、ベース４２にリー
ド５２が取り付けられ、パッド４０とリード５２とが金
属線４１により接続されている。さらに、検出部チップ
３７の構造に従い、例えば加速度センサの場合は窒素封
止され、また角速度センサの場合は真空封止され、信号
処理回路チップ４６の貫通孔４４により検出部チップ３
７の可動構造体もカンパッケージ内と同一雰囲気に保持
されている。

【００５０】つぎに、図１５により図１１〜図１４に示
した力学量センサの製造方法について説明する。まず、
図１５(ａ)に示すように、検出部ウェハ９３と信号処理
回路ウェハ９４との表面同士を接続すべきパッド３９
ａ、３９ｂの位置合わせを行なう。この場合、位置合わ
せはたとえば信号処理回路ウェハ９４の貫通孔４４を介
して検出部ウェハ９３を目視観察することにより行な
う。なお、パッド３９ａ、３９ｂ上にはたとえば半田バ
ンプが形成されている。つぎに、図１５(ｂ)に示すよう
に、位置合わせした検出部ウェハ９３、信号処理回路ウ
ェハ９４を加熱処理して半田を溶融し、電気的接続と機
械的な接合を実現する。このとき、検出部ウェハ９３、
信号処理回路ウェハ９４上に配設したパッド４７ａ、４
７ｂによりの貫通孔４４の全周囲で機械的に接合され
る。つぎに、図１５(ｃ)に示すように、検出部ウェハ９
３のみをダイシングする。すなわち、信号処理回路ウェ
ハ９４の裏面をダイシングテープ５６上に貼付して固定
し、検出部ウェハ９３のみをダイシングブレード５５に
よりダイシングする。その結果、検出部チップ３７の周
囲にダイシング溝５４が形成される。つぎに、図１５
(ｄ)に示すように、信号処理回路ウェハ９４をダイシン
グする。すなわち、検出部ウェハ９３の裏面をダイシン
グテープ５７上に貼付して固定する。この際に、信号処
理回路ウェハ９４の裏面に貼付したダイシングテープ５
６は残しておく。つぎに、信号処理回路ウェハ９４をダ
イシングブレード５９によりダイシングする。このダイ
シング時の位置合わせは貫通孔４４を利用することによ
り可能である。また、ダイシングブレード５９はダイシ
ングブレード５５より幅が狭い。したがって、ダイシン
グ溝５４に合わせてダイシング溝５８を形成可能であ
る。つぎに、図１５(ｅ)に示すように、ダイシングテー
プ５６を剥離して力学量センサチップに分割する。な
お、ダイシングテープ５６として粘着力が紫外線照射に
より低下するもの等を利用すれば、力学量センサチップ
の分割が容易である。

【００５１】ところで、力学量センサにおいては、高精
度のアナログ信号処理回路用にバイポーラデバイスが必
須であり、一方微小静電容量変化検出には高入力インピ
ーダンスを有するＭＯＳＦＥＴデバイスが必須である。
そして、信号処理回路をバイポーラデバイスとＭＯＳＦ
ＥＴデバイスを集積して形成するＢｉＣＭＯＳプロセス
も知られているが、プロセスの複雑化に伴いプロセスコ
ストの増加は否めない。これに対して、図１１〜図１４
に示した力学量センサにおいては、微小静電容量検出に
必要なＭＯＳＦＥＴによるバッファ回路を検出部チップ
３７に集積したから、信号処理回路チップ４６はバイポ
ーラデバイスプロセスのみで実現でき、トータルで力学
量センサの製造コストを低減することができる。また、
信号処理回路チップ４６に貫通孔４４を形成する場合、
表面型デバイスであるＭＯＳＦＥＴデバイスに比べてバ
イポーラデバイスの方がプロセス時の汚染等への耐性が
高く、信号処理回路チップ４６の歩留まりが高いという
利点もある。また、信号処理回路チップ４６と検出部チ
ップ３７とをフリップチップボンディングにより接合し
ているから、検出部チップ３７に設けられたバッファ回
路、検出電極、駆動電極と信号処理回路チップ４６とを
確実に接続することができる。また、貫通孔４４の位置
と可動構造体の位置とがほぼ一致しているから、パッド
３９ａ、３９ｂの位置合わせを貫通孔４４を介して検出
部ウェハ９３を目視観察することにより行なうことがで
きるから、容易にかつ正確に信号処理回路ウェハ９４と
検出部ウェハ９３との位置合わせを行なうことができ
る。また、検出部チップ３７、信号処理回路チップ４６
が封止されたカンパッケージ内に実装されているから、
検出部チップ３７、信号処理回路チップ４６に異物が付
着するのを防止することができ、またカンパッケージ内
を所定の雰囲気に保持することができるので、動作が確
実に行なわれる。また、信号処理回路チップ４６の貫通
孔４４の周囲にパッド４７ａを設け、検出部チップ３７
にもそれに合わせてパッド４７ｂを設け、信号処理回路
チップ４６と検出部チップ３７とをフリップチップボン
ディングにより接合し、ダイシングテープ５６、５７を
第１５図のように活用することにより、特別な手法を用
いることなくダイシングを行なうことができるから、実
装時の歩留まりを向上することができ、また製造コスト
を低減することができる。

【００５２】図１６は本発明に係る他の力学量センサを
示す概略正断面図、図１７は図１６に示した力学量セン
サの信号処理回路チップおよび検出部チップを示す概略
平面図である。図に示すように、カンパッケージのベー
ス４２に接着剤４９により第１、第２の半導体基板であ
る信号処理回路チップ４８、５０が取り付けられ、信号
処理回路チップ４８、５０に検出部チップ３７が取り付
けられ、信号処理回路チップ４８にはバイポーラデバイ
スプロセスで信号処理回路４３ａが形成され、信号処理
回路チップ５０にはＣＭＯＳデバイスプロセスで信号処
理回路４３ｂが形成され、信号処理回路チップ４８、５
０が検出部チップ３７上に配置した配線５１により電気
的に接続されている。

【００５３】ところで、力学量センサは可動構造体およ
びＭＯＳＦＥＴを有するバッファ回路を集積した検出部
チップとバイポーラデバイスプロセスによる信号処理回
路チップとの２つのチップ構成で実現することができ
る。しかし、信号処理回路の高機能化に伴い、通信によ
りデータをメモリに書き込み、これを用いて製造バラツ
キ等を所定の仕様にあわせるトリミング等の必要が生ず
れば、信号処理回路はバイポーラデバイスプロセスのみ
でば対応できなくなり、ＣＭＯＳデバイスプロセスが必
要になる。当然のことながら、信号処理回路をＢｉＣＭ
ＯＳデバイスプロセスで実現してもよい。そして、図１
６、１７に示す力学量センサにおいては、バイポーラデ
バイスプロセス、ＣＭＯＳデバイスプロセスのそれぞれ
で信号処理回路チップ４８、５０を作成し、信号処理回
路チップ４８、５０を配線５１で接続しているから、歩
留まりの向上やデバイス設計ルールの縮小等によりプロ
セスコストを低減することができる。また、検出部チッ
プ３７、信号処理回路チップ４８、５０が封止されたカ
ンパッケージ内に実装されているから、検出部チップ３
７、信号処理回路チップ４８、５０に異物が付着するの
を防止することができ、またカンパッケージ内を所定の
雰囲気に保持することができるので、動作が確実に行な
われる。

【００５４】図１８は本発明に係る他の力学量センサの
一部を示す断面図である。図に示すように、半導体支持
基板３６に火焔堆積法で形成したＳｉ−Ｂ−Ｏガラス層
からなる絶縁層１５２を介して半導体活性層３４が接合
され、固定部８７の一部に絶縁層１５２によって分離さ
れた絶縁分離領域１１８が形成され、固定部８７の絶縁
層１５２との界面には熱酸化膜（図示せず）が形成さ
れ、固定部８７には酸化膜１５１を介して配線１４８が
設けられ、絶縁分離領域１１８が配線１４８、高濃度ｐ
型拡散層１５９を介してＧＮＤに接続され、高濃度ｎ型
拡散層１５４からなるソース、ドレイン領域が形成さ
れ、ソース、ドレイン間に酸化膜１５１を介して多結晶
シリコンからなるゲート電極１４９が形成され、ソー
ス、ドレイン領域、ゲート電極１４９等によりｎ型チャ
ネルのＭＯＳＦＥＴ１６１が構成され、ＭＯＳＦＥＴ１
６１の表面にパッシベーション膜１５０が設けられてい
る。そして、検出電極２５の固定部８７に固定された櫛
歯電極の電位は固定部８７の一部と共通であり、固定部
８７の一部は高濃度ｎ型拡散層１５４を介してゲート電
極１４９に接続されている。また、ゲート電極１４９は
負荷抵抗１６０を介してＤＣバイアス電位Ｖbiasに接続
され、ＭＯＳＦＥＴ１６１等により検出電極２５の静電
容量変化を電気信号に変換するバッファ回路が構成さ
れ、このバッファ回路の等価回路は図４に示した回路と
同等である。

【００５５】つぎに、図１９により図１８に示した力学
量センサの製造方法、すなわち火焔堆積法で形成したＳ
ｉ−Ｂ−Ｏガラス層により絶縁層が形成されたＳＯＩ基
板つまりＳＯＤＩＣ基板（T. Anno et al., "The Soot
Deposited Integrated Circuit Substrate of 6 inch D
iameter for High Voltage ICs, Improved in the Dura
bility against the Pressure Cooker Test", Proceedi
ngs of 1995 International Symposium on Power Semic
onductor Devices & ICs, Yokohama, 1995, 298-302）
を用いた製造方法について説明する。まず、図１９(ａ)
に示すように、半導体活性層３４に異方性エッチング法
を用いてＶ溝を形成し、Ｖ溝に熱酸化膜（図示せず）を
形成し、ＳｉＣｌ₄、ＢＣｌ₃、Ｈ₂、Ｏ₂混合ガスを燃焼
反応して生成したＳｉ−Ｂ−Ｏ微粉末（スート）１５２
ａをＶ溝を覆うよう半導体活性層基板全面に堆積し、Ｓ
ｉ−Ｂ−Ｏ微粉末１５２ａ上に半導体支持基板３６を重
ねる。つぎに、図１９(ｂ)に示すように、全体を加熱す
ることにより、Ｓｉ−Ｂ−Ｏ微粉末をＳｉ−Ｂ−Ｏガラ
ス化して、半導体支持基板３６と半導体活性層３４とを
接合する。つぎに、図１９(ｃ)に示すように、半導体活
性層３４を研磨することにより、絶縁分離領域１１８を
形成する。

【００５６】図１８に示した力学量センサのバッファ回
路においては、ゲート電極１４９における電位低下をも
たらすストレイ容量Ｃstrayを図３、図９に示したバッ
ファ回路よりも抑制することができる。すなわち、図３
に示したバッファ回路のストレイ容量Ｃstrayの主因と
なった半導体活性層３４とｐ型ウェル領域１０５との間
のｐｎ接合容量は、図１８に示した力学量センサのバッ
ファ回路では火焔堆積法で形成したＳｉ−Ｂ−Ｏガラス
層からなる絶縁層１５２によりほぼ除去される。また、
図９に示したバッファ回路のストレイ容量Ｃstrayの主
因となった半導体支持基板１３と半導体活性層１との間
の静電容量は、図１８に示した力学量センサのバッファ
回路では火焔堆積法で形成したＳｉ−Ｂ−Ｏガラス層か
らなる絶縁層１５２を厚膜化することによりほぼ除去さ
れる。なお、絶縁層１５２の厚膜化は容易であり、数十
μｍ厚が可能である。したがって、図１８に示した力学
量センサのバッファ回路においては、図３、図９に示し
たバッファ回路と比較してストレイ容量Ｃstrayをさら
に抑制することができるから、より高精度に検出電極２
５の静電容量変化を電気信号に変換することができ、か
つ低インピーダンス化が可能である。

【００５７】また、ＳＯＤＩＣ基板を用いることにより
電極固定部からの配線の引き出しを、配線が形成された
絶縁基板との接合等の必要なく容易に実現できるという
効果が得られる。

【００５８】配線の構造を図２６に示す。ＳＯＤＩＣ基
板における電極固定部からの配線引き出しの模式図を図
２６に示す。図２６(ａ)は電極固定部と可動体を取り囲
む共通フレームａ７の拡大模式図である。図２６(ｂ)は
配線引き出し部ａ１の拡大図、図２６(ｃ)は配線引き出
し部のＥ−Ｅ断面図である。配線引き出し部においては
電極固定部と共通フレーム部はＶ溝内に堆積したスート
層ａ３により分離されている。配線ａ５がスート層ａ３
を横切る部分には配線５ａの幅に合わせてトレンチ溝ａ
２が形成されている。配線ａ５上にはパッシベーション
膜ａ４が形成されている。

【００５９】図２６のような構造とすることでＳＯＤＩ
Ｃ基板のみで電極固定部からの配線引き出しが可能であ
り、かつｐｎ接合分離部分が存在しないので寄生容量を
大幅に抑制することができる。

【００６０】なお、上述実施の形態においては、ｎ型チ
ャネルのＭＯＳＦＥＴ１１１を設けたが、ＭＯＳＦＥＴ
１１１の代わりにｐ型チャネルのＭＯＳＦＥＴを設けて
もよい。また、上述実施の形態においては、ｐ型チャネ
ルのＭＯＳＦＥＴ１４１を設けたが、ＭＯＳＦＥＴ１４
１の代わりにｎ型チャネルのＭＯＳＦＥＴを設けてもよ
い。また、上述実施の形態においては、ｎ型チャネルの
ＭＯＳＦＥＴ１６１を設けたが、ＭＯＳＦＥＴ１６１の
代わりにｐ型チャネルのＭＯＳＦＥＴを設けてもよい。

【図面の簡単な説明】

【図１】図２のＢ−Ｂ断面図である。

【図２】本発明に係る力学量センサを示す概略断面図で
ある。

【図３】図１のＣ−Ｃ断面図である。

【図４】図３に示した力学量センサのバッファ回路の等
価回路図である。

【図５】力学量センサのバッファ回路の比較例を示す断
面図である。

【図６】本発明に係る他の力学量センサを示す概略断面
図である。

【図７】図６に示した力学量センサの検出部チップを示
す概略平面図である。

【図８】図７に示した検出部チップを示す概略正断面図
である。

【図９】図７のＤ−Ｄ断面図である。

【図１０】図９に示した力学量センサのバッファ回路の
等価回路図である。

【図１１】本発明に係る他の力学量センサを示す概略断
面図である。

【図１２】図１１に示した力学量センサの信号処理回路
チップを示す概略平面図である。

【図１３】図１２に示した信号処理回路チップを示す概
略裏面図である。

【図１４】図１１に示した力学量センサの検出部チップ
を示す概略平面図である。

【図１５】図１１〜図１４に示した力学量センサの製造
方法の説明図である。

【図１６】本発明に係る他の力学量センサを示す概略正
断面図である。

【図１７】図１６に示した力学量センサの信号処理回路
チップおよび検出部チップを示す概略平面図である。

【図１８】本発明に係る他の力学量センサの一部を示す
断面図である。

【図１９】図１８に示した力学量センサの製造方法の説
明図である。

【図２０】従来の半導体で構成された力学量センサの一
部を示す概略図である。

【図２１】図２０のＡ−Ａ断面図である。

【図２２】従来の他の半導体で構成された力学量センサ
を示す概略断面図である。

【図２３】図２２に示した力学量センサのガラス基板を
示す概略図である。

【図２４】図２２に示した力学量センサの半導体基板を
示す概略図である。

【図２５】図２２に示した力学量センサの実装基板を示
す概略図である。

【図２６】本発明に係る他の力学量センサの一部を示す
図である。

【符号の説明】

１…半導体活性層６…固定部７…検出電極８…質量１１…金属線１２…酸化膜１３…半導体支持基板２４…振動質量２５…検出電極２８…駆動電極３３…ガラス基板３４…半導体活性層３５…酸化膜３６…半導体支持基板３７…検出部チップ３８…キャップ４２…ベース４３…信号処理回路４４…貫通孔４６…信号処理回路チップ４８…信号処理回路チップ５０…信号処理回路チップ５１…配線８７…固定部９５…信号処理回路９９…ゲート電極１０１…酸化膜１０５…ｐ型ウェル領域１１１…ＭＯＳＦＥＴ１１８…絶縁分離領域１２０…検出部チップ１２３…信号処理回路チップ１２９…ゲート電極１３１…酸化膜１４１…ＭＯＳＦＥＴ１４９…ゲート電極１５１…酸化膜１５２…絶縁層１６１…ＭＯＳＦＥＴ

Claims

【特許請求の範囲】

【請求項１】半導体活性層に形成された可動構造体の固
定部にバッファ回路を設けたことを特徴とする力学量セ
ンサ。
【請求項２】半導体支持基板、上記半導体支持基板上に
形成された絶縁層および上記絶縁層上に形成された半導
体活性層で形成されたＳＯＩ基板と、上記半導体活性層
に形成されかつ検出電極を有する可動構造体と、上記可
動構造体の固定部に設けられかつＭＯＳＦＥＴを有する
バッファ回路とを具備することを特徴とする力学量セン
サ。
【請求項３】上記可動構造体に駆動電極を設けたことを
特徴とする請求項２に記載の力学量センサ。
【請求項４】上記ＭＯＳＦＥＴとして、上記固定部に形
成されかつ共通固定電位に接続されたウェル領域と、上
記ウェル領域に形成されたソースおよびドレイン領域
と、上記ソース、ドレイン間領域に絶縁膜を介して設け
られたゲート電極とを有するものを用いたことを特徴と
する請求項２に記載の力学量センサ。
【請求項５】上記ＭＯＳＦＥＴとして、上記固定部に形
成されたソースおよびドレイン領域と、上記ソース、ド
レイン間領域に絶縁膜を介して設けられかつ共通固定電
位に接続されたゲート電極とを有するものを用いたこと
を特徴とする請求項２に記載の力学量センサ。
【請求項６】上記絶縁層として火焔堆積法で形成したＳ
ｉ−Ｂ−Ｏガラス層を用い、上記ＭＯＳＦＥＴを上記Ｓ
ｉ−Ｂ−Ｏガラス層で絶縁分離された絶縁分離領域に形
成したことを特徴とする請求項２に記載の力学量セン
サ。
【請求項７】上記バッファ回路、上記検出電極または上
記駆動電極への電気的接続を金属線により行なったこと
を特徴とする請求項２〜６のいずれかに記載の力学量セ
ンサ。
【請求項８】上記バッファ回路、上記検出電極または上
記駆動電極への電気的接続を上記ＳＯＩ基板に接合され
た絶縁基板上の配線により行なったことを特徴とする請
求項２〜６のいずれかに記載の力学量センサ。
【請求項９】上記半導体活性層に信号処理回路を形成し
たことを特徴とする請求項１〜８に記載の力学量セン
サ。
【請求項１０】上記ＳＯＩ基板に信号処理回路が形成さ
れた半導体基板を接続したことを特徴とする請求項２〜
６に記載の力学量センサ。
【請求項１１】上記バッファ回路、上記検出電極または
上記駆動電極と上記半導体基板とをフリップチップボン
ディングにより接合したことを特徴とする請求項１０に
記載の力学量センサ。
【請求項１２】上記半導体基板に貫通孔を形成し、上記
信号処理回路を上記貫通孔の周囲に形成し、上記貫通孔
の位置と上記可動構造体の位置とをほぼ一致させたこと
を特徴とする請求項１０または１１に記載の力学量セン
サ。
【請求項１３】上記半導体基板をＭＯＳデバイスプロセ
スで形成した第１の半導体基板とバイポーラデバイスプ
ロセスで形成した第２の半導体基板とで構成し、上記第
１、第２の半導体基板を接続する配線を上記ＳＯＩ基板
に設けたことを特徴とする請求項１０に記載の力学量セ
ンサ。
【請求項１４】上記ＳＯＩ基板および上記半導体基板を
封止されたカンパッケージ内に実装したことを特徴とす
る請求項１０または１３に記載の力学量センサ。