JPH10190467A - A/d converter - Google Patents
A/d converterInfo
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- JPH10190467A JPH10190467A JP34838896A JP34838896A JPH10190467A JP H10190467 A JPH10190467 A JP H10190467A JP 34838896 A JP34838896 A JP 34838896A JP 34838896 A JP34838896 A JP 34838896A JP H10190467 A JPH10190467 A JP H10190467A
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- pwm input
- input signal
- signal
- signals
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- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、PWM入力信号
をディジタル復調するA−D(アナログ−ディジタル)
変換器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D (analog-digital) for digitally demodulating a PWM input signal.
It concerns a converter.
【0002】[0002]
【従来の技術】従来より、PWM入力信号の1周期毎に
信号の立ち上がりと立ち下がりを検出し、アップ・ダウ
ンカウンタでサンプリングクロックを固定クロックによ
りパルスカウントしてディジタル復調を行うA−D変換
器が知られている。前記PWM入力信号は1周期自体の
期間(T0)と1周期中の信号の期間(T1)との比に
意義があり、ディジタル回路で復調する際にT1/T0
を計算する。2. Description of the Related Art Conventionally, an A / D converter which detects rising and falling edges of a signal every period of a PWM input signal, counts a sampling clock pulse with a fixed clock by an up / down counter, and performs digital demodulation. It has been known. The PWM input signal has a significant ratio between the period of one cycle itself (T0) and the period of the signal in one cycle (T1).
Is calculated.
【0003】ところで、PWM入力信号の1周期自体の
期間が変動しないものとして1周期中の信号の期間をカ
ウントすると、PWM入力信号の1周期自体の期間が変
動して短くなった場合には、1周期中の信号の期間を実
際よりも少なくカウントすることになる。一方、1周期
自体の期間が長くなった場合には、余分に信号をカウン
トしてしまうことになる。By the way, if the period of one cycle of the PWM input signal is counted assuming that the period of one cycle of the PWM input signal does not fluctuate, if the period of one cycle of the PWM input signal itself fluctuates and becomes shorter, The period of the signal in one cycle is counted less than the actual period. On the other hand, if the period of one cycle itself becomes longer, an extra signal is counted.
【0004】すなわち、PWM入力信号1周期の期間自
体に変動がある場合、それがジッタ(周波数変動)であ
るのかPWM入力信号そのものの変化であるのかが判別
できず正確なディジタル復調が期待できないという問題
があった。That is, if there is a change in the period of one cycle of the PWM input signal itself, it cannot be determined whether the change is a jitter (frequency change) or a change in the PWM input signal itself, and accurate digital demodulation cannot be expected. There was a problem.
【0005】[0005]
【発明が解決しようとする課題】そこで、この発明は、
PWM入力信号の1周期自体の期間が変動しても従来よ
りも正確なディジタル復調が期待できるA−D変換器を
提供しようとするものである。SUMMARY OF THE INVENTION Therefore, the present invention
It is an object of the present invention to provide an AD converter that can expect more accurate digital demodulation than before even if the period of one cycle of the PWM input signal itself changes.
【0006】[0006]
【課題を解決するための手段】前記課題を解決するため
この発明では次のような技術的手段を講じている。In order to solve the above-mentioned problems, the present invention employs the following technical means.
【0007】この発明のA−D変換器は、プリセット可
能なアップ・ダウンカウンタと、PWM( Pulse Width
Modulation )入力信号の立ち上がりと立ち下がりを検
出する信号処理回路との回路要素で構成され、PWM入
力信号1周期毎に作用するパルスカウンタ方式の復調器
と、前記復調器のサンプリングクロックを、元のPWM
入力周波数をN逓倍した信号として発生するPLL( P
hase Lock Loop)回路とを具備することとした。An A / D converter according to the present invention includes a preset up / down counter and a PWM (Pulse Width).
Modulation) A pulse counter type demodulator, which is composed of circuit elements of a signal processing circuit for detecting the rise and fall of the input signal, and operates every one cycle of the PWM input signal, and converts the sampling clock of the demodulator into the original signal. PWM
PLL (P) generated as a signal obtained by multiplying the input frequency by N
hase Lock Loop) circuit.
【0008】このA−D変換器によると、PLL回路に
より復調器のサンプリングクロックを元のPWM入力周
波数をN逓倍した信号として発生せしめることにより、
元のPWM入力信号1周期の時間自体に変動がある場合
でも、PWM入力信号の変動した1周期に対して発生せ
しめる信号数に変わりはないこととなる。According to the A / D converter, the PLL circuit generates the sampling clock of the demodulator as a signal obtained by multiplying the original PWM input frequency by N.
Even if the time itself of one cycle of the original PWM input signal fluctuates, the number of signals generated for one fluctuated cycle of the PWM input signal does not change.
【0009】したがって、元のPWM入力信号1周期の
時間自体に変動がある場合でも、従来よりも正確な変換
が期待できるA−D変換器を提供することができる。Therefore, it is possible to provide an A / D converter that can expect more accurate conversion than before even if the time itself of one cycle of the original PWM input signal varies.
【0010】ところで、元のPWM入力信号が或るデュ
ーティ値の近傍で僅かに変化するような性質のものであ
るときは、本来は無駄な出力ビットをオフセットとして
減算回路で減算する必要が生じる。When the original PWM input signal has a characteristic that slightly changes in the vicinity of a certain duty value, it is necessary to subtract a useless output bit as an offset by a subtraction circuit.
【0011】そこで、元のPWM入力信号をM分周し、
PWM入力信号の立ち上がりと立ち下がりエッジから、
それぞれアップ・ダウンカウンタへのプリロード信号と
出力ラッチ信号とを発生する処理回路を有し、PWM入
力信号をアップ・ダウンカウンタへ入力し、プリロード
機能を用いて適当なプリセット値からカウントを開始す
るようにすることも出来る。Therefore, the original PWM input signal is divided by M,
From the rising and falling edges of the PWM input signal,
Each has a processing circuit for generating a preload signal to the up / down counter and an output latch signal, inputs a PWM input signal to the up / down counter, and starts counting from an appropriate preset value using the preload function. You can also
【0012】このようにプリロード機能を用いて適当な
プリセット値からカウントを開始するようにすると、累
積加算器や減算回路等の余計な信号処理ブロックを付け
加えることなく同様の機能を達成することができる。When the counting is started from an appropriate preset value using the preload function, the same function can be achieved without adding an extra signal processing block such as an accumulator and a subtraction circuit. .
【0013】[0013]
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0014】図1に示すように、この実施形態のA−D
変換器は、プリセット可能なアップ・ダウンカウンタ
と、PWM( Pulse Width Modulation )入力信号の立
ち上がりと立ち下がりを検出する信号処理回路との回路
要素で構成され、PWM入力信号1周期毎に作用するパ
ルスカウンタ方式の復調器と、前記復調器のサンプリン
グクロックを、元のPWM入力周波数をN逓倍した信号
として発生するPLL(Phase Lock Loop)回路とを具
備せしめている。As shown in FIG. 1, AD of this embodiment
The converter is composed of circuit elements such as a presettable up / down counter and a signal processing circuit for detecting the rise and fall of a PWM (Pulse Width Modulation) input signal, and a pulse which operates every one cycle of the PWM input signal. It has a counter type demodulator and a PLL (Phase Lock Loop) circuit that generates a sampling clock of the demodulator as a signal obtained by multiplying the original PWM input frequency by N.
【0015】また、元のPWM入力信号をM分周し、P
WM入力信号の立ち上がりと立ち下がりエッジから、そ
れぞれアップ・ダウンカウンタへのプリロード信号と出
力ラッチ信号とを発生する処理回路を有し、PWM入力
信号をアップ・ダウンカウンタへ入力し、プリロード機
能を用いて適当なプリセット値からカウントを開始する
ようにしている。Also, the original PWM input signal is divided by M,
It has a processing circuit that generates a preload signal to the up / down counter and an output latch signal from the rising and falling edges of the WM input signal, respectively, and inputs the PWM input signal to the up / down counter and uses the preload function. Thus, counting is started from an appropriate preset value.
【0016】次に、この実施形態のA−D変換器の使用
状態を説明する。このA−D変換器によると、PLL回
路により復調器のサンプリングクロックを元のPWM入
力周波数をN逓倍した信号として発生せしめることによ
り、元のPWM入力信号1周期の時間自体に変動がある
場合でも、PWM入力信号の変動した1周期に対して発
生せしめる信号数に変わりはないこととなる。Next, the use state of the AD converter of this embodiment will be described. According to this A / D converter, the sampling clock of the demodulator is generated by the PLL circuit as a signal obtained by multiplying the original PWM input frequency by N, so that even if the time itself of one cycle of the original PWM input signal fluctuates. , The number of signals generated for one fluctuated period of the PWM input signal remains unchanged.
【0017】したがって、元のPWM入力信号1周期の
時間自体に変動がある場合でも、従来よりも正確な変換
が期待できるという利点がある。Therefore, even if the time itself of one cycle of the original PWM input signal fluctuates, there is an advantage that a more accurate conversion can be expected as compared with the related art.
【0018】また、プリロード機能を用いて適当なプリ
セット値からカウントを開始するようにしているので、
累積加算器や減算回路等の余計な信号処理ブロックを付
け加えることなく同様の機能を達成することができると
いう利点がある。Further, since the counting is started from an appropriate preset value using the preload function,
There is an advantage that a similar function can be achieved without adding an extra signal processing block such as an accumulator and a subtraction circuit.
【0019】この回路の動作を、図2乃至図5に従って
より具体的に説明する。図2はこの実施形態のA−D変
換器の回路の一例であり、PWM入力信号の16周期分
の1期間をカウントするようにしている。The operation of this circuit will be described more specifically with reference to FIGS. FIG. 2 shows an example of the circuit of the AD converter according to this embodiment, in which one period corresponding to 16 cycles of the PWM input signal is counted.
【0020】元のPWM入力信号〔A〕(図中、○で囲
んだAで示す。信号B,C,D,E,Fについても以下
同様。)の一方は、PLL回路ブロックに入力される。
PLL回路ブロックは、元のPWM入力信号〔A〕を2
56逓倍したクロック信号〔B〕を発生する(図3も参
照)。One of the original PWM input signals [A] (shown by A surrounded by a circle in the drawing. The same applies to signals B, C, D, E, and F) is input to the PLL circuit block. .
The PLL circuit block converts the original PWM input signal [A] to 2
A clock signal [B] multiplied by 56 is generated (see also FIG. 3).
【0021】PWM入力信号〔A〕の他方は74163
のクロック端子に入力され、16分周され信号〔C〕と
なる(図4も参照)。The other of the PWM input signal [A] is 74163
, And is divided by 16 into a signal [C] (see also FIG. 4).
【0022】この信号〔C〕の一方は微分回路によって
立ち上がりのエッジが検出され(信号〔D〕)、アップ
・ダウンカウンタ74169によって構成された累積積
分器のプリロード端子に入力される。The rising edge of one of the signals [C] is detected by the differentiating circuit (signal [D]), and is input to the preload terminal of the accumulator / integrator constituted by the up / down counter 74169.
【0023】信号〔C〕の他方は累積積分器出力のサン
プリング信号として使用され、最終出力段ラッチ745
74のクロック端子に入力される。The other of the signal [C] is used as a sampling signal of the output of the accumulator and is output to the final output stage latch 745.
74 is input to the clock terminal.
【0024】次に前記累積積分器の動作を、詳しく説明
する。信号〔D〕によってアップ・ダウンカウンタ74
169は入力端子の設定値(例えば2,048)がセッ
トされ、この値からはじまるカウント動作を開始する。
このカウント動作は、次に信号〔D〕が入力されるまで
続く。Next, the operation of the accumulator will be described in detail. Up / down counter 74 according to signal [D]
In 169, a set value of the input terminal (for example, 2,048) is set, and a count operation starting from this value is started.
This counting operation continues until the next signal [D] is input.
【0025】元のPWM入力信号〔A〕は、74169
のカウントアップ・ダウン決定端子に入力されているの
で、入力信号〔A〕が「 High 」である間はカウントア
ップし、「 Low 」である間はカウントダウンする。The original PWM input signal [A] is 74169
Is counted up while the input signal [A] is "High", and counts down while the input signal [A] is "Low".
【0026】この回路によると、元のPWM入力信号
〔A〕が256発分のクロック時間長さであるとしてい
るので、1回のサンプリング時間間隔は256×16=
4,096クロック時間である。カウンタは2,048
からカウントするので、最終出力〔F〕の値は最小値0
から最大値4,095まで変化し得る。According to this circuit, the original PWM input signal [A] has a clock time length of 256 times, so that one sampling time interval is 256 × 16 =
4,096 clock times. The counter is 2,048
, The value of the final output [F] is the minimum value 0.
To a maximum value of 4,095.
【0027】すなわち、16分周回路を用いることによ
って8ビット(=256段階)出力を12ビットの精度
に上げている。That is, an 8-bit (= 256 steps) output is raised to 12-bit accuracy by using a 16-frequency divider circuit.
【0028】[0028]
【発明の効果】この発明は上述のような構成であり、次
の効果を有する。The present invention is configured as described above and has the following effects.
【0029】元のPWM入力信号1周期の時間自体に変
動がある場合でもPWM入力信号の変動した1周期に対
して発生せしめる信号数に変わりはないので、従来より
も正確な変換が期待できるA−D変換器を提供すること
ができる。Even if the time itself of one cycle of the original PWM input signal fluctuates, the number of signals generated for one fluctuated cycle of the PWM input signal does not change, so that more accurate conversion can be expected than in the prior art. A -D converter can be provided.
【図1】この発明のA−D変換器の実施形態を説明する
図。FIG. 1 is a diagram illustrating an embodiment of an AD converter according to the present invention.
【図2】図1のA−D変換器の一例を説明する回路図。FIG. 2 is a circuit diagram illustrating an example of the AD converter in FIG. 1;
【図3】図2のA−D変換器の動作を説明する図。FIG. 3 is a view for explaining the operation of the AD converter in FIG. 2;
【図4】図2のA−D変換器の動作を説明する図。FIG. 4 is a view for explaining the operation of the AD converter in FIG. 2;
【図5】図2のA−D変換器の動作を説明する図。FIG. 5 is a diagram for explaining the operation of the AD converter in FIG. 2;
A PWM入力信号 A PWM input signal
Claims (2)
タと、PWM入力信号の立ち上がりと立ち下がりを検出
する信号処理回路との回路要素で構成され、PWM入力
信号1周期毎に作用するパルスカウンタ方式の復調器
と、前記復調器のサンプリングクロックを、元のPWM
入力周波数をN逓倍した信号として発生するPLL回路
とを具備することを特徴とするA−D変換器。1. A pulse counter type demodulator comprising a circuit element including a presettable up / down counter and a signal processing circuit for detecting rising and falling of a PWM input signal, and operating for each period of the PWM input signal. The sampling clock of the demodulator and the demodulator is converted to the original PWM
An A / D converter comprising: a PLL circuit that generates an input frequency multiplied by N.
入力信号の立ち上がりと立ち下がりエッジから、それぞ
れアップ・ダウンカウンタへのプリロード信号と出力ラ
ッチ信号とを発生する処理回路を有し、PWM入力信号
をアップ・ダウンカウンタへ入力し、プリロード機能を
用いて適当なプリセット値からカウントを開始するよう
にした請求項1記載のA−D変換器。2. An original PWM input signal is frequency-divided by M,
It has a processing circuit that generates a preload signal to the up / down counter and an output latch signal from the rising and falling edges of the input signal, respectively, and inputs the PWM input signal to the up / down counter and uses the preload function. The A / D converter according to claim 1, wherein counting is started from an appropriate preset value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34838896A JPH10190467A (en) | 1996-12-26 | 1996-12-26 | A/d converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34838896A JPH10190467A (en) | 1996-12-26 | 1996-12-26 | A/d converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10190467A true JPH10190467A (en) | 1998-07-21 |
Family
ID=18396696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34838896A Pending JPH10190467A (en) | 1996-12-26 | 1996-12-26 | A/d converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10190467A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1630944A1 (en) * | 2003-06-02 | 2006-03-01 | Seiko Epson Corporation | Pwm control system |
-
1996
- 1996-12-26 JP JP34838896A patent/JPH10190467A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1630944A1 (en) * | 2003-06-02 | 2006-03-01 | Seiko Epson Corporation | Pwm control system |
EP1630944A4 (en) * | 2003-06-02 | 2007-04-11 | Seiko Epson Corp | Pwm control system |
US7315155B2 (en) | 2003-06-02 | 2008-01-01 | Seiko Epson Corporation | PWM control system |
US7528591B2 (en) | 2003-06-02 | 2009-05-05 | Seiko Epson Corporation | PWM control system |
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