JPH10187601A - 優先順位決定回路 - Google Patents
優先順位決定回路Info
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- JPH10187601A JPH10187601A JP8348591A JP34859196A JPH10187601A JP H10187601 A JPH10187601 A JP H10187601A JP 8348591 A JP8348591 A JP 8348591A JP 34859196 A JP34859196 A JP 34859196A JP H10187601 A JPH10187601 A JP H10187601A
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Abstract
(57)【要約】
【課題】 バス調停において、バス使用権獲得の優先ビ
ット位置を左あるいは右ラウンドロビンに循環し、また
は任意のビット位置を指定する優先順位決定回路にあ
る。 【解決手段】 優先順位決定回路１は、バス使用権要求
の並列信号を指定ビット数、左シフトする左ループシフ
トレジスタ１０と、左ループシフトレジスタ１０の出力
で最左の「０」ビット位置を検出するエンコーダ２０
と、エンコーダ２０の出力で最左の「０」ビット位置を
「０」とし、他のビット位置を「１」にするデコーダ３
０と、デコーダ３０の出力を右シフトしてバス使用権獲
得の出力信号として出力する右ループシフトレジスタ４
０と、バス使用権を獲得したビット位置を検出するビッ
ト位置検出回路５０と、ビット位置検出回路５０の出力
に対して、シフトさせる増分、あるいは初期値を加える
加算器６０とを備える。
ット位置を左あるいは右ラウンドロビンに循環し、また
は任意のビット位置を指定する優先順位決定回路にあ
る。 【解決手段】 優先順位決定回路１は、バス使用権要求
の並列信号を指定ビット数、左シフトする左ループシフ
トレジスタ１０と、左ループシフトレジスタ１０の出力
で最左の「０」ビット位置を検出するエンコーダ２０
と、エンコーダ２０の出力で最左の「０」ビット位置を
「０」とし、他のビット位置を「１」にするデコーダ３
０と、デコーダ３０の出力を右シフトしてバス使用権獲
得の出力信号として出力する右ループシフトレジスタ４
０と、バス使用権を獲得したビット位置を検出するビッ
ト位置検出回路５０と、ビット位置検出回路５０の出力
に対して、シフトさせる増分、あるいは初期値を加える
加算器６０とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、バス調停の優先
順位決定回路に関し、特に優先順位を動的に変更できる
優先順位決定回路に関する。
順位決定回路に関し、特に優先順位を動的に変更できる
優先順位決定回路に関する。
【０００２】
【従来の技術】従来、バス調停は、バス使用権獲得の優
先順位が固定化されているものが多く、また優先順位を
変更する場合でもシステム立ち上げ時に初期化される
か、あるいはコマンド等により再設定されている。ま
た、優先順位の変更をスイッチ切り替えやＲＯＭ等の変
更（特開昭６０−８３１６９号公報）よるものもあるが
いずれも、静的に設定されるものである。さらに動的に
変更する場合に於いて、上位→下位、下位→上位の順序
を定期的に一時逆転させる方法がある。特開昭６２−２
５９１５９号公報によれば、前回使用したバス要求を次
回は最下位に位置させてバス使用権獲得を平準化する方
式、あるいは特開昭６０−２６３２４８号公報によれ
ば、バス使用権要求の高いものをバス使用獲得順位の上
位に置く方式等がある。また複雑なＬＲＵ方式もある。
先順位が固定化されているものが多く、また優先順位を
変更する場合でもシステム立ち上げ時に初期化される
か、あるいはコマンド等により再設定されている。ま
た、優先順位の変更をスイッチ切り替えやＲＯＭ等の変
更（特開昭６０−８３１６９号公報）よるものもあるが
いずれも、静的に設定されるものである。さらに動的に
変更する場合に於いて、上位→下位、下位→上位の順序
を定期的に一時逆転させる方法がある。特開昭６２−２
５９１５９号公報によれば、前回使用したバス要求を次
回は最下位に位置させてバス使用権獲得を平準化する方
式、あるいは特開昭６０−２６３２４８号公報によれ
ば、バス使用権要求の高いものをバス使用獲得順位の上
位に置く方式等がある。また複雑なＬＲＵ方式もある。
【０００３】上述した従来の方式では優先順位が固定さ
れており、優先順位の上位の要求が常に受け入れられ、
下位の要求は受け付けられる頻度が少ない傾向になる事
は明白である。システム構成により、スイッチやＲＯＭ
等で優先順位を初期設定で変更しても運用中に於いては
変更できない点で前述と同じである。また特開昭６２−
２５９１５９号公報にあるように前サイクルでバス使用
権を得た装置を次回には最下位に設定するためには、記
憶する回路が必要であり、かつバス使用権要求装置の全
ての優先順位を制御するためには回路規模も大きくな
る。
れており、優先順位の上位の要求が常に受け入れられ、
下位の要求は受け付けられる頻度が少ない傾向になる事
は明白である。システム構成により、スイッチやＲＯＭ
等で優先順位を初期設定で変更しても運用中に於いては
変更できない点で前述と同じである。また特開昭６２−
２５９１５９号公報にあるように前サイクルでバス使用
権を得た装置を次回には最下位に設定するためには、記
憶する回路が必要であり、かつバス使用権要求装置の全
ての優先順位を制御するためには回路規模も大きくな
る。
【０００４】特開昭６０−２６３２４８号公報のように
優先順位決定回路をＣＰＵの制御で変更する方式も一時
的には変更できても毎サイクル優先順位をＣＰＵが管理
しなければならないし、優先順位を逆転して下位にバス
使用権を獲得させてバランスを一時的に調整しても、長
期的にみれば上位優先になる。一般にコンピュータシス
テムに於いて、メモリ参照する場合、Ｉ／Ｏ系の優先順
位が高く、ＣＰＵ系が低い場合が多い。この事は、Ｉ／
Ｏ系はバスの使用頻度は少ないがアクセスタイムを早め
るために優先順位を高くし、一方ＣＰＵ系はバス使用頻
度が多いために優先順位を低く押さえると言ったシステ
ムバスの制御を採らせている。前述の方法であると、一
時的にＣＰＵ系が優先され、ＣＰＵ性能は向上するがＩ
／Ｏ系のＤＭＡ転送は遅くなり、悪影響をもたらす場合
がある。バスの使用率が上がった場合、バス接続装置の
バス使用権を平準化する必要がある。また、ＬＲＵ方式
だと４種類程度の装置のバス使用権の選択には比較的良
い結果が得られ、回路規模も少ないが、８種類以上の装
置のバス使用権の選択ともなると回路規模が大きく複雑
になり、高速に優先順位を決定変更する事は困難にな
る。
優先順位決定回路をＣＰＵの制御で変更する方式も一時
的には変更できても毎サイクル優先順位をＣＰＵが管理
しなければならないし、優先順位を逆転して下位にバス
使用権を獲得させてバランスを一時的に調整しても、長
期的にみれば上位優先になる。一般にコンピュータシス
テムに於いて、メモリ参照する場合、Ｉ／Ｏ系の優先順
位が高く、ＣＰＵ系が低い場合が多い。この事は、Ｉ／
Ｏ系はバスの使用頻度は少ないがアクセスタイムを早め
るために優先順位を高くし、一方ＣＰＵ系はバス使用頻
度が多いために優先順位を低く押さえると言ったシステ
ムバスの制御を採らせている。前述の方法であると、一
時的にＣＰＵ系が優先され、ＣＰＵ性能は向上するがＩ
／Ｏ系のＤＭＡ転送は遅くなり、悪影響をもたらす場合
がある。バスの使用率が上がった場合、バス接続装置の
バス使用権を平準化する必要がある。また、ＬＲＵ方式
だと４種類程度の装置のバス使用権の選択には比較的良
い結果が得られ、回路規模も少ないが、８種類以上の装
置のバス使用権の選択ともなると回路規模が大きく複雑
になり、高速に優先順位を決定変更する事は困難にな
る。
【０００５】
【発明が解決しようとする課題】従来技術におけるバス
使用権獲得の優先ビット位置決定が、ハードウェア的に
決まるか、あるいは可変できても初期値による指定であ
ったりする。またプログラムの指定によって、動的に優
先順位を変更することができない。この発明の目的は、
プログラムによって優先ビット位置を左廻りあるいは右
廻りのラウンドロビンで変更する、あるいは固定的な優
先ビット位置を変えて、任意ビット位置を優先ビット位
置に指定できる優先順位決定回路にある。
使用権獲得の優先ビット位置決定が、ハードウェア的に
決まるか、あるいは可変できても初期値による指定であ
ったりする。またプログラムの指定によって、動的に優
先順位を変更することができない。この発明の目的は、
プログラムによって優先ビット位置を左廻りあるいは右
廻りのラウンドロビンで変更する、あるいは固定的な優
先ビット位置を変えて、任意ビット位置を優先ビット位
置に指定できる優先順位決定回路にある。
【０００６】
【課題を解決するための手段】そのため、この発明の、
バスに接続するＮ個の装置それぞれのバス使用権要求信
号でなるＮビット並列信号に対するバス調停で優先ビッ
ト位置にあるバス使用権要求にバス使用権を獲得させる
優先順位決定回路において、前記Ｎビット並列信号の優
先ビット位置を任意に指定、または左右に循環させるこ
とを特徴とする。
バスに接続するＮ個の装置それぞれのバス使用権要求信
号でなるＮビット並列信号に対するバス調停で優先ビッ
ト位置にあるバス使用権要求にバス使用権を獲得させる
優先順位決定回路において、前記Ｎビット並列信号の優
先ビット位置を任意に指定、または左右に循環させるこ
とを特徴とする。
【０００７】更に、前記優先順位決定回路は、前記Ｎビ
ット並列信号をセットして、それをＭビット左にシフト
する左ループシフトレジスタと、前記左シフトレジスタ
出力のＮビット並列信号を左から走査して最左の「０」
ビット位置を２進数で示すエンコーダと、前記２進数に
対応するビット位置を「０」に、前記ビット位置以外の
ビット位置を「１」に、設定したＮビット並列信号を生
成するデコーダと、前記デコーダ出力のＮビット並列信
号をセットして、それをＭビット右にシフトし、前記
「０」ビット位置に対応する装置にバス使用権を獲得さ
せる右ループシフトレジスタと、前記バス使用権を獲得
したビット位置を示す２進数、あるいは外部から指定さ
れるビット位置を示す２進数、を出力するビット位置検
出回路と、外部から指定するシフトビット数の増分を示
すＮより少ない数と正負の符号とを登録するレジスタ
と、前記ビット位置検出回路の出力と前記レジスタの出
力とを加算して前記Ｍビットのシフトビット数を算出す
る加算器と、を有することを特徴とする。
ット並列信号をセットして、それをＭビット左にシフト
する左ループシフトレジスタと、前記左シフトレジスタ
出力のＮビット並列信号を左から走査して最左の「０」
ビット位置を２進数で示すエンコーダと、前記２進数に
対応するビット位置を「０」に、前記ビット位置以外の
ビット位置を「１」に、設定したＮビット並列信号を生
成するデコーダと、前記デコーダ出力のＮビット並列信
号をセットして、それをＭビット右にシフトし、前記
「０」ビット位置に対応する装置にバス使用権を獲得さ
せる右ループシフトレジスタと、前記バス使用権を獲得
したビット位置を示す２進数、あるいは外部から指定さ
れるビット位置を示す２進数、を出力するビット位置検
出回路と、外部から指定するシフトビット数の増分を示
すＮより少ない数と正負の符号とを登録するレジスタ
と、前記ビット位置検出回路の出力と前記レジスタの出
力とを加算して前記Ｍビットのシフトビット数を算出す
る加算器と、を有することを特徴とする。
【０００８】また更に、前記ビット位置検出回路は、前
記右ループシフトレジスタの出力信号の最上位ビットか
ら最下位ビットへの並びを入れ替えたＮビット並列信号
に対して、前記エンコーダによってバス使用権獲得ビッ
ト位置の左からのビット位置を検出することを特徴とす
る。
記右ループシフトレジスタの出力信号の最上位ビットか
ら最下位ビットへの並びを入れ替えたＮビット並列信号
に対して、前記エンコーダによってバス使用権獲得ビッ
ト位置の左からのビット位置を検出することを特徴とす
る。
【０００９】
【発明の実施の形態】次に、この発明について図面を参
照して説明する。この発明の一実施例のバス調停に対す
る優先順位決定回路１の構成を示す図１を参照すると、
左ループシフトレジスタ１０は、バスに接続するＮ個の
装置のバス使用権要求の１ビット信号を並列にしたＮビ
ット並列信号を左廻りに指定されたＭビット数だけシフ
トするレジスタである。この実施例に於いては説明を簡
単にするため、Ｎビット並列信号を４ビット並列信号と
して説明する。エンコーダ２０は、４ビットの中の複数
のバス使用権要求の中から優先ビット位置の最上位のビ
ットを選択出力するもので、左の上位から右の下位に走
査して、最上位のビット位置の要求を検出する。一般に
言われる所の４ｔｏ２エンコーダと同じ機能である。デ
コーダ３０は、符号化されたエンコーダ２０の２ビット
出力を４ビットにデコードし、バス使用権を獲得したビ
ット位置を「０」に、他のビット位置を「１」にデコー
ドする。一般に言われる２ｔｏ４デコーダと機能は同じ
である。右ループシフトレジスタ４０は、左ループシフ
トレジスタ１０と逆の動作で、指定されたビット数だけ
右廻りシフトをするレジスタである。ビット位置検出回
路５０は、右ループシフトレジスタ４０の出力のビット
並びからバス使用権を獲得したビット位置を検出する。
ビット位置検出回路の一実施例を示す図２を参照する
と、右ループシフトレジスタ４０の出力の最上位と最下
位のビットを入れ替えてエンコーダ５１に入力し、該ビ
ット位置が得られる。また、ビット位置検出回路５０
は、優先ビット位置を初期値７１として、ＣＰＵのプロ
グラムによって与えることができる。該エンコーダ５１
は、エンコーダ２０と同一の機能で４ｔｏ２エンコーダ
である。加算器６０は、与えられた値の「Ｎ」、ここで
は説明上４ビットの要求を受け付ける回路としている
が、「Ｎ」より少ない値を増分７２として加算し、次の
サイクルにおけるシフトビット数を算出する。ここで
は、具体的な数値として、「１」を与える。
照して説明する。この発明の一実施例のバス調停に対す
る優先順位決定回路１の構成を示す図１を参照すると、
左ループシフトレジスタ１０は、バスに接続するＮ個の
装置のバス使用権要求の１ビット信号を並列にしたＮビ
ット並列信号を左廻りに指定されたＭビット数だけシフ
トするレジスタである。この実施例に於いては説明を簡
単にするため、Ｎビット並列信号を４ビット並列信号と
して説明する。エンコーダ２０は、４ビットの中の複数
のバス使用権要求の中から優先ビット位置の最上位のビ
ットを選択出力するもので、左の上位から右の下位に走
査して、最上位のビット位置の要求を検出する。一般に
言われる所の４ｔｏ２エンコーダと同じ機能である。デ
コーダ３０は、符号化されたエンコーダ２０の２ビット
出力を４ビットにデコードし、バス使用権を獲得したビ
ット位置を「０」に、他のビット位置を「１」にデコー
ドする。一般に言われる２ｔｏ４デコーダと機能は同じ
である。右ループシフトレジスタ４０は、左ループシフ
トレジスタ１０と逆の動作で、指定されたビット数だけ
右廻りシフトをするレジスタである。ビット位置検出回
路５０は、右ループシフトレジスタ４０の出力のビット
並びからバス使用権を獲得したビット位置を検出する。
ビット位置検出回路の一実施例を示す図２を参照する
と、右ループシフトレジスタ４０の出力の最上位と最下
位のビットを入れ替えてエンコーダ５１に入力し、該ビ
ット位置が得られる。また、ビット位置検出回路５０
は、優先ビット位置を初期値７１として、ＣＰＵのプロ
グラムによって与えることができる。該エンコーダ５１
は、エンコーダ２０と同一の機能で４ｔｏ２エンコーダ
である。加算器６０は、与えられた値の「Ｎ」、ここで
は説明上４ビットの要求を受け付ける回路としている
が、「Ｎ」より少ない値を増分７２として加算し、次の
サイクルにおけるシフトビット数を算出する。ここで
は、具体的な数値として、「１」を与える。
【００１０】次に、この実施例の優先順位決定回路１の
動作を図面を参照して説明する。動作比較のため右に１
ビットずつ循環して優先ビット位置がシフトする場合の
図３を、左に１ビットずつ循環して優先ビット位置がシ
フトする場合の図４を、優先ビット位置を初期値「２」
のビット位置として与えて、右にシフトする場合の図５
を、それぞれ援用して、図１の動作を説明する。入力信
号「００００」は、バスに接続される４個の装置全てが
バス使用権を要求している状態を示している。
動作を図面を参照して説明する。動作比較のため右に１
ビットずつ循環して優先ビット位置がシフトする場合の
図３を、左に１ビットずつ循環して優先ビット位置がシ
フトする場合の図４を、優先ビット位置を初期値「２」
のビット位置として与えて、右にシフトする場合の図５
を、それぞれ援用して、図１の動作を説明する。入力信
号「００００」は、バスに接続される４個の装置全てが
バス使用権を要求している状態を示している。
【００１１】優先ビット位置が右廻りにシフトする場合
を示す図３によって、動作を説明すると、ケース１の入
力信号「００００」をセットする左ループシフトレジス
タ１０の出力は、シフトビット数６１の初期値を「０」
とすると、左シフトレジスタ出力１１は「０００」とな
る。エンコータ２０は、最左の「０」ビット位置を検出
してビット位置「３」であるから、２進数「１１」を、
エンコーダ出力２１として出力する。デコーダ３０は、
２進数「１１」をデコードしてビット位置「３」を
「０」とし、他のビット位置を「１」として、デコーダ
出力３１は「０１１１」となる。デコーダ出力３１は、
右ループシフトレジスタ４０にセットされて、シフトビ
ット数の初期値「０」の右シフトを受けて、（右）シフ
トレジ出力４１は「０１１１」で、変更優先順位をビッ
ト位置「３」として、対応する装置にバス使用権を与え
る。次のバス調停サイクルであるケース２に対するシフ
トビット数６１は、ビット位置検出回路出力５１が
「０」で、レジスタ７０にセットされている増分が「＋
１」であるから、「０＋１＝１」となる。ケース２で
は、入力信号「００００」で、ケース１と同じにしてあ
るので、シフトビット数６１「１」によって、変更優先
順位「１０１１」となり、ビット位置「２」に対応する
装置にバス使用権が獲得されることになる。次のバス調
停サイクルであるケース３に対するシフトビット数６１
は、増分「１」とケース２のシフトビット数「１」とを
加算した「２」がシフトビット数６１となり、変更優先
順位「１１０１」となって、右に「２」ビットシフトす
る。以上の説明によって、ケース４、ケース５、ケース
１と、順次に優先ビット位置は右に１ビットずつ循環的
にシフトされる。
を示す図３によって、動作を説明すると、ケース１の入
力信号「００００」をセットする左ループシフトレジス
タ１０の出力は、シフトビット数６１の初期値を「０」
とすると、左シフトレジスタ出力１１は「０００」とな
る。エンコータ２０は、最左の「０」ビット位置を検出
してビット位置「３」であるから、２進数「１１」を、
エンコーダ出力２１として出力する。デコーダ３０は、
２進数「１１」をデコードしてビット位置「３」を
「０」とし、他のビット位置を「１」として、デコーダ
出力３１は「０１１１」となる。デコーダ出力３１は、
右ループシフトレジスタ４０にセットされて、シフトビ
ット数の初期値「０」の右シフトを受けて、（右）シフ
トレジ出力４１は「０１１１」で、変更優先順位をビッ
ト位置「３」として、対応する装置にバス使用権を与え
る。次のバス調停サイクルであるケース２に対するシフ
トビット数６１は、ビット位置検出回路出力５１が
「０」で、レジスタ７０にセットされている増分が「＋
１」であるから、「０＋１＝１」となる。ケース２で
は、入力信号「００００」で、ケース１と同じにしてあ
るので、シフトビット数６１「１」によって、変更優先
順位「１０１１」となり、ビット位置「２」に対応する
装置にバス使用権が獲得されることになる。次のバス調
停サイクルであるケース３に対するシフトビット数６１
は、増分「１」とケース２のシフトビット数「１」とを
加算した「２」がシフトビット数６１となり、変更優先
順位「１１０１」となって、右に「２」ビットシフトす
る。以上の説明によって、ケース４、ケース５、ケース
１と、順次に優先ビット位置は右に１ビットずつ循環的
にシフトされる。
【００１２】次に、優先ビット位置が左に「１」ビット
ずつ循環的にシフトする動作を図４を援用して説明す
る。レジスタ７０に設定される増分「−１」であるか
ら、次のバス調停サイクルのケース２に対して、シフト
ビット数は「０−１＝３」となってビット位置「３」の
「０」が右ループシフトレジスタ４０によって、右に３
ビットシフトして、ビット位置「０」が「０」となって
優先ビット位置となる。ケース３、ケース４、ケース５
と、バス調停サイクルごとに優先ビット位置は左に１ビ
ットずつシフトすることになる。
ずつ循環的にシフトする動作を図４を援用して説明す
る。レジスタ７０に設定される増分「−１」であるか
ら、次のバス調停サイクルのケース２に対して、シフト
ビット数は「０−１＝３」となってビット位置「３」の
「０」が右ループシフトレジスタ４０によって、右に３
ビットシフトして、ビット位置「０」が「０」となって
優先ビット位置となる。ケース３、ケース４、ケース５
と、バス調停サイクルごとに優先ビット位置は左に１ビ
ットずつシフトすることになる。
【００１３】ビット位置「１」を初期値の優先ビット位
置として、循環的に優先ビット位置を右にシフトする場
合を示す図５を援用すると、ケース１、ケース２は、初
期値７１の「２」によって、ビット位置検出回路５０の
出力を「２」、増分を「０」となることによって、シフ
トビット数６１が「２」となり、ビット位置「３」から
「２」ビット右にシフトしたビット位置「１」が優先ビ
ット位置になる。ケース３以降のバス調停サイクルは、
ケース２のビット位置検出回路出力５０１が「２」で、
レジスタ７０に増分７２として「＋１」をセットするこ
とによって、シフトビット数はケース４、５で１ずつ増
加し、ビット位置「１」から右に１ビットずつ循環的に
シフトすることになる。上述の説明によれば、初期値７
１と増分７２を適宣に、プログラム動作で設定すること
によって、右まわりのラウンドロビン、あるいは左まわ
りのラウンドロビン、また優先ビット位置を指定しての
右左のラウンドロビンでの優先順位決定ができる。以上
の説明において、バス使用権要求は全ての装置から要求
されている状態「００００」で、かつバス調停サイクル
で変化しないとき、ラウンドロビンで優先ビット位置が
変化することを説明した。
置として、循環的に優先ビット位置を右にシフトする場
合を示す図５を援用すると、ケース１、ケース２は、初
期値７１の「２」によって、ビット位置検出回路５０の
出力を「２」、増分を「０」となることによって、シフ
トビット数６１が「２」となり、ビット位置「３」から
「２」ビット右にシフトしたビット位置「１」が優先ビ
ット位置になる。ケース３以降のバス調停サイクルは、
ケース２のビット位置検出回路出力５０１が「２」で、
レジスタ７０に増分７２として「＋１」をセットするこ
とによって、シフトビット数はケース４、５で１ずつ増
加し、ビット位置「１」から右に１ビットずつ循環的に
シフトすることになる。上述の説明によれば、初期値７
１と増分７２を適宣に、プログラム動作で設定すること
によって、右まわりのラウンドロビン、あるいは左まわ
りのラウンドロビン、また優先ビット位置を指定しての
右左のラウンドロビンでの優先順位決定ができる。以上
の説明において、バス使用権要求は全ての装置から要求
されている状態「００００」で、かつバス調停サイクル
で変化しないとき、ラウンドロビンで優先ビット位置が
変化することを説明した。
【００１４】バス使用権要求が各装置でバス調停サイク
ルで変化する場合、ラウンドロビンで優先ビット位置を
右にシフトしたとき、最左の「０」ビット位置から右に
ラウンドロビンで優先ビット位置が採られることを説明
する図６を援用すると、ケース１において、初回の要求
として左ループシフトレジスタ１０及び右ループシフト
レジスタ４０がシフトビット数を「０」としているため
シフトしない。よってケース１の場合は、左から右に入
力信号「１００１」を走査して、出力信号４１が「１０
１１」で、ビット位置「２」にバス使用権が獲得され
る。ビット位置検出回路出力５０はシフトビット「１」
に増分「１」を加算して、「１＋１＝２」が次サイクル
のシフトビット数として与えられる。次サイクルのケー
ス２は、左ループシフトレジスタ１０及び右ループシフ
トレジスタ４０は「２」ビットのシフトを行い、ビット
位置「１」が優先ビット位置となる。ケース２では、入
力信号「０００１」で、ビット位置「０」を除き、ビッ
ト位置「３」、「２」、「１」にバス使用権要求があ
る。本来ならばビット位置「３」が優先であるが、ケー
ス１でビット位置「２」が選択されているので、右にシ
フトしてケース２では、ビット位置「１」にバス使用権
を獲得させる。さらに次サイクルのケース３に対して
は、ビット位置検出回路５０の出力５０１が「２」であ
るので、シフトビット数「２＋１＝３」として与えられ
る。ケース３では左ループシフトレジスタ１０は左に
「３」ビットシフトするため、入力信号「０１０１」が
左ループシフトレジスタ１１の出力「１０１０」として
出力され、これがエンコーダ２０で「２」にエンコード
され、さらにデコーダ３０によって見かけ上の最高位の
ビット位置「２」が選択される。さらにデコーダ３０の
出力３１「１０１１」は、右ループシフトレジスタ４０
によって右シフトが「３」ビット行われ、出力信号４１
は「０１１１」となり、左から１番目のビット位置
「３」がケース３でのバス使用権獲得のビット位置にな
る。ケース２のバス使用権獲得のビット位置「１」であ
るが、ケース３ではビット位置「０」が優先順位になる
が、要求が「１」であるため次のビット位置「３」のバ
ス使用権要求が選択されている。ケース４では、ビット
位置「３」が右に１ビットシフトしてビット位置「２」
にバス使用権要求があるため、ビット位置「２」が選択
されることになる。ビット位置検出回路５０の出力は
「１」となる。ケース５ではビット位置「１」が優先ビ
ット位置となるが、ビット位置「１」にバス使用権要求
が無いため、ビット位置「０」の要求が選択される。
ルで変化する場合、ラウンドロビンで優先ビット位置を
右にシフトしたとき、最左の「０」ビット位置から右に
ラウンドロビンで優先ビット位置が採られることを説明
する図６を援用すると、ケース１において、初回の要求
として左ループシフトレジスタ１０及び右ループシフト
レジスタ４０がシフトビット数を「０」としているため
シフトしない。よってケース１の場合は、左から右に入
力信号「１００１」を走査して、出力信号４１が「１０
１１」で、ビット位置「２」にバス使用権が獲得され
る。ビット位置検出回路出力５０はシフトビット「１」
に増分「１」を加算して、「１＋１＝２」が次サイクル
のシフトビット数として与えられる。次サイクルのケー
ス２は、左ループシフトレジスタ１０及び右ループシフ
トレジスタ４０は「２」ビットのシフトを行い、ビット
位置「１」が優先ビット位置となる。ケース２では、入
力信号「０００１」で、ビット位置「０」を除き、ビッ
ト位置「３」、「２」、「１」にバス使用権要求があ
る。本来ならばビット位置「３」が優先であるが、ケー
ス１でビット位置「２」が選択されているので、右にシ
フトしてケース２では、ビット位置「１」にバス使用権
を獲得させる。さらに次サイクルのケース３に対して
は、ビット位置検出回路５０の出力５０１が「２」であ
るので、シフトビット数「２＋１＝３」として与えられ
る。ケース３では左ループシフトレジスタ１０は左に
「３」ビットシフトするため、入力信号「０１０１」が
左ループシフトレジスタ１１の出力「１０１０」として
出力され、これがエンコーダ２０で「２」にエンコード
され、さらにデコーダ３０によって見かけ上の最高位の
ビット位置「２」が選択される。さらにデコーダ３０の
出力３１「１０１１」は、右ループシフトレジスタ４０
によって右シフトが「３」ビット行われ、出力信号４１
は「０１１１」となり、左から１番目のビット位置
「３」がケース３でのバス使用権獲得のビット位置にな
る。ケース２のバス使用権獲得のビット位置「１」であ
るが、ケース３ではビット位置「０」が優先順位になる
が、要求が「１」であるため次のビット位置「３」のバ
ス使用権要求が選択されている。ケース４では、ビット
位置「３」が右に１ビットシフトしてビット位置「２」
にバス使用権要求があるため、ビット位置「２」が選択
されることになる。ビット位置検出回路５０の出力は
「１」となる。ケース５ではビット位置「１」が優先ビ
ット位置となるが、ビット位置「１」にバス使用権要求
が無いため、ビット位置「０」の要求が選択される。
【００１５】次に、ビット位置検出回路５０の構成を示
す図２を参照すると、出力信号４１でバス使用権を獲得
したビット位置に対して、左シフトが何ビットであるか
を、ビット位置番号「３」、「２」、「１」、「０」を
番号「３」から減算することによって得られる。またビ
ット位置の減算の代りに、最上位を最下位に入れ替え
て、エンコーダ５１で最左の「０」のビット位置をエン
コードしても同じ結果が得られる。前のサイクルで選択
されたビット位置からシフトしたビット数を求め、それ
に増分を加算した値が次サイクルにおけるシフトビット
数６１になる。また、初期値のビット位置を初期値７１
で指定すると、初期値７１を優先ビット位置とすること
ができる。
す図２を参照すると、出力信号４１でバス使用権を獲得
したビット位置に対して、左シフトが何ビットであるか
を、ビット位置番号「３」、「２」、「１」、「０」を
番号「３」から減算することによって得られる。またビ
ット位置の減算の代りに、最上位を最下位に入れ替え
て、エンコーダ５１で最左の「０」のビット位置をエン
コードしても同じ結果が得られる。前のサイクルで選択
されたビット位置からシフトしたビット数を求め、それ
に増分を加算した値が次サイクルにおけるシフトビット
数６１になる。また、初期値のビット位置を初期値７１
で指定すると、初期値７１を優先ビット位置とすること
ができる。
【００１６】以上の説明によれば、この実施例の一連の
動作において、優先ビット位置の変更は前サイクルのバ
ス使用権獲得ビット位置から１つ隣りのビット位置が、
次回の優先ビット位置となる。よってサイクリックに優
先ビット位置がラウンドロビンで循環する。下位のバス
使用権要求もいずれ上位の優先ビット位置になる。更に
加算器６０の増分７２を、上述の説明では「１」として
定義したが、「２」、「３」の値でもよい。この場合優
先ビット位置のシフトビット数が「２」あるいは「３」
となり、よりダイナミックに優先順位を変化させること
が可能となる。また増分７２をレジスタ７０の出力で与
えることもできる。このレジスタ７０および初期値７１
は、ＣＰＵまたは他のプロセッサーのプログラムによっ
て、任意に設定することによりバス調停の優先ビット位
置を動的に可変できる。
動作において、優先ビット位置の変更は前サイクルのバ
ス使用権獲得ビット位置から１つ隣りのビット位置が、
次回の優先ビット位置となる。よってサイクリックに優
先ビット位置がラウンドロビンで循環する。下位のバス
使用権要求もいずれ上位の優先ビット位置になる。更に
加算器６０の増分７２を、上述の説明では「１」として
定義したが、「２」、「３」の値でもよい。この場合優
先ビット位置のシフトビット数が「２」あるいは「３」
となり、よりダイナミックに優先順位を変化させること
が可能となる。また増分７２をレジスタ７０の出力で与
えることもできる。このレジスタ７０および初期値７１
は、ＣＰＵまたは他のプロセッサーのプログラムによっ
て、任意に設定することによりバス調停の優先ビット位
置を動的に可変できる。
【００１７】
【発明の効果】以上説明したようにこの発明は、バス調
停サイクルの前サイクルの優先ビット位置にシフトビッ
ト数分をシフトしたビット位置を次サイクルの優先ビッ
ト位置として与えることによって、優先ビット位置を動
的に毎サイクル変更する事ができ、かつシステムの動作
形態に応じて優先ビット位置をプログラムで与えること
ができる。これをバス調停の優先順位決定に用いれば、
優先順位を接続装置に応じて与えることができ、効率的
なバス使用が実現できる。
停サイクルの前サイクルの優先ビット位置にシフトビッ
ト数分をシフトしたビット位置を次サイクルの優先ビッ
ト位置として与えることによって、優先ビット位置を動
的に毎サイクル変更する事ができ、かつシステムの動作
形態に応じて優先ビット位置をプログラムで与えること
ができる。これをバス調停の優先順位決定に用いれば、
優先順位を接続装置に応じて与えることができ、効率的
なバス使用が実現できる。
【００１８】またこの発明は、優先してバス使用した装
置が内部処理のため、次のサイクルでバスを使用する事
が少ないため、次サイクルも優先してバス使用権を与え
る必要は必らずしもないとした実際のバス使用状況に適
応できる。
置が内部処理のため、次のサイクルでバスを使用する事
が少ないため、次サイクルも優先してバス使用権を与え
る必要は必らずしもないとした実際のバス使用状況に適
応できる。
【００１９】更にこの発明は、シフトビット数を任意
に、ＣＰＵのシステム構成情報等により変える事によっ
て、さらにシステムの稼働状況に適合したバス調停が実
施できる効果が得られる。
に、ＣＰＵのシステム構成情報等により変える事によっ
て、さらにシステムの稼働状況に適合したバス調停が実
施できる効果が得られる。
【図１】この発明の一実施例の構成を示す図である。
【図２】図１のビット位置検出回路の構成を示す図であ
る。
る。
【図３】図１の右まわりラウンドロビンで優先ビット位
置を獲得させる動作を説明する図である。
置を獲得させる動作を説明する図である。
【図４】図１の左まわりラウンドロビンで優先ビット位
置を獲得させる動作を説明する図である。
置を獲得させる動作を説明する図である。
【図５】図１の優先ビット位置の初期位置が任意に設定
できることを説明する図である。
できることを説明する図である。
【図６】図１の入力信号が変化したとき、選択されるバ
ス使用権獲得のビット位置が順次にラウンドロビンする
ことを説明する図である。
ス使用権獲得のビット位置が順次にラウンドロビンする
ことを説明する図である。
１ 優先順位決定回路 １０ 左ループシフトレジスタ １１ 左ループシフトレジスタ出力信号 ２０ エンコーダ ２１ エンコーダ出力信号 ３０ デコーダ ３１ デコーダ出力信号 ４０ 右ループシフトレジスタ ４１ 右ループシフトレジスタ出力信号 ５０ ビット位置検出回路 ６０ 加算器 ６１ シフトビット数 ７０ レジスタ ７１ 初期値 ７２ 増分
Claims (6)
- 【請求項１】 バスに接続するＮ個の装置それぞれのバ
ス使用権要求信号でなるＮビット並列信号に対するバス
調停で優先ビット位置にあるバス使用権要求にバス使用
権を獲得させる優先順位決定回路において、 前記Ｎビット並列信号の優先ビット位置を任意に指定、
または左右に循環させることを特徴とする優先順位決定
回路。 - 【請求項２】 前記優先順位決定回路は、 前記Ｎビット並列信号をセットして、それをＭビット左
にシフトする左ループシフトレジスタと、 前記左シフトレジスタ出力のＮビット並列信号を左から
走査して最左の「０」ビット位置を２進数で示すエンコ
ーダと、 前記２進数に対応するビット位置を「０」に、前記ビッ
ト位置以外のビット位置を「１」に、設定したＮビット
並列信号を生成するデコーダと、 前記デコーダ出力のＮビット並列信号をセットして、そ
れをＭビット右にシフトし、前記「０」ビット位置に対
応する装置にバス使用権を獲得させる右ループシフトレ
ジスタと、前記バス使用権を獲得したビット位置を示す
２進数、あるいは外部から指定されるビット位置を示す
２進数、を出力するビット位置検出回路と、 外部から
指定するシフトビット数の増分を示すＮより少ない数と
正負の符号とを登録するレジスタと、 前記ビット位置検出回路の出力と前記レジスタの出力と
を加算して前記Ｍビットのシフトビット数を算出する加
算器と、 を有することを特徴とする請求項１記載の優先順位決定
回路。 - 【請求項３】 前記ビット位置検出回路は、 前記右ループシフトレジスタの出力信号の最上位ビット
から最下位ビットへの並びを入れ替えたＮビット並列信
号に対して、前記エンコーダによってバス使用権獲得ビ
ット位置の左からのビット位置を検出することを特徴と
する請求項２記載のビット位置検出回路。 - 【請求項４】 バスに接続するＮ個の装置それぞれのバ
ス使用権要求でなるＮビット並列信号を入力信号とする
バス調停で優先ビット位置にあるバス使用権要求にバス
使用権を獲得させる優先順位決定回路において、 外部からシフトビット数の増分を「１」として与えるこ
とによって、バス使用権を与えるビット位置を１ビット
ずつ右に循環させることを特徴とする請求項２記載の優
先順位決定回路。 - 【請求項５】 バスに接続するＮ個の装置それぞれのバ
ス使用権要求でなるＮビット並列信号を入力信号とする
バス調停で優先ビット位置にあるバス使用権要求にバス
使用権を獲得させる優先順位決定回路において、 外部からシフトビット数の増分を「−１」として与える
ことによって、バス使用権を与えるビット位置を１ビッ
トずつ左に循環させることを特徴とする優先順位決定回
路。 - 【請求項６】 バスに接続するＮ個の装置それぞれのバ
ス使用権要求でなるＮビット並列信号を入力信号とする
バス調停で優先ビット位置にあるバス使用権要求にバス
使用権を獲得させる優先順位決定回路において、 外部からシフトビット数の増分を「０」、初期値を
「Ｎ」より少ない「Ｍ」として、バス使用権を与えるビ
ット位置を左から「Ｍ」ビット位置に変更することを特
徴とする請求項２記載の優先順位決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348591A JPH10187601A (ja) | 1996-12-26 | 1996-12-26 | 優先順位決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348591A JPH10187601A (ja) | 1996-12-26 | 1996-12-26 | 優先順位決定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187601A true JPH10187601A (ja) | 1998-07-21 |
Family
ID=18398045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348591A Pending JPH10187601A (ja) | 1996-12-26 | 1996-12-26 | 優先順位決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10187601A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277620A (ja) * | 2005-03-30 | 2006-10-12 | Canon Inc | バスアクセスを調停する制御装置およびその方法 |
-
1996
- 1996-12-26 JP JP8348591A patent/JPH10187601A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006277620A (ja) * | 2005-03-30 | 2006-10-12 | Canon Inc | バスアクセスを調停する制御装置およびその方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011127 |