JPH10178117A - Method of manufacturing semiconductor device - Google Patents
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- JPH10178117A JPH10178117A JP33662896A JP33662896A JPH10178117A JP H10178117 A JPH10178117 A JP H10178117A JP 33662896 A JP33662896 A JP 33662896A JP 33662896 A JP33662896 A JP 33662896A JP H10178117 A JPH10178117 A JP H10178117A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。特に、同一半導体基板上にＭＯＳトラン
ジスタとバイポーラトランジスタとが形成さた半導体装
置の製造方法に関するものである。The present invention relates to a method for manufacturing a semiconductor device. In particular, the present invention relates to a method for manufacturing a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate.
【０００２】[0002]
【従来の技術】従来より、同一半導体基板上にＭＯＳト
ランジスタとバイポーラトランジスタとが形成さた半導
体装置は、たとえば、ＢｉＣＭＯＳトランジスタ等とし
て、知られている。2. Description of the Related Art Conventionally, a semiconductor device having a MOS transistor and a bipolar transistor formed on the same semiconductor substrate is known as, for example, a BiCMOS transistor.
【０００３】このような、同一半導体基板上にＭＯＳト
ランジスタとバイポーラトランジスタとが形成さた半導
体装置の製造工程ににおいて、ＭＯＳトランジスタの形
成領域からバイポーラトランジスタ形成領域に汚染が及
ぼされることがある。In the process of manufacturing a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate, contamination may be caused from a region where the MOS transistor is formed to a region where the bipolar transistor is formed.
【０００４】代表的には、ＭＯＳトランジスタの低濃度
不純物領域を形成するためのマスク形成のためのエッチ
ングに伴って、バイポーラトランジスタ形成領域に汚染
が及ぼされる。たとえば、従来のＣＶＤ−ＳｉＯ2 単層
によりＬＤＤ領域形成用のサイドウォールを形成する場
合、そのためのエッチングのオーバーエッチング時に、
ゲート構造を構成するポリシリコン上の金属がプラズマ
によりスパッタされ、バイポーラトランジスタ形成領域
の基板（シリコン）に注入され、汚染層が形成される。
本明細書において、「汚染」の語は、トランジスタ性能
に対して不都合な影響を与えるという意味で用いる。従
来技術においてはこの汚染層の形成は不可避的で、防止
できない。Typically, a bipolar transistor formation region is contaminated with etching for forming a mask for forming a low concentration impurity region of a MOS transistor. For example, when a sidewall for forming an LDD region is formed by a conventional CVD-SiO 2 single layer, an over-etching for the etching is
The metal on the polysilicon constituting the gate structure is sputtered by plasma and injected into the substrate (silicon) in the bipolar transistor formation region to form a contamination layer.
As used herein, the term “contamination” is used to mean that it adversely affects transistor performance. In the prior art, the formation of this contaminated layer is inevitable and cannot be prevented.
【０００５】以下図面を参照して、従来の問題点を具体
的に述べる。図６に示すのは、同一半導体基板１０上に
ＭＯＳトランジスタとバイポーラトランジスタとが形成
された半導体装置の構造の一例であり、特に、ＢｉＣＭ
ＯＳデバイスの代表的な構造を断面図で示すものであ
る。図６中、Ｍ１で示す領域がＭＯＳトランジスタ領域
であり、Ｍ２で示す領域がバイポーラトランジスタ形成
領域である。ＭＯＳトランジスタ領域Ｍ１には、ゲート
構造２の脇の基板領域に、高濃度領域であるソース・ド
レイン領域１１と接する低濃度領域３（ＬＤＤ領域）が
形成されている。ゲート構造２は、半導体層２１である
ポリシリコン層と、金属層２２であるシリサイド（特に
タングステンシリサイドＷＳｉ）からなる。ゲート構造
２の側壁には、サイドウォール４が形成されているが、
これは低濃度領域３（ＬＤＤ領域）形成のためのマスク
とするもので、低濃度領域３をイオン注入等で全面に形
成したのち、このサイドウォール４をマスクにイオン注
入等で高濃度領域であるソース・ドレイン領域１１を形
成することにより、サイドウォール４でマスクされた部
分を低濃度領域３（ＬＤＤ領域）として残すのである。
この、マスクとするサイドウォール４を形成する際に、
バイポーラトランジスタ形成領域に汚染が及ぼされる。[0005] Hereinafter, the conventional problems will be specifically described with reference to the drawings. FIG. 6 shows an example of the structure of a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate 10.
FIG. 1 is a cross-sectional view illustrating a typical structure of an OS device. In FIG. 6, a region indicated by M1 is a MOS transistor region, and a region indicated by M2 is a bipolar transistor formation region. In the MOS transistor region M1, a low-concentration region 3 (LDD region) in contact with the source / drain region 11, which is a high-concentration region, is formed in a substrate region beside the gate structure 2. The gate structure 2 includes a polysilicon layer as the semiconductor layer 21 and a silicide (particularly tungsten silicide WSi) as the metal layer 22. The sidewall 4 is formed on the side wall of the gate structure 2.
This is used as a mask for forming the low-concentration region 3 (LDD region). After forming the low-concentration region 3 over the entire surface by ion implantation or the like, the sidewall 4 is used as a mask to form a high-concentration region by ion implantation or the like. By forming a certain source / drain region 11, the portion masked by the sidewall 4 is left as the low concentration region 3 (LDD region).
When forming this side wall 4 as a mask,
The bipolar transistor formation region is contaminated.
【０００６】すなわち、上記サイドウォール４を形成す
る場合には、まず図７に示すように、ゲート構造２形成
後の基板ウェハ（符号１０をもって基板、特にここでは
Ｐ基板を示す。）に、ＣＶＤ等でマスク形成膜４１であ
るＳｉＯ2 膜を形成する。このマスク形成膜４１（Ｓｉ
Ｏ2 膜）を全面エッチバックして、ゲート構造２の側壁
にのみ、ＳｉＯ2 サイドウォール４を残し、マスクとす
るのである。That is, when the sidewalls 4 are formed, first, as shown in FIG. 7, a CVD is performed on a substrate wafer (a substrate is denoted by reference numeral 10, particularly a P substrate here) after the gate structure 2 is formed. The SiO 2 film which is the mask forming film 41 is formed by the above method. This mask forming film 41 (Si
The entire surface of the O 2 film is etched back, and the SiO 2 side walls 4 are left only on the side walls of the gate structure 2 to be used as a mask.
【０００７】このエッチング時のオーバーエッチングの
際に、図８に示すように、ゲート構造２を構成する半導
体層２１（ポリシリコン層）上の金属層２２（Ｗ等）が
スパッタされ、金属粒子がプラズマ中に飛び出す。飛び
出した金属粒子は、プラズマによりイオン化し、プラズ
マ電位により加速され、基板（Ｓｉ）中に注入される。
注入された金属粒子は、基板表面（Ｓｉ表層）に汚染層
を形成する。この、金属粒子によって形成された汚染層
を、図８に符号５で示す。At the time of this over-etching, a metal layer 22 (W etc.) on a semiconductor layer 21 (polysilicon layer) constituting the gate structure 2 is sputtered as shown in FIG. Jump into the plasma. The protruding metal particles are ionized by the plasma, accelerated by the plasma potential, and injected into the substrate (Si).
The injected metal particles form a contamination layer on the substrate surface (Si surface layer). The contamination layer formed by the metal particles is indicated by reference numeral 5 in FIG.
【０００８】汚染層５が形成されたままの状態で、バイ
ポーラトランジスタを形成すると、図６のＡ部（バイポ
ーラトランジスタのグラフトベース１２とエミッタ１３
部分）詳細である図９に示すように、エミッタ−ベース
の接合は、正常なＰ／Ｎジャンクション（ダイオード）
とならず、汚染層５によって、ダイオードと並列に抵抗
Ｒが入った形になる。When a bipolar transistor is formed with the contaminant layer 5 still formed, a portion A in FIG. 6 (the graft base 12 and the emitter 13 of the bipolar transistor) is formed.
As shown in FIG. 9 which is a detail), the emitter-base junction is a normal P / N junction (diode).
Instead, the resistance R is inserted in parallel with the diode by the contamination layer 5.
【０００９】[0009]
【発明が解決しようとする課題】上述したように、同一
半導体基板上にＭＯＳトランジスタとバイポーラトラン
ジスタとが形成さた半導体装置の従来の製造方法にあっ
ては、ＭＯＳトランジスタの形成領域から汚染がバイポ
ーラトランジスタ形成領域に及ぼされ、汚染層が形成さ
れて、たとえばバイポーラトランジスタのエミッタ−ベ
ース間のリーク電流が増加して、所望の性能が得られな
くなると言う問題点がある。As described above, in the conventional method of manufacturing a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate, contamination from a region where the MOS transistor is formed is caused by bipolar. There is a problem that a desired contaminant layer is formed on the transistor formation region and a leakage current between the emitter and the base of the bipolar transistor increases, for example, and desired performance cannot be obtained.
【００１０】本発明は、この問題点を解決し、上記した
ＬＤＤサイドウォール形成の際のエッチングに伴う汚染
等の、ＭＯＳトランジスタの形成領域からバイポーラト
ランジスタの形成領域に及ぼされる汚染に基づく不都合
を防止した半導体装置の製造方法（詳しくは、同一半導
体基板上にＭＯＳトランジスタとバイポーラトランジス
タとが形成さた半導体装置の製造方法）を提供すること
を目的としている。The present invention solves this problem and prevents inconvenience due to contamination from the MOS transistor formation region to the bipolar transistor formation region, such as the contamination caused by etching when forming the LDD sidewall. It is an object of the present invention to provide a method of manufacturing a semiconductor device (specifically, a method of manufacturing a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate).
【００１１】[0011]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、同一半導体基板上にＭＯＳトランジスタ
とバイポーラトランジスタとが形成さた半導体装置の製
造方法において、ＭＯＳトランジスタの形成領域からバ
イポーラトランジスタ形成領域に及ぼされる汚染を遮断
する手段を講じたことを特徴とするものである。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate. It is characterized in that means for blocking contamination exerted on the formation area are taken.
【００１２】汚染を遮断する手段としては、バイポーラ
トランジスタ形成領域を遮蔽することを挙げることがで
きる。この場合、ＭＯＳトランジスタの形成領域からバ
イポーラトランジスタ形成領域に及ぼされる汚染を、バ
イポーラトランジスタ形成領域に、絶縁膜等から成る遮
蔽膜を形成することにより、遮断する構成とすることが
できる。なお本発明において、「ＭＯＳ」の語は、メタ
ル−酸化物−半導体に限られず、一般に、導電体−絶縁
物−半導体の構造を称するものとして用いられる。As a means for blocking contamination, there is a method of blocking a bipolar transistor formation region. In this case, it is possible to block the contamination from the MOS transistor formation region to the bipolar transistor formation region by forming a shielding film made of an insulating film or the like in the bipolar transistor formation region. In the present invention, the term “MOS” is not limited to a metal-oxide-semiconductor, but is generally used to refer to a conductor-insulator-semiconductor structure.
【００１３】本発明によれば、遮蔽膜等をバイポーラト
ランジスタ形成領域に設けるなどにより、ＭＯＳトラン
ジスタの形成領域からバイポーラトランジスタ形成領域
に及ぼされる汚染を遮断する手段を講じたので、バイポ
ーラトランジスタ形成領域に汚染層は生じず、よって、
性能の劣化のない信頼性の高い半導体装置を得ることが
できる。According to the present invention, a means for blocking contamination from the MOS transistor formation region to the bipolar transistor formation region is provided by providing a shielding film or the like in the bipolar transistor formation region. No contaminant layer is created,
A highly reliable semiconductor device without deterioration in performance can be obtained.
【００１４】[0014]
【発明の実施の形態】以下に本発明の好ましい実施の形
態について述べ、また、具体的な実施の形態例を、図に
したがって説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below, and specific embodiments will be described with reference to the drawings.
【００１５】本発明においては、同一半導体基板上にＭ
ＯＳトランジスタとバイポーラトランジスタとが形成さ
た半導体装置の製造方法において、ＭＯＳトランジスタ
の形成領域からバイポーラトランジスタ形成領域に及ぼ
される汚染を遮断する手段を講じるものであり、これは
バイポーラトランジスタ形成領域を遮蔽することによ
り、遮断する構成として実施できる。たとえば汚染を、
バイポーラトランジスタ形成領域に遮蔽膜を形成するこ
とにより、遮断することができる。According to the present invention, M
In a method of manufacturing a semiconductor device in which an OS transistor and a bipolar transistor are formed, means for blocking contamination from the MOS transistor formation region to the bipolar transistor formation region is taken, which shields the bipolar transistor formation region. Thereby, it can be implemented as a configuration for blocking. For example, pollution
The blocking can be achieved by forming a shielding film in the bipolar transistor formation region.
【００１６】ＭＯＳトランジスタの形成領域からバイポ
ーラトランジスタ形成領域に及ぼされる汚染が、ＭＯＳ
トランジスタの低濃度不純物領域を形成するためのマス
ク形成のためのエッチングに伴うものである場合に、本
発明を好適に適用することができる。The contamination from the MOS transistor formation region to the bipolar transistor formation region is caused by the MOS transistor.
The present invention can be suitably applied to the case where etching is performed for forming a mask for forming a low-concentration impurity region of a transistor.
【００１７】この場合に、バイポーラトランジスタ形成
領域に、上記ＭＯＳトランジスタの低濃度不純物領域を
形成するためのマスク形成のためのエッチングに対して
エッチング耐性の大きい遮蔽膜を形成することにより、
汚染を遮断する構成とすることができる。たとえば、マ
スク（サイドウォール）を、二酸化シリコン（Ｓｉ
Ｏ2 ）のエッチングにより形成する場合、二酸化シリコ
ン（ＳｉＯ2 ）とエッチング選択比の大きいシリコンナ
イトライド（ＳｉＮ）により、バイポーラトランジスタ
形成領域をカバーして、汚染を遮断することができる。In this case, by forming a shielding film having high etching resistance against etching for forming a mask for forming the low-concentration impurity region of the MOS transistor in the bipolar transistor forming region,
It is possible to adopt a configuration for blocking contamination. For example, a mask (sidewall) is formed by silicon dioxide (Si)
In the case of forming by etching of O 2 ), the bipolar transistor formation region can be covered by silicon nitride (SiN) having a high etching selectivity with silicon dioxide (SiO 2 ) to prevent contamination.
【００１８】以下、本発明の具体的な実施の形態例につ
いて、図面を参照して、詳細に説明する。Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings.
【００１９】実施の形態例１ 図１ないし図３に、本実施の形態例の半導体装置製造工
程を、順に断面図で示す。本実施の形態例は、ＢｉＣＭ
ＯＳデバイスの製造に本発明を具体化したものである。
本実施の形態例では、最終的には、図６に示した構造の
ＢｉＣＭＯＳトランジスタを形成する。図６中、前記し
たとおり、符号１０は半導体基板特にシリコン基板特に
ここではＰ基板を示す。基板１０にはＮ+ 埋め込み層１
５が形成されており、これはバイポーラトランジスタ領
域Ｍ２においてコレクタを構成する。符号１６は、基板
１０上のＮエピタキシャルシリコン層である。１７，１
８はそれぞれ、第１プラグ、第２プラグを示す。１９は
素子分離領域をなすＬＯＣＯＳである。２０は、ＭＯＳ
トランジスタ領域Ｍ１においてゲート絶縁膜を構成する
酸化膜特に二酸化シリコン（ＳｉＯ2 ）膜である。２３
はバイポーラトランジスタ領域Ｍ２における半導体層
で、特にポリシリコンである。２４ないし２６は、バイ
ポーラトランジスタ領域Ｍ２における配線電極で、特に
アルミニウム系材料（ここではＡｌ−１ｗｔ％Ｓｉ合
金）からなる。図１ないし図３において、図６と同じ符
号は、同じ構成部分を示す。First Embodiment FIGS. 1 to 3 are sectional views showing the steps of manufacturing a semiconductor device according to the present embodiment in order. In the present embodiment, BiCM
FIG. 3 illustrates an embodiment of the present invention for manufacturing an OS device.
In the present embodiment, a BiCMOS transistor having the structure shown in FIG. 6 is finally formed. In FIG. 6, as described above, reference numeral 10 indicates a semiconductor substrate, particularly a silicon substrate, particularly a P substrate here. The substrate 10 has an N + buried layer 1
5 which form a collector in the bipolar transistor region M2. Reference numeral 16 denotes an N epitaxial silicon layer on the substrate 10. 17,1
Reference numeral 8 denotes a first plug and a second plug, respectively. Reference numeral 19 denotes a LOCOS forming an element isolation region. 20 is MOS
An oxide film constituting a gate insulating film in the transistor region M1, particularly a silicon dioxide (SiO 2 ) film. 23
Is a semiconductor layer in the bipolar transistor region M2, particularly polysilicon. Reference numerals 24 to 26 denote wiring electrodes in the bipolar transistor region M2, particularly made of an aluminum-based material (here, an Al-1 wt% Si alloy). 1 to 3, the same reference numerals as those in FIG. 6 indicate the same components.
【００２０】本実施の形態例においては、図１に示すよ
うに、マスク（サイドウォール）形成用の二酸化シリコ
ン（ＳｉＯ2 ）の下に、遮蔽膜１としてシリコンナイト
ライド（ＳｉＮ）膜を形成する。すなわち本例では、半
導体層２１であるポリシリコン層と、金属層２２である
シリサイド（特にタングステンシリサイドＷＳｉ）から
なるゲート構造２を形成した後の基板ウェハに、まずシ
リコンナイトライド（ＳｉＮ）を成膜して、遮蔽膜１と
する。その後、ＣＶＤ等でマスク形成膜４１であるＳｉ
Ｏ2 膜を形成する。In this embodiment, as shown in FIG. 1, a silicon nitride (SiN) film is formed as a shielding film 1 under silicon dioxide (SiO 2 ) for forming a mask (side wall). . That is, in this example, silicon nitride (SiN) is first formed on the substrate wafer after the gate structure 2 formed of the polysilicon layer as the semiconductor layer 21 and the silicide (particularly tungsten silicide WSi) as the metal layer 22 is formed. The film is formed as a shielding film 1. After that, the mask forming film 41 Si
An O 2 film is formed.
【００２１】このように遮蔽膜１であるシリコンナイト
ライド（ＳｉＮ）膜を形成したので、上記マスク形成膜
４１（ＳｉＯ2 膜）を全面エッチバックして、ゲート構
造２の側壁にのみＳｉＯ2 サイドウォール４を残してマ
スクとする加工を行うための当該エッチングを行って
も、図２に示すように、ゲート構造２を構成する半導体
層２１（ポリシリコン層）上の金属層２２は、遮蔽膜１
であるシリコンナイトライド（ＳｉＮ）膜によってカバ
ーされており、金属粒子がスパッタされることは無い。Since the silicon nitride (SiN) film serving as the shielding film 1 is formed as described above, the mask forming film 41 (SiO 2 film) is entirely etched back, and the SiO 2 side is formed only on the side wall of the gate structure 2. Even if the etching for performing the processing using the mask while leaving the wall 4 is performed, as shown in FIG. 2, the metal layer 22 on the semiconductor layer 21 (polysilicon layer) constituting the gate structure 2 becomes a shielding film. 1
, And no metal particles are sputtered.
【００２２】また、仮に金属粒子がスパッタされても、
バイポーラトランジスタ形成領域は遮蔽膜１であるシリ
コンナイトライド（ＳｉＮ）膜によってカバーされてい
るので、金属による汚染層は形成されない。ここでは、
マスク（サイドウォール）形成用の二酸化シリコン（Ｓ
ｉＯ2 ）膜／遮蔽膜１としてのシリコンナイトライド
（ＳｉＮ）膜の、２層構造とする例を述べたが、さらに
多層の構造でもよい。また、遮蔽膜１の材料は、マスク
（サイドウォール）形成用の膜材料とエッチング選択比
のとれるものであれば、いずれも使用できる。Even if metal particles are sputtered,
Since the bipolar transistor formation region is covered by the silicon nitride (SiN) film serving as the shielding film 1, no metal contamination layer is formed. here,
Silicon dioxide (S) for mask (sidewall) formation
Although an example has been described in which the iO 2 ) film / silicon nitride (SiN) film as the shielding film 1 has a two-layer structure, a multilayer structure may be employed. Further, any material can be used as the material of the shielding film 1 as long as the material can have an etching selectivity with respect to the film material for forming the mask (sidewall).
【００２３】図２に示すように遮蔽膜１であるシリコン
ナイトライド（ＳｉＮ）膜が形成されたままで、トラン
ジスタを形成しても、特に問題無くＢｉＣＭＯＳデバイ
スを得ることができる。As shown in FIG. 2, even if a transistor is formed with the silicon nitride (SiN) film as the shielding film 1 formed, a BiCMOS device can be obtained without any particular problem.
【００２４】あるいは、遮蔽膜１であるシリコンナイト
ライド（ＳｉＮ）膜を、図３に示すように除去すること
ができる。たとえば、ウェットエッチングにより、選択
的にシリコンナイトライド（ＳｉＮ）膜を除去すること
ができる。ただしシリコンナイトライド（ＳｉＮ）膜除
去の場合も、できるだけ、金属による汚染層が形成され
ない手法でシリコンナイトライド（ＳｉＮ）膜を除去す
るようにするのが好ましい。Alternatively, the silicon nitride (SiN) film as the shielding film 1 can be removed as shown in FIG. For example, the silicon nitride (SiN) film can be selectively removed by wet etching. However, also in the case of removing the silicon nitride (SiN) film, it is preferable to remove the silicon nitride (SiN) film by a method that does not form a contaminated layer by metal as much as possible.
【００２５】本実施の形態例によれば、バイポーラトラ
ンジスタ形成領域の金属等による汚染層の形成を防止で
き、バイポーラトランジスタの能力を低下させることな
く、ＢｉＣＭＯＳデバイス等の同一半導体基板上にＭＯ
Ｓトランジスタとバイポーラトランジスタとが形成され
た半導体装置を製造することができる。According to the present embodiment, it is possible to prevent the formation of a contaminant layer due to a metal or the like in the bipolar transistor formation region, and to reduce the MO on the same semiconductor substrate such as a BiCMOS device without reducing the performance of the bipolar transistor.
A semiconductor device in which an S transistor and a bipolar transistor are formed can be manufactured.
【００２６】また、本実施の形態例によれば、バイポー
ラトランジスタ形成領域だけでなく、ＭＯＳトランジス
タ形成領域についても、たとえばそのソース・ドレイン
領域についても、その金属等による汚染層の形成を防止
できる。Further, according to the present embodiment, it is possible to prevent not only the formation region of the bipolar transistor but also the formation region of the MOS transistor, for example, the source / drain regions thereof from forming a contaminated layer by the metal or the like.
【００２７】実施の形態例２ 図４および図５に、第２の実施の形態例の半導体装置製
造工程を、順に断面図で示す。本実施の形態例は、Ｂｉ
ＣＭＯＳデバイスの製造に本発明を具体化したものであ
る。本実施の形態例においては、マスク（サイドウォー
ル）形成用の二酸化シリコン（ＳｉＯ2 ）の下に、遮蔽
膜１としてシリコンナイトライド（ＳｉＮ）膜を形成
し、図４に示すように、バイポーラトランジスタの、エ
ミッタ−ベース領域のみをフォトレジスト６等にてマス
クし、エッチングして、このエミッタ−ベース領域のみ
に遮蔽膜１であるシリコンナイトライド（ＳｉＮ）膜を
残す。Second Embodiment FIGS. 4 and 5 are cross-sectional views sequentially showing the steps of manufacturing a semiconductor device according to a second embodiment. In the present embodiment, Bi
FIG. 3 illustrates an embodiment of the present invention for manufacturing a CMOS device. In this embodiment, a silicon nitride (SiN) film is formed as a shielding film 1 under silicon dioxide (SiO 2 ) for forming a mask (side wall), and as shown in FIG. Then, only the emitter-base region is masked with a photoresist 6 or the like and etched to leave a silicon nitride (SiN) film serving as the shielding film 1 only in the emitter-base region.
【００２８】次に図５に示すように、ＬＤＤ形成用マス
クとするサイドウォール４形成し、その後、エミッタ−
ベース領域７の遮蔽膜１（シリコンナイトライド（Ｓｉ
Ｎ）膜）を除去する。この場合、サイドウォール４形成
のためのエッチングに際しても、このエミッタ−ベース
領域７は遮蔽膜１であるシリコンナイトライド（Ｓｉ
Ｎ）膜にカバーされているので、ここには汚染層は形成
されない。したがって、リークによる問題を防止でき
る。Next, as shown in FIG. 5, a side wall 4 is formed as a mask for forming an LDD.
The shielding film 1 (silicon nitride (Si
N) film) is removed. In this case, even when etching for forming the sidewalls 4, the emitter-base region 7 is made of silicon nitride (Si) as the shielding film 1.
N) No contamination layer is formed here because it is covered by a film. Therefore, problems due to leaks can be prevented.
【００２９】本例でも、遮断する部分の構造として、マ
スク（サイドウォール）形成用の二酸化シリコン（Ｓｉ
Ｏ2 ）膜／遮蔽膜１としてシリコンナイトライド（Ｓｉ
Ｎ）膜の、２層構造とする例を述べたが、ここでもさら
に多層の構造としてもよい。また、遮蔽膜１の材料は、
マスク（サイドウォール）形成用の膜材料とエッチング
選択比のとれるものであれば、いずれも使用できる。Also in this embodiment, as a structure of a portion to be cut off, silicon dioxide (Si) for forming a mask (side wall) is used.
O 2 ) film / silicon nitride (Si) as shielding film 1
Although the example in which the N) film has a two-layer structure has been described, a multi-layer structure may be used here. The material of the shielding film 1 is
Any material can be used as long as it has an etching selectivity with respect to the film material for forming the mask (sidewall).
【００３０】本実施の形態例によれば、バイポーラトラ
ンジスタ形成領域の金属等による汚染層の形成を防止で
き、バイポーラトランジスタの能力を低下させることな
く、ＢｉＣＭＯＳデバイス等の同一半導体基板上にＭＯ
Ｓトランジスタとバイポーラトランジスタとが形成さた
半導体装置を製造することができる。According to the present embodiment, it is possible to prevent the formation of a contamination layer due to a metal or the like in the bipolar transistor formation region, and to reduce the MO on the same semiconductor substrate such as a BiCMOS device without reducing the performance of the bipolar transistor.
A semiconductor device including an S transistor and a bipolar transistor can be manufactured.
【００３１】[0031]
【発明の効果】本発明によれば、同一半導体基板上にＭ
ＯＳトランジスタとバイポーラトランジスタとが形成さ
た半導体装置の製造方法において、ＬＤＤサイドウォー
ル形成の際のエッチングに伴う汚染等の、ＭＯＳトラン
ジスタの形成領域からバイポーラトランジスタの形成領
域に及ぼされる汚染に基づく不都合を防止することがで
き、性能の良い、信頼性の高い半導体装置を得ることが
できる。According to the present invention, according to the present invention, M
In a method of manufacturing a semiconductor device in which an OS transistor and a bipolar transistor are formed, inconveniences due to contamination from a MOS transistor formation region to a bipolar transistor formation region, such as contamination accompanying etching when forming an LDD sidewall, are eliminated. Thus, a highly reliable semiconductor device with high performance can be obtained.
【図１】 本発明の実施の形態例１に係る半導体装置の
製造方法を、工程順に断面図で示すものである（１）。FIG. 1 is a sectional view illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps (1).
【図２】 本発明の実施の形態例１に係る半導体装置の
製造方法を、工程順に断面図で示すものである（２）。FIG. 2 is a sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps (2).
【図３】 本発明の実施の形態例１に係る半導体装置の
製造方法を、工程順に断面図で示すものである（３）。FIG. 3 is a sectional view showing a method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps (3).
【図４】 本発明の実施の形態例２に係る半導体装置の
製造方法を、工程順に断面図で示すものである（１）。FIG. 4 is a sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps (1).
【図５】 本発明の実施の形態例２に係る半導体装置の
製造方法を、工程順に断面図で示すものである（２）。FIG. 5 is a sectional view illustrating a method of manufacturing a semiconductor device according to Embodiment 2 of the present invention in the order of steps (2).
【図６】 同一半導体基板上にＭＯＳトランジスタとバ
イポーラトランジスタとが形成さた半導体装置の一般的
構成例として、ＢｉＣＭＯＳトランジスタの一例を断面
図で示すものである。FIG. 6 is a cross-sectional view illustrating an example of a BiCMOS transistor as a general configuration example of a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate.
【図７】 従来技術の工程を示す断面図である。FIG. 7 is a cross-sectional view showing a process of the related art.
【図８】 従来技術の問題点を示す図である。FIG. 8 is a diagram showing a problem of the related art.
【図９】 従来技術の問題点を示す図で、従来方法で形
成される場合の図６のＡ部詳細を示す図である。9 is a diagram showing a problem of the prior art, and is a diagram showing details of a portion A in FIG. 6 when formed by a conventional method.
Ｍ１・・・ＭＯＳトランジスタ領域、Ｍ２・・・バイポ
ーラトランジスタ領域。１・・・遮蔽膜（ＳｉＮ膜）、
２・・・ゲート構造、２１・・・（ゲート構造を構成す
る）半導体層（ポリシリコン層）、２２・・・（ゲート
構造を構成する）金属層（金属シリサイド層）、３・・
・低濃度領域（ＬＤＤ領域）、４・・・低濃度領域（Ｌ
ＤＤ領域）形成時のマスクとするサイドウォール、４１
・・・サイドウォール形成用の膜（ＳｉＯ2 膜）、５・
・・汚染層、６・・・（フォトレジスト等の）遮蔽膜パ
ターニング用のマスク、７・・・（遮蔽膜で遮蔽され
る）バイポーラトランジスタ領域のエミッタ−ベース領
域。M1: MOS transistor area; M2: Bipolar transistor area. 1 ... Shielding film (SiN film)
2 ... gate structure, 21 ... (a gate structure) semiconductor layer (polysilicon layer), 22 ... (a gate structure) metal layer (metal silicide layer), 3 ...
・ Low concentration region (LDD region), 4 ... Low concentration region (L
41) Side wall used as mask when forming DD region)
... Film for forming sidewalls (SiO 2 film)
..Contamination layer, 6 ... mask for patterning shielding film (such as photoresist), 7 ... emitter-base region of bipolar transistor region (shielded by shielding film).
Claims (5)
バイポーラトランジスタとが形成さた半導体装置の製造
方法において、 ＭＯＳトランジスタの形成領域からバイポーラトランジ
スタ形成領域に及ぼされる汚染を遮断する手段を講じた
ことを特徴とする半導体装置の製造方法。In a method of manufacturing a semiconductor device in which a MOS transistor and a bipolar transistor are formed on the same semiconductor substrate, means is provided for blocking contamination from a MOS transistor formation region to a bipolar transistor formation region. A method for manufacturing a semiconductor device.
ーラトランジスタ形成領域に及ぼされる汚染を、バイポ
ーラトランジスタ形成領域を遮蔽することにより、遮断
する構成としたことを特徴とする請求項１に記載の半導
体装置の製造方法。2. The semiconductor device according to claim 1, wherein contamination from the MOS transistor formation region to the bipolar transistor formation region is blocked by shielding the bipolar transistor formation region. Production method.
ーラトランジスタ形成領域に及ぼされる汚染を、バイポ
ーラトランジスタ形成領域に遮蔽膜を形成することによ
り、遮断する構成としたことを特徴とする請求項１に記
載の半導体装置の製造方法。3. The structure according to claim 1, wherein the contamination from the MOS transistor formation region to the bipolar transistor formation region is blocked by forming a shielding film in the bipolar transistor formation region. A method for manufacturing a semiconductor device.
ーラトランジスタ形成領域に及ぼされる汚染が、ＭＯＳ
トランジスタの低濃度不純物領域を形成するためのマス
ク形成のためのエッチングに伴うものであることを特徴
とする請求項１に記載の半導体装置の製造方法。4. The method according to claim 1, wherein the contamination from the MOS transistor formation region to the bipolar transistor formation region is caused by a MOS transistor.
2. The method according to claim 1, wherein the method is accompanied by etching for forming a mask for forming a low concentration impurity region of the transistor.
ＭＯＳトランジスタの低濃度不純物領域を形成するため
のマスク形成のためのエッチングに対してエッチング耐
性の大きい遮蔽膜を形成することにより、汚染を遮断す
る構成としたことを特徴とする請求項４に記載の半導体
装置の製造方法。5. A structure for shielding contamination in a bipolar transistor formation region by forming a shielding film having high etching resistance to etching for forming a mask for forming a low concentration impurity region of the MOS transistor. 5. The method of manufacturing a semiconductor device according to claim 4, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33662896A JPH10178117A (en) | 1996-12-17 | 1996-12-17 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33662896A JPH10178117A (en) | 1996-12-17 | 1996-12-17 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178117A true JPH10178117A (en) | 1998-06-30 |
Family
ID=18301129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33662896A Pending JPH10178117A (en) | 1996-12-17 | 1996-12-17 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10178117A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047160A3 (en) * | 2000-12-08 | 2002-11-07 | Ihp Gmbh | Method for producing high-speed vertical npn bipolar transistors and complementary mos transistors on a chip |
| FR2835652A1 (en) * | 2002-02-04 | 2003-08-08 | St Microelectronics Sa | Method of fabrication of an Integrated circuit used mainly for radio-frequency applications, has bipolar transistors especially of the hetero-junction type, and insulated gate field effect transistors |
| WO2008097604A2 (en) * | 2007-02-07 | 2008-08-14 | Microlink Devices, Inc. | Hbt and field effect transistor integration |
-
1996
- 1996-12-17 JP JP33662896A patent/JPH10178117A/en active Pending
Cited By (8)
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| US7923318B2 (en) | 2007-02-07 | 2011-04-12 | Microlink Devices, Inc. | HBT and field effect transistor integration |
| US8450162B2 (en) | 2007-02-07 | 2013-05-28 | Microlink Devices, Inc. | HBT and field effect transistor integration |
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