JPH10163522A - Manufacture of led array - Google Patents
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- JPH10163522A JPH10163522A JP8319286A JP31928696A JPH10163522A JP H10163522 A JPH10163522 A JP H10163522A JP 8319286 A JP8319286 A JP 8319286A JP 31928696 A JP31928696 A JP 31928696A JP H10163522 A JPH10163522 A JP H10163522A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はウェハ内に複数のＬ
ＥＤアレイを形成してダイシングにより分割する工程を
有するＬＥＤアレイの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a method for manufacturing an LED array, which has a step of forming an ED array and dividing the array by dicing.
【０００２】[0002]
【従来の技術】従来のＬＥＤアレイの製造方法を図５及
び図６に基づいて説明する。図５は、ウェハ１内に複数
のＬＥＤアレイを形成した状態を示す平面図、図６はダ
イシング部分の拡大断面図である。図５及び図６におい
て、１はウェハ、２はＬＥＤアレイ、９はパシベーショ
ン膜、Ｃはダイシングラインである。2. Description of the Related Art A conventional method for manufacturing an LED array will be described with reference to FIGS. FIG. 5 is a plan view showing a state in which a plurality of LED arrays are formed in the wafer 1, and FIG. 6 is an enlarged sectional view of a dicing portion. 5 and 6, 1 is a wafer, 2 is an LED array, 9 is a passivation film, and C is a dicing line.
【０００３】ウェハ１は、シリコン（Ｓｉ）やガリウム
砒素（ＧａＡｓ）などの単結晶半導体基板から成る。こ
のウェハ１上には、複数のＬＥＤアレイ２が形成されて
いる。各ＬＥＤアレイ２内には、例えば６４個又は１２
８個のＬＥＤ５が列状に形成され、個々のＬＥＤ５は主
として島状半導体層６、共通電極７、個別電極８で構成
される。共通電極７はウェハ１の表面側に形成される場
合に限らず、ウェハ１の裏面全面に形成される場合もあ
る。[0003] The wafer 1 is made of a single crystal semiconductor substrate such as silicon (Si) or gallium arsenide (GaAs). A plurality of LED arrays 2 are formed on the wafer 1. In each LED array 2, for example, 64 or 12
Eight LEDs 5 are formed in a row, and each LED 5 mainly includes an island-shaped semiconductor layer 6, a common electrode 7, and an individual electrode 8. The common electrode 7 is not limited to being formed on the front surface side of the wafer 1 but may be formed on the entire back surface of the wafer 1.
【０００４】なお、ウェハ１の表面部にはＬＥＤ５を保
護すると共に、ウェハ１の反りを防止するために、厚み
３０００Å程度の窒化シリコン膜（ＳｉＮx ）などから
成るパシベーション膜９が形成されている。一枚のウェ
ハを複数のＬＥＤアレイ２に分割する際には、ダイヤモ
ンドソーなどでダイシングラインＣに沿って切断される
が、その切断部Ｚの端面が垂直に正確に切断されること
と、切断部Ｚに欠けなどが発生しないことが必要であ
る。A passivation film 9 made of a silicon nitride film (SiN x ) having a thickness of about 3000 ° is formed on the surface of the wafer 1 to protect the LEDs 5 and prevent the wafer 1 from warping. . When one wafer is divided into a plurality of LED arrays 2, the wafer is cut along a dicing line C with a diamond saw or the like. It is necessary that the chipping of the portion Z does not occur.
【０００５】そこで、従来は、図６に示すように、ダイ
シング部のパシベーション膜９を除去して、この除去部
分Ｘからウェハ１を切断していた。このパシベーション
膜９の除去部分Ｘでウェハ１を切断すると、パシベーシ
ョン膜９を除去した領域では欠けが発生するが、その欠
けの伸びはパシベーション膜９の縁部９ａで阻止され
る。これは、ウェハ１をダイヤモンドソーで切断する際
の剪断応力によって発生する線形破壊などに起因する亀
裂が、ウェハ１とは靱性の異なるパシベーション膜９に
よってその伸びが阻止されるためと考えられている。Therefore, conventionally, as shown in FIG. 6, the passivation film 9 in the dicing portion is removed, and the wafer 1 is cut from the removed portion X. When the wafer 1 is cut at the portion X where the passivation film 9 is removed, chipping occurs in a region where the passivation film 9 is removed, but the extension of the chipping is stopped at the edge 9 a of the passivation film 9. This is considered to be because cracks caused by linear breakage or the like generated by shear stress when the wafer 1 is cut with a diamond saw are prevented from growing by the passivation film 9 having a different toughness from the wafer 1. .
【０００６】[0006]
【発明が解決しようとする課題】ところが、上記のよう
に、パシベーション膜９を除去して、この除去部分でウ
ェハ１をダイシングしたとしても、ダイシングソーの走
査ラインはウェハ１の表面部１ａとなり、欠けの発生防
止効果は充分でなく、図６（ｂ）に示すように、切断部
Ｚの端面にダイシング予定領域を越えてパシベーション
膜９の裏面側に達する欠けが発生してＬＥＤアレイ２が
不良品になるという問題があった。However, as described above, even if the passivation film 9 is removed and the wafer 1 is diced at the removed portion, the scanning line of the dicing saw becomes the surface 1a of the wafer 1, The effect of preventing the occurrence of chipping is not sufficient, and as shown in FIG. 6B, chipping that reaches the back surface of the passivation film 9 beyond the intended dicing area occurs at the end surface of the cut portion Z, and the LED array 2 becomes ineffective. There was a problem of becoming a good product.
【０００７】特に、共通電極（カソード電極）７がウェ
ハ１の裏面側に形成される場合は、複数のＬＥＤアレイ
２を近接して並べたときに、この隣接するＬＥＤアレイ
２の共通電極７同志が接触しないようにするために、ま
たＬＥＤ５がＬＥＤアレイ２に高密度に形成される場合
は、複数のＬＥＤアレイ２を近接して並べたときに、隣
接するＬＥＤアレイ２の最外部のＬＥＤ５同志が等間隔
で配置されるように、正確に切断されなければならな
い。In particular, when the common electrode (cathode electrode) 7 is formed on the back side of the wafer 1, when a plurality of LED arrays 2 are arranged close to each other, the common electrodes 7 of adjacent LED arrays 2 If the LEDs 5 are formed in the LED array 2 at a high density, when the plurality of LED arrays 2 are arranged close to each other, the outermost LEDs 5 of the adjacent LED arrays 2 Must be cut exactly so that are evenly spaced.
【０００８】本発明は、このような従来技術の問題点を
解消することのできるＬＥＤアレイの製造方法を提供す
ることを目的とする。An object of the present invention is to provide a method for manufacturing an LED array which can solve such problems of the prior art.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＬＥＤアレイの製造方法によれば、一
枚のウェハ内に複数のＬＥＤアレイを形成してダイシン
グによって分割する工程を有するＬＥＤアレイの製造方
法において、前記ウェハのダイシング部に溝を設け、こ
の溝にそって前記ウェハをダイシングする。According to the present invention, there is provided a method of manufacturing an LED array, comprising the steps of: forming a plurality of LED arrays in one wafer and dividing the wafer by dicing; In the method for manufacturing an LED array, a groove is provided in a dicing portion of the wafer, and the wafer is diced along the groove.
【００１０】[0010]
【発明の実施の形態】以下、本発明を添付図面に基づき
詳細に説明する。図１は、本発明に係るＬＥＤアレイの
製造方法の一実施形態を示す平面図、図２はダイシング
部の断面図である。図１及び図２において、１はウェ
ハ、２はＬＥＤアレイ、９はパシベーション膜、１０は
ウェハ１内に形成される溝、Ｃはダイシングラインであ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a plan view showing an embodiment of a method for manufacturing an LED array according to the present invention, and FIG. 2 is a sectional view of a dicing portion. 1 and 2, 1 is a wafer, 2 is an LED array, 9 is a passivation film, 10 is a groove formed in the wafer 1, and C is a dicing line.
【００１１】図１に示すウェハ１は、シリコン（Ｓｉ）
やガリウム砒素（ＧａＡｓ）などから成り、複数のＬＥ
Ｄアレイ２が形成されている。各ＬＥＤアレイ２は、図
３及び図４に示すように、ウェハ１上に複数のＬＥＤ５
を形成して構成され、各ＬＥＤ５はガリウム砒素（Ｇａ
Ａｓ）やアルミニウムガリウム砒素（ＡｌＧａＡｓ）な
どから成る島状半導体層６ａ、６ｂと、第一の島状半導
体層６ａに接続された共通電極７と、第二の島状半導体
層６ｂに接続された個別電極８と、島状半導体層６ａ、
６ｂを覆うようにウェハ１上の略全面に形成されたパシ
ベーション膜９で構成される。The wafer 1 shown in FIG. 1 is made of silicon (Si)
And gallium arsenide (GaAs)
A D array 2 is formed. Each of the LED arrays 2 includes a plurality of LEDs 5 on a wafer 1 as shown in FIGS.
Are formed, and each LED 5 is formed of gallium arsenide (Ga).
As), island-shaped semiconductor layers 6a and 6b made of aluminum gallium arsenide (AlGaAs), a common electrode 7 connected to the first island-shaped semiconductor layer 6a, and an individual electrode connected to the second island-shaped semiconductor layer 6b 8, an island-shaped semiconductor layer 6a,
The passivation film 9 is formed on substantially the entire surface of the wafer 1 so as to cover 6b.
【００１２】各ＬＥＤ５はウェハ１の表面に単結晶半導
体膜を有機金属気相エピタキシー（ＭＯＣＶＤ）法や分
子線エピタキシー（ＭＢＥ）法で形成し、その単結晶半
導体膜をＬＥＤ５となる部分を島状に残してエッチング
することにより形成される。この単結晶半導体膜は、例
えばガリウム砒素（ＧａＡｓ）、アルミニウムガリウム
砒素（ＡｌＧａＡｓ）、ガリウム砒素リン（ＧａＡｓ
Ｐ）、ガリウムリン（ＧａＰ）などで形成され、一導電
型不純物を含有する第一の島状半導体層６ａと逆導電型
不純物を含有する第二の島状半導体層６ｂで形成され
る。パシベーション膜９は、窒化シリコン膜などから成
り、プラズマＣＶＤ法などで厚み３０００Å程度に形成
される。共通電極７と個別電極８はパシベーション膜９
の一部をエッチング除去して開口９ａ、９ｂを形成し、
第一の半導体層６ａと第二の半導体層６ｂに接続して形
成され、金属膜を蒸着法などで堆積してパターニングす
ることで形成される。この電極７、８の材料としては、
金（Ａｕ）やクロム（Ｃｒ）などが用いられる。In each of the LEDs 5, a single crystal semiconductor film is formed on the surface of the wafer 1 by a metalorganic vapor phase epitaxy (MOCVD) method or a molecular beam epitaxy (MBE) method. And formed by etching. This single crystal semiconductor film is made of, for example, gallium arsenide (GaAs), aluminum gallium arsenide (AlGaAs), gallium arsenide phosphorus (GaAs).
P), gallium phosphide (GaP) or the like, and is formed of a first island-like semiconductor layer 6a containing one conductivity type impurity and a second island-like semiconductor layer 6b containing opposite conductivity type impurity. The passivation film 9 is made of a silicon nitride film or the like, and is formed to a thickness of about 3000 ° by a plasma CVD method or the like. The common electrode 7 and the individual electrode 8 form a passivation film 9
Are removed by etching to form openings 9a and 9b,
It is formed so as to be connected to the first semiconductor layer 6a and the second semiconductor layer 6b, and is formed by depositing a metal film by an evaporation method and patterning. Materials for the electrodes 7 and 8 include:
Gold (Au), chromium (Cr), or the like is used.
【００１３】ＬＥＤアレイ２は、一つのウェハ１上にＬ
ＥＤ５を例えば６４個又は１２８個形成して構成され、
ＬＥＤ５を６４個形成する場合は、素子間距離２０μｍ
をもって８６μｍピッチで、またＬＥＤ５を１２８個形
成する場合は４３μｍピッチで形成する。素子間距離が
２０μｍの場合、ＬＥＤアレイ２を複数並べて用いる
と、ＬＥＤアレイ２の最端部と最外部のＬＥＤ５との距
離Ｙは９μｍ程度にしなければならない。[0013] The LED array 2 has L
For example, 64 or 128 ED5 are formed and configured.
When 64 LEDs 5 are formed, the distance between the elements is 20 μm.
Are formed at a pitch of 86 μm, and when 128 LEDs 5 are formed, they are formed at a pitch of 43 μm. When the distance between the elements is 20 μm, when a plurality of LED arrays 2 are used side by side, the distance Y between the outermost LED 5 and the outermost LED 5 must be about 9 μm.
【００１４】図１及び図２に示すように、各ＬＥＤアレ
イ２の周辺部のウェハ１内には、ダイシングソーで切断
するための溝１０が形成される。溝１０の深さは２〜１
０μｍ程度に形成することが望ましい。すなわち、溝１
０の深さが２μｍ以下の場合、ダイシング端部における
欠け発生の防止効果が小さく、１０μｍ以上の場合、こ
の溝１０を形成する際に、ウェハ１が溝１０の横方向に
もエッチングされて最外部のＬＥＤ５まで到達するおそ
れがある。この溝１０はダイシングソーのブレードの厚
みよりも若干広幅に形成され、例えばダイシングソーの
ブレードの厚みが３５μｍの場合、溝１０の幅は３７μ
ｍ程度に形成される。As shown in FIGS. 1 and 2, a groove 10 for cutting with a dicing saw is formed in the wafer 1 around each LED array 2. The depth of the groove 10 is 2 to 1
It is desirable to form it to about 0 μm. That is, groove 1
When the depth of 0 is 2 μm or less, the effect of preventing the occurrence of chipping at the dicing edge is small, and when the depth is 10 μm or more, when forming the groove 10, the wafer 1 is also etched in the lateral direction of the groove 10. There is a possibility of reaching the external LED 5. This groove 10 is formed slightly wider than the thickness of the dicing saw blade. For example, when the thickness of the dicing saw blade is 35 μm, the width of the groove 10 is 37 μm.
m.
【００１５】この溝１０は、ＫＯＨもしくはＮＨ4 Ｆ：
Ｈ2 Ｏ2 などのエッチャントで形成される。なお、この
溝１０を形成するに先立って、この溝１０の上部に位置
するパシベーション膜９も除去されるが、このパシベー
ション膜９は、電極接続用の開口９ａ、９ｂを形成する
と同時に、フッ酸とフッ化アンモニウムの混合液などを
用いてエッチングされる。This groove 10 is made of KOH or NH 4 F:
It is formed with an etchant such as H 2 O 2 . Prior to the formation of the groove 10, the passivation film 9 located above the groove 10 is also removed. This passivation film 9 forms the electrode connection openings 9a and 9b and simultaneously forms the hydrofluoric acid. Etching is performed using a mixed solution of hydrogen fluoride and ammonium fluoride.
【００１６】この溝１０内でダイシングソーを走査して
複数のＬＥＤアレイ２を切断する。この場合、切断部Ｚ
の上縁部は溝１０によって画定されることから、この切
断部Ｚに、溝１０を越えた欠けなどが発生することはな
い。つまり、ダイシングソーの走査ラインはウェハ１の
表面部ではなく、溝１０の底面部１０ａとなり、線形破
壊の伸びは溝１０の壁面１０ｂなどで阻止されることに
なる。なお、この溝１０はエッチングによって形成され
ることから、その位置や寸法は１μｍ程度の誤差で制御
できる。A plurality of LED arrays 2 are cut by scanning a dicing saw in the grooves 10. In this case, the cutting portion Z
Since the upper edge portion is defined by the groove 10, no chipping or the like beyond the groove 10 occurs in the cut portion Z. That is, the scanning line of the dicing saw is not at the surface of the wafer 1 but at the bottom 10a of the groove 10, and the elongation of linear destruction is prevented by the wall 10b of the groove 10. Since the groove 10 is formed by etching, its position and size can be controlled with an error of about 1 μm.
【００１７】[0017]
【発明の効果】以上のように、本発明に係るＬＥＤアレ
イの製造方法によれば、ＬＥＤアレイを複数形成したウ
ェハのダイシング部に溝を設け、この溝にそってウェハ
をダイシングすることから、ウェハのダイシング部の上
端部に欠けなどが発生することを抑制できる。これによ
り、ＬＥＤアレイが不良品となることが防止され、寸法
精度の低下も防止できる。As described above, according to the method of manufacturing an LED array according to the present invention, a groove is provided in a dicing portion of a wafer on which a plurality of LED arrays are formed, and the wafer is diced along the groove. The occurrence of chipping or the like at the upper end of the dicing portion of the wafer can be suppressed. As a result, the LED array is prevented from becoming defective, and a reduction in dimensional accuracy can be prevented.
【図１】本発明に係る切断前のＬＥＤアレイを示す図で
ある。FIG. 1 is a diagram showing an LED array before cutting according to the present invention.
【図２】本発明に係るＬＥＤアレイの溝部の拡大断面図
である。FIG. 2 is an enlarged sectional view of a groove of the LED array according to the present invention.
【図３】本発明に係る切断後のＬＥＤアレイを示す平面
図である。FIG. 3 is a plan view showing the LED array after cutting according to the present invention.
【図４】図３のＡ−Ａ線断面図である。FIG. 4 is a sectional view taken along line AA of FIG. 3;
【図５】従来のＬＥＤアレイの切断方法を示す図であ
る。FIG. 5 is a diagram showing a conventional method for cutting an LED array.
【図６】従来のＬＥＤアレイの切断方法を示す断面図で
ある。FIG. 6 is a cross-sectional view illustrating a conventional method for cutting an LED array.
１・・・ウェハ、２・・・ＬＥＤアレイ、９・・・パシ
ベーション膜、１０・・・溝、Ｃ・・・ダイシングライ
ン1 wafer, 2 LED array, 9 passivation film, 10 groove, C dicing line
Claims (2)
形成してダイシングによって分割する工程を有するＬＥ
Ｄアレイの製造方法において、前記ウェハのダイシング
部に溝を設け、この溝にそって前記ウェハをダイシング
することを特徴とするＬＥＤアレイの製造方法。1. An LE comprising a step of forming a plurality of LED arrays in one wafer and dividing the same by dicing.
A method of manufacturing a D array, comprising: providing a groove in a dicing portion of the wafer; and dicing the wafer along the groove.
を特徴とする請求項１に記載のＬＥＤアレイの製造方
法。2. The method according to claim 1, wherein the depth of the groove is 2 to 10 μm.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8319286A JPH10163522A (en) | 1996-11-29 | 1996-11-29 | Manufacture of led array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8319286A JPH10163522A (en) | 1996-11-29 | 1996-11-29 | Manufacture of led array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163522A true JPH10163522A (en) | 1998-06-19 |
Family
ID=18108518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8319286A Pending JPH10163522A (en) | 1996-11-29 | 1996-11-29 | Manufacture of led array |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163522A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006013508A2 (en) * | 2004-07-26 | 2006-02-09 | Koninklijke Philips Electronics N.V. | Wafer with improved conductive loops in the dicing lines |
| JP2009094335A (en) * | 2007-10-10 | 2009-04-30 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
| CN114784612A (en) * | 2022-06-20 | 2022-07-22 | 深圳市埃尔法光电科技有限公司 | Wafer arrangement method of laser chips with topological structures |
| CN114784613A (en) * | 2022-06-20 | 2022-07-22 | 深圳市埃尔法光电科技有限公司 | Laser chip with unitized dual-topology structure |
-
1996
- 1996-11-29 JP JP8319286A patent/JPH10163522A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006013508A2 (en) * | 2004-07-26 | 2006-02-09 | Koninklijke Philips Electronics N.V. | Wafer with improved conductive loops in the dicing lines |
| WO2006013508A3 (en) * | 2004-07-26 | 2006-04-06 | Koninkl Philips Electronics Nv | Wafer with improved conductive loops in the dicing lines |
| JP2009094335A (en) * | 2007-10-10 | 2009-04-30 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
| CN114784612A (en) * | 2022-06-20 | 2022-07-22 | 深圳市埃尔法光电科技有限公司 | Wafer arrangement method of laser chips with topological structures |
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| CN114784613B (en) * | 2022-06-20 | 2022-11-11 | 深圳市埃尔法光电科技有限公司 | Laser chip with unitized dual-topology structure |
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