JPH10134089A

JPH10134089A - 回路検証装置および回路検証方法

Info

Publication number: JPH10134089A
Application number: JP8285306A
Authority: JP
Inventors: Yoshito Kondo; 芳人近藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-28
Filing date: 1996-10-28
Publication date: 1998-05-22
Anticipated expiration: 2016-10-28
Also published as: JP3709626B2

Abstract

(57)【要約】【課題】ＡＳＩＣなどのＬＳＩ等の回路設計におい
て、検証に要する時間を必要最小限にすることのできる
回路検証装置および回路検証方法を提供する。【解決手段】回路記述記憶部８には、論理設計したＬ
ＳＩの回路モデルの回路機能及び入出力ポート属性を含
むすべての回路記述が記憶されており、ポート属性記述
記憶部９には、回路記述の中の入出力ポート属性の記述
のみが記憶されている。検証部１１には、このＬＳＩを
構成する回路モデルのうち、検証対象となる回路モデル
のすべての回路記述が回路記述記憶部８から供給され、
検証対象でない回路モデルについては、入出力ポート属
性の記述のみが供給される。そして検証部１１は、検証
に必要最小限となるモデルを検証モデルとして取り込ん
で検証を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＳＩＣ（Applic
ation Specific Integrated Circuit）などのＬＳＩ（L
arge Scale Integrated Circuit）の回路設計で用いら
れる回路検証装置および回路検証方法に関するものであ
る。

【０００２】

【従来の技術】近年、ＡＳＩＣなどのＬＳＩ回路の設計
は、いわゆる上流設計手法と呼ばれる設計手法が一般的
になっている。この上流設計手法は、まず、ハードウェ
ア記述言語（Hardware Description Language、以下Ｈ
ＤＬと記す）と呼ばれるプログラミング言語を用いて、
回路を機能的な動作で表現する動作レベル、または、動
作表現に時間的概念を取り入れて表現するＲＴＬ（Regi
ster Transfer Level）でＬＳＩ回路を論理設計する。
つぎに、ＨＤＬの動作レベルやＲＴＬで論理設計した回
路記述をロジックシミュレータなどのような回路検証装
置で、ＬＳＩを構成する個々のモデルの機能検証やＬＳ
Ｉ全体の回路構成などのアルゴリズム検証を行なう。そ
の後、検証を終えたＬＳＩ回路の回路記述を、論理合成
ツールを用いて実際のハードウェアのゲートで表現する
ゲートレベルの回路記述に変換してハードウェア化す
る。

【０００３】このような上流設計手法では、ＡＳＩＣな
どのＬＳＩ回路の論理設計を動作レベルやＲＴＬといっ
たいわゆる上流レベルで検証できるため、高速、且つ、
大規模のＬＳＩを短期間で開発することが可能である。

【０００４】ここで、上述したＬＳＩ回路の上流設計手
法で用いられる従来の回路検証装置について説明する。
図１６は、従来の回路検証装置の機能ブロック構成図で
ある。従来の回路検証装置１０１は、データ入力部１０
２と、テストベクトル記憶部１０３と、回路記述記憶部
１０４と、検証部１０５と、出力部１０６とから構成さ
れている。

【０００５】データ入力部１０２は、ＨＤＬの動作レベ
ルやＲＴＬで論理設計したＬＳＩ回路を構成する全回路
モデルの回路記述並びにＬＳＩ回路を検証するためのテ
ストベクトルが入力される。具体的には、論理設計した
回路記述ならびにテストベクトルが格納されたファイル
からデータを読み出すこととなる。データ入力部１０２
に入力された、つまり、ファイルから読み出された回路
記述は、回路記述記憶部１０４に記憶され、また、テス
トベクトルは、テストベクトル記憶部１０３に記憶され
る。

【０００６】検証部１０５は、回路記述記憶部１０４に
記憶されているＬＳＩ回路を構成する全回路モデルの回
路記述と、テストベクトル記憶部１０３に記憶されてい
るテストベクトルとに基づいて、ＬＳＩ回路の各々のモ
デルの検証を行なう。検証結果は出力部１０６内の画像
表示装置に表示されるとともに、出力部１０６からファ
イルとして出力することができる。

【０００７】このように従来の回路検証装置１０１は、
検証対象となるＬＳＩ回路を構成するモデルの数に関係
なく、全回路モデルの回路記述をすべて読み込み、個々
のモデルの検証を行なう構成となっている。

【０００８】

【発明が解決しようとする課題】ところが、上流設計手
法を用いてＡＳＩＣを設計する場合の回路設計期間は、
ロジックシミュレータなどの検証装置での検証時間に大
きく左右されることになる。特に、最近急激にＡＳＩＣ
のシステム・オン・チップ化が進んでおり、個々のモデ
ルは大規模化し、かつ、ＬＳＩを構成するモデル数も増
加する傾向にある。従来の回路検証装置で示した方法で
は、検証に要する時間が検証する回路規模に比例する構
成となっている。そのため、検証に非常に多くの時間を
要することになってしまい、ＬＳＩ回路の設計者には大
きな負担となってしまう。

【０００９】本発明はこのような課題を解決するためな
されたもので、検証に要する時間を必要最小限にするこ
とのできる回路検証装置および回路検証方法を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】上記問題を解決するため
に本発明に係る回路検証装置は、ＬＳＩ回路を構成する
全回路モデルの中で検証対象となる回路モデルのモデル
名、並びに、検証対象となる回路モデルを検証するため
のテストベクトルが入力されるデータ入力手段と、前記
ＬＳＩ回路を構成する全回路モデルの、入出力ポート属
性と回路機能とを記述した回路記述を記憶する回路記述
記憶手段と、前記ＬＳＩ回路を構成する全回路モデルの
入出力ポート属性の記述を記憶するポート属性記述記憶
手段と、前記回路記述記憶手段に記憶されているＬＳＩ
回路を構成する全回路モデルの回路記述から、前記デー
タ入力手段に入力されるモデル名に対応する回路記述を
選択する回路記述選択手段と、前記ポート属性記憶手段
に記憶されているＬＳＩ回路を構成する全回路モデルの
入出力ポート属性の記述から、前記データ入力手段に入
力されなかったモデル名に対応する入出力ポート属性の
記述を選択するポート属性記述選択手段と、前記回路記
述選択手段に選択された回路記述及び前記ポート属性記
述選択手段に選択された入出力ポート属性の記述、並び
に、前記データ入力手段に入力されるテストベクトルを
用いて、ＬＳＩ回路を構成する複数の回路モデルの中で
検証対象となる回路モデルを検証する検証手段と、前記
検証手段の検証結果を出力する出力手段とを備えること
を特徴とする。

【００１１】データ入力手段には、論理設計したＬＳＩ
回路の回路記述の中で検証対象となる回路モデルのモデ
ル名と、このモデル名の回路モデルを検証するための入
力数値であるテストベクトルとが入力される。このデー
タ入力手段に入力されたモデル名は回路記述選択手段及
びポート属性記述選択手段に供給され、テストベクトル
は検証手段に供給される。回路記述記憶手段は、前記Ｌ
ＳＩ回路を構成する全回路モデルの回路記述である入出
力ポート属性と回路機能とが予め記憶されており、回路
記述選択手段により選択されたモデル名の回路記述を検
証手段に供給する。ポート属性記述記憶手段は、前記Ｌ
ＳＩ回路を構成する全回路モデルの回路記述の中の入出
力ポート属性の記述が予め記憶されており、ポート属性
記述選択手段により選択される検証対象として入力され
なかった回路モデルの、入出力ポート属性の記述を検証
手段に供給する。検証手段は、論理設計したＬＳＩ回路
の動作内容を確認する手段である。この検証手段は、回
路機能を含む検証対象となる回路モデルと、回路機能を
含まない入出力ポート属性の記述のみの検証対象でない
回路モデルとを検証用ＬＳＩ回路として論理構成し、供
給されたテストベクトルをこの論理構成をした検証用Ｌ
ＳＩ回路に入力し、この検証用ＬＳＩ回路の出力ポート
に出力される検証結果を出力手段を介して出力する。本
発明に係る回路検証装置は、検証の対象となる回路モデ
ルを細分化して、検証に最低限必要となるモデルだけを
選択して回路検証を行い、検証にかかる時間を必要最小
限にする。

【００１２】また、本発明に係る回路検証装置は、ＬＳ
Ｉ回路を構成する全回路モデルの中で検証対象となる回
路モデルのモデル名、並びに、検証対象となる回路モデ
ルを検証するためのテストベクトルが入力されるデータ
入力手段と、前記ＬＳＩ回路を構成する全回路モデル
の、入出力ポート属性と回路機能とを記述した回路記述
を記憶する回路記述記憶手段と、前記回路記述記憶手段
に記憶されているＬＳＩ回路を構成する全回路モデルの
回路記述から、前記データ入力手段に入力されるモデル
名に対応する回路記述を選択する回路記述選択手段と、
前記回路記述選択手段で選択された回路記述に基づき、
前記データ入力手段に入力されなかったモデル名に対応
する回路モデルの入出力ポート属性の記述を生成するポ
ート属性記述生成手段と、前記回路記述選択手段に選択
された回路記述及び前記ポート属性記述生成手段に生成
された入出力ポート属性の記述、並びに、前記データ入
力手段に入力されるテストベクトルを用いて、ＬＳＩ回
路を構成する複数の回路モデルの中で検証対象となる回
路モデルを検証する検証手段と、前記検証手段の検証結
果を出力する出力手段とを備えることを特徴とする。

【００１３】データ入力手段には、論理設計したＬＳＩ
回路の回路記述の中で検証対象となる回路モデルのモデ
ル名と、このモデル名の回路モデルを検証するための入
力数値であるテストベクトルとが入力される。このデー
タ入力手段に入力されたモデル名は回路記述選択手段に
供給され、テストベクトルは検証手段に供給される。回
路記述記憶手段は、前記ＬＳＩ回路を構成する全回路モ
デルの回路記述である入出力ポート属性と回路機能とが
予め記憶されており、回路記述選択手段により選択され
たモデル名の回路記述を検証手段及びポート属性記述生
成手段に供給する。ポート属性記述生成手段は、上記選
択されたモデル名の回路記述のそれぞれの入出力ポート
の関係から、前記データ入力手段に入力されなかったモ
デル名に対応する回路モデルの入出力ポート属性の記述
を生成し、この入出力ポート属性の記述を検証手段に供
給する。検証手段は、論理設計したＬＳＩ回路の動作内
容を確認する手段である。この検証手段は、回路機能を
含む検証対象となる回路モデルと、回路機能を含まない
入出力ポート属性の記述のみの検証対象でない回路モデ
ルとを検証用ＬＳＩ回路として論理構成し、供給された
テストベクトルをこの論理構成をした検証用ＬＳＩ回路
に入力し、この検証用ＬＳＩ回路の出力ポートに出力さ
れる検証結果を出力手段を介して出力する。本発明に係
る回路検証装置は、検証の対象となる回路モデルを細分
化して、検証に最低限必要となるモデルだけを選択して
回路検証を行い、検証にかかる時間を必要最小限にす
る。

【００１４】本発明に係る回路検証方法は、ＬＳＩ回路
を構成する全回路モデルの中で検証対象となる回路モデ
ルのモデル名、並びに、検証対象となる回路モデルを検
証するためのテストベクトルを入力し、前記ＬＳＩ回路
を構成する全回路モデルの、入出力ポート属性と回路機
能とを記述した回路記述を記憶し、前記ＬＳＩ回路を構
成する全回路モデルの入出力ポート属性の記述を記憶
し、前記記憶した回路記述から、入力されるモデル名に
対応する回路記述を選択し、前記記憶した入出力ポート
属性の記述から、入力されなかったモデル名に対応する
入出力ポート属性の記述を選択し、前記選択された回路
記述及び前記選択された入出力ポート属性の記述、並び
に、前記入力されたテストベクトルを用いて、ＬＳＩ回
路を構成する複数の回路モデルの中で検証対象となる回
路モデルを検証し、検証結果を出力することを特徴とす
る。

【００１５】また、本発明に係る回路検証方法は、ＬＳ
Ｉ回路を構成する全回路モデルの中で検証対象となる回
路モデルのモデル名、並びに、検証対象となる回路モデ
ルを検証するためのテストベクトルを入力し、前記ＬＳ
Ｉ回路を構成する全回路モデルの、入出力ポート属性と
回路機能とを記述した回路記述を記憶し、前記記憶した
回路記述から、入力されるモデル名に対応する回路記述
を選択し、前記選択された回路の記述に基づき、入力さ
れなかったモデル名に対応する入出力ポート属性記述を
生成し、前記選択された回路記述及び前記生成された入
出力ポート属性の記述、並びに、前記入力されたテスト
ベクトルを用いて、ＬＳＩ回路を構成する複数の回路モ
デルの中で検証対象となる回路モデルを検証し、検証結
果を出力することを特徴とする。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。

【００１７】本発明に係る回路検証装置は、図１に示す
機能ブロック構成図により実現される。本発明に係る回
路検証装置１は、いわゆる上流設計手法と呼ばれる設計
手法により論理設計したＬＳＩ回路の回路記述を検証す
るための装置である。回路検証装置１が検証するＬＳＩ
回路は、ＨＤＬと呼ばれるプログラミング言語を用いて
回路をおもに機能的な動作で表現する動作レベル、また
は、動作表現に時間的概念を取り入れて表現するＲＴＬ
で論理設計したものである。ただし、このＬＳＩ回路
は、ゲートレベルで設計されていても構わない。また、
このＬＳＩ回路は複数の回路モデルから構成されてお
り、これらの回路モデルもおもに上述したＨＤＬによる
動作レベルまたはＲＴＬで記述されている。ただし、こ
れらもゲートレベルで設計されていても構わない。本発
明に係る回路検証装置１が行う検証は、ＬＳＩ回路を構
成する所定の回路モデルを特定して検証することができ
るものである。

【００１８】本発明に係る回路検証装置１は、データ入
力部２と、モデル名記憶部３と、テストベクトル記憶部
４と、回路記述選択部５及びポート属性記述選択部６を
備えたモデル選択部７と、回路記述記憶部８と、ポート
属性記述記憶部９と、検証用回路記述記憶部１０と、検
証部１１と、出力部１２とを備える。

【００１９】データ入力部２は、ＬＳＩ回路を構成する
回路モデルのうち検証の対象となる回路モデルのモデル
名、ならびに、この検証対象となる回路モデルを検証す
るためのテストベクトルが入力される。具体的には、デ
ータ入力部２は、モデル名並びにテストベクトルが格納
されたファイルから、ファイルデータを読み込んで入力
することから、ファイル読み込み装置を用いた手段とな
る。ここで、テストベクトルは、ＬＳＩ回路を検証する
ための具体的な入力数値であり、このテストベクトルに
より、ＬＳＩ回路に入力したときに出力値が予想される
値であるか否かを確認することにより検証を行う。な
お、データ入力部２は、キーボード等の文字入力手段か
らモデル名並びにテストベクトルを入力するようにして
もよく、この場合は、キーボード等の文字入力手段と入
力された回路モデル名、ならびに、テストベクトルを表
示するための表示装置とを備えた手段となる。

【００２０】データ入力部２は、入力されたモデル名を
モデル名記憶部３へ供給する。また、データ入力部２
は、入力されたテストベクトルをテストベクトル記憶部
４へ供給する。

【００２１】モデル名記憶部３は、データ入力部２から
供給されたモデル名を記憶するとともに、記憶したモデ
ル名をモデル選択部７の回路記述選択部５ならびにポー
ト属性記述選択部６へ供給する。

【００２２】テストベクトル記憶部４は、データ入力部
２から供給されたテストベクトルを記憶するとともに、
記憶したテストベクトルを検証部１１へ供給する。

【００２３】回路記述記憶部８には、ＬＳＩ回路の検証
に先立ち論理設計したＬＳＩ回路の回路記述を、予め記
憶させてある。各回路モデルの回路記述は、ＨＤＬによ
るおもに動作レベル、または、ＲＴＬで記述されたもの
である。ただし、このＬＳＩ回路は、ゲートレベルで設
計されていても構わない。例えば、ＬＳＩ回路がＡモデ
ルとＢモデルとＣモデルとＤモデルの４つのモデルで構
成される場合、ＡモデルとＢモデルとＣモデルとＤモデ
ルが全てＨＤＬの動作レベルで記述されていてもよい
し、ＡモデルとＢモデルとＣモデルとＤモデルが全てＨ
ＤＬのＲＴＬで記述されていても良い。さらに、Ａモデ
ルとＢモデルはＨＤＬの動作レベルで記述されており、
ＣモデルとＤモデルはＨＤＬのＲＴＬで記述されている
というようにモデルごとに記述レベルが異なっていても
かまわない。また、Ａモデル，Ｂモデル，Ｃモデル，Ｄ
モデルのうちいくつががゲートレベルで記述されていて
も構わない。

【００２４】回路モデルの回路記述の一例として、８ビ
ット幅の２入力乗算器というモデルをＶｅｒｉｌｏｇ−
ＨＤＬの動作レベルで記述すると、図２（ａ）に示す記
述の内容となる。

【００２５】この８ビット幅の２入力乗算器のモデル
（ＭＰＹ）は、図２（ｂ）に示すモデルの宣言を示す記
述部分と、図２（ｃ）に示す入出力ポート属性を示す記
述部分と、図２（ｄ）に示すモデルの回路機能を動作レ
ベルで記述した記述部分とからなる。図２（ｂ）に示す
モデルの宣言は、“ＭＰＹ”がモデル名を示し、“ＯＵ
Ｔ”，“Ａ”，“Ｂ”がこのモデル（ＭＰＹ）に信号が
入出力されるポートを示す。図２（ｃ）に示す入出力ポ
ート属性は、ポート“ＯＵＴ”から１６ビット幅の信号
が出力され、ポート“Ａ”及び“Ｂ”に８ビット幅の信
号が入力されることを示している。図２（ｄ）に示すモ
デルの回路機能は、ポート“Ａ”と“Ｂ”とに入力され
る信号を乗算した結果がポート“ＯＵＴ”から出力され
ることを示している。

【００２６】回路記述記憶部８は、上述した例に挙げる
ような回路記述であるＬＳＩ回路を構成する全回路モデ
ルの回路記述が記憶されている。

【００２７】回路記述選択部５は、回路記述記憶部８に
記憶されている全回路モデルの回路記述の中から、モデ
ル名記憶部３に供給されるモデル名の回路記述を取り出
して、これら取り出した回路記述を検証用回路記述記憶
部１０に記憶させる。

【００２８】ポート属性記述記憶部９には、ＬＳＩ回路
を構成する全回路モデルの回路記述のうち回路機能を示
す記述を除いた入出力ポート属性の記述のみが記憶され
ている。このポート属性記述記憶部９に記憶されている
回路記述も、上述した回路記述記憶部８に記憶されてい
る回路記述と同様に、ＨＤＬで記述された回路記述であ
る。例えば、上述した例の８ビット幅の２入力乗算器と
いうモデルであれば、図３に示すように動作レベルの記
述からモデルの回路機能である“ＯＵＴ＝Ａ＊Ｂ”を除
く記述の内容となる。

【００２９】ポート属性記述選択部６は、ポート属性記
述記憶部９に記憶されている全回路モデルの入出力ポー
ト属性の記述の中から、モデル名記憶部３から供給され
るモデル名の回路モデルを除いたそれ以外の全てのモデ
ルの入出力ポート属性の記述を取り出して、この取り出
したモデルの記述を検証用回路記述記憶部１０に記憶さ
せる。

【００３０】これにより、検証用回路記述記憶部１０に
は、モデル名記憶部３に記憶されたモデル名（検証対象
となる回路モデル名）のすべての回路記述、および、モ
デル名記憶部３に記憶されたモデル名を除いたそれ以外
の全てのモデルの入出力ポート属性の記述が、それぞれ
記憶されることになる。検証用回路記述記憶部１０は、
記憶した各記述を検証部１１へ供給する。

【００３１】検証部１１は、テストベクトル記憶部４か
ら供給されたテストベクトル、および、検証用回路記述
記憶部１０から供給された各記述に基づいて回路の検証
を行なう。この検証部１１による回路の検証には、例え
ば市販のロジックシミュレータなどを用いる。この検証
手段は、回路機能を含む検証対象となる回路モデルと、
回路機能を含まない入出力ポート属性の記述のみの検証
対象でない回路モデルとを検証用ＬＳＩ回路として論理
構成し、供給されたテストベクトルである数値データを
この論理構成をした検証用ＬＳＩ回路に入力する。そし
て、この入力されたテストベクトルがどのように演算さ
れるかを、シュミレートし、この検証用ＬＳＩ回路の出
力ポートに出力されるシュミレートの結果を検証結果と
して出力する。従って、通常、この検証部１１で用いら
れる例えば市販のロジックシミュレータなどは、検証す
るモデルの回路機能の記述量が多ければ多いほど、検証
に多くの時間を要することになる。本発明の検証部１１
では、検証に必要なモデルの回路機能の記述が検証用回
路記述記憶部１０から供給され、検証に必要でないモデ
ルの回路について入出力ポートの属性のみの記述が検証
用回路記述記憶部１０から供給されるので、検証に要す
る時間を必要最小限にとどめることが可能になる。

【００３２】検証部１１で検証された検証結果は、出力
部１２へ供給される。検証結果をファイルとして出力す
る場合は、出力部１２はファイル出力装置を備える。ま
た、検証結果をＣＲＴ等の画像表示装置の画面上に表示
する場合は、出力部１２はＣＲＴ等の画像表示装置と表
示制御装置とを備える。

【００３３】ここで、回路検証装置１の検証対象として
具体的な回路を例にとって、実際のデータに基づいた検
証の流れを説明する。

【００３４】検証の対象となる回路モデルＬＳＩは、図
４に示すように、乗算器モデルＭＵＬと、除算器モデル
ＤＩＶと、加算器モデルＡＤＤと、減算器モデルＳＵＢ
との４つのモデルで構成されている。それぞれのモデル
は、図５に示すように、Ｖｅｒｉｌｏｇ−ＨＤＬという
ＨＤＬの動作レベルで記述されている。

【００３５】乗算器モデルＭＵＬは、図５（ａ）に示す
ように、モデルの宣言部分でモデル名が“ＭＵＬ”であ
ることを示し、このモデルのポートが“ＯＵＴ”，
“Ａ”，“Ｂ”であることを示している。入出力ポート
属性でポート“ＯＵＴ”は１６ビット幅の信号が出力さ
れることを示しており、ポート“Ａ”及び“Ｂ”は８ビ
ット幅の信号が入力されることを示している。また、モ
デルの回路機能でポート“Ａ”とポート“Ｂ”とに入力
される信号を乗算した結果が、ポート“ＯＵＴ”から出
力される信号であることを示している。

【００３６】加算器モデルＡＤＤは、図５（ｂ）に示す
ように、モデルの宣言部分でモデル名が“ＡＤＤ”であ
ることを示し、このモデルのポートが“ＯＵＴ”，
“Ａ”，“Ｂ”であることを示している。入出力ポート
属性でポート“ＯＵＴ”は１６ビット幅の信号が出力さ
れることを示しており、ポート“Ａ”及び“Ｂ”は１６
ビット幅の信号が入力されることを示している。また、
モデルの回路機能でポート“Ａ”とポート“Ｂ”とに入
力される信号を加算した結果が、ポート“ＯＵＴ”から
出力される信号であることを示している。

【００３７】除算器モデルＤＩＶは、図５（ｃ）に示す
ように、モデルの宣言部分でモデル名が“ＤＩＶ”であ
ることを示し、このモデルのポートが“ＯＵＴ”，
“Ａ”，“Ｂ”であることを示している。入出力ポート
属性でポート“ＯＵＴ”は１６ビット幅の信号が出力さ
れることを示しており、ポート“Ａ”及び“Ｂ”は８ビ
ット幅の信号が入力されることを示している。また、モ
デルの回路機能でポート“Ａ”とポート“Ｂ”とに入力
される信号を除算した結果が、ポート“ＯＵＴ”から出
力される信号であることを示している。

【００３８】また、減算器モデルＳＵＢは、図５（ｄ）
に示すように、モデルの宣言部分でモデル名が“ＳＵ
Ｂ”であることを示し、このモデルのポートが“ＯＵ
Ｔ”，“Ａ”，“Ｂ”であることを示している。入出力
ポート属性でポート“ＯＵＴ”は１６ビット幅の信号が
出力されることを示しており、ポート“Ａ”及び“Ｂ”
は１６ビット幅の信号が入力されることを示している。
また、モデルの回路機能でポート“Ａ”とポート“Ｂ”
とに入力される信号を減算した結果が、ポート“ＯＵ
Ｔ”から出力される信号であることを示している。

【００３９】回路検証装置１の検証対象となる回路モデ
ルＬＳＩは、図５（ｅ）に示すように、モデルの宣言部
分でモデル名が“ＬＳＩ”であることを示し、このモデ
ルのポートが“ＯＵＴ”，“Ａ”，“Ｂ”，“Ｃ”，
“Ｄ”，“Ｅ”であることを示している。入出力ポート
属性でポート“ＯＵＴ”が１６ビット幅の出力信号であ
ることをしめしており、ポート“Ａ”，“Ｂ”，
“Ｃ”，“Ｄ”及び“Ｅ”が８ビット幅の信号が入力さ
れることを示している。また、回路モデルＬＳＩの回路
機能は、ポート“Ａ”及び“Ｂ”に入力される信号が乗
算器モデルＭＵＬの“Ａ”及び“Ｂ”にそれぞれ入力さ
れ、ポート“Ｃ”及び“Ｄ”に入力される信号が除算器
モデルＤＩＶの“Ａ”及び“Ｂ”にそれぞれ入力され
る。乗算器モデルＭＵＬと除算器モデルＤＩＶの信号が
出力されるそれぞれのポート“ＯＵＴ”は、接続ワイヤ
“mul＿out”及び“div＿out”を介して、加算器モデル
ＡＤＤの入力ポート“Ａ”及び“Ｂ”に入力される。加
算器モデルＡＤＤの出力ポート“ＯＵＴ”は、接続ワイ
ヤ“add＿out”を介して、減算器モデルＳＵＢの入力ポ
ート“Ａ”に入力される。また、回路モデルＬＳＩの入
力ポート“Ｅ”が減算器モデルＳＵＢの“Ｂ”入力さ
る。減算器モデルＳＵＢの出力ポート“ＯＵＴ”が回路
モデルＬＳＩの出力ポート“ＯＵＴ”となる。

【００４０】回路検証装置１のデータ入力部２は、図６
に示すように、“ＬＳＩ”と、“ＭＵＬ”と、“ＡＤ
Ｄ”とがモデル名として入力され、また、A=10;B=20;di
v＿out=30;と、A=15;B=17;div＿out=0;と、A=1;B=5;div
＿out=30;というテストベクトルが入力される。従っ
て、この回路検証装置１により、回路モデルＬＳＩの乗
算器モデルＭＵＬと加算器モデルＡＤＤの検証が行われ
る。

【００４１】モデル名記憶部３は、データ入力部２から
供給された回路モデル名である“ＬＳＩ”と“ＭＵＬ”
と“ＡＤＤ”とを記憶する。モデル名記憶部３に記憶さ
れた各モデル名はモデル選択部７の回路記述選択部５及
びポート属性記述選択部６へ供給される。

【００４２】テストベクトル記憶部４は、データ入力部
２から供給されたテストベクトル、ここでは、図７に示
すような、ＬＳＩとＭＵＬとＡＤＤを検証するために充
分なテストベクトルであるA=10;B=20;div＿out=30;と、
A=15;B=17;div＿out=0;と、A=1;B=5;div＿out=30;とを
記憶する。テストベクトル記憶部４に記憶されたこのテ
ストベクトルは検証部１１へ供給される。

【００４３】回路記述記憶部８には、上述した検証対象
である回路モデルＬＳＩの回路記述と、乗算器モデルＭ
ＵＬの回路記述と、除算器モデルＤＩＶの回路記述と、
加算器モデルＡＤＤの回路記述と、減算器モデルＳＵＢ
の回路記述の５つの記述を予め記憶させておく。

【００４４】ポート属性記述記憶部９には、図８に示す
ように、上述した検証対象となる回路モデルＬＳＩの回
路記述のうち回路機能を示す記述を除いた入出力ポート
属性の記述のみが予め記憶されている。

【００４５】回路記述選択部５は、モデル名記憶部３か
ら供給されたモデル名である“ＬＳＩ”，“ＭＵＬ”，
“ＡＤＤ”を回路記述記憶部８へ供給して、図９に示す
ように、これらのモデル名の回路記述を回路記述記憶部
８から受け取る。

【００４６】ポート属性記述選択部６は、モデル名記憶
部３から供給されたモデル名である“ＬＳＩ”，“ＭＵ
Ｌ”，“ＡＤＤ”以外のモデル名“ＤＩＶ”，“ＳＵ
Ｂ”をポート属性記述記憶部９へ供給して、図１０に示
すように、これらの入出力ポート属性の記述をポート属
性記述記憶部９から受け取る。

【００４７】モデル選択部７の回路記述選択部５及びポ
ート属性記述選択部６は、回路記述記憶部８から受け取
った回路記述、および、ポート属性記述記憶部９から受
け取った入出力ポート属性の記述を検証用回路記述記憶
部１０に記憶させる。

【００４８】検証用回路記述記憶部１０には、ＬＳＩ回
路の全回路モデルのうちモデル名記憶部３に記憶された
モデル名である“ＬＳＩ”，“ＭＵＬ”，“ＡＤＤ”の
すべての回路記述、および、ＬＳＩ回路の全回路モデル
のうちモデル名記憶部３に記憶されたモデル名以外のモ
デル名である“ＤＩＶ”，“ＳＵＢ”の入出力ポート属
性の記述がそれぞれ記憶される。すなわち、ここでは図
１１に示す記述がモデル選択部２１の回路記述選択部５
及びポート属性記述選択部６から供給されて、検証用回
路生成記憶部２２に記憶されることになる。

【００４９】検証用回路記述記憶部１０に記憶された各
回路記述は検証部１１へ供給される。検証部１１は、テ
ストベクトル記憶部４から供給されたテストベクトル、
ならびに、検証用回路記述記憶部１０から供給された各
回路記述に基づいて回路の検証を行なう。回路の検証に
は、市販のロジックシミュレータなどを用いることがで
きる。検証した結果は、例えば図１２に示す、add＿out
=230,add＿out=255,add＿out=35といったような内容に
なる。

【００５０】検証部１１で検証された検証結果は、出力
部１２へ供給される。出力部１２は、検証部１１から供
給された検証結果を受け取り、検証結果をファイルまた
はＣＲＴなどに出力する。ここでは、図１２に示した検
証結果が、ファイルまたはＣＲＴなどに出力される。

【００５１】したがって、本発明に係る回路検証装置１
は、検証に必要最小限となるモデルの機能モデルのみを
検証モデルとして取り込んで検証を行なう構成としたの
で、検証に要する時間が検証対象となる回路の規模に比
例する検証部の負担を軽減することができ、そのため回
路設計に伴う検証に要する時間を必要最小限にとどめる
ことができる。よって、より高性能な回路の設計に要す
る期間を短縮することができる。

【００５２】つぎに、上述した回路検証装置１の構成を
変形した第２の実施の形態である回路検証装置について
添付図面に基づいて説明する。なお、上述した回路検証
装置１と同一の構成については、詳細な説明を省略し図
面中に同一符号を付ける。

【００５３】本発明に係る第２の実施の形態である回路
検証装置２０は、図１３に示すようにデータ入力部２
と、モデル名記憶部３と、テストベクトル記憶部４と、
回路記述選択部５及びポート属性記述生成部２２を備え
たモデル選択部２１と、回路記述記憶部８と、検証用回
路記述記憶部１０と、検証部１１と、出力部１２とを備
える。この第２の実施の形態である回路検証装置２０
は、ポート属性記述生成部２２を備えたことにより、回
路検証装置１において備えていたポート属性記述記憶部
９を備えずに構成することができ、構成が少なくて済む
ものである。

【００５４】回路記述記憶部８には、論理設計したＬＳ
Ｉ回路を構成する全回路モデルの回路記述が予め記憶さ
れている。

【００５５】回路記述選択部５は、回路記述記憶部８に
記憶されている全回路モデルの回路記述の中から、モデ
ル名記憶部３に供給されるモデル名の回路記述を取り出
して、これら取り出した回路記述を検証用回路記述記憶
部１０へ記憶させ、また、ポート属性記述生成部２２に
供給する。

【００５６】ポート属性記述生成部２２は、回路記述選
択部５から供給された回路記述に基づきこれら回路モデ
ルの各ポートの接続状態を調べることにより、回路選択
部５により選択されなかった回路モデル、つまり、検証
対象でない回路モデルの入出力ポート属性を生成する。

【００５７】ここで、例えばＬＳＩ回路が、図１４に示
すような“ＭＯＤＥＬ−Ａ”，“ＭＯＤＥＬ−Ｂ”，
“ＭＯＤＥＬ−Ｃ”，“ＭＯＤＥＬ−Ｄ”の４つの回路
モデルからなる場合において、“ＭＯＤＥＬ−Ｂ”の入
出力ポート属性について調べる。

【００５８】このＬＳＩ回路のモデル名は、“ＬＳＩ”
であり、ポート“ＩＮ”に入力信号が入力され、ポート
“ＯＵＴ”から出力信号が出力される。また、“ｏｕｔ
１”，“ｏｕｔ２”，“ｏｕｔ３”は、それぞれ各回路
モデルを接続するための接続ワイヤの名称である。本例
のＬＳＩ回路を、入力信号ポート“ＩＮ”から出力信号
ポート“ＯＵＴ”に辿り“ＭＯＤＥＬ−Ｂ”の入出力ポ
ート属性を調べる。

【００５９】まず、ＬＳＩ回路の入力信号ポート“Ｉ
Ｎ”は、“ＭＯＤＥＬ−Ａ”のポート“Ａ”に接続され
ている。この回路モデル“ＭＯＤＥＬ−Ａ”のポート
“Ｂ”は、接続ワイヤ“ｏｕｔ１”に接続されている。
接続ワイヤ“ｏｕｔ１”は、回路モデル“ＭＯＤＥＬ−
Ｂ”のポート“Ａ”に接続されている。この回路モデル
“ＭＯＤＥＬ−Ｂ”のポート“Ｂ”が接続ワイヤ“ｏｕ
ｔ２”に接続されている。接続ワイヤ“ｏｕｔ２”は、
回路モデル“ＭＯＤＥＬ−Ｃ”のポート“Ａ”に接続さ
れている。この回路モデル“ＭＯＤＥＬ−Ｃ”のポート
“Ｂ”が接続ワイヤ“ｏｕｔ３”に接続されている。こ
の接続ワイヤ“ｏｕｔ３”は、回路モデル“ＭＯＤＥＬ
−Ｄ”のポート“Ａ”に接続されている。最後に、この
回路モデル“ＭＯＤＥＬ−Ｄ”のポート“Ｂ”がこのＬ
ＳＩ回路の出力信号ポート“ＯＵＴ”に接続されてい
る。

【００６０】このことから、各モデルのポート“Ａ”が
すべて入力属性をもったものであり、“各モデルのポー
ト“Ｂ”が出力属性をもったものであることが分かる。
従って、ポート属性記述生成部２２は、回路モデル“Ｍ
ＯＤＥＬ−Ｂ”の入出力ポート属性として、図１５に示
すような、ポート“Ｂ”から信号が出力され、ポート
“Ａ”に信号が入力されるという記述を生成することと
なる。

【００６１】ポート属性記述生成部２２は、この入出力
ポート属性を検証用回路記述記憶部１０へ記憶させる。
これにより、検証用回路記述記憶部１０には、モデル名
記憶部３に記憶されたモデル名（検証対象となる回路モ
デル名）のすべての回路記述、および、モデル名記憶部
３に記憶されたモデル名を除いたそれ以外の全てのモデ
ルの入出力ポート属性の記述が、それぞれ記憶されるこ
とになる。検証用回路記述記憶部１０は、記憶した各記
述を検証部１１へ供給する。

【００６２】そして、検証部１１で、ＬＳＩ回路の検証
が行われ、この検証結果が出力部１２から出力される。

【００６３】ここで、回路検証装置２０の検証対象とし
て具体的な回路を例にとって、実際のデータに基づいた
検証の流れを説明する。検証の対象となる回路モデル
は、図４に示す回路モデルであり、上述した回路検証装
置１の検証対象として示した例と同一の回路モデルであ
る。従って、これまでに説明した部分と重複する部分に
付いては詳細な説明を省略する。

【００６４】回路検証装置２０の検証対象となる回路モ
デルＬＳＩは、乗算器モデルＭＵＬと、除算器モデルＤ
ＩＶと、加算器モデルＡＤＤと、減算器モデルＳＵＢと
の４つのモデルで構成されている。それぞれのモデル
は、図５に示すように、Ｖｅｒｉｌｏｇ−ＨＤＬという
ＨＤＬの動作レベルで記述されている。

【００６５】回路検証装置２０のデータ入力部２は、図
６に示すように、“ＬＳＩ”と、“ＭＵＬ”と、“ＡＤ
Ｄ”とがモデル名として入力され、また、A=10;B=20;di
v＿out=30;と、A=15;B=17;div＿out=0;と、A=1;B=5;div
＿out=30;というテストベクトルが入力される。従っ
て、この回路検証装置２０により、回路モデルＬＳＩの
乗算器モデルＭＵＬと加算器モデルＡＤＤの検証が行わ
れる。

【００６６】回路記述記憶部８には、上述した検証対象
である回路モデルＬＳＩの回路記述と、乗算器モデルＭ
ＵＬの回路記述と、除算器モデルＤＩＶの回路記述と、
加算器モデルＡＤＤの回路記述と、減算器モデルＳＵＢ
との回路記述の５つの記述が予め記憶されてる。

【００６７】回路記述選択部５は、モデル名記憶部３か
ら供給されたモデル名である“ＬＳＩ”，“ＭＵＬ”，
“ＡＤＤ”を回路記述記憶部８へ供給して、図９に示す
ように、これらのモデル名の回路記述を回路記述記憶部
８から受け取る。回路記述選択部５は、この回路記述を
ポート属性記述生成部２２と、検証用回路記述記憶部１
０とに供給する。

【００６８】ポート属性記述生成部２２は、回路記述選
択部５から供給された回路記述の各ポートの接続状態を
調べて、除算器モデルＤＩＶと減算器モデルＳＵＢの入
出力ポート属性の記述を以下のように生成する。

【００６９】まず除算器モデルＤＩＶのポート接続状態
は、回路モデルＬＳＩの記述より、ポート“Ａ”には回
路モデルＬＳＩの入力ポート“Ｃ”が接続されており、
ポート“Ｂ”には回路モデルＬＳＩの入力ポート“Ｄ”
が接続されていることがわかる。また、除算器モデルＤ
ＩＶのポート“ＯＵＴ”には、加算器モデルＡＤＤの入
力ポート“Ｂ”が接続ワイヤ“div＿out”を介して接続
していることがわかる。従って、これら信号の流れか
ら、除算器モデルＤＩＶのポート“Ａ”とポート“Ｂ”
には回路モデルＬＳＩの入力ポート“Ｃ”，“Ｄ”から
の信号が入力され、ポート“ＯＵＴ”から加算器モデル
ＡＤＤに信号が出力されることがわかる。また、減算器
モデルＳＵＢのポート接続状態は、回路モデルＬＳＩの
記述より、ポート“Ａ”には、加算器モデルＡＤＤの出
力ポート“ＯＵＴ”が接続ワイヤ“add＿out”を介して
接続されており、ポート“Ｂ”には回路モデルＬＳＩの
入力ポート“Ｅ”が接続されていることがわかる。ま
た、減算器モデルＳＵＢのポート“ＯＵＴ”には回路Ｌ
ＳＩモデルの出力ポート“ＯＵＴ”が接続していること
がわかる。従って、これら信号の流れから、減算器モデ
ルＳＵＢのポート“Ａ”とポート“Ｂ”には、回路モデ
ルＬＳＩの入力ポート“Ｅ”及び加算器モデルＡＤＤか
らの出力信号が入力され、“ＯＵＴ”から回路モデルＬ
ＳＩの出力ポートに信号が出力されることがわかる。

【００７０】ポート属性記述生成部２２は、上述した入
出力ポート属性の記述を検証用回路記述記憶部１０へ供
給する。

【００７１】検証用回路記述記憶部１０には、図１１に
示す記述がモデル選択部７の回路記述選択部５及びポー
ト属性記述選択部６から供給されて、検証用回路記述記
憶部１０に記憶されることになる。

【００７２】検証用回路記述記憶部１０に記憶された各
回路記述は検証部１１へ供給される。検証部１１は、テ
ストベクトル記憶部４から供給されたテストベクトル、
ならびに、検証用回路記述記憶部１０から供給された各
回路記述に基づいて回路の検証を行なう。検証した結果
は、例えば図１２に示す、add＿out=230,add＿out=255,
add＿out=35といったような内容になる。

【００７３】検証部１１で検証された検証結果は、出力
部１２へ供給される。出力部１２は、検証部１１から供
給された検証結果を受け取り、検証結果をファイルまた
はＣＲＴなどに出力する。ここでは、図１２に示した検
証結果が、ファイルまたはＣＲＴなどに出力される。

【００７４】したがって、本発明に係る回路検証装置１
は、検証に必要最小限となるモデルの機能モデルのみを
検証モデルとして取り込んで検証を行なう構成としたの
で、検証に要する時間が検証対象となる回路の規模に比
例する検証部の負担を軽減することができ、そのため回
路設計に伴う検証に要する時間を必要最小限にとどめる
ことができる。よって、より高性能な回路の設計に要す
る期間を短縮することができる。また、入出力ポート属
性を生成するポート属性記述生成部２２を設けたことに
より、装置の構成を少なくすることができる。

【００７５】

【発明の効果】以上説明したように本発明に係る回路検
証装置は、検証に必要最小限となる回路モデルの機能の
みを検証モデルとして取り込んで検証を行なう構成とし
たことにより、検証に要する時間を必要最小限にとどめ
ることが可能になる。よって、より高性能な回路の設計
に要する期間を短縮することが可能になる。

【００７６】ロジックシミュレータを検証に使用する場
合、検証するモデルの回路機能の記述量と検証に要する
時間が比例する。本発明に係る回路検証装置は、検証に
必要なモデルの回路機能の記述を検証部へ供給し、検証
に必要でないモデルの回路については入出力ポートの属
性のみの記述を検証部へ供給するようにしたので、検証
に要する記述量が低減され、検証に要する時間を必要最
小限にすることができる。

【００７７】また、本発明に係る回路検証方法は、検証
に必要最小限となる回路モデルの機能のみを検証モデル
として取り込んで検証を行なうことにより、検証に要す
る時間を必要最小限にとどめることが可能になる。よっ
て、より高性能な回路の設計に要する期間を短縮するこ
とが可能になる。

【図面の簡単な説明】

【図１】本発明に係る回路検証装置の機能ブロック構成
図である。

【図２】ＨＤＬの動作レベルで記述された乗算器モデル
の記述例を示す説明図である。

【図３】ＨＤＬの動作レベルで記述された入出力ポート
属性の記述例を示す説明図である。

【図４】検証対象となるＬＳＩ回路の一例を示す回路図
である。

【図５】検証対象となるＬＳＩ回路の回路記述例を示す
説明図である。

【図６】回路モデル名およびテストベクトルの記述例を
示す説明図である。

【図７】テストベクトル記憶部に記憶されるテストベク
トルの記述例を示す説明図である。

【図８】ポート属性記述記憶部に記憶されているポート
属性の記述例を示す説明図である。

【図９】回路記述記憶部から取り出され検証用回路記述
記憶部へ供給される回路モデルの回路記述例を示す説明
図である。

【図１０】ポート属性記述記憶部から取り出され検証用
回路記述記憶部へ供給される入出力ポート属性の記述例
を示す説明図である。

【図１１】検証用回路記述記憶部に格納される回路モデ
ルの回路記述例ならびに入出力ポート属性の記述例を示
す説明図である。

【図１２】検証結果の一例を示す説明図である。

【図１３】本発明に係る回路検証装置の機能ブロック構
成図である。

【図１４】ポート属性記述生成部により入出力ポート属
性を生成する記述例を示す説明図である。

【図１５】入出力ポート属性の記述の生成結果の一例を
示す説明図である。

【図１６】従来の回路検証装置の機能ブロック構成図で
ある。

【符号の説明】１回路検証装置、２データ入力部、３モデル名記
憶部、４テストベクトル記憶部、５回路記述選択
部、６ポート属性記述選択部、７，２１モデル選択
部、８回路記述記憶部、９ポート属性記述記憶部、
１０検証用回路記述記憶部、１１検証部、１２出
力部、２２ポート属性記述生成部

Claims

【特許請求の範囲】

【請求項１】ＬＳＩ回路を構成する全回路モデルの中
で検証対象となる回路モデルのモデル名、並びに、検証
対象となる回路モデルを検証するためのテストベクトル
が入力されるデータ入力手段と、前記ＬＳＩ回路を構成する全回路モデルの、入出力ポー
ト属性と回路機能とを記述した回路記述を記憶する回路
記述記憶手段と、前記ＬＳＩ回路を構成する全回路モデルの入出力ポート
属性の記述を記憶するポート属性記述記憶手段と、前記回路記述記憶手段に記憶されているＬＳＩ回路を構
成する全回路モデルの回路記述から、前記データ入力手
段に入力されるモデル名に対応する回路記述を選択する
回路記述選択手段と、前記ポート属性記憶手段に記憶されているＬＳＩ回路を
構成する全回路モデルの入出力ポート属性の記述から、
前記データ入力手段に入力されなかったモデル名に対応
する入出力ポート属性の記述を選択するポート属性記述
選択手段と、前記回路記述選択手段に選択された回路記述及び前記ポ
ート属性記述選択手段に選択された入出力ポート属性の
記述、並びに、前記データ入力手段に入力されるテスト
ベクトルを用いて、ＬＳＩ回路を構成する複数の回路モ
デルの中で検証対象となる回路モデルを検証する検証手
段と、前記検証手段の検証結果を出力する出力手段とを備える
回路検証装置。
【請求項２】ＬＳＩ回路を構成する全回路モデルの中
で検証対象となる回路モデルのモデル名、並びに、検証
対象となる回路モデルを検証するためのテストベクトル
が入力されるデータ入力手段と、前記ＬＳＩ回路を構成する全回路モデルの、入出力ポー
ト属性と回路機能とを記述した回路記述を記憶する回路
記述記憶手段と、前記回路記述記憶手段に記憶されているＬＳＩ回路を構
成する全回路モデルの回路記述から、前記データ入力手
段に入力されるモデル名に対応する回路記述を選択する
回路記述選択手段と、前記回路記述選択手段で選択された回路記述に基づき、
前記データ入力手段に入力されなかったモデル名に対応
する回路モデルの入出力ポート属性の記述を生成するポ
ート属性記述生成手段と、前記回路記述選択手段に選択された回路記述及び前記ポ
ート属性記述生成手段に生成された入出力ポート属性の
記述、並びに、前記データ入力手段に入力されるテスト
ベクトルを用いて、ＬＳＩ回路を構成する複数の回路モ
デルの中で検証対象となる回路モデルを検証する検証手
段と、前記検証手段の検証結果を出力する出力手段とを備える
回路検証装置。
【請求項３】ＬＳＩ回路を構成する全回路モデルの中
で検証対象となる回路モデルのモデル名、並びに、検証
対象となる回路モデルを検証するためのテストベクトル
を入力し、前記ＬＳＩ回路を構成する全回路モデルの、入出力ポー
ト属性と回路機能とを記述した回路記述を記憶し、前記ＬＳＩ回路を構成する全回路モデルの入出力ポート
属性の記述を記憶し、前記記憶した回路記述から、入力されるモデル名に対応
する回路記述を選択し、前記記憶した入出力ポート属性の記述から、入力されな
かったモデル名に対応する入出力ポート属性の記述を選
択し、前記選択された回路記述及び前記選択された入出力ポー
ト属性の記述、並びに、前記入力されたテストベクトル
を用いて、ＬＳＩ回路を構成する複数の回路モデルの中
で検証対象となる回路モデルを検証し、検証結果を出力することを特徴とする回路検証方法。
【請求項４】ＬＳＩ回路を構成する全回路モデルの中
で検証対象となる回路モデルのモデル名、並びに、検証
対象となる回路モデルを検証するためのテストベクトル
を入力し、前記ＬＳＩ回路を構成する全回路モデルの、入出力ポー
ト属性と回路機能とを記述した回路記述を記憶し、前記記憶した回路記述から、入力されるモデル名に対応
する回路記述を選択し、前記選択された回路の記述に基づき、入力されなかった
モデル名に対応する入出力ポート属性記述を生成し、前記選択された回路記述及び前記生成された入出力ポー
ト属性の記述、並びに、前記入力されたテストベクトル
を用いて、ＬＳＩ回路を構成する複数の回路モデルの中
で検証対象となる回路モデルを検証し、検証結果を出力することを特徴とする回路検証方法。