JPH1012860A - Formation of micro tunnel joint and micro tunnel joint element - Google Patents
Formation of micro tunnel joint and micro tunnel joint elementInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、単一電子デバイス
等を構成する微小トンネル接合の形成方法及びその微小
トンネル接合を備える素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a small tunnel junction forming a single electronic device or the like and an element having the small tunnel junction.
【０００２】[0002]
【従来の技術】次世代の電子デバイスの一つとして、最
近注目されているものにクローンブロッケード現象を利
用した単一電子デバイスがある。ＳＥＴ（Single Elect
ron Transister）などの単一電子デバイスは幾つかの微
小トンネル接合で構成されている。図１０は単一電子デ
バイスの例を示すもので、図１０（ａ）は単一電子トラ
ンジスタ、図１０（ｂ）はターンスタイルの概念図であ
る。2. Description of the Related Art As one of the next-generation electronic devices, a single electronic device utilizing the clone blockade phenomenon has recently attracted attention. SET (Single Elect
Single electronic devices, such as ron transisters, are composed of several small tunnel junctions. FIG. 10 shows an example of a single-electron device. FIG. 10A is a conceptual diagram of a single-electron transistor, and FIG.
【０００３】単一電子トランジスタは、図１０（ａ）に
示すように、２個の微小トンネル接合１０１，１０２と
中央電極１０３に接続されたゲート端子Ｖｇからなる。
はじめ、２つの微小トンネル接合１０１，１０２の両方
でクーロンブロッケイドが働くようにバイアス電圧Ｖと
ゲート電圧Ｖｇを設定しておく。この状態では、外部回
路に電流は流れない。次に、ゲート電圧Ｖｇを増加させ
ていくと、はじめ微小トンネル接合１０２のクーロンブ
ロッケイドが解けて、電子が中央電極１０３へトンネル
する。このとき同時に、他方の微小トンネル接合接合１
０１のクーロンブロッケイドも解けて、外部回路に電流
が流れる。この単一電子トランジスタは、ゲート電荷の
変調がコンデンサ１０４を介して行われるので電界効果
トランジスタに似ているが、スイッチングに必要な電荷
が素電荷ｅより小さいという特徴を有する。As shown in FIG. 10A, a single-electron transistor includes two small tunnel junctions 101 and 102 and a gate terminal Vg connected to a center electrode 103.
First, the bias voltage V and the gate voltage Vg are set so that Coulomb blockade works in both of the two small tunnel junctions 101 and 102. In this state, no current flows in the external circuit. Next, when the gate voltage Vg is increased, the Coulomb blockade of the minute tunnel junction 102 is first melted, and electrons tunnel to the center electrode 103. At this time, the other minute tunnel junction 1
The Coulomb blockade of 01 is also melted, and current flows to the external circuit. This single-electron transistor is similar to a field-effect transistor because the modulation of the gate charge is performed via the capacitor 104, but is characterized in that the charge required for switching is smaller than the elementary charge e.
【０００４】ターンスタイルは、図１０（ｂ）に示すよ
うに、４個の微小トンネル接合１１１〜１１４と１つの
ゲート端子Ｖｇからなる。単一電子トランジスタとの違
いは、中央電極１１５の両側にそれぞれ２個の微小トン
ネル接合が設けられている点である。はじめ、中央電極
１１５にたまった余分の電子数ｎがゼロになるようにバ
イアス電圧Ｖとゲート電圧Ｖｇを設定すると、外部回路
に電流は流れない。ゲート電圧Ｖｇを増加させていく
と、電子が１つ中央電極１１５に移動し、トラップされ
る。次に、バイアス電圧Ｖｇを元に戻すと、微小トンネ
ル接合１１３，１１４の両側にかかる電位差が減少し、
微小トンネル接合１１１，１１２の両側にかかる電位差
が増加するので、電子は反対の方向へトンネルし、１サ
イクルで１個の電子が外部回路に流れる。このサイクル
を振動数ｆで繰り返すと、外部回路には次式で表される
電流Ｉが流れる。[0006] As shown in FIG. 10B, the turn style is composed of four small tunnel junctions 111 to 114 and one gate terminal Vg. The difference from the single-electron transistor is that two small tunnel junctions are provided on both sides of the center electrode 115, respectively. First, when the bias voltage V and the gate voltage Vg are set such that the number of excess electrons n accumulated in the center electrode 115 becomes zero, no current flows to the external circuit. As the gate voltage Vg is increased, one electron moves to the central electrode 115 and is trapped. Next, when the bias voltage Vg is restored, the potential difference applied to both sides of the minute tunnel junctions 113 and 114 decreases,
Since the potential difference applied to both sides of the small tunnel junctions 111 and 112 increases, electrons tunnel in the opposite direction, and one electron flows to an external circuit in one cycle. When this cycle is repeated at the frequency f, a current I expressed by the following equation flows through the external circuit.
【０００５】Ｉ＝ｅｆ ＳＥＴなど微小トンネル接合を含んで構成される素子
（以下、微小トンネル接合素子という）の動作温度の上
限は微小トンネル接合の容量によって決まる。接合容量
Ｃのトンネル接合を１個の電子がトンネルする場合を考
えると、電子のトンネルにともなって静電エネルギー
は、Ｅｃ（＝ｅ2／２Ｃ）だけ増加する。したがって電
子のトンネリングはエネルギー的に損となり、電子はブ
ロックされる。このトンネル接合に電圧Ｖをかけると、
電子はトンネルの前後でエネルギーｅＶを得ることがで
き、Ｅｃ＜ｅＶの時、トンネルが許されるようになる。
この現象がクローンブロッケードと呼ばれているもので
ある。The upper limit of the operating temperature of a device including a small tunnel junction such as I = ef SET (hereinafter referred to as a small tunnel junction device) is determined by the capacitance of the small tunnel junction. Considering the case where one electron tunnels through the tunnel junction of the junction capacitance C, the electrostatic energy increases by Ec (= e 2 / 2C) with the electron tunneling. Thus, electron tunneling is energetically impaired and electrons are blocked. When voltage V is applied to this tunnel junction,
Electrons can obtain energy eV before and after the tunnel, and when Ec <eV, tunneling is allowed.
This phenomenon is called clone blockade.
【０００６】静電エネルギーＥｃに打ち勝つ要素とし
て、素子応用を考える場合により重要なものとして、熱
エネルギーがある。絶対温度Ｔのもとでは、電子はｋＴ
（ｋはボルツマン定数）のエネルギー幅をもって分布す
る。したがって、クローンブロッケード現象を観測する
ためには、熱エネルギーが静電エネルギーより小さい条
件、ｋＴ＜Ｅｃを満たさなければならない。A more important factor in overcoming the electrostatic energy Ec is thermal energy, which is more important when considering device applications. Under the absolute temperature T, the electron is kT
(K is Boltzmann's constant). Therefore, in order to observe the clone blockade phenomenon, the condition that thermal energy is smaller than electrostatic energy, that is, kT <Ec, must be satisfied.
【０００７】すなわち、クローンブロッケード現象を利
用したＳＥＴなどの単一電子デバイスの動作温度の上限
は、微小トンネル接合の容量によって決まる。また、微
小トンネル接合は電子のトンネリングを許容するような
寸法でなければならないのは当然のことである。このよ
うなことから、微小トンネル接合は１０ｎｍ程度の寸法
を有する構造とする必要がある。That is, the upper limit of the operating temperature of a single electronic device such as a SET utilizing the clone blockade phenomenon is determined by the capacitance of the minute tunnel junction. Also, it is natural that the small tunnel junction must be dimensioned to allow electron tunneling. For this reason, the minute tunnel junction needs to have a structure having a size of about 10 nm.
【０００８】電子を一次元方向に閉じ込め、かつトンネ
ル領域を形成する方法として従来知られているものにス
プリットゲートと呼ばれるものがある。これは図１１に
略示するように、半導体層１２２をそれよりエネルギー
ギャップの大きな半導体層１２１，１２３によって挟ん
だ積層構造によって電子をＺ方向に閉じ込める。さらに
負電位とされた微小電極１２４，１２５によってＹ方向
の閉じ込めを行い、２つの電極１２４，１２５の狭窄部
１２６によってエネルギー障壁１２７を構成するもので
ある。A conventionally known method for confining electrons in a one-dimensional direction and forming a tunnel region is a method called a split gate. As shown in FIG. 11, electrons are confined in the Z direction by a stacked structure in which the semiconductor layer 122 is sandwiched between the semiconductor layers 121 and 123 having a larger energy gap. Further, confinement in the Y direction is performed by the minute electrodes 124 and 125 which are set to a negative potential, and an energy barrier 127 is formed by a narrowed portion 126 of the two electrodes 124 and 125.
【０００９】[0009]
【発明が解決しようとする課題】前記スプリットゲート
の微小電極は電子線リソグラフィーによって作製される
が、電子線リソグラフィーには微細加工できる寸法に限
界があり寸法が３０ｎｍ以下の電極狭窄部を高精度に作
製することは困難である。スプリットゲートに限らず、
リソグラフィー法を利用した微細加工技術によって単一
電子デバイスの微細構造を作製しようとすると、同様に
加工精度の点で問題がある。The microelectrode of the split gate is manufactured by electron beam lithography. However, electron beam lithography has a limit in the size that can be finely processed, and an electrode constricted portion having a size of 30 nm or less can be formed with high precision. It is difficult to make. Not only the split gate,
If a microstructure of a single electronic device is to be manufactured by a microfabrication technique using a lithography method, there is also a problem in terms of processing accuracy.
【００１０】また、単一電子デバイスなどの微小トンネ
ル接合素子を用いた機能材料を考える上では構造自体の
微細化に加え、クローン相互作用やトンネル効果と行っ
たナノ構造間の相互作用（結合）制御が重要となる。さ
らに微小トンネル接合素子を実用化するためにはその集
積化が必要であり、個々の微小トンネル接合素子は集積
化を容易に行うことのできる素子構造を有している必要
がある。本発明はこのような従来技術の問題点に鑑みて
なされたものであり、微小トンネル接合を極めて高い寸
法精度で形成する方法を提供することを目的とする。本
発明はまた、微小トンネル接合を有し、かつ集積化が容
易な構造を有するデバイス（微小トンネル接合素子）を
提供することを目的とする。In considering a functional material using a small tunnel junction element such as a single electronic device, in addition to the miniaturization of the structure itself, the interaction (coupling) between the nanostructure and the Clone interaction or the tunnel effect. Control is important. Furthermore, integration of the micro-tunnel junction element is required for practical use, and each micro-tunnel junction element needs to have an element structure that can be easily integrated. The present invention has been made in view of such problems of the related art, and has as its object to provide a method for forming a minute tunnel junction with extremely high dimensional accuracy. Another object of the present invention is to provide a device (a minute tunnel junction element) having a minute tunnel junction and having a structure that can be easily integrated.
【００１１】[0011]
【課題を解決するための手段】化合物半導体を構成する
複数種類のガスを交互に供給し、１原子層単位で薄膜を
形成する方法として原子層成長（ＡＬＥ）の技術が知ら
れている。これは、面方位による化学結合手の数の違い
に起因して生じる原子吸着（または吸着後の離脱）の面
方位依存性を利用することにより、面方位に対する成長
速度の差を大きくし、結晶の面方位選択成長を可能とす
るものである。原子層成長では、成長温度を選択するこ
とで特定の結晶面に選択的に原子層を１層ずつ成長させ
ることができる。例えば、ＧａＡｓ膜の場合、基板温度
を５６０℃以上とすると（１００）面または（１１１）
Ｂ面に選択的に原子層が成長し、（１１１）Ａ面及び
（１１０）面の成長速度がゼロになる。さらに、成長温
度だけでなく、例えば原料ガス供給と原料ガス供給の間
の時間間隔を長くすれば、この間に原子吸着後の離脱が
進み、面方位に対する成長速度の差を大きくすることが
できる。The technique of atomic layer growth (ALE) is known as a method of alternately supplying a plurality of kinds of gases constituting a compound semiconductor to form a thin film in units of one atomic layer. This is because the difference in the growth rate with respect to the plane orientation is increased by utilizing the plane orientation dependence of atomic adsorption (or desorption after adsorption) caused by the difference in the number of chemical bonds due to the plane orientation. This enables the plane orientation selective growth. In atomic layer growth, an atomic layer can be selectively grown one by one on a specific crystal plane by selecting a growth temperature. For example, in the case of a GaAs film, if the substrate temperature is 560 ° C. or higher, the (100) plane or the (111) plane
Atomic layers are selectively grown on the B plane, and the growth rates of the (111) A plane and the (110) plane become zero. Further, if the time interval between the supply of the source gas and the supply of the source gas is increased, for example, the separation after the adsorption of atoms proceeds, the difference in the growth rate with respect to the plane orientation can be increased.
【００１２】また、原子層成長では、例えばＧａを含む
原料ガスとＡｓを含む原料ガス等を交互に供給すると、
１回の原料供給サイクル当たり１モノレイヤーだけ薄膜
が形成されるため、未反応の原料ガスが薄膜形成部位に
余分に供給されても異常成長が起きることがない。ＡＬ
Ｅ法は、この自己停止機構により、ナノメーターオーダ
ーの極微小領域においても原子層オーダーでの膜厚制御
性及び均一性を有し、かつ高い選択性を持つ面方位選択
成長が可能である。また成長シーケンスを制御すること
により表面反応素過程を制御し、成長モードやドーピン
グを原子層オーダーで切り替えることが可能である。In the atomic layer growth, for example, a source gas containing Ga and a source gas containing As are alternately supplied.
Since a thin film is formed only by one monolayer per one material supply cycle, abnormal growth does not occur even if extra unreacted material gas is supplied to the thin film formation site. AL
In the E method, by this self-stopping mechanism, even in an extremely small region on the order of nanometers, it is possible to perform plane orientation selective growth having high film thickness controllability and uniformity on the atomic layer order and high selectivity. Further, by controlling the growth sequence, the surface reaction element process can be controlled, and the growth mode and doping can be switched in the order of atomic layers.
【００１３】ＡＬＥ法以外の方法でも、例えば化合物半
導体を構成する複数種類のガスを交互に供給し、所望の
結晶面に選択的に薄膜成長させることで原子層オーダー
の層構造を形成することが可能である。本発明では、こ
のＡＬＥ法や原料ガスの交互供給による薄膜の選択成長
などの方法を用いて薄膜を結晶面内に成長（ラテラル成
長）させて、平面的なプレーナ構造の微小トンネル接合
を形成することにより、前記目的を達成する。In a method other than the ALE method, it is possible to form a layer structure on the order of an atomic layer by alternately supplying a plurality of types of gases constituting a compound semiconductor and selectively growing a thin film on a desired crystal plane. It is possible. In the present invention, a thin film is grown (laterally grown) in a crystal plane using a method such as the ALE method or the selective growth of a thin film by alternately supplying a source gas to form a fine tunnel junction having a planar planar structure. Thereby, the above object is achieved.
【００１４】すなわち、本発明による微小トンネル接合
の形成方法は、異種の薄膜を基板の面内方向へラテラル
成長させて積層することによって微小トンネル接合を形
成することを特徴とする。異種の薄膜は、各薄膜層を形
成する異なる原料物質を含む少なくとも２種類の原料ガ
スを所定の時間間隔で交互に供給するとともに、成長温
度を所望の結晶面にのみ選択的に薄膜成長が行われる温
度に設定して、所望の結晶面にのみ薄膜層をラテラル成
長させる方法や、各原子層を形成する異なる原料物質を
含む少なくとも２種類の原料ガスを所定の時間間隔を設
けて交互に供給するとともに、成長温度を所望の結晶面
にのみ選択的に原子層成長が行われる温度に設定して、
所望の結晶面にのみ原子層を１層ずつラテラル成長させ
る原子層成長法などを用い、原子層を基板の面内方向へ
ラテラル成長させることによって形成することができ
る。このようにラテラル成長を利用することにより、微
小トンネル接合の厚さや面内配置の制御を容易に行うこ
とができる。That is, the method of forming a micro tunnel junction according to the present invention is characterized in that a micro tunnel junction is formed by laterally growing and stacking different types of thin films in the in-plane direction of the substrate. For different types of thin films, at least two types of source gases containing different source materials for forming each thin film layer are alternately supplied at predetermined time intervals, and the thin film is grown selectively only on a desired crystal plane at a growth temperature. Or a method in which a thin film layer is laterally grown only on a desired crystal plane, or at least two types of source gases containing different source materials forming each atomic layer are alternately supplied at predetermined time intervals. At the same time, the growth temperature is set to a temperature at which atomic layer growth is selectively performed only on a desired crystal plane,
An atomic layer can be formed by laterally growing an atomic layer in the in-plane direction of a substrate by using an atomic layer growth method in which an atomic layer is laterally grown one layer at a time only on a desired crystal plane. By utilizing the lateral growth in this way, it is possible to easily control the thickness and the in-plane arrangement of the minute tunnel junction.
【００１５】結晶面内方向への薄膜のラテラル成長は、
ステップバンチング等により結晶表面に所定の面方位と
高さを有するステップを導入し、ステップの結晶面に対
して原子層を選択的に成長させることにより行うことが
でき、この方法によるとステップの面に略平行な接合面
を有する微小トンネル接合が形成される。ステップバン
チングによると、１〜５０モノレイヤー（０．３〜１４
ｎｍ）程度のステップ高さの制御が可能であり、またエ
ッチングを用いてステップを導入しても２０〜３０ｎｍ
程度の制御が可能である。Lateral growth of a thin film in a crystal plane direction
A step having a predetermined plane orientation and height is introduced into the crystal surface by step bunching or the like, and the step can be performed by selectively growing an atomic layer with respect to the crystal plane of the step. A micro-tunnel junction having a junction surface substantially parallel to is formed. According to step bunching, 1-50 monolayers (0.3-14
nm), and a step height of about 20 to 30 nm can be used even if a step is introduced by etching.
A degree of control is possible.
【００１６】本発明によって作製された微小トンネル接
合素子は、ステップを有する基板と、ステップから基板
の面内方向に成長された薄膜層と、ステップの結晶面に
対して略平行な接合面を有する異種の薄膜によって形成
された微小トンネル接合とを含むことを特徴とする。前
記薄膜層の上にコンデンサーとなる薄膜層を設け、その
薄膜層の上に電極を設けることで、集積構造に容易に対
応することができる。また、ステップの方向と交差する
方向に延びるアイソレーション領域によって分離された
複数の独立した微小トンネル接合を備えることができ
る。The micro tunnel junction device manufactured according to the present invention has a substrate having a step, a thin film layer grown in the in-plane direction of the substrate from the step, and a bonding surface substantially parallel to a crystal plane of the step. And a small tunnel junction formed by different kinds of thin films. By providing a thin-film layer serving as a capacitor on the thin-film layer and providing electrodes on the thin-film layer, it is possible to easily cope with an integrated structure. Also, a plurality of independent small tunnel junctions separated by an isolation region extending in a direction intersecting with the step direction can be provided.
【００１７】また、本発明では、基板上に微小な径の柱
状結晶を成長させ、その柱状結晶の中に微小トンネル接
合を挟み込むことによって前記目的を達成する。すなわ
ち、本発明による他の微小トンネル接合の形成方法は、
基板上に複数種類の薄膜を柱状に積層して選択成長させ
ることにより、柱状に積層された柱状結晶内に微小トン
ネル接合を形成することを特徴とする。また、本発明に
よる他の微小トンネル接合の形成方法は、微小領域を残
して基板表面を覆い、基板表面の微小領域上に複数種類
の薄膜を柱状に積層して選択成長させることにより、柱
状に積層された柱状結晶内に微小トンネル接合を形成す
ることを特徴とする。Further, according to the present invention, the above object is achieved by growing a columnar crystal having a small diameter on a substrate and sandwiching a small tunnel junction in the columnar crystal. That is, another method for forming a small tunnel junction according to the present invention includes:
The method is characterized in that a plurality of thin films are stacked in a columnar shape on a substrate and selectively grown to form a small tunnel junction in a columnar crystal stacked in a columnar shape. Another method of forming a small tunnel junction according to the present invention is to cover a substrate surface while leaving a small region, and stack and selectively grow a plurality of types of thin films on the small region on the substrate surface in a columnar shape. A minute tunnel junction is formed in the stacked columnar crystals.
【００１８】こうして作製された微小トンネル接合素子
は、各々微小トンネル接合を有する一対の柱状結晶と、
一対の柱状結晶を接続する導電性領域と、導電性領域に
対して設けられたゲートを含む。導電性領域は一対の柱
状結晶を基板側で接続していてもよいし、一対の柱状結
晶を頂部側でを接続していてもよい。この柱状結晶内に
微小トンネル接合を有する微小トンネル接合素子も、柱
状結晶の周囲空間をポリイミド等の樹脂で充填すること
により素子表面を平面にすることが可能である。The micro-tunnel junction device thus manufactured has a pair of columnar crystals each having a micro-tunnel junction,
A conductive region connecting the pair of columnar crystals and a gate provided for the conductive region are included. In the conductive region, a pair of columnar crystals may be connected on the substrate side, or a pair of columnar crystals may be connected on the top side. The micro tunnel junction element having a micro tunnel junction in the columnar crystal can also make the element surface flat by filling the space around the columnar crystal with a resin such as polyimide.
【００１９】したがって、本発明による微小トンネル接
合素子は、微小トンネル接合を、ラテラル成長によって
平面方向に形成したタイプのものも、選択成長によって
柱状結晶内に形成したタイプのものも、微小トンネル接
合を接続する導電領域の形成には、従来の電子線リソグ
ラフィーによる細線形成の方法をそのまま用いることが
できる。同様に、素子間の分離には、電子線リソグラフ
ィーによるスプリットゲート電極形成や収束イオンビー
ム（ＦＩＢ）によるディスオーダー技術などの既存のプ
レーナープロセス技術をそのまま適用することができ
る。このように、本発明によるトンネル接合素子は、プ
レーナープロセス技術が適用できるため、集積化デバイ
スへの拡張が容易になる。Therefore, the micro-tunnel junction device according to the present invention can be used for both the type in which the micro-tunnel junction is formed in a planar direction by lateral growth and the type in which the micro-tunnel junction is formed in a columnar crystal by selective growth. For the formation of the conductive region to be connected, a conventional method for forming a fine wire by electron beam lithography can be used as it is. Similarly, an existing planar process technology such as a split gate electrode formation by electron beam lithography or a disorder technology by a focused ion beam (FIB) can be directly applied to separation between elements. As described above, the tunnel junction element according to the present invention can be applied to the planar process technology, and thus can be easily extended to an integrated device.
【００２０】[0020]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。以下では化合物半導体としてＧａ
Ａｓを例にとって説明するが、本発明は、ＧａＰ，Ｉｎ
Ｐ，ＩｎＡｓなど他のIII−Ｖ族化合物半導体、あるい
はＺｎＳ，ＺｎＳｅ，ＣｄＳ，ＣｄＳｅなどのII−VI族
化合物半導体に対しても同様に適用することができる。
最初に、図１〜図６を用いて、（１１１）Ａ微傾斜Ｇａ
Ａｓ基板の面内方向（ラテラル方向）にＧａＡｓとＧａ
ＰをラテラルＡＬＥ成長させて微小トンネル接合を形成
する例について説明する。Embodiments of the present invention will be described below with reference to the drawings. In the following, Ga is used as a compound semiconductor.
As an example, the present invention is applied to GaP, In
The present invention can be similarly applied to other III-V compound semiconductors such as P and InAs, or II-VI compound semiconductors such as ZnS, ZnSe, CdS, and CdSe.
First, referring to FIG. 1 to FIG.
GaAs and Ga in the in-plane direction (lateral direction) of the As substrate
An example in which P is laterally ALE grown to form a small tunnel junction will be described.
【００２１】一般に半導体結晶中には対称性の高い低指
数面が数種存在し、各面上での成長はその表面に現れる
原子の種類及び結合手の数に大きく左右される。特にII
I−Ｖ族化合物半導体でのＡＬＥ成長においてはＶ族原
子の面密度が成長速度に大きな影響を与え、Ｖ族の結合
手密度の高い（１００）や（１１１）Ｂ（Ａｓ安定面）
面上でのＡＬＥ成長条件下においても結合手密度の低い
（１１１）Ａ（Ｇａ安定面）、（１１０）面上では成長
停止が認められる。In general, there are several types of low-index planes having high symmetry in a semiconductor crystal, and the growth on each plane largely depends on the kind of atoms and the number of bonding hands appearing on the surface. Especially II
In ALE growth using an IV group compound semiconductor, the areal density of group V atoms greatly affects the growth rate, and the (100) or (111) B (As stable surface) having a high group V bond density.
Under the condition of ALE growth on the surface, growth stop is recognized on the (111) A (Ga stable surface) and the (110) surface with low bond density.
【００２２】このＡＬＥ成長における自己停止機構及び
成長の面方位選択性を、例えば（１００）や（１１１）
Ｂ側壁を持つエッチングを施した（１１１）Ａ基板に利
用することにより面内方向へのＡＬＥ成長（ラテラルＡ
ＬＥ成長）が可能になる。このラテラルＡＬＥ成長を微
傾斜基板に利用することによってリソグラフィー等の基
板加工技術を伴わずに面内方向への周期構造（量子細線
アレイ）を実現する。The self-stopping mechanism in the ALE growth and the plane orientation selectivity of the growth are, for example, (100) and (111).
ALE growth in the in-plane direction (lateral A) by utilizing the etched (111) A substrate with B sidewalls
LE growth). By utilizing this lateral ALE growth for a vicinal substrate, a periodic structure (quantum wire array) in the in-plane direction is realized without using a substrate processing technique such as lithography.
【００２３】まず、（１１１）Ａ面を任意の方位に傾斜
させ、ＡＬＥ成長が可能な（１００）や（１１１）Ｂス
テップを導入する。成長前基板では表面に１原子層高さ
のステップが配列しているが、成長温度を高温に設定す
ることによって原子の拡散長を増大した条件下でＧａＡ
ｓＰ層９をＭＯＶＰＥ（有機金属化学気相堆積法）成長
することによって多段ステップを形成する（ステップバ
ンチング）。なお、ステップ高さは、成長温度、原料供
給比率等によって広範囲に制御可能である。こうして、
図１に示すように、ステップ１１を有する微傾斜基板１
０を作製した。ステップ１１が形成されたＧａＡｓＰ層
９は電子を閉じ込めるための下部クラッド層としても作
用する。First, the (111) A plane is inclined in an arbitrary direction, and (100) and (111) B steps capable of ALE growth are introduced. In the substrate before growth, steps of one atomic layer height are arranged on the surface, but GaAs is formed under the condition that the diffusion length of atoms is increased by setting a high growth temperature.
A multi-step is formed by growing the sP layer 9 by MOVPE (metal organic chemical vapor deposition) (step bunching). Note that the step height can be controlled in a wide range by the growth temperature, the raw material supply ratio, and the like. Thus,
As shown in FIG. 1, a vicinal substrate 1 having a step 11
0 was produced. The GaAsP layer 9 on which the step 11 is formed also functions as a lower cladding layer for confining electrons.
【００２４】細線構造作製においてはステップ１１の直
線性、連続性及び均一性が細線構造の特性を大きく左右
する。これらの点及びＡＬＥ成長時における成長の選択
性を考慮した結果、最適傾斜方位として［２１１］方向
オフ基板を採用した。ステップ高さｈは主に成長基板温
度に依存し、１〜５０分子層程度まで制御可能であるこ
とを実験により確認した。ここでは約８ｎｍのステップ
高さｈを得た。ステップの直線及び均一性はオフ角の増
大に伴い改善され、４°オフ基板上でのＡｓ／Ｇａモル
比４８０、６６０℃成長で１０μｍ以上の連続性を有す
る直線性の優れたステップが走査電子顕微鏡（ＳＥ
Ｍ）、原子間力顕微鏡（ＡＦＭ）観察により確認され
た。ステップの均一性に関しても高さ揺らぎ１分子層以
下のものを得ることができた。In the preparation of the fine wire structure, the linearity, continuity and uniformity of the step 11 greatly affect the characteristics of the fine wire structure. As a result of considering these points and the selectivity of the growth during the ALE growth, an off-substrate with the [211] direction was adopted as the optimum tilt direction. Experiments have confirmed that the step height h mainly depends on the growth substrate temperature and can be controlled to about 1 to 50 molecular layers. Here, a step height h of about 8 nm was obtained. The linearity and uniformity of the step are improved with the increase of the off-angle, and the step of excellent linearity having a continuity of 10 μm or more at the growth of 480 ° C. and 660 ° C. on a 4 ° off substrate is the scanning electron. Microscope (SE
M), confirmed by atomic force microscope (AFM) observation. Regarding the uniformity of the steps, it was possible to obtain those having a height fluctuation of one molecular layer or less.
【００２５】次に、このステップ１１を有する下部クラ
ッド層９付きの基板１０を図２に略示する原子層成長装
置に入れ、原子層成長（ＡＬＥ）法を用いて供給原子を
ステップ１１にのみ選択的に単原子層吸着させて、ラテ
ラル成長を行う。この際、ＡＬＥにおける自己停止機構
により、横方向での構造の原子層オーダーでのサイズ制
御が可能となると同時にステップ端面における異常成長
も抑制される。さらに、ＡＬＥ法による成長では最表層
は直下層の形状にならって形成されることからシーケン
スの反復による構造の多層化が可能である。Next, the substrate 10 having the lower cladding layer 9 having the step 11 is put into an atomic layer growth apparatus schematically shown in FIG. 2, and the supply atoms are supplied only to the step 11 using the atomic layer growth (ALE) method. Lateral growth is performed by selective monoatomic layer adsorption. At this time, the self-stopping mechanism in the ALE enables the size control of the lateral structure in the order of the atomic layer, and also suppresses abnormal growth on the step end face. Further, in the growth by the ALE method, since the outermost layer is formed according to the shape of the layer immediately below, the structure can be multilayered by repeating the sequence.
【００２６】原子層成長装置は、２重管構造の真空容器
２１内にカーボン製のサセプタ２２が設けられている。
このサセプタ２２上に基板１０を設置し、真空容器２１
の外部に設けられた赤外線ランプ２４によってサセプタ
２２の裏面側から基板１０を所定温度に加熱することが
できるように構成されている。真空容器２１の一端には
それぞれ図示しない所定の原料ガス供給源から原料ガス
を供給する原料ガス供給配管２５が設けられ、真空容器
２１の他端近傍には排気配管２６が接続されており、こ
れらの原料ガス供給配管２５及び排気配管２６によっ
て、真空容器２１内には所望の原料ガスを流通できるよ
うになっている。また、各原料ガス配管２５にはバルブ
２７が設けられており、所望のタイミングで原料ガスの
切換を行うことができる。In the atomic layer growth apparatus, a carbon susceptor 22 is provided in a vacuum vessel 21 having a double tube structure.
The substrate 10 is placed on the susceptor 22 and the vacuum vessel 21
The substrate 10 can be heated to a predetermined temperature from the back side of the susceptor 22 by an infrared lamp 24 provided outside the susceptor 22. A source gas supply pipe 25 for supplying a source gas from a predetermined source gas supply source (not shown) is provided at one end of the vacuum vessel 21, and an exhaust pipe 26 is connected near the other end of the vacuum vessel 21. The source gas supply pipe 25 and the exhaust pipe 26 allow a desired source gas to flow in the vacuum vessel 21. Further, each source gas pipe 25 is provided with a valve 27 so that the source gas can be switched at a desired timing.
【００２７】赤外線ランプ２４で基板１０を５７０℃に
加熱しながら、原料ガス供給配管２５のバルブ２７を開
閉操作し、原子層成長によってＧａＡｓ層とＧａＰ層を
交互に形成し、トンネル接合を形成した。各原料ガス
は、Ｇａの原料ガスがＴＭＧ（トリメチルガリウム）、
Ａｓの原料ガスがＡｓＨ3 、Ｐの原料ガスがＰＨ3 であ
り、キャリアガスとしてＨ2 ガスを用いた。ガス供給シ
ーケンスは、図３に示すように、１モノレイヤーに相当
する１サイクル当たり、ＧａＡｓではＴＭＧ供給１秒、
ＴＭＧパージ１秒、ＡｓＨ3 供給２秒、ＡｓＨ3 パージ
２秒、ＧａＰではＴＭＧ供給１秒、ＴＭＧパージ１秒、
ＰＨ3 供給２秒、ＰＨ3 パージ２秒となるようにバルブ
２７を開閉した。（ＧａＡｓ）m（ＧａＰ）nでは、上記
ＧａＡｓ及びＧａＰをそれぞれｍ及びｎサイクルずつ交
互に成長させる。ＡｓＨ3 及びＰＨ3 のパージ時間を長
くすることにより、ステップ１１にのみ選択的な単原子
吸着を実現する。このときのガス供給量は、ＴＭＧの場
合には６×１０-7ｍｏｌ／ｃｙｃｌｅ、ＡｓＨ3 が１．
６×１０-5ｍｏｌ／ｃｙｃｌｅ、ＰＨ3 が１．８×１０
-5ｍｏｌ／ｃｙｃｌｅである。While the substrate 10 was heated to 570 ° C. by the infrared lamp 24, the valve 27 of the source gas supply pipe 25 was opened and closed to form a GaAs layer and a GaP layer alternately by atomic layer growth to form a tunnel junction. . As for each source gas, the source gas of Ga is TMG (trimethylgallium),
The source gas for As was AsH 3 , the source gas for P was PH 3 , and H 2 gas was used as the carrier gas. As shown in FIG. 3, the gas supply sequence per cycle corresponding to one monolayer, TMG supply 1 second in GaAs,
TMG purge 1 second, AsH 3 supply 2 seconds, AsH 3 purge 2 seconds, TMG supply 1 second, TMG purge 1 second for GaP,
The valve 27 was opened and closed so that the PH 3 supply was 2 seconds and the PH 3 purge was 2 seconds. In (GaAs) m (GaP) n , the above GaAs and GaP are grown alternately by m and n cycles, respectively. By increasing the purge time of AsH 3 and PH 3 , selective single atom adsorption is realized only in step 11. Gas supply amount at this time, in the case of TMG is 6 × 10 -7 mol / cycle, the AsH 3 1.
6 × 10 −5 mol / cycle, PH 3 is 1.8 × 10
-5 mol / cycle.
【００２８】図４は、ラテラルＡＬＥ成長による微小ト
ンネル接合形成の原理を示す模式図である。図４（ａ）
は、（１１１）微傾斜基板によってステップが導入され
たＧａＡｓ基板を示す。テラスは（１１１）Ａ面であ
り、ステップは（１００）面又は（１１１）Ｂ面であ
る。図４（ｂ）は、１サイクルのガス供給シーケンスに
よってステップの（１００）面又は（１１１）Ｂ面に、
黒丸で示すようにＧａＰのモノレイヤー（ＭＬ）が原子
層成長した状態を示す。このときテラスの（１１１）Ａ
面には原子層が成長しない。バルブ２７によってガス種
を切換ながら原子層成長シーケンスを反復することによ
って、図４（ｃ）に示すように（１１１）Ａ面内にＧａ
ＡｓとＧａＰの多層構造、すなわちステップに平行なト
ンネル接合をラテラル成長させることができる。このよ
うに横方向サイズ、すなわち量子細線アレイの配置はＡ
ＬＥによる厳密制御が可能である。FIG. 4 is a schematic diagram showing the principle of forming a small tunnel junction by lateral ALE growth. FIG. 4 (a)
Shows a GaAs substrate into which steps are introduced by a (111) vicinal substrate. The terrace is the (111) A plane, and the step is the (100) plane or the (111) B plane. FIG. 4 (b) shows a step (100) or (111) B plane by a one-cycle gas supply sequence.
As shown by a black circle, a state in which a GaP monolayer (ML) has been grown in an atomic layer is shown. At this time, (111) A on the terrace
No atomic layer grows on the surface. By repeating the atomic layer growth sequence while switching the gas type by the valve 27, as shown in FIG.
A multilayer structure of As and GaP, that is, a tunnel junction parallel to the step can be laterally grown. Thus, the lateral size, that is, the arrangement of the quantum wire array is A
Strict control by LE is possible.
【００２９】次に、図５及び図６を用い、プレーナー構
造ターンスタイルＳＥＴの製造を例にとって本発明によ
る微小トンネル接合素子の製造方法を説明する。まず、
図１で説明したようにして、ＧａＡｓ基板１０にＭＯＶ
ＰＥによるステップバンチングで所望高さのステップ１
１を有するＧａＡｓＰ下部クラッド層９を形成する〔図
５（ａ）〕。次に、こうして調製した下部クラッド層９
付きの基板１０を図２に示した原子層成長装置に装填
し、図４で説明したようにＧａＡｓと（ＧａＡｓ）
m（ＧａＰ）nのラテラルＡＬＥ成長により基板の面内に
横型の微小トンネル接合１３，１４のアレイ（ここでは
２層）を形成する〔図５（ｂ）〕。微小トンネル接合１
３，１４は（ＧａＡｓ）m（ＧａＰ）nによって形成され
る。その後、図５（ｃ）の断面に示すように、ラテラル
ＡＬＥ成長した層の上にＭＯＶＰＥによってＧａＡｓＰ
からなる上部クラッド層１５を形成し、ＡＬＥ成長層を
埋め込む。次に、図５（ｄ）に示すように、上部クラッ
ド層１５の一部の領域１６にＦＩＢによるＳｉイオン打
ち込みを行って導電性を付与する。Next, a method for manufacturing a micro tunnel junction device according to the present invention will be described with reference to FIGS. First,
As described with reference to FIG.
Step 1 of desired height by step bunching with PE
Then, a GaAsP lower cladding layer 9 having 1 is formed (FIG. 5A). Next, the lower clad layer 9 thus prepared
The substrate 10 with the mark is loaded into the atomic layer growth apparatus shown in FIG. 2, and GaAs and (GaAs) are added as described with reference to FIG.
An array (here, two layers) of horizontal small tunnel junctions 13 and 14 is formed in the plane of the substrate by lateral ALE growth of m (GaP) n [FIG. 5B]. Small tunnel junction 1
3 and 14 are formed by (GaAs) m (GaP) n . Thereafter, as shown in the cross section of FIG. 5C, the GaAsP is formed on the layer on which the lateral ALE has been grown by MOVPE.
Is formed, and an ALE growth layer is embedded. Next, as shown in FIG. 5D, conductivity is imparted to the partial region 16 of the upper cladding layer 15 by performing Si ion implantation by FIB.
【００３０】図６は、上部クラッド層１５上に電極を形
成して完成されたプレーナー構造ターンスタイルＳＥＴ
の略図であり、（ａ）は平面図、（ｂ）は断面図であ
る。上部クラッド層１５上に電子線リソグラフィーの手
法によってゲート電極３１、及びソース電極３２及びド
レン電極３３を形成する。ソース電極３２及びドレン電
極３３は、ＦＩＢによってイオン打ち込みされて導電性
を付された領域１６によってラテラル成長層とオーミッ
クコンタクトがとられている。また、基板１０のステッ
プ１１に平行に延びた微小トンネル接合１３，１４を横
切るように、電子線リソグラフィーによるスプリットゲ
ート電極形成やＦＩＢによるディスオーダーによってア
イソレーション領域３４，３５，３６を形成することで
各素子構成部分の空間的限定及びデバイス分離を行って
いる。FIG. 6 shows a planar-structured turn style SET completed by forming electrodes on the upper cladding layer 15.
(A) is a plan view, and (b) is a cross-sectional view. A gate electrode 31, a source electrode 32, and a drain electrode 33 are formed on the upper cladding layer 15 by an electron beam lithography technique. The source electrode 32 and the drain electrode 33 are in ohmic contact with the lateral growth layer by the region 16 which has been ion-implanted with FIB and made conductive. Also, the isolation regions 34, 35, 36 are formed by forming split gate electrodes by electron beam lithography or by disordering by FIB so as to cross the minute tunnel junctions 13, 14 extending in parallel with the step 11 of the substrate 10. Spatial limitation and device isolation of each element component are performed.
【００３１】この例ではＡＬＥを用いたため超格子を用
いることにより各アイランドの組成制御が可能であり、
そして原子層オーダーの不純物ドーピングが可能である
ためオーミックコンタクトをとる高濃度領域を形成でき
るという利点がある。また上部クラッド層１５の膜厚、
ドーピング制御によりゲート容量Ｃｇを最適化できる。
図６には単独ＳＥＴの配置を示したが、これを１ユニッ
トとして、既存のプレーナープロセス技術を用いてステ
ップ方向あるいはステップに平行な方向に多数のユニッ
トを集積化することができ、またステップ間の配線も容
易に行うことができる。In this example, since the ALE is used, the composition of each island can be controlled by using a superlattice.
In addition, since impurity doping on the order of an atomic layer is possible, there is an advantage that a high-concentration region for forming an ohmic contact can be formed. Also, the thickness of the upper cladding layer 15,
The gate capacitance Cg can be optimized by doping control.
FIG. 6 shows the arrangement of a single SET, but as a unit, a large number of units can be integrated in a step direction or a direction parallel to the step by using the existing planar process technology. Can also be easily performed.
【００３２】次に、図７〜図９を用いて、本発明の他の
方法によるターンスタイルＳＥＴの製造方法について説
明する。この方法は、基板面に垂直に柱状結晶を選択成
長させ、その柱状結晶に微小トンネル接合を挟み込むも
のである。図７は、結晶成長の過程を模式的に示した説
明図である。まず、図７（ａ）に示すように、半絶縁性
のＧａＡｓ基板４０の（１１１）Ｂ面上に、不純物ドー
ピングによって導電性を付与したｎ+−ＧａＡｓ４１を
ＭＯＶＰＥによって形成する。その上にＳｉＯ2 膜４２
を形成し、ＳｉＯ2 膜４２の２箇所の微小領域（例えば
直径２０ｎｍの領域）４３，４４を電子線リソグラフィ
ーの方法によって剥離する。Next, a method of manufacturing a turn style SET according to another method of the present invention will be described with reference to FIGS. In this method, columnar crystals are selectively grown perpendicular to the substrate surface, and a small tunnel junction is sandwiched between the columnar crystals. FIG. 7 is an explanatory diagram schematically showing the process of crystal growth. First, as shown in FIG. 7A, n + -GaAs 41 having conductivity imparted by impurity doping is formed by MOVPE on the (111) B surface of a semi-insulating GaAs substrate 40. On top of that, a SiO 2 film 42
Is formed, and two minute regions (for example, regions having a diameter of 20 nm) 43 and 44 of the SiO 2 film 42 are separated by an electron beam lithography method.
【００３３】次に、図７（ｂ）に示すように、ＳｉＯ2
膜４２に設けられた微小窓領域４３，４４を介して、ｎ
+−ＧａＡｓ４１の（１１１）Ｂ面にＧａＡｓをＭＯＶ
ＰＥ又はＡＬＥにより成長させる。ＧａＡｓは６角形の
柱状結晶４５，４６として成長し、側面は（１１０）面
となっている。その後、図７（ｃ）に示すように、Ｇａ
ＡｓＰをＭＯＶＰＥ又はＡＬＥにより成長させる。この
とき、ＧａＡｓＰ膜４７，４８は、柱状結晶４５，４６
の頂部の（１１１）Ｂ面に選択的に成長し、柱状結晶４
５，４６の側面の（１１０）面上には成長しない。Next, as shown in FIG. 7 (b), SiO 2
Through the minute window regions 43 and 44 provided in the film 42, n
Of + -GaAs41 (111) MOV a GaAs on the surface B
Grow by PE or ALE. GaAs grows as hexagonal columnar crystals 45 and 46, and the side surfaces are (110) planes. Thereafter, as shown in FIG.
AsP is grown by MOVPE or ALE. At this time, the GaAsP films 47 and 48 become columnar crystals 45 and 46, respectively.
Selectively grows on the (111) B plane at the top of
It does not grow on the (110) plane of the 5,46 side faces.
【００３４】さらに、ＧａＡｓＰ膜４７，４８の上にＧ
ａＡｓを選択成長させ、その上に再びＧａＡｓＰを選択
成長させることを繰り返すと、図７（ｄ）に示すよう
に、途中に微小トンネル接合５２，５３，５４を含む柱
状結晶５１と、微小トンネル接合５６，５７，５８を含
む柱状結晶５５が形成される。続いて、ＣＶＤ法（化学
気相堆積法）によって２本の柱状結晶５１，５５の周囲
をＳｉＯ2 膜４７で覆い、ｎ+−ＧａＡｓ４１を覆って
いるＳｉＯ2 膜４７上にゲート電極６１を形成する。そ
の後、図７（ｅ）の断面図に示すように、柱状結晶の周
囲をポリイミド樹脂６５で固める。Further, G is formed on the GaAsP films 47 and 48.
When the selective growth of aAs and the selective growth of GaAsP thereon are repeated, as shown in FIG. 7D, the columnar crystal 51 including the small tunnel junctions 52, 53 and 54 in the middle, and the small tunnel junction A columnar crystal 55 including 56, 57, 58 is formed. Subsequently, the periphery of the two columnar crystals 51 and 55 is covered with a SiO 2 film 47 by a CVD method (chemical vapor deposition method), and a gate electrode 61 is formed on the SiO 2 film 47 covering the n + -GaAs 41. I do. Thereafter, as shown in the sectional view of FIG. 7E, the periphery of the columnar crystal is solidified with a polyimide resin 65.
【００３５】図８は、上部に電極を形成して完成された
ターンスタイルＳＥＴの概略図である。図８（ａ）は平
面図を示し、図８（ｂ）はそのＡ−Ａ断面図である。ポ
リイミド樹脂６５を柱状結晶５１，５５の高さまで塗布
することにより素子表面は平面となるため、ソース電極
６２及びドレン電極６３は、電子線リソグラフィー等の
従来のプレーナープロセス技術を用いて形成することが
できる。図８には単独ＳＥＴの配置を示したが、これを
１ユニットとして、２次元平面状に複数のユニットを配
置し、それらを配線で接続することにより容易に集積化
を図ることができる。FIG. 8 is a schematic view of a turn style SET completed by forming electrodes on the upper part. FIG. 8A is a plan view, and FIG. 8B is a sectional view taken along line AA. Since the element surface becomes flat by applying the polyimide resin 65 to the height of the columnar crystals 51 and 55, the source electrode 62 and the drain electrode 63 can be formed using a conventional planar process technology such as electron beam lithography. it can. FIG. 8 shows the arrangement of a single SET. However, this can be easily integrated by arranging a plurality of units in a two-dimensional plane and connecting them by wiring.
【００３６】図９は、図８の変形例を示す断面図であ
り、電極の配置を変更した例を示すものである。この例
は、微小トンネル接合を有する一対の柱状結晶５１，５
５を接続する導電性領域にアイソレーション領域６６を
設けて基板側での接続を遮断し、代わりに柱状結晶５
１，５５の頂部に導電性層６７を設けて両者を接続した
ものである。ゲート電極６１は、導電性層６７を覆うＳ
ｉＯ2 等からなる絶縁層６８上に設けられる。また、ソ
ース電極６２及びドレン電極６３は、各々アイソレーシ
ョン領域６６で分離された基板側の導電性領域４１ａ，
４１ｂに接触して設けられる。図９に示したターンスタ
イルＳＥＴは、図８に示したターンスタイルＳＥＴと同
等の性能を発揮することができる。FIG. 9 is a sectional view showing a modification of FIG. 8, showing an example in which the arrangement of electrodes is changed. In this example, a pair of columnar crystals 51 and 5 having a minute tunnel junction are used.
An isolation region 66 is provided in the conductive region connecting the substrate 5 to cut off the connection on the substrate side.
A conductive layer 67 is provided on the tops of the elements 1 and 55 to connect them. The gate electrode 61 has an S
It is provided on an insulating layer 68 made of iO 2 or the like. In addition, the source electrode 62 and the drain electrode 63 are connected to the substrate-side conductive regions 41a, 41a separated by the isolation region 66, respectively.
It is provided in contact with 41b. The turn style SET shown in FIG. 9 can exhibit the same performance as the turn style SET shown in FIG.
【００３７】[0037]
【発明の効果】本発明によると、ラテラル成長や選択成
長の方法により微小トンネル接合を極めて高い寸法精度
で形成することができる。また、本発明による微小トン
ネル接合素子は、電極やアイソレーション領域の形成に
従来のプレーナープロセス技術を用いることができ集積
化デバイスへの拡張を容易に行うことができる。According to the present invention, a minute tunnel junction can be formed with extremely high dimensional accuracy by a method of lateral growth or selective growth. In addition, the minute tunnel junction device according to the present invention can use a conventional planar process technology for forming electrodes and isolation regions, and can be easily extended to an integrated device.
【図１】ステップを有する微傾斜基板の説明図。FIG. 1 is an explanatory view of a vicinal substrate having steps.
【図２】原子層成長装置の説明図。FIG. 2 is an explanatory view of an atomic layer growth apparatus.
【図３】ガス供給シーケンスの説明図。FIG. 3 is an explanatory diagram of a gas supply sequence.
【図４】ラテラルＡＬＥ成長の様子を示す模式図。FIG. 4 is a schematic view showing a state of lateral ALE growth.
【図５】プレーナー構造ターンスタイルＳＥＴの製造方
法の一例を説明する図。FIG. 5 is a diagram illustrating an example of a method of manufacturing a planar structure turn style SET.
【図６】本発明によるプレーナー構造ターンスタイルＳ
ＥＴ一例を示す図。FIG. 6 shows a planar structure turn style S according to the present invention.
The figure which shows an example of ET.
【図７】ターンスタイルＳＥＴの製造方法の他の例を説
明する図。FIG. 7 is a view for explaining another example of the method of manufacturing the turn style SET.
【図８】本発明によるターンスタイルＳＥＴの一例を示
す図。FIG. 8 is a diagram showing an example of a turn style SET according to the present invention.
【図９】本発明によるターンスタイルＳＥＴの他の例を
示す図。FIG. 9 is a view showing another example of the turn style SET according to the present invention.
【図１０】（ａ）は単一電子トランジスタ、（ｂ）はタ
ーンスタイルの概念図。10A is a conceptual diagram of a single-electron transistor, and FIG.
【図１１】従来のトンネル領域形成方法の説明図。FIG. 11 is an explanatory view of a conventional tunnel region forming method.
９…下部クラッド層、１０…基板、１１…ステップ、１
３，１４…微小トンネル接合、１５…上部クラッド層、
２１…真空容器、２２…サセプタ、２４…赤外線ラン
プ、２５…原料ガス供給配管、２６…排気配管、２７…
バルブ、３１…ゲート電極、３２…ソース電極、３３…
ドレン電極、３４，３５，３６…アイソレーション領
域、４０…ＧａＡｓ基板、４２…ＳｉＯ2膜、４３，４
４…微小窓領域、５１，５５…柱状結晶、５２，５３，
５４…微小トンネル接合、５６，５７，５８…微小トン
ネル接合、６１…ゲート電極、６２…ソース電極、６３
…ドレン電極、６５…ポリイミド樹脂、６６…アイソレ
ーション領域、６７…導電性層、６８…絶縁層9 lower clad layer, 10 substrate, 11 steps, 1
3, 14 ... minute tunnel junction, 15 ... upper cladding layer,
21: vacuum container, 22: susceptor, 24: infrared lamp, 25: source gas supply pipe, 26: exhaust pipe, 27 ...
Bulb, 31 gate electrode, 32 source electrode, 33
Drain electrode, 34, 35, 36 isolation region, 40 GaAs substrate, 42 SiO 2 film, 43, 4
4: micro window region, 51, 55: columnar crystal, 52, 53,
54 ... minute tunnel junction, 56, 57, 58 ... minute tunnel junction, 61 ... gate electrode, 62 ... source electrode, 63
... drain electrode, 65 ... polyimide resin, 66 ... isolation region, 67 ... conductive layer, 68 ... insulating layer
Claims (17)
長させて積層することによって微小トンネル接合を形成
することを特徴とする微小トンネル接合の形成方法。1. A method for forming a micro tunnel junction, comprising forming a micro tunnel junction by laminating different types of thin films by lateral growth in an in-plane direction of a substrate and laminating them.
せることによって微小トンネル接合を形成することを特
徴とする微小トンネル接合の形成方法。2. A method for forming a small tunnel junction, comprising forming a small tunnel junction by laterally growing an atomic layer in an in-plane direction of a substrate.
少なくとも２種類の原料ガスを所定の時間間隔で交互に
供給するとともに、成長温度を所望の結晶面にのみ選択
的に薄膜成長が行われる温度に設定して、所望の結晶面
にのみ薄膜層をラテラル成長させることを特徴とする請
求項１記載の微小トンネル接合の形成方法。3. At least two kinds of source gases containing different source materials for forming each thin film layer are alternately supplied at predetermined time intervals, and the thin film is grown selectively only on a desired crystal plane at a growth temperature. 2. The method for forming a micro tunnel junction according to claim 1, wherein the thin film layer is laterally grown only on a desired crystal plane by setting the temperature to a predetermined temperature.
少なくとも２種類の原料ガスを所定の時間間隔で交互に
供給するとともに、成長温度を所望の結晶面にのみ選択
的に原子層成長が行われる温度に設定して、所望の結晶
面にのみ原子層を１層ずつラテラル成長させることを特
徴とする請求項２記載の微小トンネル接合の形成方法。4. At least two types of source gases containing different source materials forming each atomic layer are alternately supplied at predetermined time intervals, and the atomic layer is selectively grown only on a desired crystal plane by a growth temperature. 3. The method for forming a micro-tunnel junction according to claim 2, wherein the temperature is set to the temperature at which the atomic layer is formed, and an atomic layer is grown laterally one layer only on a desired crystal plane.
プを導入し、前記ステップの結晶面に対して薄膜層を成
長させることを特徴とする請求項１又は３記載の微小ト
ンネル接合の形成方法。5. The formation of a micro-tunnel junction according to claim 1, wherein a step having a predetermined plane orientation is introduced into the surface of the substrate, and a thin film layer is grown on the crystal plane of the step. Method.
プを導入し、前記ステップの結晶面に対して原子層を成
長させることを特徴とする請求項２又は４記載の微小ト
ンネル接合の形成方法。6. The formation of a micro-tunnel junction according to claim 2, wherein a step having a predetermined plane orientation is introduced into the surface of the substrate, and an atomic layer is grown on a crystal plane in said step. Method.
を導入し、前記ステップの結晶面に対して薄膜層を選択
的に成長させることにより、前記ステップの面に略平行
な接合面を有する微小トンネル接合を形成することを特
徴とする微小トンネル接合の形成方法。7. A step having a predetermined plane orientation is introduced into a crystal surface, and a thin film layer is selectively grown with respect to the crystal plane of the step, thereby having a bonding surface substantially parallel to the plane of the step. A method for forming a minute tunnel junction, comprising forming a minute tunnel junction.
を導入し、前記ステップの結晶面に対して原子層を選択
的に成長させることにより、前記ステップの面に略平行
な接合面を有する微小トンネル接合を形成することを特
徴とする微小トンネル接合の形成方法。8. A step having a predetermined plane orientation is introduced into the crystal surface, and an atomic layer is selectively grown with respect to the crystal plane in the step to have a bonding plane substantially parallel to the plane in the step. A method for forming a minute tunnel junction, comprising forming a minute tunnel junction.
形成することを特徴とする請求項７又は８記載の微小ト
ンネル接合の形成方法。9. The method according to claim 7, wherein said step is formed by step bunching.
から前記基板の面内方向に成長された薄膜層と、前記ス
テップの結晶面に対して略平行な接合面を有する異種の
薄膜によって形成された微小トンネル接合とを含むこと
を特徴とする微小トンネル接合素子。10. A substrate having a step, a thin film layer grown in an in-plane direction of the substrate from the step, and a heterogeneous thin film having a bonding surface substantially parallel to a crystal plane of the step. A small tunnel junction element comprising: a small tunnel junction.
る薄膜層を設け、前記薄膜層の上に電極を設けたことを
特徴とする請求項１０記載の微小トンネル接合素子。11. The small tunnel junction device according to claim 10, wherein a thin film layer for forming a capacitor is provided on the thin film layer, and an electrode is provided on the thin film layer.
びるアイソレーション領域によって分離された複数の独
立した微小トンネル接合を備えることを特徴とする請求
項１０又は１１記載のトンネル接合素子。12. The tunnel junction device according to claim 10, comprising a plurality of independent minute tunnel junctions separated by an isolation region extending in a direction intersecting with the direction of the step.
状に積層して選択成長させることにより、前記柱状に積
層された柱状結晶内に微小トンネル接合を形成すること
を特徴とする微小トンネル接合の形成方法。13. A micro-tunnel, wherein a plurality of types of thin films are laminated in a columnar shape on a substrate and selectively grown to form a micro-tunnel junction in said columnar columnar crystal. The method of forming the junction.
基板表面の微小領域上に複数種類の薄膜を柱状に積層し
て選択成長させることにより、前記柱状に積層された柱
状結晶内に微小トンネル接合を形成することを特徴とす
る微小トンネル接合の形成方法。14. A method of manufacturing a semiconductor device, comprising the steps of: covering a substrate surface while leaving a minute region; stacking and selectively growing a plurality of types of thin films on the minute region of the substrate surface in a columnar crystal; A method for forming a small tunnel junction, comprising forming a tunnel junction.
状結晶と、前記一対の柱状結晶を接続する導電性領域
と、前記導電性領域に対して設けられたゲートを含むこ
とを特徴とするトンネル接合素子。15. A tunnel junction comprising: a pair of columnar crystals each having a small tunnel junction; a conductive region connecting the pair of columnar crystals; and a gate provided for the conductive region. element.
基板側で接続していることを特徴とする請求項１５記載
のトンネル接合素子。16. The tunnel junction device according to claim 15, wherein said conductive region connects said pair of columnar crystals on a substrate side.
頂部側で接続していることを特徴とする請求項１５記載
のトンネル接合素子。17. The tunnel junction device according to claim 15, wherein said conductive region connects said pair of columnar crystals on the top side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158078A JPH1012860A (en) | 1996-06-19 | 1996-06-19 | Formation of micro tunnel joint and micro tunnel joint element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158078A JPH1012860A (en) | 1996-06-19 | 1996-06-19 | Formation of micro tunnel joint and micro tunnel joint element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012860A true JPH1012860A (en) | 1998-01-16 |
Family
ID=15663824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8158078A Pending JPH1012860A (en) | 1996-06-19 | 1996-06-19 | Formation of micro tunnel joint and micro tunnel joint element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012860A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004096697A1 (en) * | 2003-04-28 | 2004-11-11 | Japan Science And Technology Agency | Functional element and production method therefor and functional system and functional material |
| JP2008134049A (en) * | 2004-09-09 | 2008-06-12 | Hokkaido Univ | Clean unit and clean unit system |
-
1996
- 1996-06-19 JP JP8158078A patent/JPH1012860A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004096697A1 (en) * | 2003-04-28 | 2004-11-11 | Japan Science And Technology Agency | Functional element and production method therefor and functional system and functional material |
| JP2008134049A (en) * | 2004-09-09 | 2008-06-12 | Hokkaido Univ | Clean unit and clean unit system |
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