JPH10124317A - 命令シーケンスを実行する方法及び装置 - Google Patents
命令シーケンスを実行する方法及び装置Info
- Publication number
- JPH10124317A JPH10124317A JP9259729A JP25972997A JPH10124317A JP H10124317 A JPH10124317 A JP H10124317A JP 9259729 A JP9259729 A JP 9259729A JP 25972997 A JP25972997 A JP 25972997A JP H10124317 A JPH10124317 A JP H10124317A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- instructions
- execution
- register
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 48
- 238000012545 processing Methods 0.000 claims abstract description 336
- 238000013507 mapping Methods 0.000 claims description 17
- 238000011084 recovery Methods 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 5
- 238000003860 storage Methods 0.000 abstract description 73
- 238000013138 pruning Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 241000700159 Rattus Species 0.000 description 10
- 238000013459 approach Methods 0.000 description 9
- 238000012544 monitoring process Methods 0.000 description 8
- 238000004422 calculation algorithm Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 230000008520 organization Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000004590 computer program Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009940 knitting Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
- G06F8/456—Parallelism detection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3816—Instruction alignment, e.g. cache line crossing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
- G06F9/384—Register renaming
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3853—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions
Abstract
(57)【要約】
【課題】コンピュータ・プログラムが逐次的に実行され
たかのような見かけを与えながらも、そのコンピュータ
・プログラムのいくつかの部分の効率的な並列実行を提
供する。 【解決手段】一つの命令実行シーケンスをサブ命令シー
ケンスのセットに分割し、各サブ命令シーケンスを、共
通のレジスタ・ファイルを共用する別個の処理要素のセ
ットの異なる１個で実行する。処理要素が、命令が並列
モードで実行されるとき、実行の結果が、すべての処理
要素にとってアクセス可能なレジスタの共通のセットに
現れるよう、レジスタを変更する命令によって使用され
るレジスタをリネームする。レジスタを変更する、逐次
実行シーケンスの中の各命令は、共通のレジスタ・プー
ルから次に高い番号のレジスタを割り当てられる。する
と、この命令で変更したアーキテクチャレジスタはこの
ハードウェア・レジスタにリネームされ、レジスタ対応
表の中でそのように識別される。
たかのような見かけを与えながらも、そのコンピュータ
・プログラムのいくつかの部分の効率的な並列実行を提
供する。 【解決手段】一つの命令実行シーケンスをサブ命令シー
ケンスのセットに分割し、各サブ命令シーケンスを、共
通のレジスタ・ファイルを共用する別個の処理要素のセ
ットの異なる１個で実行する。処理要素が、命令が並列
モードで実行されるとき、実行の結果が、すべての処理
要素にとってアクセス可能なレジスタの共通のセットに
現れるよう、レジスタを変更する命令によって使用され
るレジスタをリネームする。レジスタを変更する、逐次
実行シーケンスの中の各命令は、共通のレジスタ・プー
ルから次に高い番号のレジスタを割り当てられる。する
と、この命令で変更したアーキテクチャレジスタはこの
ハードウェア・レジスタにリネームされ、レジスタ対応
表の中でそのように識別される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、プログラ
ム記憶式デジタル・コンピュータに関し、より具体的に
は、命令の実行シーケンスが二つの実行モードで実行さ
れ、第一の実行モードが、命令を実行するだけでなく、
同時にまだ並列化されていない命令シーケンスを並列化
するために使用され、第二のモードが、すでに並列化さ
れている命令シーケンスを別々の処理要素で並列に実行
するのに使用されるコンピュータ・システムおよび方法
に関する。本発明はまた、命令シーケンスの並列化形態
にも関する。
ム記憶式デジタル・コンピュータに関し、より具体的に
は、命令の実行シーケンスが二つの実行モードで実行さ
れ、第一の実行モードが、命令を実行するだけでなく、
同時にまだ並列化されていない命令シーケンスを並列化
するために使用され、第二のモードが、すでに並列化さ
れている命令シーケンスを別々の処理要素で並列に実行
するのに使用されるコンピュータ・システムおよび方法
に関する。本発明はまた、命令シーケンスの並列化形態
にも関する。
【０００２】
【従来の技術】デジタル・コンピュータ・プログラムを
より速く実行する一つの方法は、その部分のいくつかを
別々のプロセッサで並列に実行する方法である。これを
行う一つの方法は、そのような並列的な実行に備えてプ
ログラムを書くことができるよう、プログラミング環境
およびコンピュータ・システムを定義する方法である。
不運にも、命令の逐次実行が仮定されている多くの有用
なプログラムがすでに作成されている。これらの逐次プ
ログラムをより速く実行できることが望ましく、そのた
め、従来技術において、そのようなプログラムを並列実
行に備えて並列化する試みがなされてきた。
より速く実行する一つの方法は、その部分のいくつかを
別々のプロセッサで並列に実行する方法である。これを
行う一つの方法は、そのような並列的な実行に備えてプ
ログラムを書くことができるよう、プログラミング環境
およびコンピュータ・システムを定義する方法である。
不運にも、命令の逐次実行が仮定されている多くの有用
なプログラムがすでに作成されている。これらの逐次プ
ログラムをより速く実行できることが望ましく、そのた
め、従来技術において、そのようなプログラムを並列実
行に備えて並列化する試みがなされてきた。
【０００３】この分野の従来の研究の大部分は、プログ
ラムの並列仕様を作成することに依存する。これはいく
つかの方法で達成されてきた。プログラムを並列化し、
従来のプロセッサを数多く有するマルチプロセッサ・シ
ステムのためのコードを生成する高性能のコンパイラが
作成された。このようなコンパイラのいくつかは、並列
性を自動的に明らかにする（たとえば、D. A. Padua
およびM. J. Wolfeによる、Comm. of ACMにおける
「Advanced Compiler Optimizations for Supercom
puters」Vol. 29, page 12 et seq., Dec. 198
6）。他のものは、プログラマによって供される注釈を
手がかりにする（たとえば、Alan H. Karpによる、Co
mputerにおける「Programming for Parallelism」Vo
l. 20, Page5 et seq., May 1987）。もう一つの
手法は、並列実行に順応することができる特殊化したハ
ードウェア、たとえばベクトル・プロセッサ、ＶＬＩＷ
アーキテクチャなどを創造することである。ここでもま
た、コンパイラが逐次プログラムをこれらの機械で使用
するのに適したコードに翻訳する。これらの場合では、
コンパイル労力は相当大きい。より斬新な手法は、本来
は並列な実行機構、たとえばデータフロー機（J. B.
Dennisによる、Computerにおける「DataflowSupercompu
ters」Vol. 13, page 11 et seq., Nov. 1980）
およびその機構で使用するための並列コードを自動的に
生成するプログラムの宣言仕様を創造することであった
（ArvindおよびK. Ekanadhamによる、Jour. of Para
llel& Distributed Computingにおける「Future Sci
entific Programming onParallel Machines」Vol.
5, Dec. 1988を参照）。
ラムの並列仕様を作成することに依存する。これはいく
つかの方法で達成されてきた。プログラムを並列化し、
従来のプロセッサを数多く有するマルチプロセッサ・シ
ステムのためのコードを生成する高性能のコンパイラが
作成された。このようなコンパイラのいくつかは、並列
性を自動的に明らかにする（たとえば、D. A. Padua
およびM. J. Wolfeによる、Comm. of ACMにおける
「Advanced Compiler Optimizations for Supercom
puters」Vol. 29, page 12 et seq., Dec. 198
6）。他のものは、プログラマによって供される注釈を
手がかりにする（たとえば、Alan H. Karpによる、Co
mputerにおける「Programming for Parallelism」Vo
l. 20, Page5 et seq., May 1987）。もう一つの
手法は、並列実行に順応することができる特殊化したハ
ードウェア、たとえばベクトル・プロセッサ、ＶＬＩＷ
アーキテクチャなどを創造することである。ここでもま
た、コンパイラが逐次プログラムをこれらの機械で使用
するのに適したコードに翻訳する。これらの場合では、
コンパイル労力は相当大きい。より斬新な手法は、本来
は並列な実行機構、たとえばデータフロー機（J. B.
Dennisによる、Computerにおける「DataflowSupercompu
ters」Vol. 13, page 11 et seq., Nov. 1980）
およびその機構で使用するための並列コードを自動的に
生成するプログラムの宣言仕様を創造することであった
（ArvindおよびK. Ekanadhamによる、Jour. of Para
llel& Distributed Computingにおける「Future Sci
entific Programming onParallel Machines」Vol.
5, Dec. 1988を参照）。
【０００４】前記手法のすべてにおいて、コンピュータ
・プログラムを並列化し、異なる部分を並列に実行する
ことが安全であることを決定するタスクは、コンパイラ
レベルで実施されるか、それよりも早くにプログラミン
グレベルで（すなわち、データをもつコードの実働実行
の前に）実施されるかのいずれかである。プロセッサ
は、実行時に異なる部分を並列に実行することが安全で
あるかどうかを決定するのに役割を演じない。その理由
は、この決定は、プログラマまたはコンパイラのいずれ
かによってすでに下されているからである。
・プログラムを並列化し、異なる部分を並列に実行する
ことが安全であることを決定するタスクは、コンパイラ
レベルで実施されるか、それよりも早くにプログラミン
グレベルで（すなわち、データをもつコードの実働実行
の前に）実施されるかのいずれかである。プロセッサ
は、実行時に異なる部分を並列に実行することが安全で
あるかどうかを決定するのに役割を演じない。その理由
は、この決定は、プログラマまたはコンパイラのいずれ
かによってすでに下されているからである。
【０００５】もう一つの手法は、並列化されていないコ
ードを実行時にマルチプロセッサ・システムに持ち込
み、並列実行に備えてコードを分割し、コードの並列実
行が有効であるかどうかを決定することにおいてそのマ
ルチプロセッサシステムに積極的な役割を与える手法で
ある。この手法は、命令の少なくともいくつかの実行が
暫定的に行われることにおいて、他の手法から区別する
ことができる。並列実行が完全に有効であるかどうか
は、実行前には一般にわからない。このような手法は、
以下の参考文献によって例示されている。
ードを実行時にマルチプロセッサ・システムに持ち込
み、並列実行に備えてコードを分割し、コードの並列実
行が有効であるかどうかを決定することにおいてそのマ
ルチプロセッサシステムに積極的な役割を与える手法で
ある。この手法は、命令の少なくともいくつかの実行が
暫定的に行われることにおいて、他の手法から区別する
ことができる。並列実行が完全に有効であるかどうか
は、実行前には一般にわからない。このような手法は、
以下の参考文献によって例示されている。
【０００６】本特許出願と譲受人を同じくする「Multip
le Sequence Processor System」と題する米国特許
第５，２９７，２８１号では、命令は、何らかの区切り
規則にしたがってグループに分割されたのち、少なくと
も二つのグループが並列に実行される。命令のグループ
の一つが他のすべてよりも順序的に早く、もっとも早い
グループの正しい実行が仮定され、その後のグループは
暫定的にしか並列には実行されない。その後の命令グル
ープは、それより先の命令グループがすでに実行されて
いるかのように、レジスタおよび記憶場所からデータを
読み出す。制御装置が、後の命令グループによって使用
されるデータがそれよりも先のグループ中の命令によっ
て変更されるかどうか（後のグループによってそれが使
用されたのち）を監視する。後のグループによる記憶場
所およびレジスタへの格納は、別の場所で一時的にしか
実施されない。後のグループによって使用されるデータ
のすべてが有効である（すなわち、先のグループによっ
て変更されていない）ならば、後のグループの結果が有
効であり、コミットされることができる。そうでなけれ
ば、その後のグループは再実行される。
le Sequence Processor System」と題する米国特許
第５，２９７，２８１号では、命令は、何らかの区切り
規則にしたがってグループに分割されたのち、少なくと
も二つのグループが並列に実行される。命令のグループ
の一つが他のすべてよりも順序的に早く、もっとも早い
グループの正しい実行が仮定され、その後のグループは
暫定的にしか並列には実行されない。その後の命令グル
ープは、それより先の命令グループがすでに実行されて
いるかのように、レジスタおよび記憶場所からデータを
読み出す。制御装置が、後の命令グループによって使用
されるデータがそれよりも先のグループ中の命令によっ
て変更されるかどうか（後のグループによってそれが使
用されたのち）を監視する。後のグループによる記憶場
所およびレジスタへの格納は、別の場所で一時的にしか
実施されない。後のグループによって使用されるデータ
のすべてが有効である（すなわち、先のグループによっ
て変更されていない）ならば、後のグループの結果が有
効であり、コミットされることができる。そうでなけれ
ば、その後のグループは再実行される。
【０００７】米国特許第４，８２５，３６０号では、命
令グループが暫定的に並列に実行されたのち、順番に確
認されるという点で同様な方式が使用されている。しか
し、この方式では、コンパイルステップにより、また、
グループ中の最後の命令以外の命令に対する副作用を減
らす（好ましくは除く）ことにより、成功の確率が高め
られている。その結果、このシステムが従来の逐次コー
ドを並列化するのに使用することができるかは明かでは
ない。
令グループが暫定的に並列に実行されたのち、順番に確
認されるという点で同様な方式が使用されている。しか
し、この方式では、コンパイルステップにより、また、
グループ中の最後の命令以外の命令に対する副作用を減
らす（好ましくは除く）ことにより、成功の確率が高め
られている。その結果、このシステムが従来の逐次コー
ドを並列化するのに使用することができるかは明かでは
ない。
【０００８】米国特許第４，９０３，１９６号では、ユ
ニプロセッサが別個の非同期実行装置での実行に備えて
コードを並列化し、実行装置どうしは、概念的順序では
より早い命令によって変更されるデータを使用すること
を避けるため、それらの命令が実行されるまで、必要な
らば互いに待機し合う。１セットの汎用レジスタ（ＧＰ
Ｒ）および１個のデコーダしかない。一連の専用タグが
ユニプロセッサ中の各ＧＰＲおよび実行装置に関連して
いる。これらのタグは、多数の実行装置が、ＧＰＲを順
に使用して、または、異なるＧＰＲを並行に使用して、
多数の命令を並行に実行することを可能にすると同時
に、ＧＰＲによって実行装置に供給されるデータの論理
完全性を保持する。各ＧＰＲおよび各実行装置に関連す
るタグが、所与の実行装置がある特定のＧＰＲに格納す
ることを許される前に、異なる実行装置によるその当の
ＧＰＲへの直前の格納が必ず完了しているよう、個々の
ＧＰＲと実行装置との間の順序のつながりを格納する。
また、タグは、１個以上の実行装置による所与のＧＰＲ
からのすべての読み出しが、そのＧＰＲへの後続の格納
動作が許される前に完了することを保証する。
ニプロセッサが別個の非同期実行装置での実行に備えて
コードを並列化し、実行装置どうしは、概念的順序では
より早い命令によって変更されるデータを使用すること
を避けるため、それらの命令が実行されるまで、必要な
らば互いに待機し合う。１セットの汎用レジスタ（ＧＰ
Ｒ）および１個のデコーダしかない。一連の専用タグが
ユニプロセッサ中の各ＧＰＲおよび実行装置に関連して
いる。これらのタグは、多数の実行装置が、ＧＰＲを順
に使用して、または、異なるＧＰＲを並行に使用して、
多数の命令を並行に実行することを可能にすると同時
に、ＧＰＲによって実行装置に供給されるデータの論理
完全性を保持する。各ＧＰＲおよび各実行装置に関連す
るタグが、所与の実行装置がある特定のＧＰＲに格納す
ることを許される前に、異なる実行装置によるその当の
ＧＰＲへの直前の格納が必ず完了しているよう、個々の
ＧＰＲと実行装置との間の順序のつながりを格納する。
また、タグは、１個以上の実行装置による所与のＧＰＲ
からのすべての読み出しが、そのＧＰＲへの後続の格納
動作が許される前に完了することを保証する。
【０００９】本発明の著者たちによって発案された米国
特許第５，３４７，６３９号では、目標並列化エンジン
が、それぞれが一つの実行シーケンスの解析によってス
ケジュールされるｎ個の同一の処理要素からなる自己並
列化方式が実現されている。これらの処理要素は、並列
モードの動作で、それぞれの汎用レジスタのセットを使
用することにより、元の実行シーケンスのそれぞれの個
々の部分を実行する。逐次実行シーケンスの解析が、他
の命令が使用するレジスタの値をどの命令がセットする
かを確立する。そのようなセット／使用対の命令が異な
る処理要素でスケジュールされるとき、そのような命令
の間で送り出しおよび受け取りの義務を確立する必要性
が存在する。命令に関連する受け取り義務は、逐次実行
シーケンスの中で別の処理要素によって実行される介在
する命令がそのレジスタの新たな値をセットしたとき、
処理要素が現在値をそれ自体の汎用レジスタのセットの
中で所与の命令のための入力として使用することを妨げ
る。セットする命令における送り出し義務は、レジスタ
の正しい現在値を、適切にタグ付けした状態で、使用す
る処理要素に送り出す。
特許第５，３４７，６３９号では、目標並列化エンジン
が、それぞれが一つの実行シーケンスの解析によってス
ケジュールされるｎ個の同一の処理要素からなる自己並
列化方式が実現されている。これらの処理要素は、並列
モードの動作で、それぞれの汎用レジスタのセットを使
用することにより、元の実行シーケンスのそれぞれの個
々の部分を実行する。逐次実行シーケンスの解析が、他
の命令が使用するレジスタの値をどの命令がセットする
かを確立する。そのようなセット／使用対の命令が異な
る処理要素でスケジュールされるとき、そのような命令
の間で送り出しおよび受け取りの義務を確立する必要性
が存在する。命令に関連する受け取り義務は、逐次実行
シーケンスの中で別の処理要素によって実行される介在
する命令がそのレジスタの新たな値をセットしたとき、
処理要素が現在値をそれ自体の汎用レジスタのセットの
中で所与の命令のための入力として使用することを妨げ
る。セットする命令における送り出し義務は、レジスタ
の正しい現在値を、適切にタグ付けした状態で、使用す
る処理要素に送り出す。
【００１０】さらに、所与の処理要素上でスケジュール
された命令がそれらの元の概念的順序でスケジュールさ
れるよう、命令の、その入力の可用性に対するタイミン
グおよび同じ処理要素上にスケジュールされた他の命令
に対する命令のスケジューリングを実施しなければなら
ない。これは、所与の処理要素の中で、概念的に後の命
令が概念的に先の命令の結果を利用することを、そのよ
うな使用を打ち消す受け取り義務がないときに考慮す
る。
された命令がそれらの元の概念的順序でスケジュールさ
れるよう、命令の、その入力の可用性に対するタイミン
グおよび同じ処理要素上にスケジュールされた他の命令
に対する命令のスケジューリングを実施しなければなら
ない。これは、所与の処理要素の中で、概念的に後の命
令が概念的に先の命令の結果を利用することを、そのよ
うな使用を打ち消す受け取り義務がないときに考慮す
る。
【００１１】他にも二つの重要な並列化の態様が本発明
に関連する。第一の態様は、同じ記憶場所を目標にする
格納命令と取り出し命令とが異なる処理要素によって実
行されるときの格納後取り出し条件の扱いに関する。第
二のものは、並列化の最後に、または分岐予測誤りの後
で機械状態を復元することに関する。前者は、処理要素
のセットをシステムのメモリにインタフェースさせる取
り出し／格納表のセットを介して制御される。後者は、
レジスタをセットする各条件性レベル中の最後の命令と
状態生成機構との間の送り出し義務の新たなセットを含
む。
に関連する。第一の態様は、同じ記憶場所を目標にする
格納命令と取り出し命令とが異なる処理要素によって実
行されるときの格納後取り出し条件の扱いに関する。第
二のものは、並列化の最後に、または分岐予測誤りの後
で機械状態を復元することに関する。前者は、処理要素
のセットをシステムのメモリにインタフェースさせる取
り出し／格納表のセットを介して制御される。後者は、
レジスタをセットする各条件性レベル中の最後の命令と
状態生成機構との間の送り出し義務の新たなセットを含
む。
【００１２】本発明の著者たちによって発案された米国
特許第５，４１２，７８４号では、生成される並列コー
ドが分岐進入可能になるよう、自己並列化方式が強化さ
れている。所与の並列化から生成されるコードの各分割
された順列の中で、エントリ・ポイントが識別される。
処理要素ごとに１個ずつのそのようなエントリ・ポイン
トのセットをプロフィールと呼ぶ。並列化は、輪郭に沿
って入れることができ、並列化のすべての側面が有効な
まま残る。これは、並列コードに対し、並列コードを任
意の点で入れ、その点から先で実行することを許す、逐
次コードに共通に関連する特性を与える。
特許第５，４１２，７８４号では、生成される並列コー
ドが分岐進入可能になるよう、自己並列化方式が強化さ
れている。所与の並列化から生成されるコードの各分割
された順列の中で、エントリ・ポイントが識別される。
処理要素ごとに１個ずつのそのようなエントリ・ポイン
トのセットをプロフィールと呼ぶ。並列化は、輪郭に沿
って入れることができ、並列化のすべての側面が有効な
まま残る。これは、並列コードに対し、並列コードを任
意の点で入れ、その点から先で実行することを許す、逐
次コードに共通に関連する特性を与える。
【００１３】本発明の著者の１人によって発案された米
国特許第４，５７４，３４９号では、プロセッサが、命
令によって識別されるよりも多数のレジスタをアドレス
指定することを許すレジスタ・リネーミング方式が発案
されている。レジスタ・リネーミングと呼ばれるこの操
作は、各時点で、複数のハードウェア・レジスタの１個
を所与のアーキテクチャレジスタに関連させるレジスタ
対応表の中で実施される。この関連づけは、命令の実行
の間にプロセッサによって維持され、実行の結果は、ハ
ードウェア・レジスタを更新するのに使用される。
国特許第４，５７４，３４９号では、プロセッサが、命
令によって識別されるよりも多数のレジスタをアドレス
指定することを許すレジスタ・リネーミング方式が発案
されている。レジスタ・リネーミングと呼ばれるこの操
作は、各時点で、複数のハードウェア・レジスタの１個
を所与のアーキテクチャレジスタに関連させるレジスタ
対応表の中で実施される。この関連づけは、命令の実行
の間にプロセッサによって維持され、実行の結果は、ハ
ードウェア・レジスタを更新するのに使用される。
【００１４】
【発明が解決しようとする課題】本発明の目的は、コン
ピュータ・プログラムが逐次的に実行されたかのような
見かけを与えながらも、そのコンピュータ・プログラム
のいくつかの部分の効率的な並列実行を提供することに
ある。
ピュータ・プログラムが逐次的に実行されたかのような
見かけを与えながらも、そのコンピュータ・プログラム
のいくつかの部分の効率的な並列実行を提供することに
ある。
【００１５】
【課題を解決するための手段】前記目的およびさらなる
目的は、本発明にしたがって、一つの命令実行シーケン
スをサブ命令シーケンスのセットに分割し、各サブ命令
シーケンスを、共通のレジスタ・ファイルを共用する別
個の処理要素のセットの異なる１個で実行する自己並列
化コンピュータ・システムおよび方法によって達成され
る。この機械および方法を、ＳＰＵＲＲ（レジスタ・リ
ネーミングを使用する自己並列化）と名付けた。
目的は、本発明にしたがって、一つの命令実行シーケン
スをサブ命令シーケンスのセットに分割し、各サブ命令
シーケンスを、共通のレジスタ・ファイルを共用する別
個の処理要素のセットの異なる１個で実行する自己並列
化コンピュータ・システムおよび方法によって達成され
る。この機械および方法を、ＳＰＵＲＲ（レジスタ・リ
ネーミングを使用する自己並列化）と名付けた。
【００１６】処理要素が、命令が並列モードで実行され
るとき、実行の結果が、すべての処理要素にとってアク
セス可能なレジスタの共通のセットに現れるよう、レジ
スタを変更する命令によって使用されるレジスタをリネ
ームする。レジスタを変更する、逐次実行シーケンスの
中の各命令は、共通のレジスタ・プールから次に高い番
号のレジスタを割り当てられる。すると、この命令で変
更したアーキテクチャ・レジスタはこのハードウェア・
レジスタにリネームされ、レジスタ対応表の中でそのよ
うに識別される。そして、このレジスタを入力として要
する概念的に後続する命令は、リネームされた共通レジ
スタに関連し、それらの入力をレジスタ変更命令の実行
の結果から導出する。そのようなものとして、逐次実行
シーケンスによって暗示されるレジスタのセット／使用
要求を解決するのに送り出しおよび受け取りの義務がな
い。そのようなものとして、一つの命令ストリームが動
的にリネームされて、共通の拡大したレジスタ・ファイ
ルを使用し、個々の命令を、以下の簡単な制限に合わせ
て、処理要素のセット上でスケジュールすることができ
る。すなわち、ｎ個以下の命令は同じサイクルで並列に
実行するようにスケジュールされ（占有規則）、命令
は、すべてのその入力が利用可能になる前のサイクルで
実行するようにスケジュールされることはない（デッド
ロック回避）。
るとき、実行の結果が、すべての処理要素にとってアク
セス可能なレジスタの共通のセットに現れるよう、レジ
スタを変更する命令によって使用されるレジスタをリネ
ームする。レジスタを変更する、逐次実行シーケンスの
中の各命令は、共通のレジスタ・プールから次に高い番
号のレジスタを割り当てられる。すると、この命令で変
更したアーキテクチャ・レジスタはこのハードウェア・
レジスタにリネームされ、レジスタ対応表の中でそのよ
うに識別される。そして、このレジスタを入力として要
する概念的に後続する命令は、リネームされた共通レジ
スタに関連し、それらの入力をレジスタ変更命令の実行
の結果から導出する。そのようなものとして、逐次実行
シーケンスによって暗示されるレジスタのセット／使用
要求を解決するのに送り出しおよび受け取りの義務がな
い。そのようなものとして、一つの命令ストリームが動
的にリネームされて、共通の拡大したレジスタ・ファイ
ルを使用し、個々の命令を、以下の簡単な制限に合わせ
て、処理要素のセット上でスケジュールすることができ
る。すなわち、ｎ個以下の命令は同じサイクルで並列に
実行するようにスケジュールされ（占有規則）、命令
は、すべてのその入力が利用可能になる前のサイクルで
実行するようにスケジュールされることはない（デッド
ロック回避）。
【００１７】
【発明の実施の形態】ＳＰＵＲＲの好ましい実施態様の
以下の説明は、６個のセクションに細分する。説明は、
以下のセクションからなる。
以下の説明は、６個のセクションに細分する。説明は、
以下のセクションからなる。
【００１８】セクション１ ＳＰＵＲＲ編成の概要 セクション２ 専有Ｚキャッシュ セクション３ オペランド格納比較の監視 セクション４ 分岐の扱い セクション５ Ｅモードにおける処理要素に対する命令
の割り当ておよび命令処理 セクション６ Ｚモードにおける処理
の割り当ておよび命令処理 セクション６ Ｚモードにおける処理
【００１９】セクション１ ＳＰＵＲＲ編成の概要 本発明は、共通のレジスタ・ファイルを共用する処理要
素のセットが調和して、命令ストリームの連続セグメン
トを実行するユニプロセッサ編成である。各処理要素
は、命令をデコードし、記憶オペランド・アドレスを生
成し、命令を実行し、並列モードで実行する命令によっ
てアドレス指定される共通のレジスタのセットを参照
し、更新することができる。これらの処理要素は、プロ
グラム・セグメントの最初の実行の際に調和してレジス
タを再命名し、元のセグメントから別個の命令ストリー
ムまたはサブ命令シーケンスを作成し、それらを格納す
る。セグメントに対応するこれら別個のサブ命令シーケ
ンスは、元のセグメントの並列化形態であり、Ｚコード
と呼ばれる。元のセグメントからの各命令が、並列化さ
れたＺコード形態で作成されたサブシーケンスの一つに
しか配されないという意味において、これは真の分割で
ある。処理要素それぞれがセグメントの最初の実行の際
にそれ自体に割り当てられた命令だけをデコードし、実
行し、他の処理要素がそれら自体に割り当てられた命令
を並行に実行するため、その同じプログラムセグメント
のその後の再実行ははるかに高速になる。
素のセットが調和して、命令ストリームの連続セグメン
トを実行するユニプロセッサ編成である。各処理要素
は、命令をデコードし、記憶オペランド・アドレスを生
成し、命令を実行し、並列モードで実行する命令によっ
てアドレス指定される共通のレジスタのセットを参照
し、更新することができる。これらの処理要素は、プロ
グラム・セグメントの最初の実行の際に調和してレジス
タを再命名し、元のセグメントから別個の命令ストリー
ムまたはサブ命令シーケンスを作成し、それらを格納す
る。セグメントに対応するこれら別個のサブ命令シーケ
ンスは、元のセグメントの並列化形態であり、Ｚコード
と呼ばれる。元のセグメントからの各命令が、並列化さ
れたＺコード形態で作成されたサブシーケンスの一つに
しか配されないという意味において、これは真の分割で
ある。処理要素それぞれがセグメントの最初の実行の際
にそれ自体に割り当てられた命令だけをデコードし、実
行し、他の処理要素がそれら自体に割り当てられた命令
を並行に実行するため、その同じプログラムセグメント
のその後の再実行ははるかに高速になる。
【００２０】セグメントは、ＰセグメントまたはＺセグ
メントのいずれかである。Ｐセグメントは、データとで
第一の実行モード（「Ｅモード」と呼ぶ）で処理され
て、データとで通常の実行結果を生成するだけでなく、
１個以上のＺセグメントをも生成する、連続的に実行さ
れる命令のシーケンス（すなわち、ユニプロセッサ命令
ストリームの通常のセグメント）である。対応するＺセ
グメントが利用可能であるときにプログラム・セグメン
トが再び実行されるならば、Ｚセグメントが、Ｐセグメ
ントの代わりに、ＳＰＵＲＲによって第二の実行モード
（「Ｚモード」と呼ぶ）で処理される。
メントのいずれかである。Ｐセグメントは、データとで
第一の実行モード（「Ｅモード」と呼ぶ）で処理され
て、データとで通常の実行結果を生成するだけでなく、
１個以上のＺセグメントをも生成する、連続的に実行さ
れる命令のシーケンス（すなわち、ユニプロセッサ命令
ストリームの通常のセグメント）である。対応するＺセ
グメントが利用可能であるときにプログラム・セグメン
トが再び実行されるならば、Ｚセグメントが、Ｐセグメ
ントの代わりに、ＳＰＵＲＲによって第二の実行モード
（「Ｚモード」と呼ぶ）で処理される。
【００２１】ＥモードとＺモードとの間の主な違いは、
Ｅモードの間、すべての処理要素は、Ｐセグメント中の
すべての命令を見るが、それらに割り当てられた命令し
か実行しないということである。Ｚモードの間、各処理
要素は、自らに割り当てられた命令だけを実行するだけ
でなく、それらの命令を見て、デコードする。
Ｅモードの間、すべての処理要素は、Ｐセグメント中の
すべての命令を見るが、それらに割り当てられた命令し
か実行しないということである。Ｚモードの間、各処理
要素は、自らに割り当てられた命令だけを実行するだけ
でなく、それらの命令を見て、デコードする。
【００２２】Ｅモードにおけるプログラムの逐次実行の
結果は、Ｚモードの間に生じうる例外条件を扱うのに必
要なすべての情報要件を確立する。分岐命令ごとに、元
のプログラムによって使用されるアーキテクチャレジス
タとそれらのリネームされた対応物とを関連させるレジ
スタ対応表が保存される。この情報は、Ｚコードと呼ば
れる並列実行エンティティに関連する。Ｚモードで実行
されたときの分岐が、Ｅモードの間に発生した同じ目標
および動作を有しないならば、分岐予測誤りが発生した
と考えられる。そこで、その分岐に関連する保存した対
応表を使用して、共通のレジスタ・ファイルからシステ
ム状態を抽出し、次のセグメントの処理を適切に開始さ
せる。
結果は、Ｚモードの間に生じうる例外条件を扱うのに必
要なすべての情報要件を確立する。分岐命令ごとに、元
のプログラムによって使用されるアーキテクチャレジス
タとそれらのリネームされた対応物とを関連させるレジ
スタ対応表が保存される。この情報は、Ｚコードと呼ば
れる並列実行エンティティに関連する。Ｚモードで実行
されたときの分岐が、Ｅモードの間に発生した同じ目標
および動作を有しないならば、分岐予測誤りが発生した
と考えられる。そこで、その分岐に関連する保存した対
応表を使用して、共通のレジスタ・ファイルからシステ
ム状態を抽出し、次のセグメントの処理を適切に開始さ
せる。
【００２３】分岐予測誤りを認識したのちＺコードを停
止させるためには、分岐に先行するすべての命令が実行
されたことを保証するための手段が必要である。処理要
素が命令を順序外で実行することを許すシステムでは、
この保証を得る方法は、処理要素の条件性レベルの概念
を含む。
止させるためには、分岐に先行するすべての命令が実行
されたことを保証するための手段が必要である。処理要
素が命令を順序外で実行することを許すシステムでは、
この保証を得る方法は、処理要素の条件性レベルの概念
を含む。
【００２４】ＳＰＵＲＲにおけるセグメントは、条件性
レベルにさらに分割される。ある命令の条件性レベルと
は、セグメント中でその命令に先行する分岐命令の数で
ある。条件性レベルは０で始まり、分岐命令ごとにイン
クリメントする。セグメントあたりの条件性レベルの最
大数は、ＳＰＵＲＲ中のハードウェア・リソースによっ
て制限され、ＳＰＵＲＲ中のＰセグメントは、この限界
に達する前に、Ｅモードで終了させることができる。Ｚ
モードでは分岐命令は１個の処理要素だけによって処理
されるが、Ｅモードは、すべての処理要素が分岐命令を
見ることを許し、したがって、ある処理要素に割り当て
られたすべての命令の条件性レベルがすべての処理要素
によって知られる。命令がそれらの元の順序で処理され
るシステムにおいては、処理要素による、より高い条件
性レベルをもつ命令がその処理要素によって処理された
という認識が、より小さい条件性レベルをもつすべての
命令がその処理要素によって処理されたことを保証す
る。順序外の命令のスケジューリングが許可されるとき
には、もう一つの手法が用いられる。分岐命令ごとに、
処理要素ごとのスケジュールの中で、最新のサイクルに
スケジュールされている命令に分岐の条件性レベルのタ
グを付け、これを処理要素の条件性レベルとして解釈す
る。このエントリが、この処理要素でスケジュールされ
ている、より低い条件性レベルをもつすべての命令が、
このタグを付けられた命令よりも先にスケジュールされ
ることを保証する。
レベルにさらに分割される。ある命令の条件性レベルと
は、セグメント中でその命令に先行する分岐命令の数で
ある。条件性レベルは０で始まり、分岐命令ごとにイン
クリメントする。セグメントあたりの条件性レベルの最
大数は、ＳＰＵＲＲ中のハードウェア・リソースによっ
て制限され、ＳＰＵＲＲ中のＰセグメントは、この限界
に達する前に、Ｅモードで終了させることができる。Ｚ
モードでは分岐命令は１個の処理要素だけによって処理
されるが、Ｅモードは、すべての処理要素が分岐命令を
見ることを許し、したがって、ある処理要素に割り当て
られたすべての命令の条件性レベルがすべての処理要素
によって知られる。命令がそれらの元の順序で処理され
るシステムにおいては、処理要素による、より高い条件
性レベルをもつ命令がその処理要素によって処理された
という認識が、より小さい条件性レベルをもつすべての
命令がその処理要素によって処理されたことを保証す
る。順序外の命令のスケジューリングが許可されるとき
には、もう一つの手法が用いられる。分岐命令ごとに、
処理要素ごとのスケジュールの中で、最新のサイクルに
スケジュールされている命令に分岐の条件性レベルのタ
グを付け、これを処理要素の条件性レベルとして解釈す
る。このエントリが、この処理要素でスケジュールされ
ている、より低い条件性レベルをもつすべての命令が、
このタグを付けられた命令よりも先にスケジュールされ
ることを保証する。
【００２５】好ましい実施態様では、レジスタ（または
レジスタ同等物）を通過するデータだけが観られ、Ｚコ
ードで記録されたのち、Ｍコードで再生される。Ｅコー
ドがデータを主記憶に格納し、後で同データを主記憶か
ら読み出すならば（レジスタに格納し、後でそのレジス
タの中のデータを使用するのとは逆に）、このデータ流
はＺモードでは再生されない。格納によって扱われて主
記憶に達するデータ流が１個の処理要素をしてデータを
そのデータを生成する処理要素が実際にそれを生成する
前に必要とさせることはあまりないと推測される。好ま
しい実施態様では、この起こりそうにないエラー状態が
起こるならば、それは検出される。
レジスタ同等物）を通過するデータだけが観られ、Ｚコ
ードで記録されたのち、Ｍコードで再生される。Ｅコー
ドがデータを主記憶に格納し、後で同データを主記憶か
ら読み出すならば（レジスタに格納し、後でそのレジス
タの中のデータを使用するのとは逆に）、このデータ流
はＺモードでは再生されない。格納によって扱われて主
記憶に達するデータ流が１個の処理要素をしてデータを
そのデータを生成する処理要素が実際にそれを生成する
前に必要とさせることはあまりないと推測される。好ま
しい実施態様では、この起こりそうにないエラー状態が
起こるならば、それは検出される。
【００２６】エラー状態が検出されると、Ｚコードの実
行は停止し、有効な機械状態が復元し、実行は、復元し
た機械状態に対応するより早い時点から、いずれか適切
なモードで続行する。そのようなエラーに関連する命令
のすべてが同じセグメント中で同じ条件性レベルの中に
位置し、同じ処理要素に割り当てられているならば、そ
のようなエラーを回避することは処理要素の能力の範囲
内であると仮定される。したがって、本発明によると、
新たなＺコードが順序外のエラーの発生の結果として生
成される場合、新たなＺコードが実行するとき、それが
同じエラーを生成しないよう、そのようなエラーからの
回復もまた、命令のスケジューリングの変更を含むこと
が好ましい。
行は停止し、有効な機械状態が復元し、実行は、復元し
た機械状態に対応するより早い時点から、いずれか適切
なモードで続行する。そのようなエラーに関連する命令
のすべてが同じセグメント中で同じ条件性レベルの中に
位置し、同じ処理要素に割り当てられているならば、そ
のようなエラーを回避することは処理要素の能力の範囲
内であると仮定される。したがって、本発明によると、
新たなＺコードが順序外のエラーの発生の結果として生
成される場合、新たなＺコードが実行するとき、それが
同じエラーを生成しないよう、そのようなエラーからの
回復もまた、命令のスケジューリングの変更を含むこと
が好ましい。
【００２７】格納することができるＺコードの量に何ら
かの限界を設けなければならないため、実際の実施態様
では、どこかの点で、どのＺコードを置き換えるかに関
して決定を下さなければならない。これは、キャッシュ
管理に関して直面する決定とまさに同様であり、同じ方
法で扱われる。好ましい実施態様では、ＬＲＵ（最長時
間末使用）アルゴリズムを適用して、各処理要素中に格
納されたＺコードを古い順に捨てる。すでに存在するＺ
コードの生成を止めるため、Ｅモードの間および各処理
サイクルの終了時に、確立されたＺコード・セグメント
へのエントリ・ポイントのセットを絶えず探索する。処
理サイクルは、Ｚコード・セグメントの終了時、または
Ｚモードの間の分岐予測誤りののち、またはＥモードの
終了ののち、終了する。
かの限界を設けなければならないため、実際の実施態様
では、どこかの点で、どのＺコードを置き換えるかに関
して決定を下さなければならない。これは、キャッシュ
管理に関して直面する決定とまさに同様であり、同じ方
法で扱われる。好ましい実施態様では、ＬＲＵ（最長時
間末使用）アルゴリズムを適用して、各処理要素中に格
納されたＺコードを古い順に捨てる。すでに存在するＺ
コードの生成を止めるため、Ｅモードの間および各処理
サイクルの終了時に、確立されたＺコード・セグメント
へのエントリ・ポイントのセットを絶えず探索する。処
理サイクルは、Ｚコード・セグメントの終了時、または
Ｚモードの間の分岐予測誤りののち、またはＥモードの
終了ののち、終了する。
【００２８】好ましい実施態様では、Ｚコード・セグメ
ントを、始まりで入れることもできるし（すなわち、命
令シーケンスの再実行はそのシーケンスの最初の命令で
開始する）、セグメント中のあらかじめ割り当てられた
任意の数のエントリ・ポイントに入れることもできる。
エントリ・ポイントは、Ｅモードにより、以下の方法で
作成することができる。命令がエントリ・ポイントして
宣言されると、Ｚコード中のディレクトリ・エントリが
各Ｚキャッシュの中に作成される。このエントリは、エ
ントリ・ポイントを識別し、Ｚコード中に、Ｚセグメン
トが入れられると、所与の処理要素が実行しなければな
らないという第一の命令を確立する。各エントリ・ポイ
ントには、概念的にそのエントリ・ポイントで開始する
命令のセットによってリネームされる第一の共通のレジ
スタの番号が関連している。並列化の他の二つの態様
が、エントリ・ポイントで開始する並列モードでの処理
に関連する要件を完了させる。各処理要素は、Ｐセグメ
ントのＥモード処理の間に各アーキテクチャレジスタに
関連していた、共通のレジスタ・ファイル中のレジスタ
の名前を識別するＺコード・レジスタ表を維持する。さ
らに、命令のスケジューリングは、概念的にエントリ・
ポイントに続く命令が、Ｐセグメント中で、そのエント
リ・ポイントに概念的に先行するどの命令よりも先にス
ケジューリングされることのないように編成される。こ
のようなスケジューリング制限により、各処理要素のＺ
キャッシュ中のエントリ・ポイントに続いて順番に遭遇
される、任意の処理要素のためのＺコード中のすべての
命令は、Ｐセグメント中のそのエントリ・ポイントに続
く。Ｚコード処理においては、命令の中で遭遇するソー
ス・レジスタ番号は、エントリ・ポイントに関連してい
た共通レジスタ番号に等しいか、それよりも大きい。そ
れは、エントリ・ポイントでそのＺコードを開始する処
理要素によってセットされる。命令の中のソース・レジ
スタ番号がエントリ・ポイントに関連する共通のレジス
タ番号によりも小さいならば、ソース・レジスタの値
は、まずエントリ・ポイントに関連するレジスタ対応表
を使用して関連のアーキテクチャレジスタを識別し、Ｚ
セグメントに入るときのシステム状態からアーキテクチ
ャレジスタの値を抽出することによって導出される。
ントを、始まりで入れることもできるし（すなわち、命
令シーケンスの再実行はそのシーケンスの最初の命令で
開始する）、セグメント中のあらかじめ割り当てられた
任意の数のエントリ・ポイントに入れることもできる。
エントリ・ポイントは、Ｅモードにより、以下の方法で
作成することができる。命令がエントリ・ポイントして
宣言されると、Ｚコード中のディレクトリ・エントリが
各Ｚキャッシュの中に作成される。このエントリは、エ
ントリ・ポイントを識別し、Ｚコード中に、Ｚセグメン
トが入れられると、所与の処理要素が実行しなければな
らないという第一の命令を確立する。各エントリ・ポイ
ントには、概念的にそのエントリ・ポイントで開始する
命令のセットによってリネームされる第一の共通のレジ
スタの番号が関連している。並列化の他の二つの態様
が、エントリ・ポイントで開始する並列モードでの処理
に関連する要件を完了させる。各処理要素は、Ｐセグメ
ントのＥモード処理の間に各アーキテクチャレジスタに
関連していた、共通のレジスタ・ファイル中のレジスタ
の名前を識別するＺコード・レジスタ表を維持する。さ
らに、命令のスケジューリングは、概念的にエントリ・
ポイントに続く命令が、Ｐセグメント中で、そのエント
リ・ポイントに概念的に先行するどの命令よりも先にス
ケジューリングされることのないように編成される。こ
のようなスケジューリング制限により、各処理要素のＺ
キャッシュ中のエントリ・ポイントに続いて順番に遭遇
される、任意の処理要素のためのＺコード中のすべての
命令は、Ｐセグメント中のそのエントリ・ポイントに続
く。Ｚコード処理においては、命令の中で遭遇するソー
ス・レジスタ番号は、エントリ・ポイントに関連してい
た共通レジスタ番号に等しいか、それよりも大きい。そ
れは、エントリ・ポイントでそのＺコードを開始する処
理要素によってセットされる。命令の中のソース・レジ
スタ番号がエントリ・ポイントに関連する共通のレジス
タ番号によりも小さいならば、ソース・レジスタの値
は、まずエントリ・ポイントに関連するレジスタ対応表
を使用して関連のアーキテクチャレジスタを識別し、Ｚ
セグメントに入るときのシステム状態からアーキテクチ
ャレジスタの値を抽出することによって導出される。
【００２９】好ましい実施態様においては、各処理要素
は、その処理要素のＺコードが格納される専有Ｚキャッ
シュを有しているが、すべての処理要素が、レジスタま
たは同等物に格納されていないＥコードおよびデータを
求めて共通の記憶階層にアクセスする。記憶階層には、
非同期的に起こるオペランドの取り出しおよび格納が、
記憶内の値に設定および値の検査に関連するアーキテク
チャ上の規則を違反しないことを保証するためのさらな
る制御が備えられている。
は、その処理要素のＺコードが格納される専有Ｚキャッ
シュを有しているが、すべての処理要素が、レジスタま
たは同等物に格納されていないＥコードおよびデータを
求めて共通の記憶階層にアクセスする。記憶階層には、
非同期的に起こるオペランドの取り出しおよび格納が、
記憶内の値に設定および値の検査に関連するアーキテク
チャ上の規則を違反しないことを保証するためのさらな
る制御が備えられている。
【００３０】Ｅモード実行で実現されるいくつかの割り
当て方式は、ＳＰＵＲＲがいかに効率的にＺモードで命
令ストリームを実行することができるかの点で他のもの
よりも優れているが、ＳＰＵＲＲは、使用される割り当
て方式にかかわらず、正確に機能する。完璧に適した割
り当て方式は、たとえば、連続５個の命令を第一の処理
要素に割り当て、次の連続５個の命令を第二の処理要素
に割り当てるなどし、連続５個の命令を最後の処理要素
に割り当てたのち、Ｐセグメント中のすべての命令が割
り当てられるまでこの割り当て順序を再び繰り返すこと
であるかもしれない。この割り当てを行うための、しか
も、より広い用途を有するある特定の方法が、別の特許
である「SELF-SCHEDULING PARALLEL COMPUTER SYSTE
M ANDMETHOD」と題する米国特許第５，４０８，６５８
号の主題である。
当て方式は、ＳＰＵＲＲがいかに効率的にＺモードで命
令ストリームを実行することができるかの点で他のもの
よりも優れているが、ＳＰＵＲＲは、使用される割り当
て方式にかかわらず、正確に機能する。完璧に適した割
り当て方式は、たとえば、連続５個の命令を第一の処理
要素に割り当て、次の連続５個の命令を第二の処理要素
に割り当てるなどし、連続５個の命令を最後の処理要素
に割り当てたのち、Ｐセグメント中のすべての命令が割
り当てられるまでこの割り当て順序を再び繰り返すこと
であるかもしれない。この割り当てを行うための、しか
も、より広い用途を有するある特定の方法が、別の特許
である「SELF-SCHEDULING PARALLEL COMPUTER SYSTE
M ANDMETHOD」と題する米国特許第５，４０８，６５８
号の主題である。
【００３１】ＳＰＵＲＲ編成の詳細な実施態様は、米国
特許第５，３４７，６３９号「SELFPARALLELIZING COM
PUTER SYSTEM AND METHOD」に用いられているものに
きわめて類似している。主な違いは、処理要素すべてが
共通のレジスタ・ファイルにアクセスし、そのような並
列プロセッサ目標機械により、引用した従来の特許の詳
細の多く、たとえば、レジスタをセットする処理要素
と、そのレジスタを使用しなければならない処理要素と
の間でのメッセージの受け渡し、メッセージを移動させ
るメッセージ・ハンドラ、他の処理要素によって送られ
たメッセージを収納する各処理要素中のレジスタ・ファ
イル構造および複数のレジスタ・ファイルから機械状態
をアセンブルする手段がもはや必要とされないことであ
る。生成されたＺコードは、分岐入れ込み可能にされる
ことができ、個々の処理要素が命令を命令の元の概念的
順序外で実行することができるため、利用しうる完全な
並列性を利用することができる。これが、米国特許第
５，４０８，６５８号「SELF-SCHEDULING PARALLEL C
OMPUTER SYSTEM AND METHOD」で扱われたスケジュー
リング動作を大幅に簡略化する。
特許第５，３４７，６３９号「SELFPARALLELIZING COM
PUTER SYSTEM AND METHOD」に用いられているものに
きわめて類似している。主な違いは、処理要素すべてが
共通のレジスタ・ファイルにアクセスし、そのような並
列プロセッサ目標機械により、引用した従来の特許の詳
細の多く、たとえば、レジスタをセットする処理要素
と、そのレジスタを使用しなければならない処理要素と
の間でのメッセージの受け渡し、メッセージを移動させ
るメッセージ・ハンドラ、他の処理要素によって送られ
たメッセージを収納する各処理要素中のレジスタ・ファ
イル構造および複数のレジスタ・ファイルから機械状態
をアセンブルする手段がもはや必要とされないことであ
る。生成されたＺコードは、分岐入れ込み可能にされる
ことができ、個々の処理要素が命令を命令の元の概念的
順序外で実行することができるため、利用しうる完全な
並列性を利用することができる。これが、米国特許第
５，４０８，６５８号「SELF-SCHEDULING PARALLEL C
OMPUTER SYSTEM AND METHOD」で扱われたスケジュー
リング動作を大幅に簡略化する。
【００３２】以下の点での自己並列化プロセッサの全体
的性質は、目標並列アーキテクチャが共通のレジスタ・
ファイルを含み、並列コードをＭモードで作成する動作
が、命令の並列形態に組み込まれるレジスタ・リネーミ
ングを含むことを除き、米国特許第５，３４７，６３９
号「SELF PARALLELIZING COMPUTER SYSTEM ANDMETH
OD」の従来技術の自己並列化手法に含まれるものと本質
的に同じである。
的性質は、目標並列アーキテクチャが共通のレジスタ・
ファイルを含み、並列コードをＭモードで作成する動作
が、命令の並列形態に組み込まれるレジスタ・リネーミ
ングを含むことを除き、米国特許第５，３４７，６３９
号「SELF PARALLELIZING COMPUTER SYSTEM ANDMETH
OD」の従来技術の自己並列化手法に含まれるものと本質
的に同じである。
【００３３】ＳＰＵＲＲプロセッサ内での以下の動作の
簡潔な概要が、ＳＰＵＲＲプロセッサと他の自己並列化
プロセッサとの違いを理解するための十分な枠組みを与
えるはずである。
簡潔な概要が、ＳＰＵＲＲプロセッサと他の自己並列化
プロセッサとの違いを理解するための十分な枠組みを与
えるはずである。
【００３４】Ｅモードの間、すべての処理要素は、プロ
グラム・セグメント中のすべての命令を見て、デコード
する。処理要素は、おそらくは異なる期間ではあるが、
本質的に同じ作業を非同期的かつ独立して行いながら実
行する。デコード動作の結果は、命令によって変更され
たレジスタをリネームし、レジスタの新たな名前をレジ
スタ対応のローカル・コピーの中で利用可能にすること
である。各処理要素は、この命令を使用して、その入力
の可用性に基づいて命令をデコードすることができる可
能なもっとも早い時期を導出する。このタイミングは、
レジスタ対応表に維持されているすべての入力レジスタ
の可用性時間を使用する。そして、処理要素は、以下に
説明する占有割り当てアルゴリズムに基づいて、命令の
スケジュール時間を計算する。この占有割り当てアルゴ
リズムは、命令の実行を割り当てられる処理要素の番号
を決定する。そして、他の処理要素が次の命令から続く
が、命令を割り当てられた処理要素がまず、リネームさ
れたレジスタ、命令のシーケンス番号およびＺモードで
の並列コードの正しい実行に要するさらなる情報を含む
並列形態の命令を作成する。そして、割り当てを受けた
処理要素は、並列化形態の命令を、そのＺキャッシュの
中で、デコードのスケジュールされたサイクルによって
指定される、Ｚキャッシュ中の並列コードの開始位置に
対する位置に配する。そして、割り当てを受けた処理要
素は、並列化形態を使用して命令を実行して、適切なリ
ネームされたレジスタを更新する。Ｅモードの最後で、
各処理装置は、プログラム・セグメントの一部をそれ自
体のＺコード・キャッシュの中に割り当てられている。
命令のセットは、それら個々のスケジューリング時間に
よって順序づけされる。これらの命令は、Ｚモードの
間、Ｚコード・キャッシュから直接的に関連の処理要素
に達する。レジスタはＥモードの間にすでにリネームさ
れているため、命令は、リネームなしで、それらの命令
が必要とするレジスタにアクセスすることができる。並
列コードの正しい実行および分岐予測誤りからの回復に
要するさらなる情報が、プログラムのＺモード実行の間
に利用可能な情報に組み込まれている。Ｚモードの開始
は、すべての処理要素のＺコード・キャッシュ・ディレ
クトリの中に、処理に必要な次の命令のアドレスである
エントリを見いだすことに基づく。すべてのＺコード・
キャッシュ・ディレクトリが同一であるため、キャッシ
ュの内容は処理要素ごとに異なるとしても、すべての処
理要素が、ＳＰＵＲＲプロセッサの次の処理段階がＥモ
ードにあるのかＺモードにあるのかに関して共通の決定
を下す。並列コードの実行に関与する個々の処理要素の
部分は、Ｅモードでの命令の実行に関与する部品と同じ
である。処理要素にとってのＥモードとＺモードとの違
いは、すべてＥモードで起こるものである、処理要素へ
の命令の割り当て、レジスタ・リネーミングおよび並列
形態の命令のキャッシュ記憶を含む。命令を実行する処
理要素の部分は両モードで同一である。
グラム・セグメント中のすべての命令を見て、デコード
する。処理要素は、おそらくは異なる期間ではあるが、
本質的に同じ作業を非同期的かつ独立して行いながら実
行する。デコード動作の結果は、命令によって変更され
たレジスタをリネームし、レジスタの新たな名前をレジ
スタ対応のローカル・コピーの中で利用可能にすること
である。各処理要素は、この命令を使用して、その入力
の可用性に基づいて命令をデコードすることができる可
能なもっとも早い時期を導出する。このタイミングは、
レジスタ対応表に維持されているすべての入力レジスタ
の可用性時間を使用する。そして、処理要素は、以下に
説明する占有割り当てアルゴリズムに基づいて、命令の
スケジュール時間を計算する。この占有割り当てアルゴ
リズムは、命令の実行を割り当てられる処理要素の番号
を決定する。そして、他の処理要素が次の命令から続く
が、命令を割り当てられた処理要素がまず、リネームさ
れたレジスタ、命令のシーケンス番号およびＺモードで
の並列コードの正しい実行に要するさらなる情報を含む
並列形態の命令を作成する。そして、割り当てを受けた
処理要素は、並列化形態の命令を、そのＺキャッシュの
中で、デコードのスケジュールされたサイクルによって
指定される、Ｚキャッシュ中の並列コードの開始位置に
対する位置に配する。そして、割り当てを受けた処理要
素は、並列化形態を使用して命令を実行して、適切なリ
ネームされたレジスタを更新する。Ｅモードの最後で、
各処理装置は、プログラム・セグメントの一部をそれ自
体のＺコード・キャッシュの中に割り当てられている。
命令のセットは、それら個々のスケジューリング時間に
よって順序づけされる。これらの命令は、Ｚモードの
間、Ｚコード・キャッシュから直接的に関連の処理要素
に達する。レジスタはＥモードの間にすでにリネームさ
れているため、命令は、リネームなしで、それらの命令
が必要とするレジスタにアクセスすることができる。並
列コードの正しい実行および分岐予測誤りからの回復に
要するさらなる情報が、プログラムのＺモード実行の間
に利用可能な情報に組み込まれている。Ｚモードの開始
は、すべての処理要素のＺコード・キャッシュ・ディレ
クトリの中に、処理に必要な次の命令のアドレスである
エントリを見いだすことに基づく。すべてのＺコード・
キャッシュ・ディレクトリが同一であるため、キャッシ
ュの内容は処理要素ごとに異なるとしても、すべての処
理要素が、ＳＰＵＲＲプロセッサの次の処理段階がＥモ
ードにあるのかＺモードにあるのかに関して共通の決定
を下す。並列コードの実行に関与する個々の処理要素の
部分は、Ｅモードでの命令の実行に関与する部品と同じ
である。処理要素にとってのＥモードとＺモードとの違
いは、すべてＥモードで起こるものである、処理要素へ
の命令の割り当て、レジスタ・リネーミングおよび並列
形態の命令のキャッシュ記憶を含む。命令を実行する処
理要素の部分は両モードで同一である。
【００３５】ＳＰＵＲＲプロセッサの編成のブロック図
を図１に示す。各処理要素１００は、命令デコーダ／ス
ケジューラ５００を使用して命令をデコードし、１１０
を介して共通のレジスタ・ファイル１６０にアクセスし
て記憶オペランドのアドレスを生成し、レジスタ・オペ
ランドにアクセスすることができる。ＳＰＵＲＲの共通
のレジスタ・ファイルは、すべての処理要素によって直
接アドレス指定されることができるＭ個のレジスタから
なる。これらのレジスタの最初のｍは、Ｐセグメント中
の命令によって使用されるレジスタである。これらはい
わゆるアーキテクチャレジスタである。残りのレジスタ
は、アーキテクチャレジスタのリネームされたバージョ
ンである。処理要素は、二つのモード、すなわちＥモー
ドおよびＺモードで動作する。Ｚモードの間、処理され
る命令は、すでにリネームを受けており、命令によって
アクセスされるレジスタは、その命令によって指定され
るレジスタである。Ｅモードでは、命令がレジスタを変
更するたび、そのレジスタは、まだ使用されていない、
次に高い順番のレジスタにリネームされる。レジスタの
新たな名前はレジスタ対応表１７０に配され、アーキテ
クチャレジスタ名に対する何らかの参照は、Ｅモードの
処理の間に、その名前をそのリネームされた値に翻訳さ
れる。命令は、それらがリネームされたレジスタをアド
レス指定したかのように処理され、命令リネームのされ
たバージョンこそが、Ｚセグメントを構成する並列形態
のプログラムに組み込まれる。命令によってアクセスさ
れるオペランドは、処理要素の中の実行装置１３０に送
られ、この実行要素が、命令によって指定される動作を
実行し、その実行の結果をリネームされたレジスタの中
にしまい込む。ＳＰＵＲＲにおける処理要素は、各処理
要素があらかじめ指定された識別番号（ｎ個の処理要素
を有するシステムでは１、２）を有することを除き、同
一である。処理要素のこの名前は処理要素には知れてお
り、たとえばＥモードの間、それは、処理要素をして、
その処理要素がデコードしている命令がその処理要素に
割り当てられるかどうかを判定させる。この点を説明す
るため、命令が所与のサイクルでスケジュールされてい
るとき、その命令を割り当てられる処理要素は、そのサ
イクルで処理されるよう現在スケジュールされている、
スケジュールされたばかりの命令を含む命令の数に等し
い番号を有する処理要素である。各処理要素はバス１３
５を介して記憶階層１４０に接続され、この記憶階層
が、取り出し動作においてデータ・オペランドを供給
し、格納動作において格納オペランドを受け取り、Ｅモ
ードの間には命令取り出しに使用される。オペランドの
実際の取り出しおよび格納は、順番外の記憶アクセス動
作に関連するすべてのハザードが検出されることを保証
するＯＳＣ／ＰＳＣ制御装置３００のセットによって実
施される。
を図１に示す。各処理要素１００は、命令デコーダ／ス
ケジューラ５００を使用して命令をデコードし、１１０
を介して共通のレジスタ・ファイル１６０にアクセスし
て記憶オペランドのアドレスを生成し、レジスタ・オペ
ランドにアクセスすることができる。ＳＰＵＲＲの共通
のレジスタ・ファイルは、すべての処理要素によって直
接アドレス指定されることができるＭ個のレジスタから
なる。これらのレジスタの最初のｍは、Ｐセグメント中
の命令によって使用されるレジスタである。これらはい
わゆるアーキテクチャレジスタである。残りのレジスタ
は、アーキテクチャレジスタのリネームされたバージョ
ンである。処理要素は、二つのモード、すなわちＥモー
ドおよびＺモードで動作する。Ｚモードの間、処理され
る命令は、すでにリネームを受けており、命令によって
アクセスされるレジスタは、その命令によって指定され
るレジスタである。Ｅモードでは、命令がレジスタを変
更するたび、そのレジスタは、まだ使用されていない、
次に高い順番のレジスタにリネームされる。レジスタの
新たな名前はレジスタ対応表１７０に配され、アーキテ
クチャレジスタ名に対する何らかの参照は、Ｅモードの
処理の間に、その名前をそのリネームされた値に翻訳さ
れる。命令は、それらがリネームされたレジスタをアド
レス指定したかのように処理され、命令リネームのされ
たバージョンこそが、Ｚセグメントを構成する並列形態
のプログラムに組み込まれる。命令によってアクセスさ
れるオペランドは、処理要素の中の実行装置１３０に送
られ、この実行要素が、命令によって指定される動作を
実行し、その実行の結果をリネームされたレジスタの中
にしまい込む。ＳＰＵＲＲにおける処理要素は、各処理
要素があらかじめ指定された識別番号（ｎ個の処理要素
を有するシステムでは１、２）を有することを除き、同
一である。処理要素のこの名前は処理要素には知れてお
り、たとえばＥモードの間、それは、処理要素をして、
その処理要素がデコードしている命令がその処理要素に
割り当てられるかどうかを判定させる。この点を説明す
るため、命令が所与のサイクルでスケジュールされてい
るとき、その命令を割り当てられる処理要素は、そのサ
イクルで処理されるよう現在スケジュールされている、
スケジュールされたばかりの命令を含む命令の数に等し
い番号を有する処理要素である。各処理要素はバス１３
５を介して記憶階層１４０に接続され、この記憶階層
が、取り出し動作においてデータ・オペランドを供給
し、格納動作において格納オペランドを受け取り、Ｅモ
ードの間には命令取り出しに使用される。オペランドの
実際の取り出しおよび格納は、順番外の記憶アクセス動
作に関連するすべてのハザードが検出されることを保証
するＯＳＣ／ＰＳＣ制御装置３００のセットによって実
施される。
【００３６】各処理要素は、Ｚモードの動作のための注
釈つき命令を格納するそれ自体の専有Ｚキャッシュ２０
０を有している。Ｚモードの間の命令取り出しは、各処
理要素の中の専用バス１５０を使用する。
釈つき命令を格納するそれ自体の専有Ｚキャッシュ２０
０を有している。Ｚモードの間の命令取り出しは、各処
理要素の中の専用バス１５０を使用する。
【００３７】セクション２ 専有Ｚキャッシュ このセクションの情報は、米国特許第５，４１２，７８
４号「APPARATUS FORPARALLELIZING SERIAL INSTRUC
TION SEQUENCES AND CREATING ENTRY POINTS INT
O PARALLELIZED INSTRUCTION SEQUENCES AT PLACE
S OTHER THAN BEGINNING OF PARTICULAR PARALLE
LIZED INSTRUCTION SEQUENCE」から本質的な変形によ
って導出する。Ｍモード中の命令取り出しは、各処理要
素に関連するＺキャッシュ２００（図１）中のＺコード
にアクセスすることによって実施される。Ｚキャッシュ
の編成を図２に示す。Ｚキャッシュ・ディレクトリ２１
０を使用して、Ｚキャッシュ・アレイ２００に格納され
たＺセグメントを追跡する。Ｚキャッシュ・アレイ２０
０の内容は、あらかじめ指定されたＺセグメントの数を
表す。各Ｚセグメントは、最大数のセル２２５を有し、
各セルが１個のＺ命令を収容している。各Ｚキャッシュ
２００は、ディレクトリ２１０およびそのディレクトリ
からアドレス指定されるセルのアレイ２２０を含む。Ｚ
キャッシュ・ディレクトリ・エントリ２１１のフォーマ
ットを図３に示す。
４号「APPARATUS FORPARALLELIZING SERIAL INSTRUC
TION SEQUENCES AND CREATING ENTRY POINTS INT
O PARALLELIZED INSTRUCTION SEQUENCES AT PLACE
S OTHER THAN BEGINNING OF PARTICULAR PARALLE
LIZED INSTRUCTION SEQUENCE」から本質的な変形によ
って導出する。Ｍモード中の命令取り出しは、各処理要
素に関連するＺキャッシュ２００（図１）中のＺコード
にアクセスすることによって実施される。Ｚキャッシュ
の編成を図２に示す。Ｚキャッシュ・ディレクトリ２１
０を使用して、Ｚキャッシュ・アレイ２００に格納され
たＺセグメントを追跡する。Ｚキャッシュ・アレイ２０
０の内容は、あらかじめ指定されたＺセグメントの数を
表す。各Ｚセグメントは、最大数のセル２２５を有し、
各セルが１個のＺ命令を収容している。各Ｚキャッシュ
２００は、ディレクトリ２１０およびそのディレクトリ
からアドレス指定されるセルのアレイ２２０を含む。Ｚ
キャッシュ・ディレクトリ・エントリ２１１のフォーマ
ットを図３に示す。
【００３８】このフォーマットは以下を含む。
【００３９】エントリ・アドレス２１２。これは、この
Ｚセグメントが作成された元のＰセグメントの開始アド
レスであるか、または、このＺセグメント中の中間エン
トリ・ポイントのアドレスである。
Ｚセグメントが作成された元のＰセグメントの開始アド
レスであるか、または、このＺセグメント中の中間エン
トリ・ポイントのアドレスである。
【００４０】セルのＺキャッシュ・アドレス２１３。こ
れは、Ｚキャッシュ・ディレクトリの探索引き数であっ
たアドレスを有する命令よりも概念的に後ではない最初
のＺ命令をその処理要素のＺセグメント中に含む。
れは、Ｚキャッシュ・ディレクトリの探索引き数であっ
たアドレスを有する命令よりも概念的に後ではない最初
のＺ命令をその処理要素のＺセグメント中に含む。
【００４１】Ｐセグメント開始アドレス２１４。このＺ
セグメントを生成するのに使用されたものである。
セグメントを生成するのに使用されたものである。
【００４２】このエントリ・ポイントののちリネームさ
れたレジスタとして使用される第一の共通レジスタの番
号２１７。
れたレジスタとして使用される第一の共通レジスタの番
号２１７。
【００４３】エントリ・ポイントを表す命令の条件性レ
ベル２１８。
ベル２１８。
【００４４】有効ビット２１９。
【００４５】有効ビット２１９を使用するディレクトリ
無効化機能は二つの状況で使用される。信号ライン３３
１は、プログラム格納比較（ＰＳＣ）ハザードが検出さ
れたとき、すべての処理要素中のすべてのＺコードを無
効化するのに使用される。信号ライン３３２は、オペラ
ンド格納比較（ＯＳＣ）ハザードが検出されたとき、現
在のＺコードを無効化するのに使用される。これらのハ
ザードはいずれもセクション３で詳細に説明する。
無効化機能は二つの状況で使用される。信号ライン３３
１は、プログラム格納比較（ＰＳＣ）ハザードが検出さ
れたとき、すべての処理要素中のすべてのＺコードを無
効化するのに使用される。信号ライン３３２は、オペラ
ンド格納比較（ＯＳＣ）ハザードが検出されたとき、現
在のＺコードを無効化するのに使用される。これらのハ
ザードはいずれもセクション３で詳細に説明する。
【００４６】Ｍモードの間の命令取り出し（すなわち、
Ｉ取り出し）はＺキャッシュから導出される。どのディ
レクトリ・エントリ・アドレス２１２とも突き合わせが
ないと、判定ブロック２１６によって処理要素がＥモー
ドにセットされ、ＥモードでのＩ取り出しが記憶階層１
４０（図１）から導出される。
Ｉ取り出し）はＺキャッシュから導出される。どのディ
レクトリ・エントリ・アドレス２１２とも突き合わせが
ないと、判定ブロック２１６によって処理要素がＥモー
ドにセットされ、ＥモードでのＩ取り出しが記憶階層１
４０（図１）から導出される。
【００４７】Ｚキャッシュ・アレイ２２０はＺ命令を含
む。Ｚ命令は、サイズおよびフォーマットが固定されて
おり、それを図４に示す。各Ｚ命令は以下の情報を含
む。
む。Ｚ命令は、サイズおよびフォーマットが固定されて
おり、それを図４に示す。各Ｚ命令は以下の情報を含
む。
【００４８】命令の実行に必要な通常の情報である命令
イメージ２２２（演算コード、オペランドなど）。各レ
ジスタ・オペランドは、共通のレジスタ・ファイル中の
Ｍ個の共通レジスタの１個を指定し、レジスタ再命名な
しで直接使用される。
イメージ２２２（演算コード、オペランドなど）。各レ
ジスタ・オペランドは、共通のレジスタ・ファイル中の
Ｍ個の共通レジスタの１個を指定し、レジスタ再命名な
しで直接使用される。
【００４９】条件性レベル２０２。これは、命令の実行
中に分岐が解かれるとき、キャッシュ中のオペランド格
納比較（ＯＳＣ）制御により、ＯＳＣハザードの検出を
管理し、格納をいつ記憶階層に放出することができるか
を決定するのに使用される。
中に分岐が解かれるとき、キャッシュ中のオペランド格
納比較（ＯＳＣ）制御により、ＯＳＣハザードの検出を
管理し、格納をいつ記憶階層に放出することができるか
を決定するのに使用される。
【００５０】命令識別子２０３。これは、Ｚセグメント
中の命令を識別する命令シーケンス番号である。命令識
別子は、ＯＳＣ制御により、格納命令と取り出し命令と
が条件性レベルを共用するとき、ＯＳＣハザードを識別
するのに使用される。
中の命令を識別する命令シーケンス番号である。命令識
別子は、ＯＳＣ制御により、格納命令と取り出し命令と
が条件性レベルを共用するとき、ＯＳＣハザードを識別
するのに使用される。
【００５１】分岐命令に遭遇するごとに、もっとも高く
スケジュールされたサイクル時間を有する命令を分岐命
令の条件性レベルでフラグ付けすることが必要である。
これは、Ｚキャッシュ中の命令の処理要素条件性レベル
（ＰＥＬＣ）フィールド２２７を使用することによって
実施される。
スケジュールされたサイクル時間を有する命令を分岐命
令の条件性レベルでフラグ付けすることが必要である。
これは、Ｚキャッシュ中の命令の処理要素条件性レベル
（ＰＥＬＣ）フィールド２２７を使用することによって
実施される。
【００５２】Ｚセグメントの終わりビット２２８は、処
理要素ごとの各Ｚセグメント中の最後の命令に関連して
いる。
理要素ごとの各Ｚセグメント中の最後の命令に関連して
いる。
【００５３】Ｉ取り出し動作の一部として、Ｚキャッシ
ュ・セル中のすべての情報が、エントリ・ポイントに対
して相対化されたのち、デコーダおよび処理要素の他の
関連部分に移される。バス２１５で提示されたアドレス
との間で最初の突き合わせがあった時点で、突き合わさ
ったエントリのＬＣ２１８がＬＣ相対化機構２９０に配
置される。
ュ・セル中のすべての情報が、エントリ・ポイントに対
して相対化されたのち、デコーダおよび処理要素の他の
関連部分に移される。バス２１５で提示されたアドレス
との間で最初の突き合わせがあった時点で、突き合わさ
ったエントリのＬＣ２１８がＬＣ相対化機構２９０に配
置される。
【００５４】各命令がＺキャッシュ・アレイ２２０から
正常に導出されると、Ｚ命令の条件性レベル２０２がＬ
Ｃ相対化機構２９０中の値によって減らされ、それによ
り、命令の条件性レベル、そのオペランドなどがすべて
の将来の命令処理に備えて相対化される。さらに、処理
要素条件性レベル２２７もまた、ＬＣ相対化機構２９０
中の値によって減らされ、それにより、命令に関連する
処理要素条件性レベルが相対化されなければならない。
正常に導出されると、Ｚ命令の条件性レベル２０２がＬ
Ｃ相対化機構２９０中の値によって減らされ、それによ
り、命令の条件性レベル、そのオペランドなどがすべて
の将来の命令処理に備えて相対化される。さらに、処理
要素条件性レベル２２７もまた、ＬＣ相対化機構２９０
中の値によって減らされ、それにより、命令に関連する
処理要素条件性レベルが相対化されなければならない。
【００５５】処理要素ごとの連続的なＺ命令が、処理要
素に関連するＺキャッシュ・アレイ２２０の連続するセ
ル２２５を占有し、そのセルにアクセスするのにアレイ
・アドレス・インクリメンタ２２６が使用される。
素に関連するＺキャッシュ・アレイ２２０の連続するセ
ル２２５を占有し、そのセルにアクセスするのにアレイ
・アドレス・インクリメンタ２２６が使用される。
【００５６】ＥモードでのＺセグメントの作成は、原則
的には自由であるが、実施において制限されるＺキャッ
シュのサイズおよび構造による制限を受けやすい。Ｅモ
ードが終了し、最後の完全な条件性レベルにトリミング
されると、Ｚキャッシュの能力を超えるＺセグメントは
作成できなくなる。
的には自由であるが、実施において制限されるＺキャッ
シュのサイズおよび構造による制限を受けやすい。Ｅモ
ードが終了し、最後の完全な条件性レベルにトリミング
されると、Ｚキャッシュの能力を超えるＺセグメントは
作成できなくなる。
【００５７】命令の記憶階層アドレスとＺキャッシュ中
のそれらの位置との間には関係がないため、Ｚ命令のい
くつかはまた、それらに関連する命令フォーマット拡張
部２４０（図５）を有しなければならない。この拡張部
は、この情報が求められるとき、記憶階層アドレスを含
む。分岐命令の場合、この拡張部が要求される。各条件
付き分岐命令は、Ｚコードを生成するのに使用された推
定アドレス２４１と、プログラム・カウンタ（ＰＣ）の
値であるフォールスルー・アドレス２４２とを有し、分
岐の後に続く次の逐次命令を指す。
のそれらの位置との間には関係がないため、Ｚ命令のい
くつかはまた、それらに関連する命令フォーマット拡張
部２４０（図５）を有しなければならない。この拡張部
は、この情報が求められるとき、記憶階層アドレスを含
む。分岐命令の場合、この拡張部が要求される。各条件
付き分岐命令は、Ｚコードを生成するのに使用された推
定アドレス２４１と、プログラム・カウンタ（ＰＣ）の
値であるフォールスルー・アドレス２４２とを有し、分
岐の後に続く次の逐次命令を指す。
【００５８】分岐目標に基づいて、次のように動作が起
こる。
こる。
【００５９】分岐目標が推定アドレス２４１と同じなら
ば、何の動作も起こらない。
ば、何の動作も起こらない。
【００６０】分岐が取られないため、分岐目標が推定ア
ドレス２４１ではないならば、フォールスルー・アドレ
ス２４２に関して分岐予測誤り（ＢＷＧ）動作が起こ
る。
ドレス２４１ではないならば、フォールスルー・アドレ
ス２４２に関して分岐予測誤り（ＢＷＧ）動作が起こ
る。
【００６１】推定アドレス２４１以外の目標に対して分
岐が取られるならば、そのアドレスが分岐命令のアドレ
ス生成の点で処理要素によって生成され、その目標に対
してＢＷＧ動作を取ることができる。
岐が取られるならば、そのアドレスが分岐命令のアドレ
ス生成の点で処理要素によって生成され、その目標に対
してＢＷＧ動作を取ることができる。
【００６２】無条件分岐の場合、推定アドレス２４１だ
けが使用され、プログラム・カウンタ（ＰＣ）の値がフ
ォールスルー・アドレス２４２を占有することができ
る。ＢＡＬ（Ｒ）（分岐および連結（レジスタ））のよ
うな命令についてＰＣ依存値が必要であるとき、ＰＣの
値を使用してレジスタの値をセットすることができる。
けが使用され、プログラム・カウンタ（ＰＣ）の値がフ
ォールスルー・アドレス２４２を占有することができ
る。ＢＡＬ（Ｒ）（分岐および連結（レジスタ））のよ
うな命令についてＰＣ依存値が必要であるとき、ＰＣの
値を使用してレジスタの値をセットすることができる。
【００６３】Ｚキャッシュ・アレイ中のＺ命令セルの内
容は処理要素ごとに異なるが、すべてのＺキャッシュ・
ディレクトリの内容は同じである。多数の同一のＺキャ
ッシュ・ディレクトリの維持は、処理要素間により大き
な自律性を創造することと、新たなＺセグメントが開始
されるときに処理要素にメッセージを送ることとのつり
合いを表す。
容は処理要素ごとに異なるが、すべてのＺキャッシュ・
ディレクトリの内容は同じである。多数の同一のＺキャ
ッシュ・ディレクトリの維持は、処理要素間により大き
な自律性を創造することと、新たなＺセグメントが開始
されるときに処理要素にメッセージを送ることとのつり
合いを表す。
【００６４】Ｅモードの開始時に、処理要素によって書
込みバス２３０を介して提供された情報を使用して、す
べてのＺキャッシュの中に共通のディレクトリ・エント
リが作成される。ディレクトリ２１０中のすべてのエン
トリが有効であるならば、最長時間未使用（ＬＲＵ）ア
ルゴリズムを使用して、置き換えるべきＺセグメントを
選択する（たとえば、エイジ・タグ２１８を使用してデ
ィレクトリ・エントリの標準的なエイジ・タグ日付けを
用いる）。
込みバス２３０を介して提供された情報を使用して、す
べてのＺキャッシュの中に共通のディレクトリ・エント
リが作成される。ディレクトリ２１０中のすべてのエン
トリが有効であるならば、最長時間未使用（ＬＲＵ）ア
ルゴリズムを使用して、置き換えるべきＺセグメントを
選択する（たとえば、エイジ・タグ２１８を使用してデ
ィレクトリ・エントリの標準的なエイジ・タグ日付けを
用いる）。
【００６５】各処理要素中のＺセグメントのセル２２５
は、バス２２８を使用して更新される。このバスは、処
理要素に割り当てられた命令が、Ｚ命令として、元のＰ
セグメント中のそれらの位置に対する概念的順序から外
れていてもよい、それらがスケジュールされた順序で格
納されるよう、命令に関連するスケジューリングのサイ
クルと協働する。
は、バス２２８を使用して更新される。このバスは、処
理要素に割り当てられた命令が、Ｚ命令として、元のＰ
セグメント中のそれらの位置に対する概念的順序から外
れていてもよい、それらがスケジュールされた順序で格
納されるよう、命令に関連するスケジューリングのサイ
クルと協働する。
【００６６】同じセグメント中の多数のエントリ・ポイ
ントを考慮する、Ｚキャッシュ・ディレクトリ中のエン
トリの範囲を指定するためには、以下が必要である。
ントを考慮する、Ｚキャッシュ・ディレクトリ中のエン
トリの範囲を指定するためには、以下が必要である。
【００６７】Ｚコードとして生成されたＺコードを、た
だし異なる開始アドレスから使用することができるよ
う、さらなるエントリをＺキャッシュ・ディレクトリに
加える必要がある。
だし異なる開始アドレスから使用することができるよ
う、さらなるエントリをＺキャッシュ・ディレクトリに
加える必要がある。
【００６８】そのようなエントリは、後続の命令の条件
性レベルＬＣを相対化することができるよう、Ｐセグメ
ントから全体として導出された関連の条件性レベルＬＣ
を有しなければならない。
性レベルＬＣを相対化することができるよう、Ｐセグメ
ントから全体として導出された関連の条件性レベルＬＣ
を有しなければならない。
【００６９】これを達成する方法は、エントリ・ポイン
トの生成をＥモード処理にすることである。エントリ・
ポイントに適した命令のアドレスの外部手段を介する識
別により、または次の命令に対しエントリ・ポイントを
周期的に宣言することにより、Ｅモードは、エントリ・
ポイントによって要求される必要なすべての情報を利用
することができる。命令のスケジューリングは潜在的に
概念的順序から外れているため、すべての処理要素Ｚキ
ャッシュ中のエントリ・ポイントに概念的に先行するす
べての命令の後のエントリ・ポイント以降、すべての命
令をスケジュールすることが必要である。
トの生成をＥモード処理にすることである。エントリ・
ポイントに適した命令のアドレスの外部手段を介する識
別により、または次の命令に対しエントリ・ポイントを
周期的に宣言することにより、Ｅモードは、エントリ・
ポイントによって要求される必要なすべての情報を利用
することができる。命令のスケジューリングは潜在的に
概念的順序から外れているため、すべての処理要素Ｚキ
ャッシュ中のエントリ・ポイントに概念的に先行するす
べての命令の後のエントリ・ポイント以降、すべての命
令をスケジュールすることが必要である。
【００７０】セクション３ ＯＳＣおよびＰＳＣの監視 オペランド格納比較（ＯＳＣ）制御およびプログラム格
納比較（ＰＳＣ）制御３００の構造要素を図６に示す、
各取り出しおよび格納が記憶階層インタフェース１４５
に提示されると、制御３００がＯＳＣおよびＰＳＣを監
視し、アクセスと対話する。したがって、制御３００の
配置は、記憶階層インタフェース１４５の一部であるこ
とができ、それに対する付属物とみなすことができる。
以下、これらの制御３００それぞれを別々に説明する。
納比較（ＰＳＣ）制御３００の構造要素を図６に示す、
各取り出しおよび格納が記憶階層インタフェース１４５
に提示されると、制御３００がＯＳＣおよびＰＳＣを監
視し、アクセスと対話する。したがって、制御３００の
配置は、記憶階層インタフェース１４５の一部であるこ
とができ、それに対する付属物とみなすことができる。
以下、これらの制御３００それぞれを別々に説明する。
【００７１】オペランド格納比較（ＯＳＣ） プロセッサのアーキテクチャは普通、記憶場所からの取
り出しが、概念的順序でその取り出しよりも先行する最
新の格納によってその場所に格納された値を見ることを
要する。これがＯＳＣと呼ばれ、この違反がＯＳＣハザ
ードとして知られる。ＳＰＵＲＲでは、取り出しと格納
とを異なる処理要素上で非同期的に実行することができ
るため、可能なＯＳＣハザードが起こったかどうかを決
定するために処理要素を監視しなければならない。
り出しが、概念的順序でその取り出しよりも先行する最
新の格納によってその場所に格納された値を見ることを
要する。これがＯＳＣと呼ばれ、この違反がＯＳＣハザ
ードとして知られる。ＳＰＵＲＲでは、取り出しと格納
とを異なる処理要素上で非同期的に実行することができ
るため、可能なＯＳＣハザードが起こったかどうかを決
定するために処理要素を監視しなければならない。
【００７２】このセクション３の残りに関して「取り出
し」とは、オペランドの取り出しを指し、命令の取り出
しは、その意味で使用するたび、そのようなものとして
別段指定する。
し」とは、オペランドの取り出しを指し、命令の取り出
しは、その意味で使用するたび、そのようなものとして
別段指定する。
【００７３】対応する取り出し動作と格納動作とが同じ
処理要素上で実行されるならば、ＯＳＣハザードは処理
要素内的であるといわれる。処理要素の中で命令は概念
的順序では維持されないため、処理要素内的ＯＳＣの監
視が必要とされる。命令識別子２０３が、取り出しおよ
び格納動作と関連すると、ＯＳＣ制御をして、ＯＳＣハ
ザードに遭遇したかどうかを決定させる。
処理要素上で実行されるならば、ＯＳＣハザードは処理
要素内的であるといわれる。処理要素の中で命令は概念
的順序では維持されないため、処理要素内的ＯＳＣの監
視が必要とされる。命令識別子２０３が、取り出しおよ
び格納動作と関連すると、ＯＳＣ制御をして、ＯＳＣハ
ザードに遭遇したかどうかを決定させる。
【００７４】対応する取り出し動作と格納動作とが異な
る処理要素上で実行されるならば、ＯＳＣハザードは処
理要素間的であるといわれる。ひとたびスケジューラが
処理要素内で順番外の命令スケジューリングを考慮する
ならば、ＯＳＣハザードの監視に関して処理要素内的と
処理要素間的とを区別する意味はない。ＯＳＣを監視す
る問題は三つの要因を含む。
る処理要素上で実行されるならば、ＯＳＣハザードは処
理要素間的であるといわれる。ひとたびスケジューラが
処理要素内で順番外の命令スケジューリングを考慮する
ならば、ＯＳＣハザードの監視に関して処理要素内的と
処理要素間的とを区別する意味はない。ＯＳＣを監視す
る問題は三つの要因を含む。
【００７５】Ｚセグメントの最後で格納をコミットする
ことに伴う遅延を避ける必要があるため、格納は適時ベ
ースでコミットされなければならない。ＯＳＣに関連す
るハザードが表の中の取り出しおよび格納にとって無関
係になると、取り出し表および格納表の刈り込みを達成
することができる。これは、ＯＳＣハザードを生じさせ
ることができたすべての関連の活動、すべての取り出し
および格納がすでに処理されたことを保証することによ
って実施される。処理要素条件性レベルの使用は、その
条件性レベルよりも低い、所与の処理要素にスケジュー
ルされたすべての活動がすでに発されたことを保証す
る。処理要素にスケジュールされた命令順序の中では、
順序外の命令スケジューリングの場合と同様、処理要素
の中で命令の条件性レベルがもはや単調ではないため、
これは、個々の取り出しおよび格納に関連する従来の条
件性レベルに代わる。
ことに伴う遅延を避ける必要があるため、格納は適時ベ
ースでコミットされなければならない。ＯＳＣに関連す
るハザードが表の中の取り出しおよび格納にとって無関
係になると、取り出し表および格納表の刈り込みを達成
することができる。これは、ＯＳＣハザードを生じさせ
ることができたすべての関連の活動、すべての取り出し
および格納がすでに処理されたことを保証することによ
って実施される。処理要素条件性レベルの使用は、その
条件性レベルよりも低い、所与の処理要素にスケジュー
ルされたすべての活動がすでに発されたことを保証す
る。処理要素にスケジュールされた命令順序の中では、
順序外の命令スケジューリングの場合と同様、処理要素
の中で命令の条件性レベルがもはや単調ではないため、
これは、個々の取り出しおよび格納に関連する従来の条
件性レベルに代わる。
【００７６】Ｚセグメントが実行し、取り出しおよび格
納が記憶階層に送られると、各処理要素ごとに処理要素
条件性レベルの更新が起こる。処理要素間で取られる処
理要素条件性レベルの最小値を、Ｚセグメント中の分岐
の解から導出した現在の条件性レベルに比較することが
できる。これら二つの量の最小値が、刈り込むことがで
きる取り出し／格納表の中のすべての取り出しおよび格
納の条件性レベルを決定する。取り出しの刈り込みは取
り出しを除き、格納の刈り込みは格納を記憶階層にコミ
ットする。
納が記憶階層に送られると、各処理要素ごとに処理要素
条件性レベルの更新が起こる。処理要素間で取られる処
理要素条件性レベルの最小値を、Ｚセグメント中の分岐
の解から導出した現在の条件性レベルに比較することが
できる。これら二つの量の最小値が、刈り込むことがで
きる取り出し／格納表の中のすべての取り出しおよび格
納の条件性レベルを決定する。取り出しの刈り込みは取
り出しを除き、格納の刈り込みは格納を記憶階層にコミ
ットする。
【００７７】条件性レベルは分岐グループ内のすべての
命令に共通である。このレベルは、分岐グループを終了
させる分岐命令によって共用される。分岐予測誤りが検
出されると、概念的に最初の分岐予測誤りの条件性レベ
ルが、記憶階層に対してコミットされなければならない
格納活動を区切る。すなわち、Ｚセグメント中の最初の
分岐予測誤りの条件性レベル以下の条件性レベルをもつ
すべての格納が記憶階層に対してコミットされなければ
ならず、他の格納がコミットされてはならない。格納
は、それらの条件性レベルをＺセグメントのエントリ・
ポイントに正しく相対化させて運なければならない。
命令に共通である。このレベルは、分岐グループを終了
させる分岐命令によって共用される。分岐予測誤りが検
出されると、概念的に最初の分岐予測誤りの条件性レベ
ルが、記憶階層に対してコミットされなければならない
格納活動を区切る。すなわち、Ｚセグメント中の最初の
分岐予測誤りの条件性レベル以下の条件性レベルをもつ
すべての格納が記憶階層に対してコミットされなければ
ならず、他の格納がコミットされてはならない。格納
は、それらの条件性レベルをＺセグメントのエントリ・
ポイントに正しく相対化させて運なければならない。
【００７８】したがって、そのような両ハザードの監視
は、命令の以下の三つの属性を用いて実施される。
は、命令の以下の三つの属性を用いて実施される。
【００７９】１．条件性レベル（２０２） 図７および
８ Ｚセグメントのエントリ・ポイントに基づいて適切に相
対化された、分岐命令を含む命令の条件性レベルとは、
Ｐセグメント中の命令に先行し、エントリ・ポイントに
後続する分岐命令の数である。グループの末端分岐を含
む分岐グループ中のすべての命令は同じ条件性レベルを
共用する。相対化されていない、Ｚセグメント中の命令
の条件性レベルの初期値はゼロである。エントリ・ポイ
ントと同じ分岐グループ中のすべての命令は、相対化さ
れたゼロの条件性レベルを有している。
８ Ｚセグメントのエントリ・ポイントに基づいて適切に相
対化された、分岐命令を含む命令の条件性レベルとは、
Ｐセグメント中の命令に先行し、エントリ・ポイントに
後続する分岐命令の数である。グループの末端分岐を含
む分岐グループ中のすべての命令は同じ条件性レベルを
共用する。相対化されていない、Ｚセグメント中の命令
の条件性レベルの初期値はゼロである。エントリ・ポイ
ントと同じ分岐グループ中のすべての命令は、相対化さ
れたゼロの条件性レベルを有している。
【００８０】２．処理要素条件性レベル（ＬＣ）３０２
図７および８ ＬＣは、処理される命令のフィールド２２７を監視する
ことにより、各処理要素中に維持されている処理要素条
件性レベル（ＰＥＬＣ）から導出される。このフィール
ドは、ＬＣ相対化機構中に維持されているエントリ・ポ
イントの条件性レベルに基づいて相対化される。相対化
されていない初期値はゼロであり、相対化されると、そ
の値はエントリ・ポイントの条件性レベルによってオフ
セットされる。ＰＥＬＣの初期設定は、次に遭遇する分
岐命令の条件性レベルであるため、概念的にエントリ・
ポイントに続くすべての命令のＰＥＬＣのすべての値
は、エントリ・ポイントの条件性レベルに少なくとも等
しい値を有している。命令が、ゼロではない相対化ＰＥ
ＬＣをフィールド２２７中に有するならば、後続のすべ
ての取り出しおよび格納動作は現在値（３０２）を与え
られて、それらの記憶アクセス動作を注釈する。
図７および８ ＬＣは、処理される命令のフィールド２２７を監視する
ことにより、各処理要素中に維持されている処理要素条
件性レベル（ＰＥＬＣ）から導出される。このフィール
ドは、ＬＣ相対化機構中に維持されているエントリ・ポ
イントの条件性レベルに基づいて相対化される。相対化
されていない初期値はゼロであり、相対化されると、そ
の値はエントリ・ポイントの条件性レベルによってオフ
セットされる。ＰＥＬＣの初期設定は、次に遭遇する分
岐命令の条件性レベルであるため、概念的にエントリ・
ポイントに続くすべての命令のＰＥＬＣのすべての値
は、エントリ・ポイントの条件性レベルに少なくとも等
しい値を有している。命令が、ゼロではない相対化ＰＥ
ＬＣをフィールド２２７中に有するならば、後続のすべ
ての取り出しおよび格納動作は現在値（３０２）を与え
られて、それらの記憶アクセス動作を注釈する。
【００８１】３．命令識別子（ＩＤ）２０３ 図７ このＩＤは、Ｐセグメント中の命令のシーケンス番号で
ある。
ある。
【００８２】Ｅモードでは、ＬＣ（２０２）およびＩＤ
（２０３）が自然な方法で知れるよう、すべての処理要
素がシーケンス中のすべての命令を見る。命令が順に処
理されるとき、分岐命令に遭遇したときのＰＥＬＣ（２
２７）の設定は、分岐の条件性レベルに等しい処理要素
ごとの最後にスケジュールされた命令の設定（２２７）
を含む。Ｚコードが実行されると、各命令のＬＣ（２０
２）およびＩＤ（２０３）がＺ命令から利用可能にな
り、処理要素ごとの現在のＰＥＬＣ（２２７）が、それ
がセットされたＺモード中で処理された最後の命令から
利用可能になる。これらを使用して、すべての取り出し
（図７）および格納（図８）を必要な情報で注釈するこ
とができる。（３０２）としてのＰＥＬＣの使用は単調
ではあるが、それは、中間値をスキップすることがで
き、分岐予測誤りが生じたとき、どの格納動作がコミッ
トされるべきかを決定するのに適切な粒度を与えない。
（２０３）が自然な方法で知れるよう、すべての処理要
素がシーケンス中のすべての命令を見る。命令が順に処
理されるとき、分岐命令に遭遇したときのＰＥＬＣ（２
２７）の設定は、分岐の条件性レベルに等しい処理要素
ごとの最後にスケジュールされた命令の設定（２２７）
を含む。Ｚコードが実行されると、各命令のＬＣ（２０
２）およびＩＤ（２０３）がＺ命令から利用可能にな
り、処理要素ごとの現在のＰＥＬＣ（２２７）が、それ
がセットされたＺモード中で処理された最後の命令から
利用可能になる。これらを使用して、すべての取り出し
（図７）および格納（図８）を必要な情報で注釈するこ
とができる。（３０２）としてのＰＥＬＣの使用は単調
ではあるが、それは、中間値をスキップすることがで
き、分岐予測誤りが生じたとき、どの格納動作がコミッ
トされるべきかを決定するのに適切な粒度を与えない。
【００８３】ＯＳＣ制御は、二つの表、すなわち、コン
パレータ３１４を有する取り出し表３１０（図６）と、
コンパレータ３２６を有する格納表３２０とを維持す
る。
パレータ３１４を有する取り出し表３１０（図６）と、
コンパレータ３２６を有する格納表３２０とを維持す
る。
【００８４】取り出し表エントリ３１１が図７に示さ
れ、アドレス、ＬＣ、ＰＥＬＣおよびＩＤからなる形態
を有している。アドレス３１２は、取り出しおよびその
拡張のバイト単位の全アドレスである。取り出しを生成
した取り出し命令のＬＣ２０２およびＩＤ２０３ならび
に処理要素によって処理される現在最後のＰＥＬＣであ
るＰＥＬＣもまた、取り出し表エントリ３１１に含まれ
る。多数の倍長語（ＤＷ）に及ぶ取り出しは、取り出し
表中に多数のエントリを作成する。
れ、アドレス、ＬＣ、ＰＥＬＣおよびＩＤからなる形態
を有している。アドレス３１２は、取り出しおよびその
拡張のバイト単位の全アドレスである。取り出しを生成
した取り出し命令のＬＣ２０２およびＩＤ２０３ならび
に処理要素によって処理される現在最後のＰＥＬＣであ
るＰＥＬＣもまた、取り出し表エントリ３１１に含まれ
る。多数の倍長語（ＤＷ）に及ぶ取り出しは、取り出し
表中に多数のエントリを作成する。
【００８５】格納表エントリ３２１が図８に示され、ア
ドレス、ＬＣ、ＰＥＬＣ、ＩＤおよびデータからなる形
態を有している。アドレス３２２は、格納およびその拡
張のバイト単位の全アドレスである。ＬＣ２０２、ＩＤ
２０３およびＰＥＬＣは、処理要素によって維持される
格納命令および情報から導出される。データ３２４は、
格納命令の一部として、記憶階層に格納される全ＤＷで
ある。データ３２４は、格納の結果を、記憶階層から取
り出されたＤＷ中の他のバイトとマージすることによっ
て導出される。格納がＤＷ境界を越えるならば、影響を
受けたＤＷごとに１個ずつ、２個のエントリが格納表中
に作られる。多数のＤＷを生成する格納命令も同様に扱
われる。マージ動作は、記憶階層に対して格納がコミッ
トされることなく実施される。
ドレス、ＬＣ、ＰＥＬＣ、ＩＤおよびデータからなる形
態を有している。アドレス３２２は、格納およびその拡
張のバイト単位の全アドレスである。ＬＣ２０２、ＩＤ
２０３およびＰＥＬＣは、処理要素によって維持される
格納命令および情報から導出される。データ３２４は、
格納命令の一部として、記憶階層に格納される全ＤＷで
ある。データ３２４は、格納の結果を、記憶階層から取
り出されたＤＷ中の他のバイトとマージすることによっ
て導出される。格納がＤＷ境界を越えるならば、影響を
受けたＤＷごとに１個ずつ、２個のエントリが格納表中
に作られる。多数のＤＷを生成する格納命令も同様に扱
われる。マージ動作は、記憶階層に対して格納がコミッ
トされることなく実施される。
【００８６】取り出しは次のように実行される。
【００８７】１．アドレス・フィールドに突き合わすこ
とにより、取り出し命令と同じアドレスを有し、取り出
し命令のＩＤよりも小さいＩＤを有するエントリを格納
表から選択する。
とにより、取り出し命令と同じアドレスを有し、取り出
し命令のＩＤよりも小さいＩＤを有するエントリを格納
表から選択する。
【００８８】２．一致が起こるならば、取り出しは、デ
ータ３２４を、取り出しのＩＤよりも小さい最大の現在
ＩＤを有する一致した格納表エントリから、要求側の処
理要素に戻す。
ータ３２４を、取り出しのＩＤよりも小さい最大の現在
ＩＤを有する一致した格納表エントリから、要求側の処
理要素に戻す。
【００８９】３．より低いＩＤを有するどの格納エント
リにも一致がないならば、取り出しの値を記憶階層１４
０から得る。
リにも一致がないならば、取り出しの値を記憶階層１４
０から得る。
【００９０】４．この取り出し命令に関して取り出し表
にエントリを作成する。変化するならば、取り出し動作
のＰＥＬＣ（３０２）フィールドを使用して、処理要素
取り出し／格納ＬＣ表３４４を更新する。
にエントリを作成する。変化するならば、取り出し動作
のＰＥＬＣ（３０２）フィールドを使用して、処理要素
取り出し／格納ＬＣ表３４４を更新する。
【００９１】格納は次のように実行される。
【００９２】１．アドレス・フィールドに突き合わすこ
とにより、格納命令と同じアドレスを有し、格納命令の
ＩＤよりも大きいＩＤを有するエントリを取り出し表か
ら選択する。
とにより、格納命令と同じアドレスを有し、格納命令の
ＩＤよりも大きいＩＤを有するエントリを取り出し表か
ら選択する。
【００９３】そのようなエントリが存在するならば、Ｏ
ＳＣハザードが発生している。
ＳＣハザードが発生している。
【００９４】この格納命令に関して格納表にエントリを
作成する。変化するならば、処理要素取り出し／格納Ｌ
Ｃ表３４４を更新する。
作成する。変化するならば、処理要素取り出し／格納Ｌ
Ｃ表３４４を更新する。
【００９５】図９に詳細に示す、三つの量を維持する刈
り込みモニタ３４２を使用して、上記二つの表のエント
リを刈り込む。
り込みモニタ３４２を使用して、上記二つの表のエント
リを刈り込む。
【００９６】１．全証明された条件性レベル（ＯＣＬ
Ｃ）３４１ 各処理要素中の分岐解機構がバス３９０を介してＺコー
ドでの各分岐命令の解を刈り込みモニタに通信する。所
与の時点で、ＯＣＬＣは、より低いレベルのすべての分
岐が正しく解かれているような最大のＬＣである。ＯＣ
ＬＣよりも大きいものであるＬＣでの分岐がＢＷＧとし
て解かれると、分岐のＬＣまたはより低いＬＣにおける
格納が刈り込まれ、ＯＳＣ制御がクリアされ、このレベ
ルのＬＣにおける分岐予測誤りがすべての処理要素に通
信される。この信号を受けたときの処理要素の動作は、
Ｚコード処理の下でセクション５に説明する。
Ｃ）３４１ 各処理要素中の分岐解機構がバス３９０を介してＺコー
ドでの各分岐命令の解を刈り込みモニタに通信する。所
与の時点で、ＯＣＬＣは、より低いレベルのすべての分
岐が正しく解かれているような最大のＬＣである。ＯＣ
ＬＣよりも大きいものであるＬＣでの分岐がＢＷＧとし
て解かれると、分岐のＬＣまたはより低いＬＣにおける
格納が刈り込まれ、ＯＳＣ制御がクリアされ、このレベ
ルのＬＣにおける分岐予測誤りがすべての処理要素に通
信される。この信号を受けたときの処理要素の動作は、
Ｚコード処理の下でセクション５に説明する。
【００９７】２．全オペランド条件性レベル（ＯＯＬ
Ｃ）３４３ 記憶取り出しまたは格納命令が実行されるたび、そのＰ
ＥＬＣを使用して、その処理要素の取り出し／格納ＬＣ
表３４４のエントリを更新し、すべての処理要素にわた
るこれらのエントリの最小のものがＯＯＬＣ３４２であ
る。処理要素が、Ｚセグメントの終わりビット２２８
（図４）によって示される、そのＺコードの最後の命令
を実行するたび、処理要素は、Ｚコードの終わり信号を
疑似取り出しとして送出する。この信号の唯一の目的
は、その処理要素のＰＥＬＣを取り出し／格納ＬＣ表か
ら除いて、ＯＯＬＣを決定する最小化計算に参与させな
いことである。
Ｃ）３４３ 記憶取り出しまたは格納命令が実行されるたび、そのＰ
ＥＬＣを使用して、その処理要素の取り出し／格納ＬＣ
表３４４のエントリを更新し、すべての処理要素にわた
るこれらのエントリの最小のものがＯＯＬＣ３４２であ
る。処理要素が、Ｚセグメントの終わりビット２２８
（図４）によって示される、そのＺコードの最後の命令
を実行するたび、処理要素は、Ｚコードの終わり信号を
疑似取り出しとして送出する。この信号の唯一の目的
は、その処理要素のＰＥＬＣを取り出し／格納ＬＣ表か
ら除いて、ＯＯＬＣを決定する最小化計算に参与させな
いことである。
【００９８】３．全条件性レベル（ＯＬＣ）３４０ ＯＬＣはＯＯＬＣおよびＯＣＬＣの最小値である。
【００９９】含意は、各処理要素がＯＬＣよりも低いレ
ベルですべての命令を実行したということである。さら
に、ＯＬＣよりも低いレベルでのすべての分岐も解かれ
ている。したがって、ＯＬＣ以下のＬＣをもつ取り出し
／格納エントリを刈り込むことができる。ＯＬＣが変化
するたび、刈り込みモニタがバス３４５を介して以下の
動作を行う。
ベルですべての命令を実行したということである。さら
に、ＯＬＣよりも低いレベルでのすべての分岐も解かれ
ている。したがって、ＯＬＣ以下のＬＣをもつ取り出し
／格納エントリを刈り込むことができる。ＯＬＣが変化
するたび、刈り込みモニタがバス３４５を介して以下の
動作を行う。
【０１００】１．ＯＬＣ以下のＬＣをもつすべてのエン
トリを取り出し表から除く。
トリを取り出し表から除く。
【０１０１】２．ＯＬＣ以下のＬＣをもつすべてのエン
トリを格納表から選択する。
トリを格納表から選択する。
【０１０２】３．選択したエントリのどれもＰＳＣ（の
ちに説明する）を発生しないならば、上記の選択したエ
ントリをそれらのＩＤの小さい順に走査し、各エントリ
を走査するごとに、格納をコミットし、格納表からエン
トリを削除する。
ちに説明する）を発生しないならば、上記の選択したエ
ントリをそれらのＩＤの小さい順に走査し、各エントリ
を走査するごとに、格納をコミットし、格納表からエン
トリを削除する。
【０１０３】ＯＳＣハザードが発生すると、そのハザー
ドを作り出した命令の命令識別子がデコーダ５００に提
示される。ハザードは、先行するＬＣで分岐予測誤りを
シミュレートすることによってクリアされる。条件性レ
ベルゼロで発生したハザードは、プログラム・セグメン
ト（Ｐセグメント）の開始に対応する機械状態を復元す
る。何らかの非ゼロＬＣで発生したハザードは、先行す
るＬＣでの分岐命令に対応する機械状態を復元する。い
ずれの場合でも、バス３３２を使用するすべてのＺキャ
ッシュにおいて現在のＺコードが無効化され、Ｅモード
に入る。
ドを作り出した命令の命令識別子がデコーダ５００に提
示される。ハザードは、先行するＬＣで分岐予測誤りを
シミュレートすることによってクリアされる。条件性レ
ベルゼロで発生したハザードは、プログラム・セグメン
ト（Ｐセグメント）の開始に対応する機械状態を復元す
る。何らかの非ゼロＬＣで発生したハザードは、先行す
るＬＣでの分岐命令に対応する機械状態を復元する。い
ずれの場合でも、バス３３２を使用するすべてのＺキャ
ッシュにおいて現在のＺコードが無効化され、Ｅモード
に入る。
【０１０４】条件性レベルの中でハザードを避けるた
め、同じ記憶場所にアクセスすることを命令フォーマッ
トが示唆する取り出しおよび格納（たとえば、それらの
オペランドが同じベースおよびインデックス・レジスタ
を使用し、同じ偏位を有する）は、同じ処理要素にスケ
ジュールされ、それらの概念的順序でスケジュールされ
るべきである。
め、同じ記憶場所にアクセスすることを命令フォーマッ
トが示唆する取り出しおよび格納（たとえば、それらの
オペランドが同じベースおよびインデックス・レジスタ
を使用し、同じ偏位を有する）は、同じ処理要素にスケ
ジュールされ、それらの概念的順序でスケジュールされ
るべきである。
【０１０５】プログラム格納比較（ＰＳＣ） 特定のアーキテクチャは、「命令ストリームへの格納」
を可能にすることにより、自己変更性プログラムをサポ
ートする。このようなアーキテクチャの場合に、ＳＰＵ
ＲＲは、このＺセグメントを生成するのに使用されるコ
ードのＩストリームへの格納が起こったかもしれない可
能性を監視することにより、生成されたＺコードが後続
の再実行に有効であるか、または、アクティブなＺセグ
メントそのものがそれ自体のＩストリームに格納するこ
とができるのを決定することを求められる。このハザー
ドに与えられた名前がＰＳＣである。
を可能にすることにより、自己変更性プログラムをサポ
ートする。このようなアーキテクチャの場合に、ＳＰＵ
ＲＲは、このＺセグメントを生成するのに使用されるコ
ードのＩストリームへの格納が起こったかもしれない可
能性を監視することにより、生成されたＺコードが後続
の再実行に有効であるか、または、アクティブなＺセグ
メントそのものがそれ自体のＩストリームに格納するこ
とができるのを決定することを求められる。このハザー
ドに与えられた名前がＰＳＣである。
【０１０６】記憶階層は、キャッシュと、ラインがＥモ
ードにおける命令取り出しのソースとして使用されたこ
とを指定する命令参照ビットを含む関連のディレクトリ
とを有している。このようなラインがキャッシュを離れ
るならば、ＰＳＣが発生し、バス３３１（図２にも示
す）を使用するすべてのＺコードが無効化される。
ードにおける命令取り出しのソースとして使用されたこ
とを指定する命令参照ビットを含む関連のディレクトリ
とを有している。このようなラインがキャッシュを離れ
るならば、ＰＳＣが発生し、バス３３１（図２にも示
す）を使用するすべてのＺコードが無効化される。
【０１０７】格納表３２０の刈り込みに基づいて記憶階
層に対する格納をコミットする格納コミッタ３３０が、
命令参照ビットをオンにセットした状態のラインに格納
が実施されると判断するならば、それがＰＳＣハザード
を発生させ、ＰＳＣハザードが発生したＬＣですべての
格納のコミットを取り消す。先のＬＣでの機械状態が復
元され、ＰＳＣハザードは、ＯＳＣハザードと同じ方法
でクリアされる。
層に対する格納をコミットする格納コミッタ３３０が、
命令参照ビットをオンにセットした状態のラインに格納
が実施されると判断するならば、それがＰＳＣハザード
を発生させ、ＰＳＣハザードが発生したＬＣですべての
格納のコミットを取り消す。先のＬＣでの機械状態が復
元され、ＰＳＣハザードは、ＯＳＣハザードと同じ方法
でクリアされる。
【０１０８】セクション４ 分岐および共通レジスタ・
ファイルの扱い パイプライン式アーキテクチャでは、分岐決定が下され
る前にいくつかの命令を部分的に実行されることもあ
る。しばしば、これは、何らかの規準を使用して分岐決
定を予測することによって実施される。分岐が誤って予
測されたときには、プロセッサの崩壊状態を、分岐直後
に機械があった状態に復元しなければならない。プロセ
ッサのアーキテクチャは、それらの機械状態を構成する
ものにおいて異なる。一般に、状態は、アドレス指定可
能なレジスタの内容を含む。
ファイルの扱い パイプライン式アーキテクチャでは、分岐決定が下され
る前にいくつかの命令を部分的に実行されることもあ
る。しばしば、これは、何らかの規準を使用して分岐決
定を予測することによって実施される。分岐が誤って予
測されたときには、プロセッサの崩壊状態を、分岐直後
に機械があった状態に復元しなければならない。プロセ
ッサのアーキテクチャは、それらの機械状態を構成する
ものにおいて異なる。一般に、状態は、アドレス指定可
能なレジスタの内容を含む。
【０１０９】ＳＰＵＲＲは二つの方法で状態復元処理を
複雑化する。第一に、ＥモードでのＢＷＧは、誤って予
測された分岐命令および分岐の後の正しい命令順序のた
めの命令ＩＤの再調節以来に作成されたＺコードを捨て
る結果となる。第二にＺモードでのレジスタ状態は、共
通レジスタ・ファイル中に分散しており、アーキテクチ
ャレジスタに割り当てられた空間の中で統合しなければ
ならない。
複雑化する。第一に、ＥモードでのＢＷＧは、誤って予
測された分岐命令および分岐の後の正しい命令順序のた
めの命令ＩＤの再調節以来に作成されたＺコードを捨て
る結果となる。第二にＺモードでのレジスタ状態は、共
通レジスタ・ファイル中に分散しており、アーキテクチ
ャレジスタに割り当てられた空間の中で統合しなければ
ならない。
【０１１０】さらには、ＳＰＵＲＲは、ＢＷＧなしでさ
え、ＥモードとＺモードとの間の移行を含む。そのよう
な移行の際に取られる動作は、ＢＷＧの間に取られる動
作と同一である。Ｅモードが完了したのち、Ｚモードが
完了したのち、またはＢＷＧ（分岐予測誤り）ののち、
プロセッサのレジスタ状態を集める方法は、ＳＰＵＲＲ
プロセッサの各処理サイクルによって予測される、レジ
スタに相対する初期状態に基づく。これらの初期状態
は、共通のレジスタ・ファイルの最初のｍ個のレジスタ
を含むアーキテクチャレジスタの正しさと、残るＭ−ｍ
個のレジスタの無効状態とを含む。これを達成するため
には、共通のレジスタ・ファイルからのアーキテクチャ
レジスタの値の回復が必要である。レジスタ対応表（１
７０）が、各アーキテクチャレジスタに関連する共通の
レジスタを識別する。Ｅモードの間、レジスタ対応表の
状態は、各分岐命令ののち、また、Ｅモード処理の最後
に決定される。この情報はキャッシュに記憶され、Ｚセ
グメントの開始アドレスおよび分岐命令の条件性レベル
によって索引される。
え、ＥモードとＺモードとの間の移行を含む。そのよう
な移行の際に取られる動作は、ＢＷＧの間に取られる動
作と同一である。Ｅモードが完了したのち、Ｚモードが
完了したのち、またはＢＷＧ（分岐予測誤り）ののち、
プロセッサのレジスタ状態を集める方法は、ＳＰＵＲＲ
プロセッサの各処理サイクルによって予測される、レジ
スタに相対する初期状態に基づく。これらの初期状態
は、共通のレジスタ・ファイルの最初のｍ個のレジスタ
を含むアーキテクチャレジスタの正しさと、残るＭ−ｍ
個のレジスタの無効状態とを含む。これを達成するため
には、共通のレジスタ・ファイルからのアーキテクチャ
レジスタの値の回復が必要である。レジスタ対応表（１
７０）が、各アーキテクチャレジスタに関連する共通の
レジスタを識別する。Ｅモードの間、レジスタ対応表の
状態は、各分岐命令ののち、また、Ｅモード処理の最後
に決定される。この情報はキャッシュに記憶され、Ｚセ
グメントの開始アドレスおよび分岐命令の条件性レベル
によって索引される。
【０１１１】Ｚセグメントが完了すると、完了したＺセ
グメントに関連するレジスタ対応表を検索し、使用し
て、共通のレジスタ・ファイルを適切な値で初期化す
る。Ｚセグメントへの分岐エントリののち、レジスタ状
態の回復のために特別な備えを施す必要はない。適切な
相対化されていない条件性レベルを使用して、キャッシ
ュに記憶された、ＢＷＧに関連するレジスタ対応表にア
クセスするならば、レジスタが有効であるならば、識別
される共通のレジスタは正しい。レジスタが有効である
ならば、レジスタはＺコード・セグメント中にセットさ
れたものであり、値を回復し、適切なアーキテクチャレ
ジスタに入れなければならない。それがセットされてい
たという事実が、設定命令がＺセグメントへのエントリ
・ポイントに続いたということを示す。キャッシュに記
憶されたレジスタ対応表で識別されるレジスタが無効で
あるならば、それは、そのレジスタがエントリ・ポイン
トに続く命令によってセットされたのではないことを意
味し、エントリ時のアーキテクチャレジスタ値が、次の
処理セグメントに渡すべき正しい値である。さらには、
レジスタ対応表キャッシュ（１８０）に記憶され、分岐
と関連するレジスタ対応表のセットとともに、レジスタ
対応表のもう一つのセットがエントリ・ポイントに関連
している。これらは、エントリ・ポイントのレジスタ対
応表ＲＣＴＥと呼ばれる。これらの表は、Ｚコード・エ
ントリ・ポイントに関連し、エントリ・ポイントが宣言
されるとき、Ｅモードによって作成される。これらの二
つのキャッシュは、番号がエントリ・ポイントに続く最
初のリネームされたレジスタよりも小さいレジスタにア
クセスするために、エントリ・ポイント・レジスタ対応
表を使用して処理要素と共通のレジスタ・ファイルとを
インタフェースさせるならば、簡単に合わせることがで
きる。すなわち、各処理要素が、ＲＣＴＥを使用する再
翻訳を要するレジスタをフラグ付けするならば、その情
報を維持し、すべての処理要素に局所的に利用できるよ
うにするのではなく、共通のレジスタ・ファイルに関連
させることができる。
グメントに関連するレジスタ対応表を検索し、使用し
て、共通のレジスタ・ファイルを適切な値で初期化す
る。Ｚセグメントへの分岐エントリののち、レジスタ状
態の回復のために特別な備えを施す必要はない。適切な
相対化されていない条件性レベルを使用して、キャッシ
ュに記憶された、ＢＷＧに関連するレジスタ対応表にア
クセスするならば、レジスタが有効であるならば、識別
される共通のレジスタは正しい。レジスタが有効である
ならば、レジスタはＺコード・セグメント中にセットさ
れたものであり、値を回復し、適切なアーキテクチャレ
ジスタに入れなければならない。それがセットされてい
たという事実が、設定命令がＺセグメントへのエントリ
・ポイントに続いたということを示す。キャッシュに記
憶されたレジスタ対応表で識別されるレジスタが無効で
あるならば、それは、そのレジスタがエントリ・ポイン
トに続く命令によってセットされたのではないことを意
味し、エントリ時のアーキテクチャレジスタ値が、次の
処理セグメントに渡すべき正しい値である。さらには、
レジスタ対応表キャッシュ（１８０）に記憶され、分岐
と関連するレジスタ対応表のセットとともに、レジスタ
対応表のもう一つのセットがエントリ・ポイントに関連
している。これらは、エントリ・ポイントのレジスタ対
応表ＲＣＴＥと呼ばれる。これらの表は、Ｚコード・エ
ントリ・ポイントに関連し、エントリ・ポイントが宣言
されるとき、Ｅモードによって作成される。これらの二
つのキャッシュは、番号がエントリ・ポイントに続く最
初のリネームされたレジスタよりも小さいレジスタにア
クセスするために、エントリ・ポイント・レジスタ対応
表を使用して処理要素と共通のレジスタ・ファイルとを
インタフェースさせるならば、簡単に合わせることがで
きる。すなわち、各処理要素が、ＲＣＴＥを使用する再
翻訳を要するレジスタをフラグ付けするならば、その情
報を維持し、すべての処理要素に局所的に利用できるよ
うにするのではなく、共通のレジスタ・ファイルに関連
させることができる。
【０１１２】既存のＺセグメントへの分岐エントリが実
行されるとき、エントリ・ポイントのレジスタ対応表が
そのキャッシュから検索され、各処理要素が、番号が、
エントリ・ポイント情報（図３）の一部である、リネー
ムされたレジスタとして使用される第一の共通のレジス
タの番号（２１７）よりも小さいレジスタの共通のレジ
スタ・ファイルにアクセスする際に、エントリ・ポイン
トに関連する対応表を使用して、値がこのアクセスに対
する応答として戻されべきであるアーキテクチャレジス
タを決定することができる。これが作用する理由は、Ｚ
コードをもつすべての命令が、逐次コード中のエントリ
・ポイントに概念的に続く命令に対応するすべての処理
要素に関し、（１）エントリ・ポイントの後でセットさ
れるか、または（２）エントリ・ポイントよりも先のレ
ジスタセットの最後のコピーであるレジスタを参照する
からである。前者の場合、ソース・レジスタ番号は、少
なくとも、エントリ・ポイントの後でセットされた第一
のレジスタの番号と同じ大きさであり、後者の場合、使
用されるレジスタは、エントリ・ポイントに関連するレ
ジスタ対応表に関連するレジスタの１個である。処理要
素のＺコードの中で、Ｚコード中のエントリ・ポイント
に続く命令が概念的にエントリ・ポイントに先行するな
らば、それは、Ｚモード処理の中の何らかの機構によっ
て無視することができる。現在のインプリメンテーショ
ンでは、エントリ・ポイントに概念的に先行するすべて
の命令は、エントリ・ポイントによりも概念的に後であ
るすべての命令に先行する。これをセクション５で説明
する。このインプリメンテーションでは、各Ｚコード中
のエントリ・ポイントが、エントリ・ポイントに概念的
に先行する命令を、そのエントリ・ポイントに概念的に
後続する命令から分ける。Ｚコードが命令シーケンス番
号を含み、エントリ・ポイントのシーケンス番号がＺキ
ャッシュ・ディレクトリ中で利用可能になるならば、概
念的により先の命令を識別し、無視することもできる。
行されるとき、エントリ・ポイントのレジスタ対応表が
そのキャッシュから検索され、各処理要素が、番号が、
エントリ・ポイント情報（図３）の一部である、リネー
ムされたレジスタとして使用される第一の共通のレジス
タの番号（２１７）よりも小さいレジスタの共通のレジ
スタ・ファイルにアクセスする際に、エントリ・ポイン
トに関連する対応表を使用して、値がこのアクセスに対
する応答として戻されべきであるアーキテクチャレジス
タを決定することができる。これが作用する理由は、Ｚ
コードをもつすべての命令が、逐次コード中のエントリ
・ポイントに概念的に続く命令に対応するすべての処理
要素に関し、（１）エントリ・ポイントの後でセットさ
れるか、または（２）エントリ・ポイントよりも先のレ
ジスタセットの最後のコピーであるレジスタを参照する
からである。前者の場合、ソース・レジスタ番号は、少
なくとも、エントリ・ポイントの後でセットされた第一
のレジスタの番号と同じ大きさであり、後者の場合、使
用されるレジスタは、エントリ・ポイントに関連するレ
ジスタ対応表に関連するレジスタの１個である。処理要
素のＺコードの中で、Ｚコード中のエントリ・ポイント
に続く命令が概念的にエントリ・ポイントに先行するな
らば、それは、Ｚモード処理の中の何らかの機構によっ
て無視することができる。現在のインプリメンテーショ
ンでは、エントリ・ポイントに概念的に先行するすべて
の命令は、エントリ・ポイントによりも概念的に後であ
るすべての命令に先行する。これをセクション５で説明
する。このインプリメンテーションでは、各Ｚコード中
のエントリ・ポイントが、エントリ・ポイントに概念的
に先行する命令を、そのエントリ・ポイントに概念的に
後続する命令から分ける。Ｚコードが命令シーケンス番
号を含み、エントリ・ポイントのシーケンス番号がＺキ
ャッシュ・ディレクトリ中で利用可能になるならば、概
念的により先の命令を識別し、無視することもできる。
【０１１３】セクション５ Ｅモードおよび命令処理に
おける命令の処理要素への割り当て ＯＳＣの発生の後に要求されるかもしれない正規の命令
スケジューリングに対するアーキテクチャオーバライド
ならびにパイプライン式プロセッサでＥモードが分岐予
測誤りを識別し、それから回復する方法に関する詳細
は、米国特許第５，３４７，６３９号「SELF PARALLEL
IZING COMPUTER SYSTEM AND METHOD」のセクション
７、セクション８およびセクション９で完全に記載され
ている。これらの同じ手法そのものを、ＳＰＵＲＲと、
この引用例の特許に記載されているＭＳＩＳプロセッサ
との間に存在する違いを考慮しながら、ＳＰＵＲＲ環境
に応用することができる。ＭＳＩＳプロセッサと、ＳＰ
ＵＲＲプロセッサの実施態様との主な違いはすでに論じ
たため、ＳＰＵＲＲにおけるスケジューリング動作およ
び命令処理の詳細を次に説明する。
おける命令の処理要素への割り当て ＯＳＣの発生の後に要求されるかもしれない正規の命令
スケジューリングに対するアーキテクチャオーバライド
ならびにパイプライン式プロセッサでＥモードが分岐予
測誤りを識別し、それから回復する方法に関する詳細
は、米国特許第５，３４７，６３９号「SELF PARALLEL
IZING COMPUTER SYSTEM AND METHOD」のセクション
７、セクション８およびセクション９で完全に記載され
ている。これらの同じ手法そのものを、ＳＰＵＲＲと、
この引用例の特許に記載されているＭＳＩＳプロセッサ
との間に存在する違いを考慮しながら、ＳＰＵＲＲ環境
に応用することができる。ＭＳＩＳプロセッサと、ＳＰ
ＵＲＲプロセッサの実施態様との主な違いはすでに論じ
たため、ＳＰＵＲＲにおけるスケジューリング動作およ
び命令処理の詳細を次に説明する。
【０１１４】Ｅモードでの動作は、Ｅモードで達成しな
ければならない機能を含む以下の動作の点で要約するこ
とができる。
ければならない機能を含む以下の動作の点で要約するこ
とができる。
【０１１５】レジスタ・リネーミング 命令スケジューリング 状態回復のための分岐処理−レジスタ対応表キャッシュ ＰＥＬＣを確立するための分岐処理 エントリ・ポイント確立の扱い 最後のＰセグメント命令の扱い／Ｅモードの終了
【０１１６】Ｅモードでのこれらの動作の順序を図１０
および１１に示す。この順序は、上記に示した順序とは
わずかに異なる。その理由は、Ｅモードでの機能のいく
つか、たとえばエントリ・ポイント確立および命令のス
ケジューリングがすべて、先の命令の処理の最後で各処
理要素中に維持されている局所的情報に依存するからで
ある。Ｅモードでの他いくつかの機能は、命令の処理の
間に生成される情報に依存する。Ｅモードにおける動作
の順序を理解する一つの要点は、すべての処理要素が、
Ｐセグメントを構成する命令の順列に対して同一のセッ
トの動作を実行することを理解することである。Ｐセグ
メントからの情報は、各処理要素がすべての命令に対し
て同一の動作を実行している間、各処理要素により、そ
れらの元の概念的順序で見られる。各処理要素によるす
べての動作の結果は、命令が提示される順序だけに依存
するので同じであり、この順序は、動作のタイミングが
異なるかもしれない場合でも維持される。処理要素の動
作の間の唯一の違いがそれであるため、ある命令が所与
の処理要素にスケジュールされると決定されると、その
処理要素は、その命令のＺコード・バージョンを作成
し、影響を受けたレジスタを更新することによってその
命令を実行し、それをＺコード・キャッシュの中に配置
しなければならない。各処理装置中の動作は非同期的に
実施されてもよいが、処理装置どうしの間で同期を欠い
ても影響はない。代替の実施態様では、１個の処理装置
がＥモードでのすべての動作を実行することも可能であ
る。これは、処理要素の間にＺコードを分散するための
手段を要するであろう。Ｅモード処理をすべての処理要
素によって実行できるようにすることにより、この分散
を避けることもできる。最後に、特定のＥモード動作
は、Ｐセグメントあたり１回だけ実施すればよい。これ
は、分岐命令が処理される点でのレジスタ対応表のキャ
ッシュ記憶およびエントリ・ポイントのレジスタ対応表
のキャッシュ記憶を含む。このような動作は、１個の処
理要素、たとえば処理要素１だけで実施することが好ま
しい。
および１１に示す。この順序は、上記に示した順序とは
わずかに異なる。その理由は、Ｅモードでの機能のいく
つか、たとえばエントリ・ポイント確立および命令のス
ケジューリングがすべて、先の命令の処理の最後で各処
理要素中に維持されている局所的情報に依存するからで
ある。Ｅモードでの他いくつかの機能は、命令の処理の
間に生成される情報に依存する。Ｅモードにおける動作
の順序を理解する一つの要点は、すべての処理要素が、
Ｐセグメントを構成する命令の順列に対して同一のセッ
トの動作を実行することを理解することである。Ｐセグ
メントからの情報は、各処理要素がすべての命令に対し
て同一の動作を実行している間、各処理要素により、そ
れらの元の概念的順序で見られる。各処理要素によるす
べての動作の結果は、命令が提示される順序だけに依存
するので同じであり、この順序は、動作のタイミングが
異なるかもしれない場合でも維持される。処理要素の動
作の間の唯一の違いがそれであるため、ある命令が所与
の処理要素にスケジュールされると決定されると、その
処理要素は、その命令のＺコード・バージョンを作成
し、影響を受けたレジスタを更新することによってその
命令を実行し、それをＺコード・キャッシュの中に配置
しなければならない。各処理装置中の動作は非同期的に
実施されてもよいが、処理装置どうしの間で同期を欠い
ても影響はない。代替の実施態様では、１個の処理装置
がＥモードでのすべての動作を実行することも可能であ
る。これは、処理要素の間にＺコードを分散するための
手段を要するであろう。Ｅモード処理をすべての処理要
素によって実行できるようにすることにより、この分散
を避けることもできる。最後に、特定のＥモード動作
は、Ｐセグメントあたり１回だけ実施すればよい。これ
は、分岐命令が処理される点でのレジスタ対応表のキャ
ッシュ記憶およびエントリ・ポイントのレジスタ対応表
のキャッシュ記憶を含む。このような動作は、１個の処
理要素、たとえば処理要素１だけで実施することが好ま
しい。
【０１１７】図１０および１１に示すように、命令のＥ
モード処理での一連の動作は以下を含む。
モード処理での一連の動作は以下を含む。
【０１１８】１．エントリ・ポイント確立の扱い（図１
０、ステップ４１０） ２．命令スケジューリング（図１０、ステップ４２０） ３．レジスタ・リネーミング（図１０、ステップ４３
０） ４．状態回復の分岐処理−レジスタ対応表キャッシュ
（図１１、ステップ４４０） ５．ＰＥＬＣを確立するための分岐処理（図１１、ステ
ップ４５０） ６．最後のＰセグメント命令の扱い（図１１、ステップ
４６０）／Ｃモードの終了
０、ステップ４１０） ２．命令スケジューリング（図１０、ステップ４２０） ３．レジスタ・リネーミング（図１０、ステップ４３
０） ４．状態回復の分岐処理−レジスタ対応表キャッシュ
（図１１、ステップ４４０） ５．ＰＥＬＣを確立するための分岐処理（図１１、ステ
ップ４５０） ６．最後のＰセグメント命令の扱い（図１１、ステップ
４６０）／Ｃモードの終了
【０１１９】これらの機能の一つ以上に使用される処理
要素の態様を説明するのには、以下の術語が使用され
る。
要素の態様を説明するのには、以下の術語が使用され
る。
【０１２０】現在のレジスタ・リネームＣＲＲ この量は、各処理要素中のプログラム・セグメントのＥ
モード処理の間に維持され、インクリメントされる。レ
ジスタを変更する各命令は、ＣＲＲの現在値にリネーム
されたレジスタを有し、ＣＲＲの値は次のリネーム活動
の前にただちにインクリメントされる。
モード処理の間に維持され、インクリメントされる。レ
ジスタを変更する各命令は、ＣＲＲの現在値にリネーム
されたレジスタを有し、ＣＲＲの値は次のリネーム活動
の前にただちにインクリメントされる。
【０１２１】条件性レベルＬＣ 各処理要素は次の命令の条件性レベルを維持する。条件
性レベルは、プログラム・セグメント中に遭遇する分岐
命令の数であり、各分岐命令のデコードののちにインク
リメントされる。分岐命令は、分岐に先行する命令とで
（それらの命令そのものが分岐命令ではないならば）条
件性レベルを共用する。
性レベルは、プログラム・セグメント中に遭遇する分岐
命令の数であり、各分岐命令のデコードののちにインク
リメントされる。分岐命令は、分岐に先行する命令とで
（それらの命令そのものが分岐命令ではないならば）条
件性レベルを共用する。
【０１２２】サイクル占有ベクトルＣＯＶ 各処理要素は、０からｎまで処理要素の数を含む要素を
有する任意の長さのベクトルを維持する。ＣＯＶは、ス
ケジューラにより、所与の命令に割り当てられる処理要
素およびその処理要素が命令をＺモードでデコードする
サイクルを決定するのに使用される。
有する任意の長さのベクトルを維持する。ＣＯＶは、ス
ケジューラにより、所与の命令に割り当てられる処理要
素およびその処理要素が命令をＺモードでデコードする
サイクルを決定するのに使用される。
【０１２３】レジスタ可用性時間ＲＡＴ 各処理要素は、アーキテクチャレジスタの可用性時間の
表をこの表の中に維持する。レジスタを変更する各命令
は可用性時間を再計算させる。レジスタ可用性時間と
は、命令を変更するレジスタのデコード時間と、記憶ア
クセスに関連する待ち時間または並列動作モードでの実
行時間とを足したものである。
表をこの表の中に維持する。レジスタを変更する各命令
は可用性時間を再計算させる。レジスタ可用性時間と
は、命令を変更するレジスタのデコード時間と、記憶ア
クセスに関連する待ち時間または並列動作モードでの実
行時間とを足したものである。
【０１２４】命令ＩＤまたはシーケンス番号 各処理要素は、その処理要素がプログラム・セグメント
からすでに処理した命令の実行カウントを維持する。カ
ウントは１から始まり、各命令がＥモードで処理される
ごとに局所的にインクリメントされる。
からすでに処理した命令の実行カウントを維持する。カ
ウントは１から始まり、各命令がＥモードで処理される
ごとに局所的にインクリメントされる。
【０１２５】エントリ・ポイント Ｚコード中のエントリ・ポイントは、各処理要素のＺキ
ャッシュ・ディレクトリ中に維持される固定命令アドレ
スに並行に関連する、処理要素あたり１個のＺキャッシ
ュ・アドレスのセットである。そのような命令アドレス
が見いだされると、処理要素のモードはＺモードにセッ
トされ、各処理要素は、それが処理すべき命令を求めて
それ自身のＺキャッシュにアクセスし始める。Ｚセグメ
ントの開始はトリビアルなエントリ・ポイントである。
トリビアルでないエントリ・ポイントはまた、ディレク
トリ・エントリ中に、エントリ・ポイントとして選択さ
れた命令の条件性レベルと、エントリ・ポイントに概念
的に後続する命令によってセットされる第一の共通のレ
ジスタセットの番号とを含む。
ャッシュ・ディレクトリ中に維持される固定命令アドレ
スに並行に関連する、処理要素あたり１個のＺキャッシ
ュ・アドレスのセットである。そのような命令アドレス
が見いだされると、処理要素のモードはＺモードにセッ
トされ、各処理要素は、それが処理すべき命令を求めて
それ自身のＺキャッシュにアクセスし始める。Ｚセグメ
ントの開始はトリビアルなエントリ・ポイントである。
トリビアルでないエントリ・ポイントはまた、ディレク
トリ・エントリ中に、エントリ・ポイントとして選択さ
れた命令の条件性レベルと、エントリ・ポイントに概念
的に後続する命令によってセットされる第一の共通のレ
ジスタセットの番号とを含む。
【０１２６】セクション５．１ エントリ・ポイント確
立の扱い（ステップ４１０） 既存のＺセグメントの中にエントリ・ポイントを確立す
るためには、Ｅモードは、エントリ・ポイントとなる命
令のアドレスを識別することができなければならない。
これを達成することができるいくつかの手段がある。一
つの手段は、異なるアドレスから発生するプログラム・
セグメントによって共用されるアドレスに関する情報を
集めたのち、二次的な並列化においてエントリ・ポイン
トを確立することである。ひとたびこの情報が集められ
ると、プログラム・セグメントの再並列化が、これらの
共用アドレスからエントリ・ポイントを作成することが
できる。もう一つの手段は、次の命令に対し、エントリ
・ポイントを周期的に（すなわち、Ｐセグメントをもつ
一定数の命令ごとに）宣言することである。
立の扱い（ステップ４１０） 既存のＺセグメントの中にエントリ・ポイントを確立す
るためには、Ｅモードは、エントリ・ポイントとなる命
令のアドレスを識別することができなければならない。
これを達成することができるいくつかの手段がある。一
つの手段は、異なるアドレスから発生するプログラム・
セグメントによって共用されるアドレスに関する情報を
集めたのち、二次的な並列化においてエントリ・ポイン
トを確立することである。ひとたびこの情報が集められ
ると、プログラム・セグメントの再並列化が、これらの
共用アドレスからエントリ・ポイントを作成することが
できる。もう一つの手段は、次の命令に対し、エントリ
・ポイントを周期的に（すなわち、Ｐセグメントをもつ
一定数の命令ごとに）宣言することである。
【０１２７】ひとたび確立されると、エントリ・ポイン
トは、以下の情報とともに各処理要素のＺコード・キャ
ッシュ・ディレクトリに配置されなければならない。
トは、以下の情報とともに各処理要素のＺコード・キャ
ッシュ・ディレクトリに配置されなければならない。
【０１２８】このエントリ・ポイントを使用するときに
各処理要素Ｚキャッシュから導出される最初のＺコード
命令のアドレス。
各処理要素Ｚキャッシュから導出される最初のＺコード
命令のアドレス。
【０１２９】エントリ・ポイント・キャッシュのレジス
タ対応表（１９０）に維持されているレジスタ対応表の
コピーに対するポインタ。
タ対応表（１９０）に維持されているレジスタ対応表の
コピーに対するポインタ。
【０１３０】このエントリ・ポイントの後のコードがリ
ネームする共用のレジスタを識別するＣＣＲの現在値。
ネームする共用のレジスタを識別するＣＣＲの現在値。
【０１３１】処理要素中で現在利用可能であるＬＣ。
【０１３２】このエントリ・ポイントに関連するレジス
タ対応表は、エントリ・ポイントと宣言される命令のデ
コードの前に存在する表である。エントリ・ポイントに
関連するレジスタ対応表は、各処理要素によってキャッ
シュに記憶され、エントリ・ポイントがプログラム・セ
グメントの並列化実行によって利用されるときに用いら
れる。加えて、各処理要素は、処理要素が命令をスケジ
ュールする際に使用した最大サイクルＭＡＸＣＹＣＬＥ
を維持する。各処理要素に関してエントリ・ポイントが
宣言される点でのＭＡＸＣＹＣＬＥ＋１の値は、エント
リ・ポイントに後続する処理要素中の第一の実行サイク
ルを表す。何らかな命令がこのサイクルにスケジュール
される前にＰセグメントの最後の命令に遭遇するという
起こりそうにないイベントにおいては、ＭＡＸＣＹＣＬ
Ｅ＋１の値が、最後に使用された処理要素エントリ・ポ
イント・サイクルＥＰＣに配置される。このＥＰＣは、
必要な調節を行うために、Ｅモード中の最後のＰセグメ
ント命令ハンドラ・ルーチンによって使用される。
タ対応表は、エントリ・ポイントと宣言される命令のデ
コードの前に存在する表である。エントリ・ポイントに
関連するレジスタ対応表は、各処理要素によってキャッ
シュに記憶され、エントリ・ポイントがプログラム・セ
グメントの並列化実行によって利用されるときに用いら
れる。加えて、各処理要素は、処理要素が命令をスケジ
ュールする際に使用した最大サイクルＭＡＸＣＹＣＬＥ
を維持する。各処理要素に関してエントリ・ポイントが
宣言される点でのＭＡＸＣＹＣＬＥ＋１の値は、エント
リ・ポイントに後続する処理要素中の第一の実行サイク
ルを表す。何らかな命令がこのサイクルにスケジュール
される前にＰセグメントの最後の命令に遭遇するという
起こりそうにないイベントにおいては、ＭＡＸＣＹＣＬ
Ｅ＋１の値が、最後に使用された処理要素エントリ・ポ
イント・サイクルＥＰＣに配置される。このＥＰＣは、
必要な調節を行うために、Ｅモード中の最後のＰセグメ
ント命令ハンドラ・ルーチンによって使用される。
【０１３３】占有割り当てアルゴリズム（４２０）によ
ってスケジュールされたコードは処理要素の中で概念的
順序にはないが、エントリ・ポイントに後続する各処理
要素の命令のスケジュールは、概念的にエントリ・ポイ
ントに先行する処理要素に割り当てられたすべての命令
に後続しなければならない。これは、エントリ・ポイン
トが宣言されたとき、各処理要素中でサイクル占有ベク
トルＣＯＶを調節することによって達成される。唯一の
要件は、たとえば処理要素ｋに割り当てられる、エント
リ・ポイントに後続する命令を、エントリ・ポイントで
決定された処理要素ｋのＭＡＸＣＹＣＬＥ、ＭＡＸＣＹ
ＣＬＥ（ｋ）未満のサイクルに割り当てることができな
いことである。ＣＯＶをしてこの要件を実施させる処理
は、ＭＡＸＣＹＣＬＥ（ｋ）未満のすべてのサイクル位
置のＣＯＶ中の値をすべてのｋ値に関して少なくともｋ
になるよう調節することである。これは、サイクル上で
索引されるときのＣＯＶを値において単調で非増加的に
することに等しい。これは、すべての処理要素にわたっ
て最大のサイクル・スケジュールの値ＭＡＸＭＡＸＣＹ
ＣＬＥを使用し、ＣＯＶに沿って逆方向に進むＣＯＶの
直接観察によって実施することができる。ＭＡＸＭＡＸ
ＣＹＣＬＥ未満のＣＯＶ中のサイクル位置ごとに、ＣＯ
Ｖの値は、ＣＯＶ要素中のサイクル値の最大値および次
に高いサイクル位置のＣＯＶ要素の値になるようにセッ
トされる。この手順は、ＣＯＶの最初の位置で、また
は、ＣＯＶ要素に挿入すべき値がｎ、すなわち、ＳＰＵ
ＲＲ中の処理要素の数に等しいとき、終了する。これが
起こると、ＣＯＶ中のすべての先行位置がｎに等しくセ
ットされる。
ってスケジュールされたコードは処理要素の中で概念的
順序にはないが、エントリ・ポイントに後続する各処理
要素の命令のスケジュールは、概念的にエントリ・ポイ
ントに先行する処理要素に割り当てられたすべての命令
に後続しなければならない。これは、エントリ・ポイン
トが宣言されたとき、各処理要素中でサイクル占有ベク
トルＣＯＶを調節することによって達成される。唯一の
要件は、たとえば処理要素ｋに割り当てられる、エント
リ・ポイントに後続する命令を、エントリ・ポイントで
決定された処理要素ｋのＭＡＸＣＹＣＬＥ、ＭＡＸＣＹ
ＣＬＥ（ｋ）未満のサイクルに割り当てることができな
いことである。ＣＯＶをしてこの要件を実施させる処理
は、ＭＡＸＣＹＣＬＥ（ｋ）未満のすべてのサイクル位
置のＣＯＶ中の値をすべてのｋ値に関して少なくともｋ
になるよう調節することである。これは、サイクル上で
索引されるときのＣＯＶを値において単調で非増加的に
することに等しい。これは、すべての処理要素にわたっ
て最大のサイクル・スケジュールの値ＭＡＸＭＡＸＣＹ
ＣＬＥを使用し、ＣＯＶに沿って逆方向に進むＣＯＶの
直接観察によって実施することができる。ＭＡＸＭＡＸ
ＣＹＣＬＥ未満のＣＯＶ中のサイクル位置ごとに、ＣＯ
Ｖの値は、ＣＯＶ要素中のサイクル値の最大値および次
に高いサイクル位置のＣＯＶ要素の値になるようにセッ
トされる。この手順は、ＣＯＶの最初の位置で、また
は、ＣＯＶ要素に挿入すべき値がｎ、すなわち、ＳＰＵ
ＲＲ中の処理要素の数に等しいとき、終了する。これが
起こると、ＣＯＶ中のすべての先行位置がｎに等しくセ
ットされる。
【０１３４】セクション５．２ 命令スケジューリング
（ステップ４２０） 各処理要素は、現在処理されている命令の点までサイク
ルごとにスケジュールされた命令の数を記録するサイク
ル占有ベクトルＣＯＶを含む。レジスタがリネームさ
れ、レジスタ変更を生じさせる命令のデコードのサイク
ルが決定されるたびに、このレジスタのレジスタ可用性
時間ＲＡＴが、レジスタのリネームを記録するレジスタ
対応表の局所コピーの中にセットされる。レジスタ・リ
ネーム動作の詳細は、以下セクション５．３に説明す
る。
（ステップ４２０） 各処理要素は、現在処理されている命令の点までサイク
ルごとにスケジュールされた命令の数を記録するサイク
ル占有ベクトルＣＯＶを含む。レジスタがリネームさ
れ、レジスタ変更を生じさせる命令のデコードのサイク
ルが決定されるたびに、このレジスタのレジスタ可用性
時間ＲＡＴが、レジスタのリネームを記録するレジスタ
対応表の局所コピーの中にセットされる。レジスタ・リ
ネーム動作の詳細は、以下セクション５．３に説明す
る。
【０１３５】Ｅモード処理のはじめには、すべてのアー
キテクチャレジスタは、利用可能であると見なされ、ア
ーキテクチャレジスタの可用性時間はゼロであると見な
される。新たに変更されたレジスタの可用性時間は、新
たな値を作成する命令のデコード時間と、命令に関連す
る実行時間および記憶アクセス遅延とをプラスしたもの
である。命令によって要求されるオペランドの記憶アク
セス遅延は、１サイクルであると考える一定の量であ
る。命令のデコード時間は、命令のすべてのデコード入
力のＲＡＴを１サイクルだけ超えなければならず、そし
て、以下に記載する占有割り当てアルゴリズム（ＯＡ
Ａ）によって定義される占有可用性制限を受ける。命令
のデコードに入力されるすべてのＲＡＴの１＋最大値
を、命令の最小スロット時間と呼ぶ。
キテクチャレジスタは、利用可能であると見なされ、ア
ーキテクチャレジスタの可用性時間はゼロであると見な
される。新たに変更されたレジスタの可用性時間は、新
たな値を作成する命令のデコード時間と、命令に関連す
る実行時間および記憶アクセス遅延とをプラスしたもの
である。命令によって要求されるオペランドの記憶アク
セス遅延は、１サイクルであると考える一定の量であ
る。命令のデコード時間は、命令のすべてのデコード入
力のＲＡＴを１サイクルだけ超えなければならず、そし
て、以下に記載する占有割り当てアルゴリズム（ＯＡ
Ａ）によって定義される占有可用性制限を受ける。命令
のデコードに入力されるすべてのＲＡＴの１＋最大値
を、命令の最小スロット時間と呼ぶ。
【０１３６】割り当てアルゴリズムとは、Ｐセグメント
中の各命令のデコード時間を決定し、その命令をデコー
ドタイムスロットおよび処理要素に割り当てる規則であ
る。通常、以下のようにして、命令が審査され、それら
のレジスタがリネームされ、概念的順序で割り当てら
れ、それらの入力のＲＡＴの後にスケジュールされる。
中の各命令のデコード時間を決定し、その命令をデコー
ドタイムスロットおよび処理要素に割り当てる規則であ
る。通常、以下のようにして、命令が審査され、それら
のレジスタがリネームされ、概念的順序で割り当てら
れ、それらの入力のＲＡＴの後にスケジュールされる。
【０１３７】１．ＣＯＶ中の各タイムスロットを、その
タイムスロットに割り当てられた命令の数、いわゆるタ
イムスロットの占有に関連させる。
タイムスロットに割り当てられた命令の数、いわゆるタ
イムスロットの占有に関連させる。
【０１３８】２．命令によって使用されるレジスタに関
連するＲＡＴの内容に基づいて、命令のタイムスロット
を計算する。このタイムスロットを命令の最小スロット
時間と呼ぶ。
連するＲＡＴの内容に基づいて、命令のタイムスロット
を計算する。このタイムスロットを命令の最小スロット
時間と呼ぶ。
【０１３９】最小スロット時間のＣＯＶの値が、ｎ、す
なわちＳＰＵＲＲプロセッサ中の処理要素の数よりも小
さいならば、選択されたタイムスロットが最小スロット
時間となる。
なわちＳＰＵＲＲプロセッサ中の処理要素の数よりも小
さいならば、選択されたタイムスロットが最小スロット
時間となる。
【０１４０】最小スロット時間のＣＯＶの値が、ｎ、す
なわちＳＰＵＲＲプロセッサ中の処理要素の数であるな
らば、命令は、ＣＯＶエントリがｎ未満であるその後最
初のタイムスロットに割り当てられ、これが選択された
タイムスロットになる。
なわちＳＰＵＲＲプロセッサ中の処理要素の数であるな
らば、命令は、ＣＯＶエントリがｎ未満であるその後最
初のタイムスロットに割り当てられ、これが選択された
タイムスロットになる。
【０１４１】３．選択されたタイムスロットの占有は１
ずつインクリメントされ、命令は、番号が、選択された
タイムスロットのＣＯＶ中にある値に等しい処理要素に
割り当てられる。
ずつインクリメントされ、命令は、番号が、選択された
タイムスロットのＣＯＶ中にある値に等しい処理要素に
割り当てられる。
【０１４２】４．デコード時間は選択時間に等しく、命
令の実行の結果のＲＡＴの計算を使用して、レジスタ対
応表の中のＲＡＴフィールドを更新する。
令の実行の結果のＲＡＴの計算を使用して、レジスタ対
応表の中のＲＡＴフィールドを更新する。
【０１４３】５．各処理要素は、その割り当てられた命
令の１個がスケジュールされている最高の番号のサイク
ルＭＡＸＣＹＣＬＥを維持する。選択されたタイムスロ
ットが、命令に割り当てられた処理要素のＭＡＸＣＹＣ
ＬＥを超えるならば、割り当てられた処理要素のＭＡＸ
ＣＹＣＬＥの現在値を更新して、選択時間に等しくす
る。
令の１個がスケジュールされている最高の番号のサイク
ルＭＡＸＣＹＣＬＥを維持する。選択されたタイムスロ
ットが、命令に割り当てられた処理要素のＭＡＸＣＹＣ
ＬＥを超えるならば、割り当てられた処理要素のＭＡＸ
ＣＹＣＬＥの現在値を更新して、選択時間に等しくす
る。
【０１４４】６．各処理要素は、いずれかの命令がスケ
ジュールされている最高の番号のサイクルＭＡＸＣＹＣ
ＬＥを維持する。選択されたタイムスロットがＭＡＸＣ
ＹＣＬＥを超えるならば、ＭＡＸＣＹＣＬＥの現在値を
選択時間の値に更新する。
ジュールされている最高の番号のサイクルＭＡＸＣＹＣ
ＬＥを維持する。選択されたタイムスロットがＭＡＸＣ
ＹＣＬＥを超えるならば、ＭＡＸＣＹＣＬＥの現在値を
選択時間の値に更新する。
【０１４５】この方法で作成された割り当てが、命令を
実行する処理要素およびこの命令のデコード時間を決定
する。命令のデコード時間の値がセクション４．３で使
用されて、命令が変更するレジスタがあるならばそのＲ
ＡＴが計算される。
実行する処理要素およびこの命令のデコード時間を決定
する。命令のデコード時間の値がセクション４．３で使
用されて、命令が変更するレジスタがあるならばそのＲ
ＡＴが計算される。
【０１４６】セクション５．３ レジスタ・リネーミン
グ（ステップ４３０） Ｅモードにある命令を処理する際、命令がアーキテクチ
ャレジスタの新たな値をセットするたびにレジスタ・リ
ネーム動作が起こる必要がある。ＳＰＵＲＲ中のレジス
タは、一つの命令が作成する、別の命令が依存すること
ができる何かを包含するように汎用化されており、した
がって、条件コードの設定にも関連する。条件コード設
定命令を用いるアーキテクチャにおいて、条件コード
は、アーキテクチャレジスタによって表され、したがっ
てリネーミングを受ける。
グ（ステップ４３０） Ｅモードにある命令を処理する際、命令がアーキテクチ
ャレジスタの新たな値をセットするたびにレジスタ・リ
ネーム動作が起こる必要がある。ＳＰＵＲＲ中のレジス
タは、一つの命令が作成する、別の命令が依存すること
ができる何かを包含するように汎用化されており、した
がって、条件コードの設定にも関連する。条件コード設
定命令を用いるアーキテクチャにおいて、条件コード
は、アーキテクチャレジスタによって表され、したがっ
てリネーミングを受ける。
【０１４７】各処理要素は、レジスタ・ファイル中の、
リネーミングに使用することができる次のレジスタをＣ
ＲＲ中に記録する。命令処理のこの点で、すでに命令は
ある処理要素にスケジュールされており、そのデコード
時間が決定されている。命令への入力としても使用され
るレジスタを変更する命令の混乱を避けるため、処理要
素による命令の処理は、命令が所与の処理要素にスケジ
ュールされているかどうかで異なる。命令が処理要素α
にスケジュールされているならば、Ｅモード中の処理要
素αが以下の動作を実行する。
リネーミングに使用することができる次のレジスタをＣ
ＲＲ中に記録する。命令処理のこの点で、すでに命令は
ある処理要素にスケジュールされており、そのデコード
時間が決定されている。命令への入力としても使用され
るレジスタを変更する命令の混乱を避けるため、処理要
素による命令の処理は、命令が所与の処理要素にスケジ
ュールされているかどうかで異なる。命令が処理要素α
にスケジュールされているならば、Ｅモード中の処理要
素αが以下の動作を実行する。
【０１４８】処理要素がレジスタ対応表を使用して、す
べての命令ソース・レジスタをそれらのリネーミング値
に翻訳する。
べての命令ソース・レジスタをそれらのリネーミング値
に翻訳する。
【０１４９】処理要素αは、そのＣＲＲを参照して、命
令のシンク・レジスタをリネームし、ＣＲＲをインクリ
メントする。
令のシンク・レジスタをリネームし、ＣＲＲをインクリ
メントする。
【０１５０】処理要素αは、命令を実行し、リネームさ
れたレジスタの値を共通のレジスタ・ファイル中にセッ
トする。
れたレジスタの値を共通のレジスタ・ファイル中にセッ
トする。
【０１５１】処理要素αは、命令２２２のＺコード・バ
ージョンを作成し（図４を参照）、その命令を、それ自
体のＺコード・キャッシュ中の、命令がスケジュールさ
れたサイクルと相応するアドレスに配置する。
ージョンを作成し（図４を参照）、その命令を、それ自
体のＺコード・キャッシュ中の、命令がスケジュールさ
れたサイクルと相応するアドレスに配置する。
【０１５２】そして、処理要素αは、命令のシンク・レ
ジスタのリネームに続いて、他すべてのプロセッサによ
って実行される処理を完了する。
ジスタのリネームに続いて、他すべてのプロセッサによ
って実行される処理を完了する。
【０１５３】処理要素が処理要素αではなく、命令がレ
ジスタの値を変更するならば、次のようになる。
ジスタの値を変更するならば、次のようになる。
【０１５４】処理要素は、ＣＲＲ中の値を使用して命令
のシンク・レジスタをリネームし、ＣＲＲ中の値をイン
クリメントする。
のシンク・レジスタをリネームし、ＣＲＲ中の値をイン
クリメントする。
【０１５５】そして、すべての処理要素が、実行がレジ
スタの値を潜在的に変更する命令ごとに、以下を実施す
る。
スタの値を潜在的に変更する命令ごとに、以下を実施す
る。
【０１５６】このリネームの結果を、各処理要素によっ
て維持されるレジスタ対応表の現在のコピーに転記す
る。
て維持されるレジスタ対応表の現在のコピーに転記す
る。
【０１５７】セクション４．２で決定した命令のスケジ
ュールされたデコード時間を使用して、命令記憶アクセ
スおよび実行に含まれる待ち時間をデコードに加えるこ
とにより、命令によって変更されるレジスタのＲＡＴを
決定する。これが、ＲＡＴを次の命令の処理に利用する
ことを可能にする。
ュールされたデコード時間を使用して、命令記憶アクセ
スおよび実行に含まれる待ち時間をデコードに加えるこ
とにより、命令によって変更されるレジスタのＲＡＴを
決定する。これが、ＲＡＴを次の命令の処理に利用する
ことを可能にする。
【０１５８】処理される命令が分岐命令でもＰセグメン
ト終了命令でもないならば、セクション４．４、４．５
および４．６をスキップすることができ、セクション
４．１のＥモード処理によって次の命令を処理する。
ト終了命令でもないならば、セクション４．４、４．５
および４．６をスキップすることができ、セクション
４．１のＥモード処理によって次の命令を処理する。
【０１５９】セクション５．４ 状態回復の分岐処理−
レジスタ対応表キャッシュ（ステップ４４０） Ｅモードの間、処理要素１が分岐命令に遭遇すると、ど
の処理要素がその命令のデコードおよび実行に割り当て
られるかにかかわらず、その処理要素は、ＳＰＵＲＲプ
ロセッサが状態回復を実施することができるよう、その
命令のリネーム動作の最後にそのレジスタ対応表の内容
を保存しなければならない。共通のレジスタを、命令処
理のこの点で共通のレジスタがリネームするそれらのア
ーキテクチャ対応物と関連させる局所レジスタ対応表に
関連する情報を、分岐のためのレジスタ対応表（１８
０）に記憶しなければならず、Ｐセグメントの開始アド
レスおよび分岐の条件性レベルを使用してこのキャッシ
ュから検索することができる。Ｐセグメントが分岐で入
れ込まれるならば、エントリ・ポイントの条件性レベル
を使用してコード中の分岐をカウントし、立証する方法
を相対化したのと同様にして、検索に使用される条件性
レベルをエントリ・ポイントの条件性レベルに相対化さ
せる。情報をレジスタ対応表から検索する方法を使用し
て、ＳＰＵＲＲの並列処理段階が完了したのち、または
セクション４にすでに説明した分岐予測誤りが発生した
のち、処理の再会のために初期レジスタ状態を確立す
る。
レジスタ対応表キャッシュ（ステップ４４０） Ｅモードの間、処理要素１が分岐命令に遭遇すると、ど
の処理要素がその命令のデコードおよび実行に割り当て
られるかにかかわらず、その処理要素は、ＳＰＵＲＲプ
ロセッサが状態回復を実施することができるよう、その
命令のリネーム動作の最後にそのレジスタ対応表の内容
を保存しなければならない。共通のレジスタを、命令処
理のこの点で共通のレジスタがリネームするそれらのア
ーキテクチャ対応物と関連させる局所レジスタ対応表に
関連する情報を、分岐のためのレジスタ対応表（１８
０）に記憶しなければならず、Ｐセグメントの開始アド
レスおよび分岐の条件性レベルを使用してこのキャッシ
ュから検索することができる。Ｐセグメントが分岐で入
れ込まれるならば、エントリ・ポイントの条件性レベル
を使用してコード中の分岐をカウントし、立証する方法
を相対化したのと同様にして、検索に使用される条件性
レベルをエントリ・ポイントの条件性レベルに相対化さ
せる。情報をレジスタ対応表から検索する方法を使用し
て、ＳＰＵＲＲの並列処理段階が完了したのち、または
セクション４にすでに説明した分岐予測誤りが発生した
のち、処理の再会のために初期レジスタ状態を確立す
る。
【０１６０】セクション５．５ ＰＥＬＣを確立するた
めの分岐処理（ステップ４５０） 分岐予測誤りがＺモードで起こると、Ｐセグメント中の
誤って予測された分岐の条件性レベル以下の条件性レベ
ルをもつ分岐命令よりも概念的に早いすべての命令がそ
れらの処理を完了する点で各処理要素を停止させなけれ
ばならない。処理要素によって実行される命令はもはや
順序どおりではない（すなわち、順序外で実行される）
ため、処理要素によって発される個々の命令の条件性レ
ベルを、より低い条件性レベルをもつすべての命令が処
理要素中で完了したという保証とみなすことはできな
い。各処理要素中で処理を停止させる方法は、Ｅモード
の間にセットされる処理要素条件性レベルＰＥＬＣを使
用する方法である。いずれかの処理要素がＰセグメント
・ストリーム中で分岐に遭遇すると、その分岐がその処
理要素に割り当てられているかどうかにかかわらず、そ
の処理要素は、その処理要素のＭＡＸＣＹＣＬＥにスケ
ジュールされた命令に対し、２２７（図４を参照）で遭
遇した分岐命令の条件性レベルを添付した。所与の命令
は、その２２７を何回も、しかも常に増大する値で上書
きされているかもしれない。ＰＥＬＣは、ＰＥＬＣ＝α
と標識された命令に後続する命令が、α以下の条件性レ
ベルを有してはいなかったことを保証する。ＰＥＬＣ
は、中間値をスキップすることができ、したがって、取
り出し／格納制御の中で格納命令を刈り込むための唯一
のベースとしては不適当である。これはセクション３で
論じた。さらに、命令が分岐であるならば、すべての処
理要素は、次の命令が正しい条件性レベルで処理される
よう、それらの条件性レベルをインクリメントしなけれ
ばならない。
めの分岐処理（ステップ４５０） 分岐予測誤りがＺモードで起こると、Ｐセグメント中の
誤って予測された分岐の条件性レベル以下の条件性レベ
ルをもつ分岐命令よりも概念的に早いすべての命令がそ
れらの処理を完了する点で各処理要素を停止させなけれ
ばならない。処理要素によって実行される命令はもはや
順序どおりではない（すなわち、順序外で実行される）
ため、処理要素によって発される個々の命令の条件性レ
ベルを、より低い条件性レベルをもつすべての命令が処
理要素中で完了したという保証とみなすことはできな
い。各処理要素中で処理を停止させる方法は、Ｅモード
の間にセットされる処理要素条件性レベルＰＥＬＣを使
用する方法である。いずれかの処理要素がＰセグメント
・ストリーム中で分岐に遭遇すると、その分岐がその処
理要素に割り当てられているかどうかにかかわらず、そ
の処理要素は、その処理要素のＭＡＸＣＹＣＬＥにスケ
ジュールされた命令に対し、２２７（図４を参照）で遭
遇した分岐命令の条件性レベルを添付した。所与の命令
は、その２２７を何回も、しかも常に増大する値で上書
きされているかもしれない。ＰＥＬＣは、ＰＥＬＣ＝α
と標識された命令に後続する命令が、α以下の条件性レ
ベルを有してはいなかったことを保証する。ＰＥＬＣ
は、中間値をスキップすることができ、したがって、取
り出し／格納制御の中で格納命令を刈り込むための唯一
のベースとしては不適当である。これはセクション３で
論じた。さらに、命令が分岐であるならば、すべての処
理要素は、次の命令が正しい条件性レベルで処理される
よう、それらの条件性レベルをインクリメントしなけれ
ばならない。
【０１６１】セクション５．６ 最後のＰセグメント命
令の扱い／Ｅモードの終了（ステップ４６０） Ｐセグメント中の最後の命令に遭遇すると、各処理要素
は、ビット２２８（図４を参照）をオンにすることによ
り、処理要素に関連するＭＡＸＣＹＣＬＥでその処理要
素に割り当てられた命令を、セグメントの終わり命令と
して宣言する。この規則に対する唯一の例外は、所与の
処理要素のＭＡＸＣＹＣＬＥの現在値がＥＰＣ未満であ
る場合である。この場合、ＥＰＣに関連する命令位置に
は、Ｐセグメントの最後の命令としてフラグ付けされて
いる無操作ＮＯＰ命令が充填されている。次の命令のア
ドレスがＺコード・キャッシュ・ディレクトリにおける
エントリであるならば、Ｐセグメントの最後の命令を宣
言することができる。したがって、次の命令のアドレス
をＥモードによって使用して、現在の命令がＥモードを
終了させ、Ｐセグメントの最終命令を表すかどうかが決
定される。
令の扱い／Ｅモードの終了（ステップ４６０） Ｐセグメント中の最後の命令に遭遇すると、各処理要素
は、ビット２２８（図４を参照）をオンにすることによ
り、処理要素に関連するＭＡＸＣＹＣＬＥでその処理要
素に割り当てられた命令を、セグメントの終わり命令と
して宣言する。この規則に対する唯一の例外は、所与の
処理要素のＭＡＸＣＹＣＬＥの現在値がＥＰＣ未満であ
る場合である。この場合、ＥＰＣに関連する命令位置に
は、Ｐセグメントの最後の命令としてフラグ付けされて
いる無操作ＮＯＰ命令が充填されている。次の命令のア
ドレスがＺコード・キャッシュ・ディレクトリにおける
エントリであるならば、Ｐセグメントの最後の命令を宣
言することができる。したがって、次の命令のアドレス
をＥモードによって使用して、現在の命令がＥモードを
終了させ、Ｐセグメントの最終命令を表すかどうかが決
定される。
【０１６２】Ｐセグメントの最後の命令は普通は分岐で
あるが、いずれにしても、処理要素１は、Ｐセグメント
の最後の命令に遭遇したとき現在の条件性レベルで索引
されるそのレジスタ対応表のキャッシュ記憶可能なコピ
ーを生成する。ここでＳＰＵＲＲは、この条件性レベル
を使用して、すべての命令が完了し、取り出し／格納表
の刈り込みが達成されることを保証する状態回復を開始
する。
あるが、いずれにしても、処理要素１は、Ｐセグメント
の最後の命令に遭遇したとき現在の条件性レベルで索引
されるそのレジスタ対応表のキャッシュ記憶可能なコピ
ーを生成する。ここでＳＰＵＲＲは、この条件性レベル
を使用して、すべての命令が完了し、取り出し／格納表
の刈り込みが達成されることを保証する状態回復を開始
する。
【０１６３】処理ステップの終了時および状態の回復お
よび取り出し／格納表の刈り込みののち、次の命令アド
レスを使用して、Ｚコード・キャッシュ・ディレクトリ
を探索して、次の処理間隔がＥモードを含むのかＺモー
ドを含むのかを決定するということは、セクション２で
すでに記載した。次の命令のアドレスがＰセグメント開
始アドレスまたはＰセグメント中のエントリ・ポイント
と一致する。Ｚモード処理間隔が確立される。
よび取り出し／格納表の刈り込みののち、次の命令アド
レスを使用して、Ｚコード・キャッシュ・ディレクトリ
を探索して、次の処理間隔がＥモードを含むのかＺモー
ドを含むのかを決定するということは、セクション２で
すでに記載した。次の命令のアドレスがＰセグメント開
始アドレスまたはＰセグメント中のエントリ・ポイント
と一致する。Ｚモード処理間隔が確立される。
【０１６４】セクション６ Ｚモードにおける処理 Ｚモード処理は、レジスタ・リネーミング、命令スケジ
ューリングまたは回復情報のキャッシュ記憶が必要では
ないため、Ｅモード処理よりも簡素である。Ｚモードに
おける処理は、すべての処理要素がそれらの最後の命令
に達するか、分岐予測誤りが宣言されるまで継続する。
分岐予測誤りは、全証明条件性レベル（ＯＣＬＣ）３４
１（図６を参照）によって宣言される。各処理要素中の
分岐解機構がＺコードでの各分岐命令の解をバス３９０
を介して刈り込みモニタに通信する。所与の期間に、Ｏ
ＣＬＣは、より低いレベルのすべての分岐が正しく解か
れているよう、最大のＬＣである。ＯＣＬＣを超えるも
のであるＬＣでの分岐がＢＷＧとして解かれると、この
レベルのＬＣでの分岐予測誤りがすべての処理要素に通
信される。この分岐予測誤りを宣言した処理要素は、す
べての処理要素が静止し、状態回復が完了し、取り出し
／格納表が刈り込まれると、正しい目標アドレスをすべ
ての処理要素に通信する。Ｚモードでは、ひとたび処理
要素のＰＥＬＣが分岐予測誤りのＬＣ以上になると、処
理要素は分岐予測誤りののち静止する。処理要素は、そ
れに割り当てられた命令の最高のＰＥＬＣ２２７（図４
を参照）に基づいて継続的にそのＰＥＬＣをリセットす
る。処理要素は、セグメントの終わりビット２２８がオ
ンになっている命令に達すると、自動的に静止する。
ューリングまたは回復情報のキャッシュ記憶が必要では
ないため、Ｅモード処理よりも簡素である。Ｚモードに
おける処理は、すべての処理要素がそれらの最後の命令
に達するか、分岐予測誤りが宣言されるまで継続する。
分岐予測誤りは、全証明条件性レベル（ＯＣＬＣ）３４
１（図６を参照）によって宣言される。各処理要素中の
分岐解機構がＺコードでの各分岐命令の解をバス３９０
を介して刈り込みモニタに通信する。所与の期間に、Ｏ
ＣＬＣは、より低いレベルのすべての分岐が正しく解か
れているよう、最大のＬＣである。ＯＣＬＣを超えるも
のであるＬＣでの分岐がＢＷＧとして解かれると、この
レベルのＬＣでの分岐予測誤りがすべての処理要素に通
信される。この分岐予測誤りを宣言した処理要素は、す
べての処理要素が静止し、状態回復が完了し、取り出し
／格納表が刈り込まれると、正しい目標アドレスをすべ
ての処理要素に通信する。Ｚモードでは、ひとたび処理
要素のＰＥＬＣが分岐予測誤りのＬＣ以上になると、処
理要素は分岐予測誤りののち静止する。処理要素は、そ
れに割り当てられた命令の最高のＰＥＬＣ２２７（図４
を参照）に基づいて継続的にそのＰＥＬＣをリセットす
る。処理要素は、セグメントの終わりビット２２８がオ
ンになっている命令に達すると、自動的に静止する。
【０１６５】一つの好ましい実施態様に関して本発明を
説明したが、当業者であれば、請求項の真髄および範囲
の中で、本発明に変更を加えて実施しうることを認識す
るであろう。
説明したが、当業者であれば、請求項の真髄および範囲
の中で、本発明に変更を加えて実施しうることを認識す
るであろう。
【０１６６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）命令のシーケンスを格納するメモリと、複数の実
行装置と、前記メモリに格納された前記命令のシーケン
スの第一のシーケンスの代替符号化を、前記メモリに格
納された前記命令のシーケンスの実行と同時に生成する
並列命令生成手段と、を含み、前記代替符号化を、前記
複数の実行装置によって非同期的に並列で実行すること
ができ、前記複数の実行装置が共通のレジスタ・ファイ
ルを介してインタフェースすることを特徴とするコンピ
ュータ処理装置。 （２）前記代替符号化が前記命令の第一のシーケンスの
複数のサブシーケンスを含み、前記命令のサブシーケン
スを、前記複数の実行装置によって非同期的に並列で実
行することができる上記（１）記載のコンピュータ処理
装置。 （３）前記複数の実行装置それぞれが、前記命令のサブ
シーケンスの一つを格納するための専有命令キャッシュ
に関連している上記（２）記載のコンピュータ処理装
置。 （４）前記並列命令生成手段が前記命令のサブシーケン
スへの複数のエントリ・ポイントを識別する上記（２）
記載のコンピュータ処理装置。 （５）前記並列命令生成手段がレジスタ・リネーミング
を使用して前記命令の第一のシーケンスの前記複数のサ
ブシーケンスを生成する上記（２）記載のコンピュータ
処理装置。 （６）前記並列生成手段が、命令の各サブシーケンスに
関連するレジスタ対応表を格納し、前記レジスタ対応表
が、関連する命令のサブシーケンスの中の命令によって
使用され、定義されるレジスタと、前記共通のレジスタ
・ファイルのレジスタとの間のマッピングを表す上記
（５）記載のコンピュータ処理装置。 （７）前記レジスタ対応表が、レジスタ対応表に関連す
る命令のサブシーケンスの中の命令によって使用および
／または定義されるレジスタがマッピングされる前記共
通のレジスタ・ファイルの各レジスタに対応するエント
リを含み、前記エントリが、前記共通のレジスタ・ファ
イルの対応するレジスタに関連する可用性期間を表す可
用性データを含む上記（６）記載のコンピュータ処理装
置。 （８）命令のシーケンスを格納するメモリと、複数の実
行装置とを含むコンピュータ処理装置において前記命令
のシーケンスを実行する方法において、前記メモリに格
納された前記命令のシーケンスを実行するステップと、
前記メモリに格納された前記命令のシーケンスの前記実
行ステップと同時に、前記メモリに格納された前記命令
のシーケンスの第一のシーケンスの代替符号化を生成す
るステップと、を含み、前記代替符号化を、前記複数の
実行装置によって非同期的に並列で実行することがで
き、前記複数の実行装置が共通のレジスタ・ファイルを
介してインタフェースすることを特徴とする方法。 （９）前記代替符号化が前記命令の第一のシーケンスの
複数のサブシーケンスを含み、前記命令のサブシーケン
スを、前記複数の実行装置によって非同期的に並列で実
行することができる上記（８）記載の方法。 （１０）前記複数の実行装置それぞれが、前記命令のサ
ブシーケンスの一つを格納するための専有命令キャッシ
ュに関連している上記（９）記載の方法。 （１１）前記命令のサブシーケンスへの複数のエントリ
・ポイントを識別するステップをさらに含む上記（９）
記載の方法。 （１２）前記生成ステップがレジスタ・リネーミングを
使用して前記命令の第一のシーケンスの前記複数のサブ
シーケンスを生成する上記（９）記載の方法。 （１３）命令の各サブシーケンスに関連するレジスタ対
応表を格納するステップをさらに含み、前記レジスタ対
応表が、関連する命令のサブシーケンスの中の命令によ
って使用され、定義されるレジスタと、前記共通のレジ
スタ・ファイルのレジスタと間のマッピングを表す上記
（１２）記載の方法。 （１４）前記レジスタ対応表が、レジスタ対応表に関連
する命令のサブシーケンスの中の命令によって使用およ
び／または定義されるレジスタがマッピングされる前記
共通のレジスタ・ファイルの各レジスタに対応するエン
トリを含み、前記エントリが、前記共通のレジスタ・フ
ァイルの対応するレジスタに関連する可用性期間を表す
可用性データを含む上記（１３）記載の方法。 （１５）命令のシーケンスを格納するメモリと、複数の
実行装置と、前記メモリに格納された前記命令のシーケ
ンスの第一のシーケンスの代替符号化を、前記メモリに
格納された前記命令のシーケンスの実行と同時に生成す
る並列命令生成手段と、を含み、前記代替符号化を、前
記複数の実行装置によって非同期的に並列で実行するこ
とができ、前記代替符号化が、順序外にスケジュールさ
れた少なくとも一つの命令と、少なくとも一つの推論的
分岐命令とを含み、前記少なくとも一つの推論的分岐命
令が誤って推測されたことを示す分岐予測誤り信号を生
成する手段と、前記メモリに格納された、前記少なくと
も一つの推論的分岐命令に先行するすべての命令の実行
を完了したとき、前記分岐予測誤り信号に応答して、前
記実行装置を制御して、前記代替符号化の実行を停止さ
せる手段とを含む回復手段と、を含むことを特徴とする
コンピュータ処理装置。 （１６）前記推論的分岐命令の結果が前記分岐命令の最
初の実行に基づいて推論される上記（１５）記載のコン
ピュータ処理装置。 （１７）前記回復手段が、前記実行装置によって実行さ
れる各代替符号化に関連する条件性レベルを表す第一の
データを格納する表と、前記少なくとも一つの推論的分
岐命令の条件性レベルを表す第二のデータを生成する手
段と、前記実行装置によって実行される前記代替符号化
に関連する前記第一のデータが前記第二のデータに対応
すると決定したとき、各実行装置を制御して、前記代替
符号化の実行を停止させる手段と、を含む上記（１５）
記載のコンピュータ処理装置。 （１８）命令のシーケンスを格納するメモリと、複数の
実行装置とを含むコンピュータ処理装置において前記命
令のシーケンスを実行する方法において、前記メモリに
格納された前記命令の順列を実行するステップと、前記
命令のシーケンスの前記実行ステップと同時に、前記メ
モリに格納された前記命令のシーケンスの第一のシーケ
ンスの代替符号化を生成するステップと、を含み、前記
代替符号化を、前記複数の実行装置によって非同期的に
並列で実行することができ、前記代替符号化が、順序外
にスケジュールされた少なくとも一つの命令と、少なく
とも一つの推論的分岐命令とを含み、前記少なくとも一
つの推論的分岐命令が誤って推測されたことを示す分岐
予測誤り信号を生成するステップと、前記メモリに格納
された、前記少なくとも一つの推論的分岐命令に先行す
るすべての命令の実行を完了したとき、前記分岐予測誤
り信号に応答して、前記実行装置を制御して、前記代替
符号化の実行を停止させるステップと、を含むことを特
徴とする方法。 （１９）前記推論的分岐命令の結果を、前記分岐命令の
最初の実行に基づいて推論する上記（１８）記載の方
法。 （２０）前記実行装置によって実行される各代替符号化
に関連する条件性レベルを表す第一のデータを生成する
ステップと、前記少なくとも一つの推論的分岐命令の条
件性レベルを表す第二のデータを生成するステップと、
前記実行装置によって実行される前記代替符号化に関連
する前記第一のデータが前記第二のデータに対応すると
決定したとき、各実行装置を制御して、前記代替符号化
の実行を停止させるステップとをさらに含む上記（１
８）記載の方法。
の事項を開示する。 （１）命令のシーケンスを格納するメモリと、複数の実
行装置と、前記メモリに格納された前記命令のシーケン
スの第一のシーケンスの代替符号化を、前記メモリに格
納された前記命令のシーケンスの実行と同時に生成する
並列命令生成手段と、を含み、前記代替符号化を、前記
複数の実行装置によって非同期的に並列で実行すること
ができ、前記複数の実行装置が共通のレジスタ・ファイ
ルを介してインタフェースすることを特徴とするコンピ
ュータ処理装置。 （２）前記代替符号化が前記命令の第一のシーケンスの
複数のサブシーケンスを含み、前記命令のサブシーケン
スを、前記複数の実行装置によって非同期的に並列で実
行することができる上記（１）記載のコンピュータ処理
装置。 （３）前記複数の実行装置それぞれが、前記命令のサブ
シーケンスの一つを格納するための専有命令キャッシュ
に関連している上記（２）記載のコンピュータ処理装
置。 （４）前記並列命令生成手段が前記命令のサブシーケン
スへの複数のエントリ・ポイントを識別する上記（２）
記載のコンピュータ処理装置。 （５）前記並列命令生成手段がレジスタ・リネーミング
を使用して前記命令の第一のシーケンスの前記複数のサ
ブシーケンスを生成する上記（２）記載のコンピュータ
処理装置。 （６）前記並列生成手段が、命令の各サブシーケンスに
関連するレジスタ対応表を格納し、前記レジスタ対応表
が、関連する命令のサブシーケンスの中の命令によって
使用され、定義されるレジスタと、前記共通のレジスタ
・ファイルのレジスタとの間のマッピングを表す上記
（５）記載のコンピュータ処理装置。 （７）前記レジスタ対応表が、レジスタ対応表に関連す
る命令のサブシーケンスの中の命令によって使用および
／または定義されるレジスタがマッピングされる前記共
通のレジスタ・ファイルの各レジスタに対応するエント
リを含み、前記エントリが、前記共通のレジスタ・ファ
イルの対応するレジスタに関連する可用性期間を表す可
用性データを含む上記（６）記載のコンピュータ処理装
置。 （８）命令のシーケンスを格納するメモリと、複数の実
行装置とを含むコンピュータ処理装置において前記命令
のシーケンスを実行する方法において、前記メモリに格
納された前記命令のシーケンスを実行するステップと、
前記メモリに格納された前記命令のシーケンスの前記実
行ステップと同時に、前記メモリに格納された前記命令
のシーケンスの第一のシーケンスの代替符号化を生成す
るステップと、を含み、前記代替符号化を、前記複数の
実行装置によって非同期的に並列で実行することがで
き、前記複数の実行装置が共通のレジスタ・ファイルを
介してインタフェースすることを特徴とする方法。 （９）前記代替符号化が前記命令の第一のシーケンスの
複数のサブシーケンスを含み、前記命令のサブシーケン
スを、前記複数の実行装置によって非同期的に並列で実
行することができる上記（８）記載の方法。 （１０）前記複数の実行装置それぞれが、前記命令のサ
ブシーケンスの一つを格納するための専有命令キャッシ
ュに関連している上記（９）記載の方法。 （１１）前記命令のサブシーケンスへの複数のエントリ
・ポイントを識別するステップをさらに含む上記（９）
記載の方法。 （１２）前記生成ステップがレジスタ・リネーミングを
使用して前記命令の第一のシーケンスの前記複数のサブ
シーケンスを生成する上記（９）記載の方法。 （１３）命令の各サブシーケンスに関連するレジスタ対
応表を格納するステップをさらに含み、前記レジスタ対
応表が、関連する命令のサブシーケンスの中の命令によ
って使用され、定義されるレジスタと、前記共通のレジ
スタ・ファイルのレジスタと間のマッピングを表す上記
（１２）記載の方法。 （１４）前記レジスタ対応表が、レジスタ対応表に関連
する命令のサブシーケンスの中の命令によって使用およ
び／または定義されるレジスタがマッピングされる前記
共通のレジスタ・ファイルの各レジスタに対応するエン
トリを含み、前記エントリが、前記共通のレジスタ・フ
ァイルの対応するレジスタに関連する可用性期間を表す
可用性データを含む上記（１３）記載の方法。 （１５）命令のシーケンスを格納するメモリと、複数の
実行装置と、前記メモリに格納された前記命令のシーケ
ンスの第一のシーケンスの代替符号化を、前記メモリに
格納された前記命令のシーケンスの実行と同時に生成す
る並列命令生成手段と、を含み、前記代替符号化を、前
記複数の実行装置によって非同期的に並列で実行するこ
とができ、前記代替符号化が、順序外にスケジュールさ
れた少なくとも一つの命令と、少なくとも一つの推論的
分岐命令とを含み、前記少なくとも一つの推論的分岐命
令が誤って推測されたことを示す分岐予測誤り信号を生
成する手段と、前記メモリに格納された、前記少なくと
も一つの推論的分岐命令に先行するすべての命令の実行
を完了したとき、前記分岐予測誤り信号に応答して、前
記実行装置を制御して、前記代替符号化の実行を停止さ
せる手段とを含む回復手段と、を含むことを特徴とする
コンピュータ処理装置。 （１６）前記推論的分岐命令の結果が前記分岐命令の最
初の実行に基づいて推論される上記（１５）記載のコン
ピュータ処理装置。 （１７）前記回復手段が、前記実行装置によって実行さ
れる各代替符号化に関連する条件性レベルを表す第一の
データを格納する表と、前記少なくとも一つの推論的分
岐命令の条件性レベルを表す第二のデータを生成する手
段と、前記実行装置によって実行される前記代替符号化
に関連する前記第一のデータが前記第二のデータに対応
すると決定したとき、各実行装置を制御して、前記代替
符号化の実行を停止させる手段と、を含む上記（１５）
記載のコンピュータ処理装置。 （１８）命令のシーケンスを格納するメモリと、複数の
実行装置とを含むコンピュータ処理装置において前記命
令のシーケンスを実行する方法において、前記メモリに
格納された前記命令の順列を実行するステップと、前記
命令のシーケンスの前記実行ステップと同時に、前記メ
モリに格納された前記命令のシーケンスの第一のシーケ
ンスの代替符号化を生成するステップと、を含み、前記
代替符号化を、前記複数の実行装置によって非同期的に
並列で実行することができ、前記代替符号化が、順序外
にスケジュールされた少なくとも一つの命令と、少なく
とも一つの推論的分岐命令とを含み、前記少なくとも一
つの推論的分岐命令が誤って推測されたことを示す分岐
予測誤り信号を生成するステップと、前記メモリに格納
された、前記少なくとも一つの推論的分岐命令に先行す
るすべての命令の実行を完了したとき、前記分岐予測誤
り信号に応答して、前記実行装置を制御して、前記代替
符号化の実行を停止させるステップと、を含むことを特
徴とする方法。 （１９）前記推論的分岐命令の結果を、前記分岐命令の
最初の実行に基づいて推論する上記（１８）記載の方
法。 （２０）前記実行装置によって実行される各代替符号化
に関連する条件性レベルを表す第一のデータを生成する
ステップと、前記少なくとも一つの推論的分岐命令の条
件性レベルを表す第二のデータを生成するステップと、
前記実行装置によって実行される前記代替符号化に関連
する前記第一のデータが前記第二のデータに対応すると
決定したとき、各実行装置を制御して、前記代替符号化
の実行を停止させるステップとをさらに含む上記（１
８）記載の方法。
【図１】本発明の自己並列化処理システムの好ましい実
施態様のブロック図である。
施態様のブロック図である。
【図２】好ましい実施態様において一つの処理要素によ
って使用される専有Ｚキャッシュの構造を示す図であ
る。
って使用される専有Ｚキャッシュの構造を示す図であ
る。
【図３】Ｚキャッシュのディレクトリ中のエントリのフ
ォーマットを示す図である。
ォーマットを示す図である。
【図４】Ｚキャッシュのセルに記憶されたＺ命令のフォ
ーマットを示す図である。
ーマットを示す図である。
【図５】Ｚキャッシュ・セルの命令フォーマット拡張部
を示す図である。
を示す図である。
【図６】好ましい実施態様において順番外ハザードを監
視するＯＳＣ／ＰＳＣ制御のブロック図である。
視するＯＳＣ／ＰＳＣ制御のブロック図である。
【図７】ＯＳＣ／ＰＳＣ制御における取り出し表エント
リのフォーマットを示す図である。
リのフォーマットを示す図である。
【図８】ＯＳＣ／ＰＳＣ制御における格納表エントリの
フォーマットを示す図である。
フォーマットを示す図である。
【図９】ＯＳＣ／ＰＳＣ制御における刈り込みモニタを
示す図である。
示す図である。
【図１０】Ｅモードにおける動作の順序を示す図であ
る。
る。
【図１１】Ｅモードにおける動作の順序を示す図であ
る。
る。
１００ 処理要素 １３０ 実行装置 １４０ 記憶階層 １４５ インタフェース １６０ 共通のレジスタ・ファイル １７０ レジスタ対応表 １８０ レジスタ対応表キャッシュ ２００ Ｚキャッシュ ３００ ＯＳＣ／ＰＳＣ制御 ５００ 命令デコーダ／スケジューラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カタッムリ・エカナハム アメリカ合衆国10598 ニューヨーク州 ヨークタウン ハイツ カリー ストリー ト 3263
Claims (20)
- 【請求項１】命令のシーケンスを格納するメモリと、 複数の実行装置と、 前記メモリに格納された前記命令のシーケンスの第一の
シーケンスの代替符号化を、前記メモリに格納された前
記命令のシーケンスの実行と同時に生成する並列命令生
成手段と、を含み、 前記代替符号化を、前記複数の実行装置によって非同期
的に並列で実行することができ、前記複数の実行装置が
共通のレジスタ・ファイルを介してインタフェースする
ことを特徴とするコンピュータ処理装置。 - 【請求項２】前記代替符号化が前記命令の第一のシーケ
ンスの複数のサブシーケンスを含み、前記命令のサブシ
ーケンスを、前記複数の実行装置によって非同期的に並
列で実行することができる請求項１記載のコンピュータ
処理装置。 - 【請求項３】前記複数の実行装置それぞれが、前記命令
のサブシーケンスの一つを格納するための専有命令キャ
ッシュに関連している請求項２記載のコンピュータ処理
装置。 - 【請求項４】前記並列命令生成手段が前記命令のサブシ
ーケンスへの複数のエントリ・ポイントを識別する請求
項２記載のコンピュータ処理装置。 - 【請求項５】前記並列命令生成手段がレジスタ・リネー
ミングを使用して前記命令の第一のシーケンスの前記複
数のサブシーケンスを生成する請求項２記載のコンピュ
ータ処理装置。 - 【請求項６】前記並列生成手段が、命令の各サブシーケ
ンスに関連するレジスタ対応表を格納し、前記レジスタ
対応表が、関連する命令のサブシーケンスの中の命令に
よって使用され、定義されるレジスタと、前記共通のレ
ジスタ・ファイルのレジスタとの間のマッピングを表す
請求項５記載のコンピュータ処理装置。 - 【請求項７】前記レジスタ対応表が、レジスタ対応表に
関連する命令のサブシーケンスの中の命令によって使用
および／または定義されるレジスタがマッピングされる
前記共通のレジスタ・ファイルの各レジスタに対応する
エントリを含み、前記エントリが、前記共通のレジスタ
・ファイルの対応するレジスタに関連する可用性期間を
表す可用性データを含む請求項６記載のコンピュータ処
理装置。 - 【請求項８】命令のシーケンスを格納するメモリと、複
数の実行装置とを含むコンピュータ処理装置において前
記命令のシーケンスを実行する方法において、 前記メモリに格納された前記命令のシーケンスを実行す
るステップと、 前記メモリに格納された前記命令のシーケンスの前記実
行ステップと同時に、前記メモリに格納された前記命令
のシーケンスの第一のシーケンスの代替符号化を生成す
るステップと、を含み、 前記代替符号化を、前記複数の実行装置によって非同期
的に並列で実行することができ、前記複数の実行装置が
共通のレジスタ・ファイルを介してインタフェースする
ことを特徴とする方法。 - 【請求項９】前記代替符号化が前記命令の第一のシーケ
ンスの複数のサブシーケンスを含み、前記命令のサブシ
ーケンスを、前記複数の実行装置によって非同期的に並
列で実行することができる請求項８記載の方法。 - 【請求項１０】前記複数の実行装置それぞれが、前記命
令のサブシーケンスの一つを格納するための専有命令キ
ャッシュに関連している請求項９記載の方法。 - 【請求項１１】前記命令のサブシーケンスへの複数のエ
ントリ・ポイントを識別するステップをさらに含む請求
項９記載の方法。 - 【請求項１２】前記生成ステップがレジスタ・リネーミ
ングを使用して前記命令の第一のシーケンスの前記複数
のサブシーケンスを生成する請求項９記載の方法。 - 【請求項１３】命令の各サブシーケンスに関連するレジ
スタ対応表を格納するステップをさらに含み、前記レジ
スタ対応表が、関連する命令のサブシーケンスの中の命
令によって使用され、定義されるレジスタと、前記共通
のレジスタ・ファイルのレジスタと間のマッピングを表
す請求項１２記載の方法。 - 【請求項１４】前記レジスタ対応表が、レジスタ対応表
に関連する命令のサブシーケンスの中の命令によって使
用および／または定義されるレジスタがマッピングされ
る前記共通のレジスタ・ファイルの各レジスタに対応す
るエントリを含み、前記エントリが、前記共通のレジス
タ・ファイルの対応するレジスタに関連する可用性期間
を表す可用性データを含む請求項１３記載の方法。 - 【請求項１５】命令のシーケンスを格納するメモリと、 複数の実行装置と、 前記メモリに格納された前記命令のシーケンスの第一の
シーケンスの代替符号化を、前記メモリに格納された前
記命令のシーケンスの実行と同時に生成する並列命令生
成手段と、を含み、 前記代替符号化を、前記複数の実行装置によって非同期
的に並列で実行することができ、前記代替符号化が、順
序外にスケジュールされた少なくとも一つの命令と、少
なくとも一つの推論的分岐命令とを含み、 前記少なくとも一つの推論的分岐命令が誤って推測され
たことを示す分岐予測誤り信号を生成する手段と、 前記メモリに格納された、前記少なくとも一つの推論的
分岐命令に先行するすべての命令の実行を完了したと
き、前記分岐予測誤り信号に応答して、前記実行装置を
制御して、前記代替符号化の実行を停止させる手段とを
含む回復手段と、を含むことを特徴とするコンピュータ
処理装置。 - 【請求項１６】前記推論的分岐命令の結果が前記分岐命
令の最初の実行に基づいて推論される請求項１５記載の
コンピュータ処理装置。 - 【請求項１７】前記回復手段が、 前記実行装置によって実行される各代替符号化に関連す
る条件性レベルを表す第一のデータを格納する表と、 前記少なくとも一つの推論的分岐命令の条件性レベルを
表す第二のデータを生成する手段と、 前記実行装置によって実行される前記代替符号化に関連
する前記第一のデータが前記第二のデータに対応すると
決定したとき、各実行装置を制御して、前記代替符号化
の実行を停止させる手段と、を含む請求項１５記載のコ
ンピュータ処理装置。 - 【請求項１８】命令のシーケンスを格納するメモリと、
複数の実行装置とを含むコンピュータ処理装置において
前記命令のシーケンスを実行する方法において、 前記メモリに格納された前記命令の順列を実行するステ
ップと、 前記命令のシーケンスの前記実行ステップと同時に、前
記メモリに格納された前記命令のシーケンスの第一のシ
ーケンスの代替符号化を生成するステップと、を含み、 前記代替符号化を、前記複数の実行装置によって非同期
的に並列で実行することができ、前記代替符号化が、順
序外にスケジュールされた少なくとも一つの命令と、少
なくとも一つの推論的分岐命令とを含み、 前記少なくとも一つの推論的分岐命令が誤って推測され
たことを示す分岐予測誤り信号を生成するステップと、 前記メモリに格納された、前記少なくとも一つの推論的
分岐命令に先行するすべての命令の実行を完了したと
き、前記分岐予測誤り信号に応答して、前記実行装置を
制御して、前記代替符号化の実行を停止させるステップ
と、を含むことを特徴とする方法。 - 【請求項１９】前記推論的分岐命令の結果を、前記分岐
命令の最初の実行に基づいて推論する請求項１８記載の
方法。 - 【請求項２０】前記実行装置によって実行される各代替
符号化に関連する条件性レベルを表す第一のデータを生
成するステップと、 前記少なくとも一つの推論的分岐命令の条件性レベルを
表す第二のデータを生成するステップと、 前記実行装置によって実行される前記代替符号化に関連
する前記第一のデータが前記第二のデータに対応すると
決定したとき、各実行装置を制御して、前記代替符号化
の実行を停止させるステップとをさらに含む請求項１８
記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/724,633 US5802338A (en) | 1996-10-01 | 1996-10-01 | Method of self-parallelizing and self-parallelizing multiprocessor using the method |
| US08/724633 | 1996-10-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10124317A true JPH10124317A (ja) | 1998-05-15 |
| JP3731843B2 JP3731843B2 (ja) | 2006-01-05 |
Family
ID=24911209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25972997A Expired - Lifetime JP3731843B2 (ja) | 1996-10-01 | 1997-09-25 | 命令シーケンスを実行する方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5802338A (ja) |
| JP (1) | JP3731843B2 (ja) |
| CN (1) | CN1127016C (ja) |
| GB (1) | GB2318660B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013532331A (ja) * | 2010-06-29 | 2013-08-15 | インテル・コーポレーション | 第１コア型と第２コア型を結合することにより電力性能効率を改善させる装置、方法及びシステム |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898849A (en) * | 1997-04-04 | 1999-04-27 | Advanced Micro Devices, Inc. | Microprocessor employing local caches for functional units to store memory operands used by the functional units |
| US6161167A (en) * | 1997-06-27 | 2000-12-12 | Advanced Micro Devices, Inc. | Fully associate cache employing LRU groups for cache replacement and mechanism for selecting an LRU group |
| US6088789A (en) * | 1998-05-13 | 2000-07-11 | Advanced Micro Devices, Inc. | Prefetch instruction specifying destination functional unit and read/write access mode |
| US6757816B1 (en) * | 1999-12-30 | 2004-06-29 | Intel Corporation | Fast branch misprediction recovery method and system |
| US6748492B1 (en) | 2000-08-07 | 2004-06-08 | Broadcom Corporation | Deterministic setting of replacement policy in a cache through way selection |
| US6848024B1 (en) * | 2000-08-07 | 2005-01-25 | Broadcom Corporation | Programmably disabling one or more cache entries |
| US6732234B1 (en) * | 2000-08-07 | 2004-05-04 | Broadcom Corporation | Direct access mode for a cache |
| US6748495B2 (en) | 2001-05-15 | 2004-06-08 | Broadcom Corporation | Random generator |
| US20030154419A1 (en) * | 2002-01-10 | 2003-08-14 | Binyu Zang | Register renaming in binary translation using rollback and recovery |
| US7266587B2 (en) * | 2002-05-15 | 2007-09-04 | Broadcom Corporation | System having interfaces, switch, and memory bridge for CC-NUMA operation |
| WO2005013123A1 (en) * | 2003-07-29 | 2005-02-10 | Bitfone Corporation | Mobile handset with update agent implemented in hardware |
| US7904895B1 (en) | 2004-04-21 | 2011-03-08 | Hewlett-Packard Develpment Company, L.P. | Firmware update in electronic devices employing update agent in a flash memory card |
| JP2006053662A (ja) * | 2004-08-10 | 2006-02-23 | Matsushita Electric Ind Co Ltd | 多重プロセッサ |
| US8526940B1 (en) | 2004-08-17 | 2013-09-03 | Palm, Inc. | Centralized rules repository for smart phone customer care |
| US8281083B2 (en) * | 2005-06-30 | 2012-10-02 | Intel Corporation | Device, system and method of generating an execution instruction based on a memory-access instruction |
| US8209676B2 (en) | 2006-06-08 | 2012-06-26 | Hewlett-Packard Development Company, L.P. | Device management in a network |
| US8752044B2 (en) | 2006-07-27 | 2014-06-10 | Qualcomm Incorporated | User experience and dependency management in a mobile device |
| US7849290B2 (en) * | 2007-07-09 | 2010-12-07 | Oracle America, Inc. | Store queue architecture for a processor that supports speculative execution |
| US8423584B2 (en) * | 2008-05-08 | 2013-04-16 | International Business Machines Corporation | Conditional inclusion of resources in a computer system configuration |
| EP2601577B1 (en) * | 2010-08-06 | 2019-02-13 | Frederick Furtek | A method and apparatus for a compiler and related components for stream-based computations for a general-purpose, multiple-core system |
| US20130339666A1 (en) * | 2012-06-15 | 2013-12-19 | International Business Machines Corporation | Special case register update without execution |
| JP6307975B2 (ja) * | 2014-03-28 | 2018-04-11 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| DE102017209697A1 (de) * | 2016-06-13 | 2017-12-14 | Denso Corporation | Parallelisierungsverfahren, Parallelisierungswerkzeug und fahrzeuginterne Vorrichtung |
| JP2017228029A (ja) * | 2016-06-21 | 2017-12-28 | 株式会社デンソー | 並列化方法、並列化ツール、車載装置 |
| US10430197B2 (en) | 2017-05-12 | 2019-10-01 | Samsung Electronics Co., Ltd. | Banking register renaming to reduce power |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4574349A (en) * | 1981-03-30 | 1986-03-04 | International Business Machines Corp. | Apparatus for addressing a larger number of instruction addressable central processor registers than can be identified by a program instruction |
| JPH0658631B2 (ja) * | 1983-12-19 | 1994-08-03 | 株式会社日立製作所 | デ−タ処理装置 |
| US4829422A (en) * | 1987-04-02 | 1989-05-09 | Stellar Computer, Inc. | Control of multiple processors executing in parallel regions |
| US4992938A (en) * | 1987-07-01 | 1991-02-12 | International Business Machines Corporation | Instruction control mechanism for a computing system with register renaming, map table and queues indicating available registers |
| US5226126A (en) * | 1989-02-24 | 1993-07-06 | Nexgen Microsystems | Processor having plurality of functional units for orderly retiring outstanding operations based upon its associated tags |
| DE69030931T2 (de) * | 1989-04-24 | 1998-01-15 | Ibm | Mehrfachsequenzprozessorsystem |
| US5355457A (en) * | 1991-05-21 | 1994-10-11 | Motorola, Inc. | Data processor for performing simultaneous instruction retirement and backtracking |
| US5347639A (en) * | 1991-07-15 | 1994-09-13 | International Business Machines Corporation | Self-parallelizing computer system and method |
| US5412784A (en) * | 1991-07-15 | 1995-05-02 | International Business Machines Corporation | Apparatus for parallelizing serial instruction sequences and creating entry points into parallelized instruction sequences at places other than beginning of particular parallelized instruction sequence |
| US5408658A (en) * | 1991-07-15 | 1995-04-18 | International Business Machines Corporation | Self-scheduling parallel computer system and method |
| US5511172A (en) * | 1991-11-15 | 1996-04-23 | Matsushita Electric Co. Ind, Ltd. | Speculative execution processor |
| US5434985A (en) * | 1992-08-11 | 1995-07-18 | International Business Machines Corporation | Simultaneous prediction of multiple branches for superscalar processing |
| US5481683A (en) * | 1992-10-30 | 1996-01-02 | International Business Machines Corporation | Super scalar computer architecture using remand and recycled general purpose register to manage out-of-order execution of instructions |
| US5581719A (en) * | 1992-11-12 | 1996-12-03 | Digital Equipment Corporation | Multiple block line prediction |
| EP0779577B1 (en) * | 1993-10-18 | 2002-05-22 | VIA-Cyrix, Inc. | Micoprocessor pipe control and register translation |
| DE69425311T2 (de) * | 1993-10-18 | 2001-03-15 | Nat Semiconductor Corp | Mikroprozessor mit spekulativer Befehlsausführung |
| JP3699518B2 (ja) * | 1995-01-26 | 2005-09-28 | サン マイクロシステムズ インコーポレイテッド | パイプライン・プロセッサ内において、誤って予測された実行分岐後にアネックス内のヤング・ビットを回復する方法及び装置 |
-
1996
- 1996-10-01 US US08/724,633 patent/US5802338A/en not_active Expired - Lifetime
-
1997
- 1997-08-29 CN CN97118000A patent/CN1127016C/zh not_active Expired - Lifetime
- 1997-09-16 GB GB9719580A patent/GB2318660B/en not_active Expired - Lifetime
- 1997-09-25 JP JP25972997A patent/JP3731843B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013532331A (ja) * | 2010-06-29 | 2013-08-15 | インテル・コーポレーション | 第１コア型と第２コア型を結合することにより電力性能効率を改善させる装置、方法及びシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9719580D0 (en) | 1997-11-19 |
| CN1178942A (zh) | 1998-04-15 |
| GB2318660A (en) | 1998-04-29 |
| JP3731843B2 (ja) | 2006-01-05 |
| GB2318660B (en) | 2001-07-04 |
| US5802338A (en) | 1998-09-01 |
| CN1127016C (zh) | 2003-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3731843B2 (ja) | 命令シーケンスを実行する方法及び装置 | |
| JP2898820B2 (ja) | 自己並列化式のコンピュータ・システムおよび方法 | |
| Franklin et al. | The expandable split window paradigm for exploiting fine-grain parallelsim | |
| Franklin et al. | ARB: A hardware mechanism for dynamic reordering of memory references | |
| US7363467B2 (en) | Dependence-chain processing using trace descriptors having dependency descriptors | |
| US5408658A (en) | Self-scheduling parallel computer system and method | |
| US8028152B2 (en) | Hierarchical multi-threading processor for executing virtual threads in a time-multiplexed fashion | |
| JP2937485B2 (ja) | スーパースカラプロセッサにおけるトラップを検出して実行する方法及び装置 | |
| US20160098279A1 (en) | Method and apparatus for segmented sequential storage | |
| US5996060A (en) | System and method for concurrent processing | |
| US6442679B1 (en) | Apparatus and method for guard outcome prediction | |
| US20080133889A1 (en) | Hierarchical instruction scheduler | |
| US5412784A (en) | Apparatus for parallelizing serial instruction sequences and creating entry points into parallelized instruction sequences at places other than beginning of particular parallelized instruction sequence | |
| US20080133893A1 (en) | Hierarchical register file | |
| US9176741B2 (en) | Method and apparatus for segmented sequential storage | |
| JP2000029699A (ja) | プロセサア―キテクチャ | |
| WO1998037485A1 (en) | Method and apparatus for forwarding of operands in a computer system | |
| WO2007027671A2 (en) | Scheduling mechanism of a hierarchical processor including multiple parallel clusters | |
| US6032244A (en) | Multiple issue static speculative instruction scheduling with path tag and precise interrupt handling | |
| Krishnan et al. | The need for fast communication in hardware-based speculative chip multiprocessors | |
| JP2007531164A (ja) | データスペキュレーションの明示的ソフトウェア制御のための方法及び構造 | |
| US7434004B1 (en) | Prefetch prediction | |
| JPH08286913A (ja) | パイプライン・プロセッサにおいて次に完了すべき命令のアドレスを生成する方法および装置 | |
| Hirata et al. | Parallel binary search tree construction inspired by thread-level speculation | |
| Mitrevski et al. | Prediction and speculation techniques in ILP |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041001 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041224 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050330 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050926 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050926 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20050926 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081021 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111021 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121021 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121021 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131021 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |