JPH10124306A

JPH10124306A - メモリ装置

Info

Publication number: JPH10124306A
Application number: JP8298251A
Authority: JP
Inventors: Masahiro Tokue; 正裕徳江
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1996-10-22
Filing date: 1996-10-22
Publication date: 1998-05-15

Abstract

(57)【要約】【課題】コピー防止機能の信頼性に優れ、かつ汎用性
およびコスト性に優れたメモリ装置を提供する。【解決手段】このプログラムの流れの中で、アドレス
［Ｂ］は不正なコピーをここで攪乱するためのターニン
グ・ポイントとして設定され、このアドレス［Ｂ］に至
るまでの経路として８種類のアドレス経路〜が設定
され、これらのアドレス経路〜にそれぞれ対応して
８種類の処理１〜８が割り当てられている。プログラム
の実行シーケンスがターニング・ポイントのアドレス
［Ｂ］に達すると、それら８種類のアドレス経路〜
のうちのいずれを通って来たのか判定され、その通って
来たアドレス経路に対応した処理の先頭アドレスへプロ
グラムの実行シーケンスがジャンプする。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、プログラムを格納
するメモリ装置に係り、特にコピー防止機能を備えたメ
モリ装置に関する。

【００２０】

【従来の技術】一般に、マイクロコンピュータ用のプロ
グラムを保持するための記憶媒体にはＲＯＭ（Read Onl
y Memory）が使用されている。ＲＯＭは、主としてアド
レス・デコーダ、メモリ・セル・アレイおよびデータ出
力回路から構成され、有効なアドレスを入力すると、そ
のアドレスで指定される記憶位置に記憶されているデー
タを読み出し、その読み出したデータを出力するように
なっている。

【００３０】つまり、一般のＲＯＭにおいては、アドレ
スと記憶データとが１対１の関係で固定しており、どの
順番にアドレスが入力されても、各々のアドレスに対し
て常に決まった１つのデータが出力されるようになって
いる。

【００４０】ところで、近年、家庭用ゲーム機等の分野
でコンピュータ・ソフトウェアの不正コピーが問題にな
っている。この種のソフトウェアは、概してＲＯＭカー
トリッジやＣＤ−ＲＯＭ等の記憶媒体に蓄積された形態
で出回っており、誰でも容易に手にすることができる。
ＲＯＭの読出しプロトコルは上記のように単純であるか
ら、ＲＯＭライタ等を用いることで、ＲＯＭに格納され
ているソフトウェアを別の記憶媒体に極く簡単にコピー
することができる。

【００５０】そこで、そのような不正コピーを防止する
ための対策が色々と提案されてきている。たとえば、ゲ
ーム用ＲＯＭカートリッジによく使われるマスクＲＯＭ
は一般のＥＰＲＯＭと端子配置が同じで差し替え可能
（ピンコンパチブル）なのが普通であるが、そのような
マスクＲＯＭに対して不正コピーの防止のためにあえて
端子配置を変える方法がある。すなわち、図１５に示す
ＲＯＭの標準端子配置において、たとえばアドレス・ビ
ットＡ15に割り当てられている１番ピンとアドレス・ビ
ットＡ10に割り当てられている２１番ピンとを相互に入
れ替える。そうすると、ＲＯＭライタは、データを正し
く読み出すことができなくなる。

【００６０】また、図１６に示すように、ＲＯＭカート
リッジに暗号ＩＣを組み込む方法もある。ゲーム機本体
側のＣＰＵは、ゲームを始める前にランダムな値（Ａ）
を暗号ＩＣに入力する。暗号ＩＣは、入力された値
（Ａ）について一定の計算を行って、計算結果の値ｆ
(A) をＣＰＵへ返す。ＣＰＵは、もちろんその計算式を
知っており、ＣＰＵ内で計算した値と暗号ＩＣからの解
答ｆ(A) とを照合する。そして、一致すればゲームを開
始し、一致しなければゲームを行わない。

【００７０】

【発明が解決しようとする課題】しかしながら、この種
メモリ装置における従来のコピー防止技術はいずれも、
コピー防止機能の信頼性に欠けたり、汎用性に欠ける等
の問題があった。たとえば、図１５に示したような端子
配置を変える方法は、プリント基板の改変を伴うだけで
なく、ＣＰＵの各端子からＲＯＭの各端子までの配線パ
ターンを追うことで容易に解析されてしまう。また、図
１６に示したようなＲＯＭカートリッジに暗号ＩＣを組
み込む方式は、ゲーム機本体側にも機能の変更を必要と
するため、既に出回っているゲーム機には使えないとい
う不都合がある。

【００８０】本発明は、かかる従来技術の問題点に鑑み
てなされたもので、コピー防止機能の信頼性に優れ、か
つ汎用性およびコスト性に優れたメモリ装置を提供する
ことを目的とする。

【００９０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のメモリ装置は、プログラムを格納
するメモリ装置において、前記プログラムの流れの中で
予め指定した所定のアドレスに至るまでに複数のアドレ
ス経路が設けられており、前記プログラムの実行シーケ
ンスが前記指定アドレスに達するまでに通って来たいず
れかのアドレス経路を判別し、前記判別したアドレス経
路に応じたデータを前記所定のアドレスで出力するよう
にした。

【０１００】また、本発明の第２のメモリ装置は、プロ
グラムを格納するメモリ装置において、前記プログラム
のうち予め指定したターニング・ポイントのアドレス以
外のアドレスに対応したデータを保持する第１のメモリ
と、前記ターニング・ポイントのアドレスに対応したデ
ータを格納する第２のメモリと、前記プログラムの実行
シーケンスが前記ターニング・ポイントのアドレスに達
した時に、予め設定されている複数のアドレス経路のう
ちのいずれを通って来たのかを判定し、その通って来た
アドレス経路に応じたデータを前記第２のメモリから読
み出して出力するメモリ制御手段とを有する。

【０１１０】また、本発明の第３のメモリ装置は、上記
第２のメモリ装置において、前記メモリ制御手段に、前
記プログラムの実行シーケンスが前記複数のアドレス経
路の途中で指定されている通過監視ポイントのアドレス
を通過したか否かを監視するための経路通過監視手段
と、前記プログラムの実行シーケンスが前記ターニング
・ポイントのアドレスに達した時に前記経路通過監視手
段の出力に応じて前記プログラムの実行シーケンスの通
って来たアドレス経路を判別する通過経路判別手段とが
含まれていることを特徴とする。

【０１２０】また、本発明の第４のメモリ装置は、上記
第１ないし第３のいずれかのメモリ装置において、前記
プログラムには前記複数のアドレス経路にそれぞれ対応
した複数の処理手順が設けられ、前記ターニング・ポイ
ントで出力されるデータは前記プログラムの実行シーケ
ンスがそれまで通って来たアドレス経路に対応する処理
手順へ分岐するためのジャンプ命令を表すデータである
ことを特徴とする。

【０１３０】また、本発明の第５のメモリ装置は、共通
のアドレス・バスおよびデータ・バスを介して中央演算
処理装置と他のメモリ装置または周辺装置とに接続さ
れ、プログラムを格納するメモリ装置において、前記メ
モリ装置に割り当てられているアドレスのうち予め指定
したターニング・ポイントのアドレス以外のアドレスに
対応したデータを保持する第１のメモリと、前記ターニ
ング・ポイントのアドレスに対応したデータを格納する
第２のメモリと、前記プログラムの流れの中で前記ター
ニング・ポイントのアドレスに至るまでに前記中央演算
処理装置が前記他のメモリ装置または周辺装置内の所定
の１つまたは複数のアドレスにアクセスして書き込みま
たは読み出したデータを取り込んで保持するデータ保持
手段と、前記プログラムの実行シーケンスが前記第１の
アドレスに達した時に、前記データ保持手段に保持され
ている前記データの内容に応じたデータを前記第２のメ
モリから読み出して出力するメモリ制御手段とを有す
る。

【０１４０】

【発明の実施の形態】以下、図１〜図１４を参照して本
発明の実施例を説明する。

【０１５０】図１に、本発明の一実施例によるメモリ装
置を適用した家庭用ゲーム機のシステム構成を示す。

【０１６０】このシステムにおいて、ＣＰＵ（中央演算
処理装置）１０、ＲＡＭ１２、Ｉ／Ｏポート１４、ジョ
イスティックまたはキー・パッド（JOY KEY 1 ，JOY KE
Y 2）およびＣＲＴコントローラ１６はゲーム機本体に
内蔵されるかまたは付属している。テレビ受像機１８
は、ゲーム機本体と電気ケーブルを介して接続される。
ＲＯＭ装置２０は、任意のゲーム用ソフトウェアを格納
または記憶する本実施例のメモリ装置であり、たとえば
ゲーム機本体のスロットに着脱自在に装填可能なＲＯＭ
カートリッジに内蔵されている。ＣＰＵ１０は、たとえ
ば１６ビット幅のアドレス・バス２２、たとえば８ビッ
ト幅のデータ・バス２４および所要の制御線２６を介し
て各部と電気的に接続されている。

【０１７０】図２に、ＲＯＭ装置２０に格納されている
ソフトウェアまたはプログラムのフローチャートを簡略
的に示す。

【０１８０】このプログラムは、たとえば砲弾を敵側の
或る目的物に当てるゲームに係るものである。ステップ
Ｓ1 ではJOY KEY が操作されたのか否かを判断し、ステ
ップＳ2 では砲弾が何かに当たったのかどうかを判断
し、ステップＳ3 では被弾した相手が敵か味方かを判断
する。

【０１９０】このプログラムの流れの中で、所定箇所の
アドレス［Ａ，Ｂ，ア，イ，ウ，エ］が指定されてい
る。アドレス［Ｂ］は、不正なコピーをここで攪乱する
ためのターニング・ポイントとして設定されている。ア
ドレス［Ａ］および［ア，イ，ウ，エ］は、プログラム
の実行シーケンスがアドレス［Ｂ］に達するまでに通っ
たアドレス経路を割り出すための経路入口および通過監
視ポイントとしてそれぞれ設定されている。説明の便宜
上、１６進表示で、Ａは１０００番地、アは２０００番
地、イは３０００番地、ウは４０００番地、エは５００
０番地、Ｂは６０００番地であるとする。プログラムの
実行シーケンスは、ＣＰＵ１０内のプログラムカウンタ
の値の変遷に対応している。

【０２００】図３に示すように、本実施例では、ターニ
ング・ポイントのアドレス［Ｂ］に至るまでのアドレス
経路として８種類の経路〜が設定されており、これ
らのアドレス経路〜にそれぞれ対応して８種類の処
理１〜８が割り当てられている。プログラムの実行シー
ケンスがターニング・ポイントのアドレス［Ｂ］に達す
ると、それら８種類のアドレス経路〜のうちのいず
れを通って来たのか判定され、その通って来たアドレス
経路に対応した処理の先頭アドレス（たとえば処理１は
７０００番地）へプログラムの実行シーケンスがジャン
プするようになっている。

【０２１０】図４に、本実施例におけるＲＯＭ装置２０
内の回路構成を示す。このＲＯＭ装置２０は、１チップ
の集積回路として構成されてよく、その中にたとえばマ
スクＲＯＭからなる２つのＲＯＭ３０，３２を設けてい
る。これらのＲＯＭ３０，３２より読み出されたデータ
は、ＲＯＭ切替制御部３４のセレクタ３６により択一的
に選択されてデータ・バス２４上に出力されるようにな
っている。

【０２２０】一方のＲＯＭ３０は、このプログラムの中
でターニング・ポイントとして指定されているアドレス
［Ｂ］以下３つのアドレス（６０００，６００１，６０
０２番地）を除く全ての有効アドレスに対応したデータ
を保持する主ＲＯＭである。

【０２３０】この主ＲＯＭ３０は、アドレス・バス２２
に直接接続され、ＣＰＵ１０がこのＲＯＭ装置２０にア
クセスする度毎に、ＣＰＵ１０からの１６ビットのアド
レス信号ＡＤＤを入力し、そのアドレス信号ＡＤＤによ
って指定される記憶位置から８ビットのデータを読み出
す。ターニング・ポイント以外のアドレスでプログラム
が進行している限り、つまりＣＰＵ１０内のアドレスカ
ウンタが６０００〜６００２番地以外のアドレスを指し
ている限り、主ＲＯＭ３０より読み出されたデータはそ
のままセレクタ３６を通ってデータ・バス２４上に出力
される。

【０２４０】なお、主ＲＯＭ３０において、ターニング
・ポイント以下３つのアドレス（６０００〜６００２番
地）に対応する記憶位置には、何のデータも格納してお
く必要はないが、無意味なダミーのデータを格納してお
くのもよい。

【０２５０】他方のＲＯＭ３２は、ターニング・ポイン
ト以下３つのアドレス（６０００〜６００２番地）に対
応した複数のデータを保持する副ＲＯＭである。図７に
示すように、この実施例では、上記８種類の処理１〜８
へそれぞれ分岐するための８種類の３バイトのジャンプ
命令「BR 7000 」，「BR 8000 」, ……「BR E000 」が
副ＲＯＭ３２に格納されている。この例では、全て無条
件ジャンプ命令としているが、条件付きジャンプ命令で
ももちろん構わない。

【０２６０】プログラムの実行シーケンスがターニング
・ポイントのアドレス［Ｂ］まで来ると、ＲＯＭ切替制
御部３４の制御の下で、それまで通って来たアドレス経
路に応じて副ＲＯＭ３２より上記８種類のジャンプ命令
の中のいずれか１つ（３バイト）が３回のメモリサイク
ルで読み出され、その読み出されたジャンプ命令のデー
タがセレクタ３６を通ってデータ・バス２４上に出力さ
れ、ＣＰＵ１０に取り込まれるようになっている。

【０２７０】ＲＯＭ切替制御部３４は、上記した出力セ
レクタ３６の外に、デコーダ３８、カウンタ４０、指定
アドレス［Ａ，Ｂ，ア，イ，ウ，エ］にそれぞれ対応す
る個数（６個）のアドレス・コンパレータ４２〜５２、
カウンタ５６、セレクタ５４および複数個（たとえば７
個）の２ビット容量のレジスタＲｅｇ１〜Ｒｅｇ７を有
している。

【０２８０】アドレス・コンパレータ４２は、経路入口
の指定アドレス［Ａ］に相当する１６ビットの比較基準
値＜Ａ＞（１０００番地）を有しており、ＣＰＵ１０か
らのアドレス信号ＡＤＤの値が該比較基準値＜Ａ＞と一
致した時、たとえばＨレベルの一致信号ＣＬA を出力す
る（図５の（ａ））。アドレス・コンパレータ４２より
一致信号ＣＬA が出力されると、この信号ＣＬA に応動
してカウンタ５６がリセットされ、その３ビットのカウ
ント出力ＪＫが初期値「０」つまり（000)に戻るように
なっている。

【０２９０】アドレス・コンパレータ４４は、ターニン
グ・ポイントの指定アドレス［Ｂ］に相当する１６ビッ
トの比較基準値＜Ｂ＞（６０００番地）を有しており、
ＣＰＵ１０からのアドレス信号ＡＤＤの値が該比較基準
値＜Ｂ＞と一致した時に、たとえばＨレベルの一致信号
ＣＬB を出力する（図５の（ｂ））。そうすると、この
アドレス・コンパレータ４４からの一致信号ＣＬB に応
動してカウンタ４０がリセットされ、その３ビットのカ
ウント出力Ｆが初期値「０」(000) に戻るようになって
いる。

【０３００】アドレス・コンパレータ４６は、通過監視
ポイントの指定アドレス［ア］に相当する１６ビットの
比較基準値＜ア＞（２０００番地）を有しており、ＣＰ
Ｕ１０からのアドレス信号ＡＤＤの値が該比較基準値＜
ア＞と一致した時に、たとえばＨレベルの一致信号Ｃ
(ア) を出力すると同時に、固有の値たとえば「０」(00)
を有する２ビットの通過検出データＤ(ア) を出力する
（図５の（ｃ））。

【０３１０】他のアドレス・コンパレータ４８，５０，
５２も、それぞれ対応する指定アドレス［イ］，
［ウ］，［エ］について上記アドレス・コンパレータ４
６と同様に動作する。そして、これらのアドレス・コン
パレータ４８，５０，５２より出力される２ビットの通
過検出データＤ(イ) ，Ｄ(ウ) ，Ｄ(エ) も、それぞれ固有
の値「１」(01)，［２］(10)，［３］(11)を有してい
る。

【０３２０】アドレス・コンパレータ４６〜５２の中の
いずれか１つより一致信号Ｃおよび通過検出データＤが
出力されると、該一致信号Ｃはカウンタ５６に入力さ
れ、該通過検出データＤはセレクタ５４に入力される。
カウンタ５６は、一致信号Ｃに応動してカウント値ＪＫ
を１つ増やす。セレクタ５４は、入力した通過検出デー
タＤを、出力側の２ビット・レジスタＲｅｇ１〜Ｒｅｇ
７の中でカウンタ５６からのカウント出力ＪＫの値に対
応するレジスタＲｅｇにロードする。たとえば、カウン
タ５６からのカウント出力ＪＫの値が「１」(001) であ
るときは、Ｒｅｇ１に通過検出データＤをロードする。

【０３３０】このように、プログラムの実行シーケンス
が経路入口のアドレス［Ａ］を通過した時点でアドレス
・コンパレータ４２からの一致信号ＣＬA によりカウン
タ５６が初期化（リセット）され、それ以後、実行シー
ケンスが通過監視ポイントのアドレス［ア，イ，ウ，
エ］のいずれか１つを通過する度毎に、アドレス・コン
パレータ４６〜５２のいずれか１つより出力される２ビ
ットの通過検出データＤをカウンタ５６とセレクタ５４
との協働で１データずつ２ビット・レジスタＲｅｇ１，
２…に順次割り振って格納するようになっている。

【０３４０】したがって、プログラムの実行シーケンス
がターニング・ポイントのアドレス［Ｂ］に来た時のレ
ジスタＲｅｇ１〜７全体に格納されているデータ（集計
データ）およびカウンタ５６の出力ＪＫの値（最終カウ
ント値）は、図６に示すようになる。

【０３５０】たとえば、アドレス経路を通ってアドレ
ス［Ｂ］に到達する場合、先ず経路入口のアドレス
［Ａ］でカウンタ５６のカウント出力ＪＫが値「０」(0
00) に初期化され、途中の通過監視ポイントのアドレス
［エ］でアドレス・コンパレータ５２より一致信号Ｃ
(エ) および値「３」(10)の通過検出データＤ(エ) が出力
される。これにより、カウンタ５６の出力ＪＫの値は
「３」(011) になり、コンパレータ５２からの値「３」
(11)の通過検出データＤ(エ) はセレクタ５４を介して第
１のレジスタＲｅｇ１にロードされる。

【０３６０】その後、通過監視ポイントのアドレス
［イ］でアドレス・コンパレータ４８より一致信号Ｃ
(イ) および値「１」(01)の通過検出データＤ(イ) が出力
される。そうすると、カウンタ５６の出力ＪＫの値は
「２」(010) になり、コンパレータ４８からの値「１」
(01)の通過検出データＤ(イ) はセレクタ５４を介して第
２のレジスタＲｅｇ２にロードされる。その後、プログ
ラムの実行シーケンスはいずれの通過監視ポイントを経
由することなくターニング・ポイントのアドレス［Ｂ］
に達する。

【０３７０】したがって、第１のレジスタＲｅｇ１に格
納された値「３」(11)の通過検出データＤ(エ) と第２の
レジスタＲｅｇ２に格納された値「１」(01)の通過検出
データＤ(イ) を合わせたものがレジスタＲｅｇ１〜７全
体の集計データとなり、カウンタ５６の出力ＪＫの値
「２」(010) が最終カウント値となる。これら集計デー
タと最終カウント値は、後述するデコーダ３８で解読さ
れる。

【０３８０】図６には、各アドレス経路〜毎にレジ
スタ群Ｒｅｇ１〜７より得られる集計データとカウンタ
５６より得られる最終カウント値とに対応するデコーダ
３８の３ビット出力ＤＥの値も示されている。たとえば
実行シーケンスがアドレス経路を通ってアドレス
［Ｂ］に到達した時のデコード出力ＤＥは「４」(100)
である。デコーダ３８からのデコード出力ＤＥは、副Ｒ
ＯＭ３２にロウ・アドレス信号として与えられる。

【０３９０】カウンタ４０は、ＣＰＵ１０からの読み出
し制御信号ＲＥ_- をクロック入力端子に受け取り、ＲＥ
_- がイネーブル（Ｌレベル）になる度毎にカウント値を
１つ増やし、３ビットのカウント出力Ｆ（Ｆ2,Ｆ1,Ｆ0)
を発生する。このカウンタ４０からの３ビット出力のう
ち最上位の１ビットＦ2 は切替制御信号としてセレクタ
３６に与えられ、下位の２ビット（Ｆ1,Ｆ0 ）はカラム
・アドレス信号として副ＲＯＭ３２に与えられる。

【０４００】上記したように、プログラムの実行シーケ
ンスがアドレス［Ｂ］に来た時にアドレス・コンパレー
タ４４より出力される一致信号ＣＬB に応動してカウン
タ４０がリセットされ、そのカウント値Ｆが初期値
「０」(000) に戻る。これで、最上位ビット（切替制御
信号）Ｆ2 が“０”になり、セレクタ３６は主ＲＯＭ３
０側（入力ａ）から副ＲＯＭ３２側（入力ｂ）に切り替
わる。

【０４１０】この直後にＣＰＵ１０からの読み出し制御
信号ＲＥ_- がイネーブル（レベル）になると、カウンタ
４０の下位２ビット（ＦＫ1,ＦＫ0 ）の値が「１」(01)
に変わる。副ＲＯＭ３２においては、デコーダ３８から
のアドレス経路〜のいずれか１つに対応する値のロ
ウ・アドレス信号ＤＥとカウンタ４０からの値「１」(0
1)のカラム・アドレス信号（ＦＫ1,ＦＫ0 ）とで指定さ
れる記憶番地より８ビットつまり１バイトのデータを読
み出す。

【０４２０】図７から理解されるように、たとえば、デ
コーダ３８からのロウ・アドレス信号ＤＥの値が「４」
（これは経路に対応する）の場合、値「１」(01)のカ
ラム・アドレス信号（ＦＫ1,ＦＫ0 ）に応じて副ＲＯＭ
３２より読み出されるデータは「８Ｃ」である。こうし
て副ＲＯＭ３２より読み出された１番目のデータ（「８
Ｃ」）は、セレクタ３６を通ってデータ・バス２４上に
送出される。

【０４３０】次のメモリアクセスで、読み出し制御信号
ＲＥ_- がイネーブル（Ｌレベル）になると、副ＲＯＭ３
２はデコーダ３８からの上記と同じ値（「４」）のロウ
・アドレス信号ＤＥとカウンタ４０からの値「２」(10)
のカラム・アドレス信号（ＦＫ1,ＦＫ0 ）とで指定され
る記憶位置より１バイトのデータ（「Ｂ０」）を読み出
す。こうして副ＲＯＭ３２より読み出された２番目のデ
ータ（「Ｂ０」）も、セレクタ３６を通ってデータ・バ
ス２４上に送出される。

【０４４０】次のメモリアクセスで、読み出し制御信号
ＲＥ_- がイネーブル（Ｌレベル）になると、副ＲＯＭ３
２はデコーダ３８からの上記と同じ値（「４」）のロウ
・アドレス信号ＤＥとカウンタ４０からの値「３」(11)
のカラム・アドレス信号（ＦＫ1,ＦＫ0 ）とで指定され
る記憶番地より１バイトのデータ（「００」）を読み出
す。この３番目に読み出されたデータ（「００」）も、
セレクタ３６を通ってデータ・バス２４上に送出され
る。

【０４５０】次のメモリアクセスで、読み出し制御信号
ＲＥ_- がイネーブル（Ｌレベル）になると、カウンタ４
０のカウント値Ｆが「４」(100) になり、最上位ビット
の切替制御信号Ｆ2 が「１」になる。これにより、セレ
クタ３６は主ＲＯＭ３０側に切り替わり、主ＲＯＭ３０
からの読出しデータがデータ・バス２４上に出力され
る。副ＲＯＭ３２においては、カウンタ４０より値
「０」(00)のカラム・アドレス信号（ＦＫ1,ＦＫ0 ）が
入力されるが、そのカラム・アドレスに対応する記憶番
地には記憶データがないので、実質的な読み出し動作を
行わなくなる。

【０４６０】以後、ＣＰＵ１０のメモリアクセスによっ
て読み出し制御信号ＲＥ_- が何度イネーブルになって
も、アドレス・コンパレータ４４からの一致信号ＣＬB
によって再びリセットされるまでカウンタ４０は値
「４」(100) ないし「７」(111) の上限値を保持し、セ
レクタ３６は主ＲＯＭ３０側に切り替わったままとな
る。

【０４７０】このように、プログラムの実行シーケンス
がストップ・ポイントのアドレス［Ｂ］に達すると、そ
こから３つ連続したメモリサイクルで副ＲＯＭ３２より
３バイトのデータつまりジャンプ命令（上記の例では
「BR B000」）が読み出されてデータ・バス２４上に出力
される。したがって、そのジャンプ命令（「BR B000」）
で指定された分岐先のアドレス（Ｂ０００番地）がＣＰ
Ｕ１０内のプログラムカウンタにセットされ、プログラ
ムの実行シーケンスはその分岐先の処理（処理５）に移
ることになる。この処理（処理５）は、これまでのシー
ケンス、つまりメモリアクセスの通って来た経路（経路
）で実行されて来たシーケンスの続きの処理として実
行されることになる。

【０４８０】図８に、プログラムの実行シーケンスがア
ドレス経路を通ってアドレス［Ｂ］に達した場合の主
ＲＯＭ３０と副ＲＯＭ３２の読出しデータの切り替えの
様子を示す。他のアドレス経路〜を通ってアドレス
［Ｂ］に達した場合にも、副ＲＯＭ３２より読み出され
るデータ（ジャンプ命令）が変わるだけで同様の動作が
行われる。

【０４９０】上記したように、本実施例では、ＲＯＭ装
置２０に格納されるプログラムの中で予めターニング・
ポイントとして指定されたアドレス［Ｂ］にプログラム
の実行シーケンスが来た時に、それまでメモリアクセス
が辿って来たアドレス経路がＲＯＭ装置２０内で判別さ
れ、その判別されたアドレス経路に応じた処理へ実行シ
ーケンスを分岐させるためのジャンプ命令（データ）が
ＲＯＭ装置２０より出力される。

【０５００】このようなＲＯＭ装置２０内の仕組みを外
部から解析することはほとんど不可能である。すなわ
ち、ＲＯＭ装置２０に格納されているプログラムをコピ
ーしようとして、ＲＯＭ装置２０にアドレスを適当な順
序で入力すると、一応各アドレスに対してＲＯＭ装置２
０よりデータが出力されるので、別のコピー用ＲＯＭに
書き写すことは可能である。しかし、そのようなコピー
ＲＯＭでプログラムを走らせても、ターニング・ポイン
トのアドレス［Ｂ］で適切なジャンプ命令が出ないた
め、正常に動作し得ない。特に、ＲＯＭライタは、決ま
った順序またはアドレス経路でしかメモリアクセスを行
わないため、ターニング・ポイントのアドレス［Ｂ］で
１種類のデータしかコピーできないことになる。

【０５１０】このように、ＲＯＭ装置２０に格納されて
いるプログラムを不正にコピーしようとしても、ターニ
ング・ポイントでデータが不定になるため、事実上コピ
ーはできないということになる。

【０５２０】また、本実施例による不正コピー防止機能
はＲＯＭ装置２０に備わっており、ＣＰＵ１０に特段の
機能や動作を要求することはなく、当該家庭ゲーム機本
体に特別な回路の追加や変更を必要とするわけでもな
い。したがって、汎用性に優れており、コスト的にもＲ
ＯＭ装置２０は１チップで構成され安価に収まる。

【０５３０】本実施例におけるプログラムでは、複数の
アドレス経路を共通のターニング・ポイントでいったん
終端させ、ターニング・ポイントの直後に各アドレス経
路で実行されてきた処理に連続または対応する処理が行
われる。プログラムの実行シーケンスがターニング・ポ
イントに達するまでに通ったアドレス経路をＲＯＭ装置
２０内のＲＯＭ切替制御部３４が判別するため、そのぶ
んＣＰＵまたはソフトウェアの負担が軽くなっている。

【０５４０】図９に、本実施例の手法を用いないで本実
施例のプログラム（図２）と同様のゲーム機能を奏する
従来のプログラムのフローチャートを示す。このプログ
ラムでは、ループカウンタが使用され、ソフトウェア的
な条件付きジャンプ命令も多用されており、プログラム
が複雑化し、ＣＰＵの負担が大きくなる。

【０５５０】上記した実施例では、プログラムの流れの
中でターニング・ポイントに至るまでに複数のアドレス
経路を設け、ＲＯＭ装置２０内に、プログラムの実行シ
ーケンスがそれらのアドレス経路の途中で指定されてい
る通過監視ポイントのアドレスを通過したか否かを監視
するための経路通過監視手段を設けていた。しかし、後
述する本発明の別の実施例では、ターニング・ポイント
に至るまでに複数のアドレス経路が設定されていなくて
も、ＣＰＵ１０がＲＡＭ１２またはＩ／Ｏポート１４内
の所定の番地にアクセスした際の書込みまたは読出しデ
ータの内容を基に、ターニング・ポイントからの分岐先
を決定することが可能である。

【０５６０】以下、図１０〜図１３につき本発明の第２
の実施例を説明する。なお、これらの図において、上記
した第１の実施例のものと同様の構成・機能を有する部
分には同一の符号を付してある。

【０５７０】図１２に、上記ゲーム機システム（図１）
のＣＰＵ１０におけるアドレス・マップの一例を示す。
この例では、Ｉ／Ｏポート１４に００００〜０ＦＦＦ番
地、ＲＯＭ装置２０に１０００〜ＥＦＦＦ番地、ＲＡＭ
１２にＦ０００〜ＦＦＦＦ番地がそれぞれ割り振られて
いる。

【０５８０】Ｉ／Ｏポート１４のアドレスのうち００２
０番地と００４０番地にはそれぞれJOY KEY 1 ，JOY KE
Y 2 のステータス情報《Ｓ1 》，《Ｓ2 》が割り当てら
れ、各JOY KEY が押されたときは「００」、押されない
ときは「０１」のデータ《Ｓ1 》，《Ｓ2 》がＩ／Ｏポ
ート１４からＣＰＵ１０に取り込まれる。ＲＡＭ１２の
アドレスのうちＦ０３０番地には弾の位置を表すデータ
《Ｓ3 》（「００」〜「ＦＦ」）が格納され、ＦＯ５０
番地には被弾した相手のステータス情報《Ｓ4》（「０
０」は味方、それ以外の値は敵）が格納される。

【０５９０】図１０に、この実施例におけるプログラム
のフローチャートを示す。このプログラムにおいて、ス
テップＳ1 では、JOY KEY 1 が押されたのか否かが判断
される。この場合、ＣＰＵ１０は、Ｉ／Ｏポート１４の
００２０番地にアクセスしてデータ《Ｓ1 》を取り込
み、データ《Ｓ1 》が「００」のときはJOY KEY 1 が押
されていると判定し、データ《Ｓ1 》が「０１」のとき
はJOY KEY 1 が押されていないと判定する。

【０６００】次に、ステップＳ2 では、JOY KEY 2 が押
されたのか否かが判断される。この場合、ＣＰＵ１０
は、Ｉ／Ｏポート１４の００４０番地からデータ《Ｓ2
》を取り込み、その取り込んだデータ《Ｓ2 》が「０
０」のときはJOY KEY 2 が押されていると判定し、デー
タ《Ｓ2 》が「０１」のときはJOY KEY 2 が押されてい
ないと判定する。

【０６１０】次に、ステップＳ3 では、味方より発した
砲弾が何かに当たったのかどうか判断される。この場
合、ＣＰＵ１０は、前以てＲＡＭ１２のＦ０３０番地に
格納されているデータ《Ｓ3 》を読み出し、そのＦ０３
０番地のデータ《Ｓ3 》が「８０」未満であれば弾が何
かに当たっていると判定し、データ《Ｓ3 》が「８０」
以上のときは弾が何にも当たっていないと判定する。

【０６２０】次に、ステップＳ4 では、今回被弾したも
のは敵側か味方側か判断される。この場合、ＣＰＵ１０
は、前以てＲＡＭ１２のＦ０５０番地に格納されている
データ《Ｓ4 》を読み出し、データ《Ｓ4 》が「００」
であれば味方側と判定し、データ《Ｓ4 》がそれ以外の
値であれば敵側と判定する。

【０６３０】この実施例では、プログラムの実行シーケ
ンスがターニング・ポイントのアドレス［Ｂ］に来る
と、上記のステップＳ1 〜Ｓ4 でＣＰＵ１０がＩ／Ｏポ
ート１４およびＲＡＭ１２の所定のアドレスから取り込
んだデータ《Ｓ1 》〜《Ｓ4 》の内容または値が検証さ
れ、その検証結果にしたがって処理１〜７のいずれかに
プログラムの実行シーケンスがジャンプするようになっ
ている。

【０６４０】図１１に、この実施例におけるＲＯＭ装置
２０内の回路構成を示す。この実施例のＲＯＭ装置２０
では、上記実施例と同様の主ＲＯＭ３０，副ＲＯＭ３
２、セレクタ３６、カウンタ４０およびターニング・ポ
イントのアドレス［Ｂ］に対応するアドレス・コンパレ
ータ４４が設けられている。このＲＯＭ装置２０におけ
るＲＯＭ切替制御部６０は、上記セレクタ３６、カウン
タ４０およびアドレス・コンパレータ４４の外に、上記
ステップＳ1 〜Ｓ4 におけるポートアドレスまたはＲＡ
Ｍアドレス（００２０番地，００４０番地，Ｆ０３０番
地、Ｆ０５０番地）にそれぞれ対応するアドレス・コン
パレータ６２，６４，６６，６８と、データ《Ｓ1 》〜
《Ｓ4 》にそれぞれ対応する８ビット・レジスタＲｅ
ｇ．ａ〜Ｒｅｇ．ｄと、上記検証のためのデコーダ７０
とを含んでいる。

【０６５０】ステップＳ1 でＣＰＵ１０がＩ／Ｏポート
１４内の００２０番地にアクセスするために該アドレス
を指定するアドレス信号ＡＤＤをアドレス・バス２２上
に送出すると、このアドレス信号ＡＤＤがＲＯＭ装置２
０にも入力され、アドレス・コンパレータ６２より一致
信号Ｃ(a) が出力される。この一致信号Ｃ(a) によって
レジスタＲｅｇ．ａが入力イネーブル状態となる。そし
て、Ｉ／Ｏポート１４の００２０番地からのデータ《Ｓ
1 》が、データ・バス２４を介してＣＰＵ１０に取り込
まれると同時に、ＲＯＭ装置２０にも入力され、レジス
タＲｅｇ．ａにロードされる。

【０６６０】その後、ステップＳ2 でＣＰＵ１０がＩ／
Ｏポート１４内の００４０番地を指定するアドレス信号
ＡＤＤをアドレス・バス２２上に送出すると、このアド
レス信号ＡＤＤがＲＯＭ装置２０にも入力され、アドレ
ス・コンパレータ６４より一致信号Ｃ(b) が出力され
る。この一致信号Ｃ(b) によってレジスタＲｅｇ．ｂが
入力イネーブル状態となる。そして、Ｉ／Ｏポート１４
の００４０番地からのデータ《Ｓ2 》が、データ・バス
２４を介してＣＰＵ１０に取り込まれると同時にＲＯＭ
装置２０にも入力され、レジスタＲｅｇ．ｂにロードさ
れる。

【０６７０】その後、ステップＳ3 でＣＰＵ１０がＲＡ
Ｍ１２内のＦ０３０番地を指定するアドレス信号ＡＤＤ
をアドレス・バス２２上に送出すると、このアドレス信
号ＡＤＤがＲＯＭ装置２０にも入力され、アドレス・コ
ンパレータ６６より一致信号Ｃ(c) が出力される。この
一致信号Ｃ(c) に応動してレジスタＲｅｇ．ｃが入力イ
ネーブル状態となる。そして、Ｉ／Ｏポート１４のＦ０
３０番地からのデータ《Ｓ3 》が、データ・バス２４を
介してＣＰＵ１０に取り込まれると同時に、ＲＯＭ装置
２０にも入力され、レジスタＲｅｇ．ｃにロードされ
る。

【０６８０】その後、ステップＳ4 でＣＰＵ１０がＲＡ
Ｍ１２内のＦ０５０番地を指定するアドレス信号ＡＤＤ
をアドレス・バス２２上に送出すると、このアドレス信
号ＡＤＤがＲＯＭ装置２０にも入力され、アドレス・コ
ンパレータ６８より一致信号Ｃ(d) が出力される。この
一致信号Ｃ(d) に応動してレジスタＲｅｇ．ｄが入力イ
ネーブル状態となる。そして、Ｉ／Ｏポート１４のＦ０
５０番地からのデータ《Ｓ4 》が、データ・バス２４を
介してＣＰＵ１０に取り込まれると同時に、ＲＯＭ装置
２０にも入力され、レジスタＲｅｇ．ｄにロードされ
る。

【０６９０】したがって、プログラムの実行シーケンス
がターニング・ポイントのアドレス［Ｂ］に来た時に
は、レジスタＲｅｇ．ａ〜ｄにそれぞれステップＳ1 〜
Ｓ4 でＣＰＵ１０の取り込んだデータと同一のデータ
《Ｓ1 》〜《Ｓ4 》が格納されており、デコーダ７０か
らはそれらのデータ《Ｓ1 》〜《Ｓ4 》の内容または組
み合わせに応じたデコード出力（ロウ・アドレス信号）
ＤＥが得られる。

【０７００】一方、ターニング・ポイントのアドレス
［Ｂ］では、上記実施例と同様に、アドレス・コンパレ
ータ４４より一致信号ＣＬB が出力され、カウンタ４０
が初期化される。そして、アドレス［Ｂ］以下３つのア
ドレス（６０００〜６００２番地）にわたって、カウン
タ４０よりカラム・アドレス信号が副ＲＯＭ３２に供給
され、副ＲＯＭ３２よりロウ・アドレス信号（デコード
出力）ＤＥの値に対応した３バイトのジャンプ命令が読
み出され、セレクタ３６よりデータ・バス２４上に出力
される。

【０７１０】図１３に、この実施例においてレジスタＲ
ｅｇ．ａ〜ｄに格納されるデータ《Ｓ1 》〜《Ｓ4 》の
内容（組み合わせ）と分岐先の番地（処理１〜７）との
対応関係を示す。

【０７２０】この実施例でも、ＲＯＭ装置２０内の仕組
み、特にＲＯＭ切替制御部６０における切替制御のアル
ゴリズムを外部から知ることはできず、ＲＯＭライタ等
でアドレス経路を辿ってもターニング・ポイントのアド
レス［Ｂ］で完全または適確なデータが得られないた
め、事実上コピーは不可能である。また、この実施例に
よる不正コピー防止機能もＲＯＭ装置２０に備わってお
り、汎用性およびコスト性に優れている。さらに、この
実施例によれば、ターニング・ポイントに至るまでのア
ドレス経路が１本でも可能であるため、プログラムをよ
り簡略化できるという利点もある。

【０７３０】図１４に、本実施例の手法を用いないで本
実施例のプログラム（図１０）と同様のゲーム機能を奏
する従来のプログラムのフローチャートを参考として示
す。

【０７４０】上記した実施例では、ターニング・ポイン
トが一箇所だけであったが、１つのプログラム内に複数
のターニング・ポイントを設けてもよい。また、上記第
１実施例の方式と第２実施例の方式とを併用してもよ
い。

【０７５０】上記実施例ではターニング・ポイントでジ
ャンプ命令を出すようにしたが、これに限るものではな
く、たとえばいったんジャンプ命令以外のデータを出し
ておいて、後で該データの値に基づいた条件付きのジャ
ンプ命令を行うことも可能である。

【０７６０】上記実施例は、家庭ゲーム機用のＲＯＭカ
ートリッジに組み込まれるＲＯＭ装置に係るものであっ
たが、これは一例にすぎない。本発明は、メモリカー
ド、ＩＣカード、コンピュータ用ＲＯＭ（ＢＩＯＳ用Ｒ
ＯＭ、制御用ＲＯＭ）、業務用ゲーム機向けＲＯＭやＥ
ＰＲＯＭ、Ｅ² ＲＯＭ等にも可能であり、さらにはＲＡ
Ｍや種々の周辺メモリ装置等にも適用可能である。

【０７７０】

【発明の効果】以上説明したように、本発明のメモリ装
置によれば、プログラムの実行シーケンスが予め指定し
ているターニング・ポイントのアドレスに達した時に、
それまで通って来たアドレス経路に応じて、あるいはそ
れまで中央演算処理装置が他のメモリ装置または周辺装
置内の所定のアドレスについて書き込みまたは読み出し
たデータの内容に応じて、本メモリ装置より異なるデー
タを出力するようにしたので、該プログラムの不正なコ
ピーを確実かつ安価に防止することができる。しかも、
中央演算処理装置等の他の装置に何ら追加や改変を要し
ないので、種々のシステムに適用可能であり、汎用性の
面でも優れている。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリ装置を適用した
家庭用ゲーム機のシステム構成を示すブロック図であ
る。

【図２】実施例のＲＯＭ装置に格納されるプログラムの
フローチャートを簡略的に示す図である。

【図３】実施例において設定されるアドレス経路とター
ニング・ポイント直後の処理との対応関係を示す図であ
る。

【図４】実施例のＲＯＭ装置内の回路構成を示すブロッ
ク図である。

【図５】実施例のＲＯＭ装置における各アドレス・コン
パレータの動作を示すタイミング図である。

【図６】実施例のＲＯＭ装置において各アドレス経路に
対応する最終カウント値、レジスタの内容およびデコー
ド出力を示す図である。

【図７】実施例のＲＯＭ装置において副ＲＯＭ内のアド
レスと記憶データとの対応関係を示す図である。

【図８】実施例のＲＯＭ装置においてターニング・ポイ
ント付近で主ＲＯＭと副ＲＯＭとが切り替わるときの動
作を示すタイミング図である。

【図９】実施例の手法を用いない従来のプログラムのフ
ローチャートを示す図である。

【図１０】本発明の第２の実施例によるＲＯＭ装置に格
納されるプログラムのフローチャートを簡略的に示す図
である。

【図１１】第２の実施例によるＲＯＭ装置内の回路構成
を示すブロック図である。

【図１２】第２の実施例におけるＣＰＵのメモリマップ
を示す図である。

【図１３】第２の実施例のＲＯＭ装置においてターニン
グ・ポイントにおけるレジスタの内容と分岐先との対応
関係を示す図である。

【図１４】第２の実施例の手法を用いない従来のプログ
ラムのフローチャートを示す図である。

【図１５】従来の不正コピー防止方法の一例を説明する
ためのピン端子配置図である。

【図１６】従来の別の不正コピー防止方法の一例を説明
するための家庭用ゲーム機を模式的に示す図である。

【符号の説明】

１０ＣＰＵ１２ＲＡＭ１４Ｉ／Ｏポート１６ＣＲＴコントローラ３０主ＲＯＭ３２副ＲＯＭ３４ＲＯＭ切替制御部３６セレクタ３８デコーダ４０カウンタ４２〜５２アドレス・コンパレータ５６カウンタ６０ＲＯＭ切替制御部６２〜６８アドレス・コンパレータ７０デコーダＲｅｇ１〜７２ビット・レジスタＲｅｇ．ａ〜ｄ８ビット・レジスタ

Claims

【特許請求の範囲】

【請求項１】プログラムを格納するメモリ装置におい
て、前記プログラムの流れの中で予め指定した所定のアドレ
スに至るまでに複数のアドレス経路が設けられており、
前記プログラムの実行シーケンスが前記指定アドレスに
達するまでに通って来たいずれかのアドレス経路を判別
し、前記判別したアドレス経路に応じたデータを前記所
定のアドレスで出力するようにしたメモリ装置。
【請求項２】プログラムを格納するメモリ装置におい
て、前記プログラムのうち予め指定したターニング・ポイン
トのアドレス以外のアドレスに対応したデータを保持す
る第１のメモリと、前記ターニング・ポイントのアドレスに対応したデータ
を格納する第２のメモリと、前記プログラムの実行シーケンスが前記ターニング・ポ
イントのアドレスに達した時に、予め設定されている複
数のアドレス経路のうちのいずれを通って来たのかを判
定し、その通って来たアドレス経路に応じたデータを前
記第２のメモリから読み出して出力するメモリ制御手段
とを有するメモリ装置。
【請求項３】前記メモリ制御手段に、前記プログラム
の実行シーケンスが前記複数のアドレス経路の途中で指
定されている通過監視ポイントのアドレスを通過したか
否かを監視するための経路通過監視手段と、前記プログ
ラムの実行シーケンスが前記ターニング・ポイントのア
ドレスに達した時に前記経路通過監視手段の出力に応じ
て前記プログラムの実行シーケンスの通って来たアドレ
ス経路を判別する通過経路判別手段とが含まれているこ
とを特徴とする請求項２に記載のメモリ装置。
【請求項４】前記プログラムには前記複数のアドレス
経路にそれぞれ対応した複数の処理手順が設けられ、前
記ターニング・ポイントで出力されるデータは前記プロ
グラムの実行シーケンスがそれまで通って来たアドレス
経路に対応する処理手順へ分岐するためのジャンプ命令
を表すデータであることを特徴とする請求項１ないし３
項のいずれかに記載のメモリ装置。
【請求項５】共通のアドレス・バスおよびデータ・バ
スを介して中央演算処理装置と他のメモリ装置または周
辺装置とに接続され、プログラムを格納するメモリ装置
において、前記メモリ装置に割り当てられているアドレスのうち予
め指定したターニング・ポイントのアドレス以外のアド
レスに対応したデータを保持する第１のメモリと、前記ターニング・ポイントのアドレスに対応したデータ
を格納する第２のメモリと、前記プログラムの流れの中で前記ターニング・ポイント
のアドレスに至るまでに前記中央演算処理装置が前記他
のメモリ装置または周辺装置内の所定の１つまたは複数
のアドレスにアクセスして書き込みまたは読み出したデ
ータを取り込んで保持するデータ保持手段と、前記プログラムの実行シーケンスが前記第１のアドレス
に達した時に、前記データ保持手段に保持されている前
記データの内容に応じたデータを前記第２のメモリから
読み出して出力するメモリ制御手段とを有するメモリ装
置。