JPH10116901A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JPH10116901A
JPH10116901A JP27026596A JP27026596A JPH10116901A JP H10116901 A JPH10116901 A JP H10116901A JP 27026596 A JP27026596 A JP 27026596A JP 27026596 A JP27026596 A JP 27026596A JP H10116901 A JPH10116901 A JP H10116901A
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JP
Japan
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wiring portion
wiring
cover layer
vertical
semiconductor device
Prior art date
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Pending
Application number
JP27026596A
Other languages
Japanese (ja)
Inventor
Hiroshi Yoshida
浩 吉田
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Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To improve electromigration resistance and enable the prevention of increase in connecting hole resistance due to mask misalignment, by forming an upper cover layer, which covers the upper face of an upper wiring section, integrally with a vertical wiring sections. SOLUTION: In a layered wiring a vertical wiring section 39 that connects an upper wiring section 36 with a lower wiring section 32, is integrated with an upper cover layer 38 that covers the upper face of the upper wiring section 36. To be precise, the vertical wiring section 39 penetrates the upper wiring section 36 and is integrated with the upper cover layer 38. Therefore, the vertical wiring section 39 is brought into contact directly with the upper wiring section 36 through a contact hole CH and indirectly with the upper cover 38 through a second barrier metal layer 37. Thus, the contact faces between the vertical wiring section 39 and the upper wiring section 38 is not the opening of a small contact hole as conventional, and has an increased area of contact. Thereby, increase in resistance and disconnection due to electromigration EM is prevented, and thus the EM resistance at the contact hole is enhanced.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特にアスペクト比の高い接続孔を有す
る積層配線を持つ半導体装置及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having a stacked wiring having connection holes with a high aspect ratio and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】多層配線間の接続孔の垂直配線部の埋め
込み技術として、現在ブランケットＷ−ＣＶＤ＋Ｗエッ
チバック技術（ＢＬＫ−Ｗ＋Ｗ−ＥＢ法）が確立され、
広く普及されている。これまでは微細化が進むにつれ高
アスペクト比化する接続孔における諸問題として、スパ
ッタリング法により成膜される配線の接続孔部でのカバ
レージ不足に起因する導通不良や、信頼性としてのＥＭ
（エレクトロマイグレーション）欠陥等が課題とされて
きたが、Ｗプラグ技術の導入によりこれらの問題を解決
してきた。2. Description of the Related Art Blanket W-CVD + W etch-back technology (BLK-W + W-EB method) has been established as a technology for embedding a vertical wiring portion in a connection hole between multilayer wirings.
Widely used. Until now, as the miniaturization has progressed, various problems in connection holes that have a high aspect ratio have been reported. For example, poor conduction due to insufficient coverage at connection holes of wiring formed by sputtering, and EM as reliability.
(Electromigration) Defects and the like have been considered as problems, but these problems have been solved by introducing W plug technology.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、今後さ
らに進む集積化に要求される微細化への対応は多くの問
題を抱えている。現在の（ＢＬＫ−Ｗ＋Ｗ−ＥＢ）法に
より形成した接続孔の典型例について、図５に示した。
層間膜５２により互いに絶縁された下側配線部５１と上
側配線部５５が、接続孔に埋め込まれた垂直配線部５４
により接続されている。下側配線部５１としては例えば
Ａｌ等の金属配線、あるいは半導体基板などが使用さ
れ、上側配線部５５としては例えばＡｌなどが使用され
る。垂直配線部５４としては、例えば接続孔を埋め込む
のに適した材料であるＷを使用する。このような接続孔
においては、接続孔の開口部において異種金属に配線材
料が接続しており、配線材料を構成する原子の流れがＥ
Ｍにより不連続になるため、特に接続孔開口部領域は配
線部に比べ接触抵抗の増大やＥＭ不良が起こりやすい構
造となっている。However, there are many problems in responding to the miniaturization required for further integration in the future. FIG. 5 shows a typical example of the connection hole formed by the current (BLK-W + W-EB) method.
A lower wiring portion 51 and an upper wiring portion 55 insulated from each other by an interlayer film 52 are connected to a vertical wiring portion 54 embedded in a connection hole.
Connected by For example, metal wiring such as Al or a semiconductor substrate is used as the lower wiring portion 51, and Al or the like is used as the upper wiring portion 55, for example. As the vertical wiring portion 54, for example, W which is a material suitable for filling the connection hole is used. In such a connection hole, the wiring material is connected to the dissimilar metal at the opening of the connection hole, and the flow of atoms constituting the wiring material is reduced by E.
Since the discontinuity is caused by M, the contact hole opening region has a structure in which the contact resistance increases and the EM failure is more likely to occur, especially in the wiring portion.

【０００４】また、Ｗプラグの形成方法として実績のあ
る（ＢＬＫ−Ｗ＋Ｗ−ＥＢ）法ではＳｉＯ2 系の層間絶
縁膜との良好な接着が得られない。このため、図５に示
した密着層５３として、ＴｉＮ層やＴｉ／ＴｉＮ積層体
等の形成が必須となっている。しかも微細化が進むにつ
れ高アスペクト比化する接続孔ではＴｉＮ（スパッタリ
ング法）層のカバレージ不良の問題がおこり、ＣＶＤ−
ＴｉＮ等の新技術が導入されておりさらに製造工程の複
雑化が問題化する。In addition, the (BLK-W + W-EB) method, which has a proven track record as a method for forming a W plug, cannot provide good adhesion to an SiO 2 -based interlayer insulating film. For this reason, it is essential to form a TiN layer, a Ti / TiN laminate, or the like as the adhesion layer 53 shown in FIG. In addition, as the miniaturization progresses, the problem of poor coverage of the TiN (sputtering method) layer occurs in connection holes having an increased aspect ratio, and CVD-
New technologies such as TiN have been introduced, and the complication of the manufacturing process poses a problem.

【０００５】また、Ｗプラグの形成方法でのＢＬＫ−Ｗ
法ではエッチバック工程が必須となっている。配線にＷ
層または（Ｗ＋Ｔｉ系バリアメタル）層を積層構造にお
ける下層配線として形成する場合、積層構造として形成
する上部のＡｌ系配線の結晶成長方位及び結晶粒径が下
層の影響を受けるためＥＭ耐性を著しく劣化させる問題
がある。従って、Ｗエッチバック工程による対応が必須
となり、Ｗエッチバック工程は工程数増加によるプロセ
スコスト上昇を招いている。Further, BLK-W in the method of forming a W plug
The method requires an etch-back step. W for wiring
When a layer or a (W + Ti-based barrier metal) layer is formed as a lower layer wiring in a laminated structure, the crystal growth direction and the crystal grain size of an upper Al-based wiring formed as a laminated structure are affected by the lower layer, so that EM resistance is significantly deteriorated There is a problem. Therefore, it is necessary to respond to the W etch-back process, and the W etch-back process causes an increase in process cost due to an increase in the number of processes.

【０００６】この他、今後微細化が更に進むと接続孔の
開口部と配線部とのマスク合わせズレによる接触抵抗の
増加が問題化し、懸念されてくる。これは、配線材料を
反応性イオンエッチング（ＲＩＥ）により加工する際に
接続孔の開口部が配線との僅かなマスクズレによって、
開口部上の配線がエッチングされ接続孔と配線の接触不
足を招くためである。In addition, as the miniaturization further progresses in the future, an increase in contact resistance due to misalignment of the mask between the opening of the connection hole and the wiring portion poses a problem and is of concern. This is because when the wiring material is processed by reactive ion etching (RIE), the opening of the connection hole is slightly misaligned with the wiring.
This is because the wiring over the opening is etched, resulting in insufficient contact between the connection hole and the wiring.

【０００７】本発明は上記諸問題を鑑み、エレクトロマ
イグレーション耐性を向上し、製造工程の簡略化を可能
にし、マスク合わせズレによる接続孔の抵抗増加を防ぐ
ことができる半導体装置を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide a semiconductor device capable of improving electromigration resistance, simplifying a manufacturing process, and preventing an increase in resistance of a connection hole due to misalignment of a mask. And

【０００８】[0008]

【課題を解決するための手段】従って、上記の目的を達
成するため、本発明は、絶縁膜の上下に配線されている
上側配線部及び下側配線部と、該絶縁膜を貫通してこれ
らの上下配線部を接続する垂直配線部とを具備する多層
配線を有し、上記上側配線部の上面を被覆する上側カバ
ー層を有し、該上側カバー層が上記垂直配線部と一体に
形成されていることを特徴とする半導体装置を提供す
る。SUMMARY OF THE INVENTION Accordingly, in order to achieve the above object, the present invention provides an upper wiring portion and a lower wiring portion which are wired above and below an insulating film, and which penetrates through the insulating film. A vertical wiring portion connecting the upper and lower wiring portions, and an upper cover layer covering the upper surface of the upper wiring portion. The upper cover layer is formed integrally with the vertical wiring portion. A semiconductor device is provided.

【０００９】本発明の半導体装置は、上側配線部と下側
配線部を接続する垂直配線部が上側配線部の上面を被覆
する上側カバー層と一体になっていることから、垂直配
線部は上側配線部と上側カバー層を通して接触すること
になる。従って接触面積の増加によりＥＭによる抵抗増
や断線を防ぐことができるので、接続孔でのＥＭ耐性を
向上することができる。また、垂直方向、水平方向の配
線の両方とも異種材料による接触面がＥＭによる配線剤
の原子の移動を妨げない構造となることによってもＥＭ
耐性を向上することができる。In the semiconductor device of the present invention, the vertical wiring portion connecting the upper wiring portion and the lower wiring portion is integrated with the upper cover layer covering the upper surface of the upper wiring portion. It comes into contact with the wiring part through the upper cover layer. Therefore, it is possible to prevent an increase in resistance and disconnection due to EM due to an increase in the contact area, so that it is possible to improve EM resistance in the connection hole. In addition, both the vertical and horizontal wirings have a structure in which the contact surfaces made of different materials do not hinder the movement of atoms of the wiring agent by EM.
Resistance can be improved.

【００１０】また、従来（ＢＬＫ−Ｗ＋Ｗ−ＥＢ）法に
おいて必須であったＴｉＮ層などの密着層も必要でなく
なり、工程の簡略化が可能である。また、従来ではＷプ
ラグの上にＡｌ配線を形成していたために、下層にある
ＷがＡｌ系配線の結晶成長方位及び結晶粒径に影響を与
えＥＭ耐性を著しく劣化させる問題を避けるため必要と
していたＷのエッチバック工程も必要でなくなり、工程
の簡略化が可能である。In addition, an adhesion layer such as a TiN layer, which is indispensable in the conventional (BLK-W + W-EB) method, is not required, and the process can be simplified. Conventionally, since an Al wiring is formed on a W plug, it is necessary to avoid the problem that W in the lower layer affects the crystal growth direction and crystal grain size of the Al-based wiring and significantly deteriorates EM resistance. This eliminates the need for an etch-back step of W, and simplification of the step is possible.

【００１１】また、水平配線と垂直配線の接触面積が広
いので、接続孔の開口部と配線部との微細化による僅か
なマスク合わせズレによる接触抵抗増加の問題も解決さ
れる。本発明の半導体装置は、上記垂直配線部が、上記
上側配線部を貫通して上記上側カバー層と一体になって
いることが好ましい。この構造は垂直配線部と上側配線
部の接触面積をより増加させることができ、また、異種
材料による接触面がＥＭによる配線剤の原子の移動をよ
り妨げない構造となるので、さらにＥＭ耐性を向上する
ことができる。Further, since the contact area between the horizontal wiring and the vertical wiring is large, the problem of increase in contact resistance due to slight misalignment of the mask due to miniaturization of the opening of the connection hole and the wiring is also solved. In the semiconductor device of the present invention, it is preferable that the vertical wiring portion penetrates the upper wiring portion and is integrated with the upper cover layer. This structure can further increase the contact area between the vertical wiring portion and the upper wiring portion, and the contact surface made of a different material does not hinder the movement of the atoms of the wiring agent by EM. Can be improved.

【００１２】また、本発明の半導体装置は、上記上側カ
バー層と上側配線部との間にバリヤメタル層が介在して
いることが好ましい。上側配線部と上側カバー層の材料
が互いに反応しやすいものであった場合に、両者の間に
反応を阻止するバリヤメタル層を配することでＥＭ耐性
はさらに向上し、より安定化する。Further, in the semiconductor device of the present invention, it is preferable that a barrier metal layer is interposed between the upper cover layer and the upper wiring portion. If the materials of the upper wiring portion and the upper cover layer are liable to react with each other, the EM resistance is further improved and further stabilized by disposing a barrier metal layer that prevents the reaction between them.

【００１３】また、本発明の半導体装置は、上記下側配
線部の上面を被覆する下側カバー層が設けられ、該下側
カバー層を介して上記下側配線部と垂直配線部とが接続
されていることが好ましい。さらに、上記下側カバー層
と下側配線部との間にバリヤメタル層が介在しているこ
とが好ましい。下側カバー層を設けることにより、下側
カバー層の材料を垂直配線部と同じものを選択すること
ができる。従って、垂直配線部と下側カバー層の密着性
は良好なものとなり、ＥＭ耐性が向上するほか、別途密
着層の形成を行う必要がなくなり、密着層形成工程を省
略することができる。また、下側配線部と下側カバー層
の材料が互いに反応しやすいものであった場合に、両者
の間に反応を阻止するバリヤメタル層を配することで、
より安定化する。Further, the semiconductor device of the present invention is provided with a lower cover layer which covers an upper surface of the lower wiring portion, and the lower wiring portion and the vertical wiring portion are connected via the lower cover layer. It is preferred that Further, it is preferable that a barrier metal layer is interposed between the lower cover layer and the lower wiring portion. By providing the lower cover layer, the material of the lower cover layer can be selected to be the same as that of the vertical wiring portion. Therefore, the adhesiveness between the vertical wiring portion and the lower cover layer is improved, the EM resistance is improved, and it is not necessary to separately form an adhesive layer, and the adhesive layer forming step can be omitted. Also, when the material of the lower wiring portion and the material of the lower cover layer are likely to react with each other, by disposing a barrier metal layer between the two to prevent the reaction,
Be more stable.

【００１４】また、本発明の半導体装置は、上記垂直配
線部の上部が、末端に行くに従い漸次断面積が大きくな
るテーパー状になっていることが好ましい。このような
構造をとることにより、高アスペクト比の垂直配線部の
埋め込みにおいてボイドの形成を避けることができる。Further, in the semiconductor device according to the present invention, it is preferable that the upper portion of the vertical wiring portion is tapered such that the sectional area gradually increases toward the end. By adopting such a structure, formation of voids can be avoided in embedding a vertical wiring portion having a high aspect ratio.

【００１５】また、上記の目的を達成するため、本発明
は、下側配線部を形成する工程と、該下側配線部を被覆
する層間絶縁膜を形成する工程と、該層間絶縁膜上に上
側配線部を形成する工程と、該上側配線部と層間絶縁膜
を貫通して上記下側配線部に達するコンタクトホールを
開口する工程と、該コンタクトホールを埋めると共に、
該上側配線部を覆う導電層を形成し、コンタクトホール
を埋める垂直配線部と上側配線部の上面を被覆する上側
カバー層を同時に形成する工程とを有することを特徴と
する半導体装置の製造方法を提供する。Further, in order to achieve the above object, the present invention provides a method for forming a lower wiring portion, a process for forming an interlayer insulating film covering the lower wiring portion, Forming an upper wiring portion, opening a contact hole reaching the lower wiring portion through the upper wiring portion and the interlayer insulating film, and filling the contact hole;
Forming a conductive layer covering the upper wiring portion, and simultaneously forming a vertical wiring portion filling the contact hole and an upper cover layer covering the upper surface of the upper wiring portion. provide.

【００１６】本発明の半導体装置の製造方法によれば、
垂直配線部とカバー層を一体に形成することができるの
で、従来の垂直配線部形成のための導電体による埋め込
み工程後のエッチバック工程を削減することができる。
また、本発明の半導体装置を簡便に製造することができ
る。According to the method of manufacturing a semiconductor device of the present invention,
Since the vertical wiring portion and the cover layer can be formed integrally, it is possible to reduce the etch-back process after the conventional embedding process with a conductor for forming the vertical wiring portion.
Further, the semiconductor device of the present invention can be easily manufactured.

【００１７】[0017]

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。図１〜図４は本発明の実施
形態を説明するための図である。図１は本発明の半導体
装置の積層配線の構造を示す、（ａ）断面図および
（ｂ）平面図である。（ａ）断面図は（ｂ）平面図のＡ
−Ａ’に沿って切り取ったときの断面であり、（ｂ）平
面図においては（ａ）断面図の最上層に示している絶縁
膜２２は省略してある。Embodiments of the present invention will be described below with reference to the drawings. 1 to 4 are views for explaining an embodiment of the present invention. FIGS. 1A and 1B are a sectional view and a plan view, respectively, showing the structure of a laminated wiring of a semiconductor device according to the present invention. (A) The cross-sectional view is A in the (b) plan view.
This is a cross section taken along the line -A ', and in the (b) plan view, the insulating film 22 shown in the uppermost layer of the (a) cross section is omitted.

【００１８】図１（ａ）及び（ｂ）に示すように、図示
しない基板、絶縁膜又はバルヤメタル層上に形成された
Ａｌ、Ａｌ−Ｓｉ合金またはＡｌ−Ｃｕ合金などからな
る下側配線部３２の上下両面を、例えばＴｉＷ、ＴｉＷ
ＯＮ、ＴｉＮまたはＴｉ／ＴｉＮ積層体からなる第１バ
リヤメタル層３１及び第２バリヤメタル層３３が被覆し
ており、さらに第２バリヤメタル層３３の上面をＷなど
からなる上側カバー層３４が被覆しており、これら水平
方向の４層により積層配線Ａが形成されている。積層配
線Ａの上層にはＳｉＯ2 などからなる層間絶縁膜２１を
介して積層配線Ｂが形成されており、積層配線Ｂもまた
積層配線Ａと同様の材料で４層構成（上側配線層３６、
第１バリヤメタル層３５、第２バリヤメタル層３７、上
側カバー層３８）となっている。As shown in FIGS. 1A and 1B, a lower wiring portion 32 made of Al, Al-Si alloy, Al-Cu alloy, or the like formed on a substrate (not shown), an insulating film or a barrier metal layer. Upper and lower surfaces of, for example, TiW, TiW
A first barrier metal layer 31 and a second barrier metal layer 33 made of ON, TiN or Ti / TiN laminated body cover the upper surface of the second barrier metal layer 33, and an upper cover layer 34 made of W or the like. The stacked wiring A is formed by these four layers in the horizontal direction. On the upper layer of the laminated wiring A, a laminated wiring B is formed via an interlayer insulating film 21 made of SiO 2 or the like. The laminated wiring B is also made of the same material as the laminated wiring A and has a four-layer structure (the upper wiring layer 36,
The first barrier metal layer 35, the second barrier metal layer 37, and the upper cover layer 38).

【００１９】層間絶縁膜２１と、積層配線Ｂのうちの、
上側配線層３６、第１バリヤメタル層３５及び第２バリ
ヤメタル層３７には、それらを貫通する接続孔ＣＨが開
口されており、その開口部には、上側カバー層３８と一
体となっている垂直配線部３９が埋め込まれている。垂
直配線部３９は、下部は円柱状になっており、上部（積
層配線Ｂの内部に形成する部分）において末端に行くに
従い漸次断面積が大きくなるテーパー状になっていて、
ワイングラス状となっている。また、垂直配線部３９と
積層配線Ａの下側カバー層３４は同一の材料から形成さ
れている。The interlayer insulating film 21 and the laminated wiring B
The upper wiring layer 36, the first barrier metal layer 35, and the second barrier metal layer 37 are provided with connection holes CH penetrating therethrough, and the openings have vertical wirings integrated with the upper cover layer 38. The part 39 is embedded. The lower portion of the vertical wiring portion 39 has a columnar shape, and has a tapered shape in which the cross-sectional area gradually increases toward the end of the upper portion (the portion formed inside the stacked wiring B).
It is in the shape of a wine glass. The vertical wiring portion 39 and the lower cover layer 34 of the laminated wiring A are formed of the same material.

【００２０】上記のような構造を持つ積層配線は、上側
配線部３６と下側配線部３２を接続する垂直配線部３９
が上側配線部３６の上面を被覆する上側カバー層３８と
一体になっており、特に、垂直配線部３９が上側配線部
３６を貫通して上側カバー層３８と一体になっている。
従って、垂直配線部３９は上側配線部３６と、接続孔Ｃ
Ｈにおいて直接的に、上側カバー層３８と第２バリヤメ
タル層３７を通して間接的に、接触することになる。よ
って垂直配線部３９と上側配線部３８の接触面は従来の
狭い接続孔の開口部ではなく接触面積の増加によりＥＭ
による抵抗増や断線を防ぐことができるので、接続孔で
のＥＭ耐性を向上することができる。また、垂直方向、
水平方向の配線の両方とも異種材料による接触面がＥＭ
による配線剤の原子の移動を妨げない構造となるのでＥ
Ｍ耐性を向上することができる。The laminated wiring having the above-described structure includes a vertical wiring portion 39 connecting the upper wiring portion 36 and the lower wiring portion 32.
Are integrated with the upper cover layer 38 covering the upper surface of the upper wiring portion 36, and in particular, the vertical wiring portion 39 penetrates the upper wiring portion 36 and is integrated with the upper cover layer 38.
Therefore, the vertical wiring portion 39 is connected to the upper wiring portion 36 and the connection hole C.
H directly and indirectly through the upper cover layer 38 and the second barrier metal layer 37. Therefore, the contact surface between the vertical wiring portion 39 and the upper wiring portion 38 is not an opening portion of the conventional narrow connection hole but an EM due to an increase in the contact area.
Therefore, it is possible to prevent an increase in resistance and disconnection, thereby improving EM resistance in the connection hole. Also, in the vertical direction,
The contact surface made of different materials is EM for both horizontal wiring
The structure does not hinder the movement of atoms of the wiring agent due to
M resistance can be improved.

【００２１】また、従来（ＢＬＫ−Ｗ＋Ｗ−ＥＢ）法に
おいて必須であったＴｉＮ層などの密着層も必要でなく
なり、また、従来ではＷプラグの上にＡｌ配線を形成し
ていたために必要としていたＷのエッチバック工程も必
要でなくなり、工程を簡略化できる。In addition, an adhesion layer such as a TiN layer, which is indispensable in the conventional (BLK-W + W-EB) method, is not required, and is conventionally required because an Al wiring is formed on a W plug. The etch back process of W is not required, and the process can be simplified.

【００２２】また、水平配線と垂直配線の接触面積が広
いので、接続孔の開口部と配線部との微細化による僅か
なマスク合わせズレによる接触抵抗増加の問題も解決さ
れる。また、下側カバー層３４と下側配線部３２の間及
び上側カバー層３８と上側配線部３７との間にはそれぞ
れ第２バリヤメタル層３３、３７が介在している。配線
部とカバー層の材料が互いに反応しやすいものであった
場合に、両者の間に反応を阻止するバリヤメタル層を配
することでＥＭ耐性はさらに向上し、より安定化する。Further, since the contact area between the horizontal wiring and the vertical wiring is large, the problem of an increase in the contact resistance due to a slight misalignment of the mask due to miniaturization of the opening of the connection hole and the wiring is also solved. Further, second barrier metal layers 33 and 37 are interposed between the lower cover layer 34 and the lower wiring portion 32 and between the upper cover layer 38 and the upper wiring portion 37, respectively. If the material of the wiring portion and the material of the cover layer are liable to react with each other, by disposing a barrier metal layer between them to prevent the reaction, the EM resistance is further improved and further stabilized.

【００２３】また、下側配線部３２の上面を被覆する下
側カバー層３４が設けられていることから、下側カバー
層３４の材料を垂直配線部３９と同じものを選択するこ
とができるので、垂直配線部３９と下側カバー層３４の
密着性は良好なものとすることができ、ＥＭ耐性が向上
するほか、別途密着層の形成を行う必要がなくなり、密
着層形成工程を省略することができる。Further, since the lower cover layer 34 that covers the upper surface of the lower wiring portion 32 is provided, the same material as that of the vertical wiring portion 39 can be selected for the material of the lower cover layer 34. In addition, the adhesion between the vertical wiring portion 39 and the lower cover layer 34 can be made good, the EM resistance can be improved, and it is not necessary to separately form an adhesion layer, and the adhesion layer forming step can be omitted. Can be.

【００２４】また、垂直配線部３９の上下が、末端に行
くに従い漸次断面積が大きくなるテーパー状になってい
る。このような構造をとることにより、高アスペクト比
の垂直配線部の埋め込みにおいてボイドの形成を避ける
ことができる。図２は本発明の半導体装置の積層配線を
多層積層配線に適用した場合の構造を示す断面図であ
る。ここでは、積層配線Ａ、Ｂ、Ｃ、Ｄがあり、それぞ
れ配線部（３２、３６、４１、４６）、第１バリヤメタ
ル層（３１、３５、４０、４５）、第２バリヤメタル層
（３３、３７、４２、４７）及びカバー層（３４、３
８、４３、４８）の４層構成となっている。接続する積
層配線同志はそれぞれ上側の積層配線に開けられた接続
孔に埋設された垂直配線（３９、４４、４９）によって
下側の積層配線に接続している。多層配線化によっても
垂直配線、及び水平配線においても異種金属材料の接触
面がＥＭによる配線材料の原子の移動を妨げることのな
い構造となっている。The upper and lower portions of the vertical wiring portion 39 are tapered such that the sectional area gradually increases toward the end. By adopting such a structure, formation of voids can be avoided in embedding a vertical wiring portion having a high aspect ratio. FIG. 2 is a cross-sectional view showing a structure when the multilayer wiring of the semiconductor device of the present invention is applied to a multilayer wiring. Here, there are laminated wirings A, B, C, and D, and wiring portions (32, 36, 41, 46), first barrier metal layers (31, 35, 40, 45), and second barrier metal layers (33, 37), respectively. , 42, 47) and cover layers (34, 3).
8, 43, 48). The laminated wirings to be connected are connected to the lower laminated wiring by vertical wirings (39, 44, 49) embedded in connection holes formed in the upper laminated wiring. The contact surface of the dissimilar metal material does not hinder the movement of the atoms of the wiring material due to the EM, regardless of the multilayer wiring, the vertical wiring, and the horizontal wiring.

【００２５】次に、図３及び図４は、本発明の半導体装
置の積層配線の製造方法の製造工程を示す断面図であ
り、これらを用いて、本発明の半導体装置の積層配線の
製造方法について説明する。まず、図３（ａ）に至るま
での工程について説明する。まず、図示しない半導体基
板上や、その他積層配線を形成しようとする基板、絶縁
膜またはバリヤメタル層上に、下側配線部３２をＡｌな
どでスパッタリング法により膜厚５００ｎｍ程度に形成
する。次に第２バリヤメタル層３３をＴｉＷなどでスパ
ッタリング法により膜厚５０ｎｍ程度に形成する。さら
に下側カバー層３４をＷなどでＣＶＤにより膜厚１００
〜１５０ｎｍ程度に形成、積層させる。さらに、適当な
レジスト形成の後、反応性イオンエッチング（ＲＩＥ）
により所望の配線様に加工し、下側の積層配線Ａを形成
する。Next, FIGS. 3 and 4 are cross-sectional views showing the manufacturing steps of the method for manufacturing a laminated wiring of a semiconductor device according to the present invention. Will be described. First, steps up to FIG. 3A will be described. First, on a semiconductor substrate (not shown), a substrate on which a laminated wiring is to be formed, an insulating film or a barrier metal layer, a lower wiring portion 32 is formed to a thickness of about 500 nm by a sputtering method using Al or the like. Next, a second barrier metal layer 33 is formed with a thickness of about 50 nm by sputtering using TiW or the like. Further, the lower cover layer 34 is formed to a thickness of 100 by CVD with W or the like.
Formed and laminated to about 150 nm. Furthermore, after forming an appropriate resist, reactive ion etching (RIE)
To form a desired wiring to form the lower laminated wiring A.

【００２６】次に、層間絶縁膜２１をＳｉＯ2 をＣＶＤ
して成膜する。リフローあるいはエッチバックにより平
坦化してもよい。膜厚は８００〜１２００ｎｍ程度であ
る。次に、第１バリヤメタル層３５をＴｉＮなどでスパ
ッタリング法により膜厚１００ｎｍ程度に形成した後、
上側配線部３６をＡｌなどでスパッタリング法により膜
厚５００ｎｍに積層させ、次に第２バリヤメタル層３７
をＴｉＷなどでスパッタリング法により膜厚５０ｎｍ程
度に形成、積層させる。Next, the interlayer insulating film 21 is formed by CVD of SiO 2 .
To form a film. Flattening may be performed by reflow or etch back. The thickness is about 800 to 1200 nm. Next, after forming the first barrier metal layer 35 with TiN or the like to a thickness of about 100 nm by a sputtering method,
The upper wiring portion 36 is laminated with a thickness of 500 nm by a sputtering method using Al or the like, and then the second barrier metal layer 37 is formed.
Is formed using TiW or the like to a film thickness of about 50 nm by a sputtering method and laminated.

【００２７】次に、図３（ｂ）に示すように、接続孔形
成部位１をパターニングした接続孔開口のためのレジス
トＲ１を形成する。次に、図３（ｃ）に示すように、Ｃ
ｌ系ガスを使用したＲＩＥにより、第１バリヤメタル層
３５、第１水平配線部３６及び第２バリヤメタル層３７
にテーパ加工し、続けてＣＦ4 ／Ｏ2 ／Ａｒガスを使用
したＲＩＥにより層間絶縁膜２１に開口し、接続孔ＣＨ
を形成する。Next, as shown in FIG. 3B, a resist R1 for forming a connection hole is formed by patterning the connection hole forming portion 1. Next, as shown in FIG.
The first barrier metal layer 35, the first horizontal wiring portion 36, and the second barrier metal layer 37 are formed by RIE using an l-based gas.
Then, an opening is formed in the interlayer insulating film 21 by RIE using a CF 4 / O 2 / Ar gas, and a connection hole CH is formed.
To form

【００２８】次に、図４（ｄ）に示すように、レジスト
Ｒ１除去の後、接続孔ＣＨを埋め込むようにＷを上側カ
バー層３８の部分で例えば厚さ１００〜１５０ｎｍ程度
にＣＶＤして、上側カバー層３８と垂直配線部３９とを
一体に形成する。これにより、第１バリヤメタル層３
５、上側配線部３６、第２バリヤメタル層３７及び上側
カバー層３８の４層からなる上側の積層配線Ｂが完成す
るとともに、垂直配線部３９により積層配線Ａと積層配
線Ｂとが接続される。Next, as shown in FIG. 4D, after the resist R1 is removed, W is applied to the upper cover layer 38 by CVD to a thickness of, for example, about 100 to 150 nm so as to fill the connection hole CH. The upper cover layer 38 and the vertical wiring portion 39 are formed integrally. Thereby, the first barrier metal layer 3
5, the upper laminated wiring B composed of four layers of the upper wiring section 36, the second barrier metal layer 37, and the upper cover layer 38 is completed, and the vertical wiring section 39 connects the laminated wiring A and the laminated wiring B.

【００２９】最後に、図４（ｅ）に示すように、レジス
トＲ２に沿った異方性エッチングを施し、積層配線Ｂを
所望の配線様に加工する。このとき、この図面において
は、エッチング処理により、積層配線Ｂには垂直配線部
３９の他に、第１バリヤメタル層３５の残部３５ａ及び
第１水平配線部３６の残部３６ａと残され、配線が形成
されている。Finally, as shown in FIG. 4E, anisotropic etching is performed along the resist R2 to process the laminated wiring B into a desired wiring. At this time, in this drawing, in addition to the vertical wiring portion 39, the remaining portion 35a of the first barrier metal layer 35 and the remaining portion 36a of the first horizontal wiring portion 36 are left in the laminated wiring B by the etching process. Have been.

【００３０】以下、上記の工程を繰り返し行うことで、
図２に示したような上記の積層配線を用いた多層積層配
線を形成することができる。上記垂直配線部及び上記カ
バー層の材料としてＷを使用することが好ましい。Ｗは
Ａｌの数倍程度の抵抗であり、耐熱性、ＥＭ耐性にも優
れ、高アスペクト比の接続孔部を埋め込むのに好適な材
料である。Hereinafter, by repeating the above steps,
A multilayer wiring using the above-described multilayer wiring as shown in FIG. 2 can be formed. It is preferable to use W as a material of the vertical wiring portion and the cover layer. W has a resistance about several times that of Al, has excellent heat resistance and EM resistance, and is a material suitable for embedding a connection hole having a high aspect ratio.

【００３１】上記上側配線部、下側配線部の材料として
Ａｌ、Ａｌ−Ｓｉ合金またはＡｌ−Ｃｕ合金のいずれか
を使用することが好ましい。低抵抗材料からなる水平配
線は従来からＡｌが好ましく用いられており、ＡｌはＳ
ｉまたはＣｕとの合金化によりＥＭによる原子の移動を
実効的に抑制することができる。It is preferable to use any of Al, Al-Si alloy and Al-Cu alloy as a material of the upper wiring portion and the lower wiring portion. Conventionally, Al is preferably used for horizontal wiring made of a low-resistance material, and Al is S
The migration of atoms by EM can be effectively suppressed by alloying with i or Cu.

【００３２】上記バリヤメタル層の材料として、Ｔｉ
Ｗ、ＴｉＷＯＮ、ＴｉＮまたはＴｉ／ＴｉＮ積層体のい
ずれかを使用することが好ましい。これらの材料は耐熱
性が高く安定であり、その上下の層の原子の拡散を防ぐ
ことができる。従来ではＷプラグの上にＡｌ配線を形成
していたためにＷのエッチバック工程を必要としていた
が、上記の積層配線の製造方法においては、垂直配線部
と上側カバー層を一体に形成し、その上層にはＡｌ配線
を形成しないので、Ｗの埋め込み後のエッチバック工程
を削減することができる。また、垂直配線部と下側カバ
ー層は同一の材料からなっているので互いの密着性は良
好であり、接続孔部への密着層を形成する必要がなくな
り、工程を削減することができる。また、本発明の半導
体装置の積層配線を簡便に製造することができる。The material of the barrier metal layer is Ti
It is preferable to use any of W, TiWON, TiN or Ti / TiN laminate. These materials have high heat resistance and are stable, and can prevent diffusion of atoms in layers above and below. Conventionally, since an Al wiring was formed on a W plug, an etch back process of W was required. However, in the above-described method of manufacturing a laminated wiring, a vertical wiring portion and an upper cover layer are formed integrally, and Since no Al wiring is formed in the upper layer, the etch-back step after W is embedded can be reduced. Further, since the vertical wiring portion and the lower cover layer are made of the same material, they have good adhesion to each other, so that it is not necessary to form an adhesion layer to the connection hole portion, and the number of steps can be reduced. Further, the laminated wiring of the semiconductor device of the present invention can be easily manufactured.

【００３３】本発明の半導体装置はバイポーラ系の半導
体装置や、ＤＲＡＭなどのＭＯＳＦＥＴ系の半導体記憶
装置、またはＡ−Ｄコンバータなどの半導体装置などに
適用可能であり、基本的に積層配線をもつ半導体装置で
あれば適用可能である。本発明は上記の形態に限定され
ない。例えば、バリヤメタル層は上記実施形態では１層
構成としているが、２層以上としてよい。Ｔｉ／ＴｉＮ
積層体などは好ましく用いられる。また、配線部及びカ
バー層もまた２層以上の積層体としてかまわない。接続
孔は、円形のパターニングにより円柱状に開口している
が、四角あるいは他の形状にパターニングして開口する
こともできる。配線部とバリヤメタル層はスパッタリン
グ法により形成しているが、ＣＶＤ法によって形成する
ことも可能である。その他、本発明の要旨を逸脱しない
範囲で種々の変更が可能である。The semiconductor device of the present invention can be applied to a bipolar semiconductor device, a MOSFET semiconductor memory device such as a DRAM, or a semiconductor device such as an A / D converter. Any device can be applied. The present invention is not limited to the above embodiment. For example, the barrier metal layer has a single-layer structure in the above embodiment, but may have two or more layers. Ti / TiN
A laminate or the like is preferably used. Further, the wiring portion and the cover layer may be a laminate of two or more layers. The connection hole is opened in a columnar shape by circular patterning, but may be opened by patterning in a square or another shape. Although the wiring portion and the barrier metal layer are formed by the sputtering method, they can be formed by the CVD method. In addition, various changes can be made without departing from the gist of the present invention.

【００３４】[0034]

【発明の効果】本発明の半導体装置によれば、ＥＭ耐性
を向上することができ、工程の簡略化が可能であり、マ
スク合わせズレによる接触抵抗増加の問題も解決され
る。また、本発明の積層配線の製造方法によれば、工程
の簡略化が可能であり、また、本発明の半導体装置を簡
便に製造することができる。According to the semiconductor device of the present invention, the EM resistance can be improved, the process can be simplified, and the problem of increase in contact resistance due to misalignment of the mask can be solved. Further, according to the method for manufacturing a laminated wiring of the present invention, the steps can be simplified, and the semiconductor device of the present invention can be easily manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は本発明の半導体装置の積層配線の構造を
示す（ａ）断面図、（ｂ）平面図である。FIGS. 1A and 1B are a sectional view and a plan view, respectively, showing a structure of a laminated wiring of a semiconductor device according to the present invention.

【図２】図２は本発明の半導体装置の積層配線を多層配
線に適用した場合の構造を示す断面図である。FIG. 2 is a cross-sectional view showing a structure of the semiconductor device of the present invention in which a multilayer wiring is applied to a multilayer wiring.

【図３】図３は本発明の半導体装置の積層配線の製造方
法の製造工程を示す断面図であり、（ａ）は第２バリア
メタル層の形成工程まで、（ｂ）は接続孔開口のための
レジストの形成工程まで、（ｃ）はＲＩＥによる接続孔
の開口工程までを示す。3A and 3B are cross-sectional views illustrating a manufacturing process of a method for manufacturing a stacked wiring of a semiconductor device according to the present invention, wherein FIG. 3A is a diagram up to a process of forming a second barrier metal layer, and FIG. (C) up to the step of forming a connection hole by RIE.

【図４】図４は図３の続きの工程を示す断面図であり、
（ｄ）は垂直配線部及び第２水平配線部の形成工程ま
で、（ｅ）は第１バリアメタル層、第１水平配線部及び
第２バリアメタル層をＲＩＥにより配線する工程までを
示す。FIG. 4 is a sectional view showing a step subsequent to that of FIG. 3;
(D) shows the process up to the step of forming the vertical wiring portion and the second horizontal wiring portion, and (e) shows the process up to the process of wiring the first barrier metal layer, the first horizontal wiring portion and the second barrier metal layer by RIE.

【図５】図５は従来方法により形成された半導体装置の
積層配線の例を示す断面図である。FIG. 5 is a sectional view showing an example of a laminated wiring of a semiconductor device formed by a conventional method.

【符号の説明】[Explanation of symbols]

１…接続孔開口パターン、２０、２１、２２、２３、２
４、２５…層間絶縁膜、３１、３５、４０、４５…第１
バリヤメタル層、３３、３７、４２、４７…第２バリヤ
メタル層、３２、３６、４１、４６…配線部、３４、３
８、４３、４８…カバー層、５１…下側配線部、５２…
絶縁膜、５３…密着層、５４…垂直配線部、５５…上側
配線部、Ｒ１…接続孔開口用レジスト、Ｒ２…配線形成
用レジスト、Ａ、Ｂ、Ｃ、Ｄ…積層配線、ＣＨ…接続孔1: Connection hole opening pattern, 20, 21, 22, 23, 2
4, 25 ... interlayer insulating film, 31, 35, 40, 45 ... first
Barrier metal layers, 33, 37, 42, 47 ... second barrier metal layers, 32, 36, 41, 46 ... wiring parts, 34, 3
8, 43, 48 ... cover layer, 51 ... lower wiring part, 52 ...
Insulating film, 53: adhesion layer, 54: vertical wiring portion, 55: upper wiring portion, R1: resist for opening a connection hole, R2: resist for forming a wiring, A, B, C, D: laminated wiring, CH: connection hole

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】絶縁膜の上下に配線されている上側配線部
及び下側配線部と、該絶縁膜を貫通してこれらの上下配
線部を接続する垂直配線部とを具備する多層配線を有
し、 上記上側配線部の上面を被覆する上側カバー層を有し、 該上側カバー層が上記垂直配線部と一体に形成されてい
ることを特徴とする半導体装置。1. A multilayer wiring comprising an upper wiring portion and a lower wiring portion wired above and below an insulating film, and a vertical wiring portion penetrating the insulating film and connecting these upper and lower wiring portions. A semiconductor device having an upper cover layer covering the upper surface of the upper wiring portion, wherein the upper cover layer is formed integrally with the vertical wiring portion. 【請求項２】上記垂直配線部が、上記上側配線部を貫通
して上記上側カバー層と一体になっている請求項１記載
の半導体装置。2. The semiconductor device according to claim 1, wherein said vertical wiring portion penetrates said upper wiring portion and is integrated with said upper cover layer. 【請求項３】上記上側カバー層と上側配線部との間にバ
リヤメタル層が介在している請求項１記載の半導体装
置。3. The semiconductor device according to claim 1, wherein a barrier metal layer is interposed between said upper cover layer and said upper wiring portion. 【請求項４】上記下側配線部の上面を被覆する下側カバ
ー層が設けられ、該下側カバー層を介して上記下側配線
部と垂直配線部とが接続されている請求項１記載の半導
体装置。4. The semiconductor device according to claim 1, further comprising: a lower cover layer that covers an upper surface of the lower wiring portion, wherein the lower wiring portion and the vertical wiring portion are connected via the lower cover layer. Semiconductor device. 【請求項５】上記下側カバー層と下側配線部との間にバ
リヤメタル層が介在している請求項４記載の半導体装
置。5. The semiconductor device according to claim 4, wherein a barrier metal layer is interposed between said lower cover layer and said lower wiring portion. 【請求項６】上記垂直配線部の上部が、末端に行くに従
い漸次断面積が大きくなるテーパー状になっている請求
項１記載の半導体装置。6. The semiconductor device according to claim 1, wherein an upper portion of said vertical wiring portion is tapered such that a sectional area gradually increases toward a terminal. 【請求項７】下側配線部を形成する工程と、 該下側配線部を被覆する層間絶縁膜を形成する工程と、 該層間絶縁膜上に上側配線部を形成する工程と、 該上側配線部と層間絶縁膜を貫通して上記下側配線部に
達するコンタクトホールを開口する工程と、 該コンタクトホールを埋めると共に、該上側配線部を覆
う導電層を形成し、コンタクトホールを埋める垂直配線
部と上側配線部の上面を被覆する上側カバー層を同時に
形成する工程とを有することを特徴とする半導体装置の
製造方法。7. A step of forming a lower wiring section, a step of forming an interlayer insulating film covering the lower wiring section, a step of forming an upper wiring section on the interlayer insulating film, and a step of forming the upper wiring section. Forming a contact hole that penetrates the portion and the interlayer insulating film and reaches the lower wiring portion; and a vertical wiring portion that fills the contact hole and forms a conductive layer that covers the upper wiring portion, and fills the contact hole. And a step of simultaneously forming an upper cover layer covering the upper surface of the upper wiring portion.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277798A (en) * 2007-04-06 2008-11-13 Semiconductor Energy Lab Co Ltd Semiconductor device, and manufacturing method thereof
JP2010045280A (en) * 2008-08-18 2010-02-25 Oki Semiconductor Co Ltd Semiconductor device and its manufacturing method
CN111627855A (en) * 2019-06-27 2020-09-04 长江存储科技有限责任公司 Interconnect structure and method of forming the same

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