JPH10111800A - 分岐解決方法、プロセッサ、及びシステム - Google Patents
分岐解決方法、プロセッサ、及びシステムInfo
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- JPH10111800A JPH10111800A JP9259838A JP25983897A JPH10111800A JP H10111800 A JPH10111800 A JP H10111800A JP 9259838 A JP9259838 A JP 9259838A JP 25983897 A JP25983897 A JP 25983897A JP H10111800 A JPH10111800 A JP H10111800A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】
【課題】 高性能スーパスカラ・プロセッサ内で条件付
き分岐命令の高速解決を可能にする論理回路を提供す
る。 【解決手段】 この論理回路は、全体的な分岐処理論理
がサイクル境界と交差せずにこのような分岐用の履歴テ
ーブルベースの予測論理を迂回できるようにするため
に、プロセッサ内の基本命令バッファの第１の位置内に
位置する条件付き分岐のサブセットの早期（高速）解決
を促進する。したがって、条件付き分岐のこのサブセッ
トに関して起こりうる予測外れに関連するペナルティが
回避される。
き分岐命令の高速解決を可能にする論理回路を提供す
る。 【解決手段】 この論理回路は、全体的な分岐処理論理
がサイクル境界と交差せずにこのような分岐用の履歴テ
ーブルベースの予測論理を迂回できるようにするため
に、プロセッサ内の基本命令バッファの第１の位置内に
位置する条件付き分岐のサブセットの早期（高速）解決
を促進する。したがって、条件付き分岐のこのサブセッ
トに関して起こりうる予測外れに関連するペナルティが
回避される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、データ
処理システムに関し、より具体的には、マイクロプロセ
ッサ内での分岐命令の解決に関する。
処理システムに関し、より具体的には、マイクロプロセ
ッサ内での分岐命令の解決に関する。
【０００２】
【従来の技術】パイプライン化アーキテクチャによって
実施されたマイクロプロセッサは、クロック・サイクル
につき、様々な実行ステージの複数の命令を有すること
ができる。特に、パイプライン化スーパスカラ・アーキ
テクチャを備えたマイクロプロセッサは、メモリから複
数の命令を取り出し、並列実行のためにマイクロプロセ
ッサ内の様々な実行ユニットに複数の命令をディスパッ
チすることができる。
実施されたマイクロプロセッサは、クロック・サイクル
につき、様々な実行ステージの複数の命令を有すること
ができる。特に、パイプライン化スーパスカラ・アーキ
テクチャを備えたマイクロプロセッサは、メモリから複
数の命令を取り出し、並列実行のためにマイクロプロセ
ッサ内の様々な実行ユニットに複数の命令をディスパッ
チすることができる。
【０００３】このようなアーキテクチャに関する問題
は、実行中のプログラムが分岐命令を含む場合が多いこ
とであり、その分岐命令は通常は何らかの条件に基づい
て別の命令に移行するマシンレベルの命令である（すな
わち、それは、特定の条件が真または偽の場合に移行す
る）。分岐命令がデータ依存性を検出すると、依存性が
解決されるまで命令発行を停止するのではなく、マイク
ロプロセッサはその分岐命令がどのパスをたどる可能性
があるかを予測し、そのパスに沿って命令が取り出され
実行される。前述の分岐の解決のためにデータ依存性が
使用可能である場合、分岐が評価される。予測したパス
が正しい場合、プログラムの流れはそのパスに沿って中
断されずに続行する。そうではない場合、プロセッサは
バックアップを行い、プログラムの流れは正しいパスに
沿って再開する。
は、実行中のプログラムが分岐命令を含む場合が多いこ
とであり、その分岐命令は通常は何らかの条件に基づい
て別の命令に移行するマシンレベルの命令である（すな
わち、それは、特定の条件が真または偽の場合に移行す
る）。分岐命令がデータ依存性を検出すると、依存性が
解決されるまで命令発行を停止するのではなく、マイク
ロプロセッサはその分岐命令がどのパスをたどる可能性
があるかを予測し、そのパスに沿って命令が取り出され
実行される。前述の分岐の解決のためにデータ依存性が
使用可能である場合、分岐が評価される。予測したパス
が正しい場合、プログラムの流れはそのパスに沿って中
断されずに続行する。そうではない場合、プロセッサは
バックアップを行い、プログラムの流れは正しいパスに
沿って再開する。
【０００４】どの分岐をたどるかを予測する際の問題
は、実際上の分岐予測外れのペナルティの増加であり、
それによりマイクロプロセッサは、予測が外れたパスに
沿ったすべての命令を除去し、たどったパスに関係する
命令を取り出さなければならないことである。ＩＢＭ製
のハイエンドＰｏｗｅｒＰＣファミリのプロセッサな
ど、このようなプロセッサでは、マイクロプロセッサ内
の汎用分岐解決論理が十分複雑なので、走査した条件付
き分岐に関する解決信号が走査サイクル内に入手できな
い場合が多い。これは、ディスパッチ時に解決可能な条
件付き分岐の場合も当てはまる。分岐履歴テーブル（Ｂ
ＨＴ）参照による分岐予測の方が素早く入手できるの
で、このようなすべての分岐について、ＢＨＴ予測から
初期分岐方向が推測される。分岐解決論理の遅さの程度
に応じて、予測外れのペナルティが非常に高くなる可能
性があり、これは、命令バッファ内のその位置及び依存
条件コードの状況とは無関係に、すべての予測外れ走査
分岐に応用することができる。これは、いずれの場合で
も完全な解決論理が呼び出されるからである。
は、実際上の分岐予測外れのペナルティの増加であり、
それによりマイクロプロセッサは、予測が外れたパスに
沿ったすべての命令を除去し、たどったパスに関係する
命令を取り出さなければならないことである。ＩＢＭ製
のハイエンドＰｏｗｅｒＰＣファミリのプロセッサな
ど、このようなプロセッサでは、マイクロプロセッサ内
の汎用分岐解決論理が十分複雑なので、走査した条件付
き分岐に関する解決信号が走査サイクル内に入手できな
い場合が多い。これは、ディスパッチ時に解決可能な条
件付き分岐の場合も当てはまる。分岐履歴テーブル（Ｂ
ＨＴ）参照による分岐予測の方が素早く入手できるの
で、このようなすべての分岐について、ＢＨＴ予測から
初期分岐方向が推測される。分岐解決論理の遅さの程度
に応じて、予測外れのペナルティが非常に高くなる可能
性があり、これは、命令バッファ内のその位置及び依存
条件コードの状況とは無関係に、すべての予測外れ走査
分岐に応用することができる。これは、いずれの場合で
も完全な解決論理が呼び出されるからである。
【０００５】
【発明が解決しようとする課題】上記の結果として、当
技術分野には、プロセッサ内の実際上の分岐予測外れの
ペナルティを低減するために全体的な分岐解決論理を改
善する必要性が存在する。
技術分野には、プロセッサ内の実際上の分岐予測外れの
ペナルティを低減するために全体的な分岐解決論理を改
善する必要性が存在する。
【０００６】
【課題を解決するための手段】上記の必要性は、マイク
ロプロセッサの分岐処理ユニット内に追加の「高速」解
決論理を含む本発明によって対処する。本発明は、汎用
分岐依存性検査及び解決回路の呼出しにより１サイクル
内に解決不能な条件付き分岐の大規模サブセットの高速
（１サイクル）解決のために余分な（並列）ハードウェ
ア論理を追加するものである。本発明に記載する全体的
な（変更済み）マルチステージ・パイプライン化分岐解
決回路の結果、条件付き分岐命令の平均解決時間が短縮
される。このような解決の高速化に適格な分岐のサブセ
ット（以下「適格」分岐という）としては、最初に検出
したときに命令バッファ内の第１のディスパッチ可能位
置にあるものがある。適格分岐は、分岐条件がすでに条
件レジスタ（ＣＲ）内にあることを確認するために、追
加の検査（解決回路に取り入れられている）にも合格し
なければならない。このような適格分岐は他の分岐より
素早く解決することができる。というのは、依存性検査
を完了するために必要な比較の数がより少なくなるから
である。たとえば、ディスパッチ・ウィンドウ内の第１
のディスパッチ可能命令より前に他の命令は一切ないの
で、この特殊な場合の解決論理は小さくなり、その結
果、高速分岐解決パスを提供する。
ロプロセッサの分岐処理ユニット内に追加の「高速」解
決論理を含む本発明によって対処する。本発明は、汎用
分岐依存性検査及び解決回路の呼出しにより１サイクル
内に解決不能な条件付き分岐の大規模サブセットの高速
（１サイクル）解決のために余分な（並列）ハードウェ
ア論理を追加するものである。本発明に記載する全体的
な（変更済み）マルチステージ・パイプライン化分岐解
決回路の結果、条件付き分岐命令の平均解決時間が短縮
される。このような解決の高速化に適格な分岐のサブセ
ット（以下「適格」分岐という）としては、最初に検出
したときに命令バッファ内の第１のディスパッチ可能位
置にあるものがある。適格分岐は、分岐条件がすでに条
件レジスタ（ＣＲ）内にあることを確認するために、追
加の検査（解決回路に取り入れられている）にも合格し
なければならない。このような適格分岐は他の分岐より
素早く解決することができる。というのは、依存性検査
を完了するために必要な比較の数がより少なくなるから
である。たとえば、ディスパッチ・ウィンドウ内の第１
のディスパッチ可能命令より前に他の命令は一切ないの
で、この特殊な場合の解決論理は小さくなり、その結
果、高速分岐解決パスを提供する。
【０００７】本発明の利点は、条件付き分岐のサブセッ
ト（適格走査分岐の頻度による）は分岐処理ユニット内
の汎用解決論理の独占使用によって発生する、大きい予
測外れのペナルティを償う必要がないことである。
ト（適格走査分岐の頻度による）は分岐処理ユニット内
の汎用解決論理の独占使用によって発生する、大きい予
測外れのペナルティを償う必要がないことである。
【０００８】本発明の実施態様では、分岐処理ユニット
内の分岐走査論理が命令バッファ内の分岐を走査する
と、走査分岐命令をただちに解決できるかどうかを判定
するために早期解決論理が実施される。解決できる場
合、そのアドレスから取出しシーケンスを開始するため
に分岐ターゲット・アドレスを命令取出しユニット
（「ＩＦＵ」）に伝送すべきかどうかを判断する際に、
解決済み分岐方向情報を使用してＢＨＴ予測パスを無効
にする。
内の分岐走査論理が命令バッファ内の分岐を走査する
と、走査分岐命令をただちに解決できるかどうかを判定
するために早期解決論理が実施される。解決できる場
合、そのアドレスから取出しシーケンスを開始するため
に分岐ターゲット・アドレスを命令取出しユニット
（「ＩＦＵ」）に伝送すべきかどうかを判断する際に、
解決済み分岐方向情報を使用してＢＨＴ予測パスを無効
にする。
【０００９】上記の説明は、以下に示す本発明の詳細な
説明を十分に理解できるように、本発明の特徴及び技術
的な利点についてかなり広く概要を示している。本発明
の請求の範囲の主題を形成する本発明の追加の特徴及び
利点については、以下に説明する。
説明を十分に理解できるように、本発明の特徴及び技術
的な利点についてかなり広く概要を示している。本発明
の請求の範囲の主題を形成する本発明の追加の特徴及び
利点については、以下に説明する。
【００１０】
【発明の実施の形態】以下の説明では、本発明を完全に
理解するために、具体的なワードまたはバイト長など、
数多くの具体的な詳細を示す。しかし、本発明はこのよ
うな具体的な詳細がなくても実施可能であることは、当
業者には明らかになるだろう。他の実例では、不必要な
ほど詳細にわたって本発明を分かりにくくしないよう
に、周知の回路がブロック図形式で示されている。ほと
んどの部分では、このような詳細が本発明を完全に理解
するために不要であり、関連技術の当業者の技能の範囲
内である限り、タイミング上の考慮事項などに関する詳
細は省略されている。
理解するために、具体的なワードまたはバイト長など、
数多くの具体的な詳細を示す。しかし、本発明はこのよ
うな具体的な詳細がなくても実施可能であることは、当
業者には明らかになるだろう。他の実例では、不必要な
ほど詳細にわたって本発明を分かりにくくしないよう
に、周知の回路がブロック図形式で示されている。ほと
んどの部分では、このような詳細が本発明を完全に理解
するために不要であり、関連技術の当業者の技能の範囲
内である限り、タイミング上の考慮事項などに関する詳
細は省略されている。
【００１１】次に、添付図面を参照するが、これらの図
では図示した諸要素は必ずしも一定の縮尺で示されてお
らず、同じまたは同様の要素は複数の図にわたって同じ
参照番号で示されている。
では図示した諸要素は必ずしも一定の縮尺で示されてお
らず、同じまたは同様の要素は複数の図にわたって同じ
参照番号で示されている。
【００１２】図１ないし図２を参照すると、同図には、
アドレス・バス１０２とデータ・バス１０１とを含むバ
ス７１２に結合されたプロセッサ１００が示されてい
る。プロセッサ１００は、任意の既知の中央演算処理装
置（たとえば、ＩＢＭ製のＰｏｗｅｒＰＣプロセッサ）
にすることができ、図１ないし図２に示す回路の一部ま
たは全部を含む。
アドレス・バス１０２とデータ・バス１０１とを含むバ
ス７１２に結合されたプロセッサ１００が示されてい
る。プロセッサ１００は、任意の既知の中央演算処理装
置（たとえば、ＩＢＭ製のＰｏｗｅｒＰＣプロセッサ）
にすることができ、図１ないし図２に示す回路の一部ま
たは全部を含む。
【００１３】バス７１２は、バス・インタフェース・ユ
ニット（「ＢＩＵ」）１０３に結合されている。命令キ
ャッシュ（「Ｉキャッシュ」）１０６は、ＢＩＵ１０３
と、命令取出しユニット（「ＩＦＵ」）１１０とに結合
されている。命令キャッシュ１０６は、タグ・ビットを
含むことができるが、命令メモリ管理ユニット（「Ｉ−
ＭＭＵ」）１０７にも結合されている。
ニット（「ＢＩＵ」）１０３に結合されている。命令キ
ャッシュ（「Ｉキャッシュ」）１０６は、ＢＩＵ１０３
と、命令取出しユニット（「ＩＦＵ」）１１０とに結合
されている。命令キャッシュ１０６は、タグ・ビットを
含むことができるが、命令メモリ管理ユニット（「Ｉ−
ＭＭＵ」）１０７にも結合されている。
【００１４】また、プロセッサ１００は、分岐処理ユニ
ット（「ＢＰＵ」）１２０と、基本命令バッファ（「Ｐ
ＩＢ」）１１１と、命令ディスパッチ・ユニット（「Ｉ
ＤＵ」）１１２も含む。
ット（「ＢＰＵ」）１２０と、基本命令バッファ（「Ｐ
ＩＢ」）１１１と、命令ディスパッチ・ユニット（「Ｉ
ＤＵ」）１１２も含む。
【００１５】ＢＰＵ１２０は、分岐走査論理１２１と、
分岐アドレス生成器（「ＡＧＥＮ」）１２３と、ＢＨＴ
１２２とを含む。
分岐アドレス生成器（「ＡＧＥＮ」）１２３と、ＢＨＴ
１２２とを含む。
【００１６】典型的な実施態様では、データは、ＢＩＵ
１０３によってデータ・バス１０１から受け取られ、デ
ータ・キャッシュ（「Ｄキャッシュ」）１０４を介して
ロード／ストア・ユニット１１５に転送される。命令キ
ャッシュ１０６は、ＢＩＵ１０３から命令を受け取り、
それをＩＦＵ１１０上に渡す。
１０３によってデータ・バス１０１から受け取られ、デ
ータ・キャッシュ（「Ｄキャッシュ」）１０４を介して
ロード／ストア・ユニット１１５に転送される。命令キ
ャッシュ１０６は、ＢＩＵ１０３から命令を受け取り、
それをＩＦＵ１１０上に渡す。
【００１７】ＢＰＵ１２０は、分岐命令を受け取り、条
件付き分岐について先読み動作を実行してそれらを早期
に解決するように動作可能である。ＰＩＢ１１１は、Ｉ
ＦＵ１１０から命令を受け取り、それらをＩＤＵ１１２
上に渡す。ＩＤＵ１１２は、ロード／ストア・ユニット
（「ＬＳＵ」）１１５、浮動小数点ユニット（「ＦＰ
Ｕ」）１１７、固定小数点整数ユニット（「ＦＸＵ」）
１１３などの複数の実行ユニットのうちのいずれか１つ
に命令をディスパッチするように動作可能である。これ
らの実行ユニットは完了ユニット１１８にも結合され、
このユニットはディスパッチから実行まで命令を追跡
し、その後、退くすなわちプログラムの順序でそれらを
「完了する」。完了ユニット１１８は、再順序付けバッ
ファとまとめて呼ばれる、１列の完了バッファを含む。
完了ユニット１１８はＩＦＵ１１０にも結合されてい
る。
件付き分岐について先読み動作を実行してそれらを早期
に解決するように動作可能である。ＰＩＢ１１１は、Ｉ
ＦＵ１１０から命令を受け取り、それらをＩＤＵ１１２
上に渡す。ＩＤＵ１１２は、ロード／ストア・ユニット
（「ＬＳＵ」）１１５、浮動小数点ユニット（「ＦＰ
Ｕ」）１１７、固定小数点整数ユニット（「ＦＸＵ」）
１１３などの複数の実行ユニットのうちのいずれか１つ
に命令をディスパッチするように動作可能である。これ
らの実行ユニットは完了ユニット１１８にも結合され、
このユニットはディスパッチから実行まで命令を追跡
し、その後、退くすなわちプログラムの順序でそれらを
「完了する」。完了ユニット１１８は、再順序付けバッ
ファとまとめて呼ばれる、１列の完了バッファを含む。
完了ユニット１１８はＩＦＵ１１０にも結合されてい
る。
【００１８】また、ＦＰＵ１１７には、ＦＰＲファイル
及び名前変更バッファ１１６も結合されている。
及び名前変更バッファ１１６も結合されている。
【００１９】ＦＸＵ１１３には、汎用レジスタ（「ＧＰ
Ｒ」）ファイル１１４と、関連の汎用（「ＧＰ」）名前
変更レジスタ・バッファが結合されている。また、ＢＰ
Ｕ１２０には、ＣＲ処理ユニット（「ＣＲＰＵ」）１０
８も結合されている。
Ｒ」）ファイル１１４と、関連の汎用（「ＧＰ」）名前
変更レジスタ・バッファが結合されている。また、ＢＰ
Ｕ１２０には、ＣＲ処理ユニット（「ＣＲＰＵ」）１０
８も結合されている。
【００２０】プロセッサ１００は、サイクルごとに複数
の命令を発行可能な高性能スーパスカラ・プロセッサに
することができる。各クロック・サイクル中、ＩＦＵ１
１０は、命令取出しアドレス・レジスタ（「ＩＦＡ
Ｒ」）内に格納されている現行の「命令取出しアドレ
ス」（「ＩＦＡ」）を使用して一度に複数の命令を取り
出そうと試みる。デフォルトのＩＦＡは、前のサイクル
で取り出された最後の命令に続く、次の順次アドレスで
ある。しかし、走査分岐が「分岐する」と解決（または
予測）された場合、ＩＦＡはＢＰＵ１２０によって変更
することができる。また、ＩＦＡは、検出した予測外れ
に続く真の（解決済み）分岐パス・アドレスにリセット
することが必要な場合もある。
の命令を発行可能な高性能スーパスカラ・プロセッサに
することができる。各クロック・サイクル中、ＩＦＵ１
１０は、命令取出しアドレス・レジスタ（「ＩＦＡ
Ｒ」）内に格納されている現行の「命令取出しアドレ
ス」（「ＩＦＡ」）を使用して一度に複数の命令を取り
出そうと試みる。デフォルトのＩＦＡは、前のサイクル
で取り出された最後の命令に続く、次の順次アドレスで
ある。しかし、走査分岐が「分岐する」と解決（または
予測）された場合、ＩＦＡはＢＰＵ１２０によって変更
することができる。また、ＩＦＡは、検出した予測外れ
に続く真の（解決済み）分岐パス・アドレスにリセット
することが必要な場合もある。
【００２１】プロセッサ１００は、一部の実施態様で
は、ＰＩＢ１１１に加え、バックアップ命令バッファ
（「ＢＩＢ」）１０９を含むことができる。これは、ｐ
個の予測分岐パスより下に推測実行を制限することにな
るはずであり、ｐはＢＩＢ１０９内の個別のバッファの
数である。
は、ＰＩＢ１１１に加え、バックアップ命令バッファ
（「ＢＩＢ」）１０９を含むことができる。これは、ｐ
個の予測分岐パスより下に推測実行を制限することにな
るはずであり、ｐはＢＩＢ１０９内の個別のバッファの
数である。
【００２２】次に図３を参照すると、ＢＰＵ１２０がよ
り詳しく示してある。ＢＰＵ１２０は分岐走査論理１２
１、分岐アドレス生成機構（分岐ＡＧＥＮ）１２３、依
存条件コード２０１及びＢＨＴベースの分岐予測論理１
２２を含む。
り詳しく示してある。ＢＰＵ１２０は分岐走査論理１２
１、分岐アドレス生成機構（分岐ＡＧＥＮ）１２３、依
存条件コード２０１及びＢＨＴベースの分岐予測論理１
２２を含む。
【００２３】すべてのクロック・サイクルで、分岐を検
出し、分岐命令内の分岐命令ビットによって指定した関
連条件レジスタ・フィールドについてその依存性を解決
しようと試みる際に、分岐走査論理１２１によって基本
命令バッファ（ＰＩＢ）１１１の最初のＮ個の位置（Ｎ
は正の整数であり、この例ではＮ＝５）が走査される。
出し、分岐命令内の分岐命令ビットによって指定した関
連条件レジスタ・フィールドについてその依存性を解決
しようと試みる際に、分岐走査論理１２１によって基本
命令バッファ（ＰＩＢ）１１１の最初のＮ個の位置（Ｎ
は正の整数であり、この例ではＮ＝５）が走査される。
【００２４】分岐走査論理１２１は、ディスパッチ・サ
イクル中に第１の分岐命令（ここでは「分岐」ともい
う）について（第５の位置まで）ＰＩＢ１１１を走査す
る。以下に詳述するように、第１の走査分岐に対応する
命令アドレスのサブフィールドはＢＨＴベースの分岐予
測論理１２２に送られ、その論理は分岐するかどうかに
関する予測を行うプロセスをただちに開始する。この予
測は、当技術分野で周知のいくつかの様々なアルゴリズ
ムに基づいて行うことができる。さらに、分岐解決論理
２００は、依存条件コード２０１の状態を監視すること
により、分岐を解決する試みを開始する。（依存条件コ
ード（「ＣＣ」）は最終的に条件レジスタ（「ＣＲ」）
の１つのフィールドで得られる。）ＣＲ名前変更が実施
されるマシンでは、分岐が処理される時点にＣＣが名前
変更バッファで得られる可能性があり、あるいは、関連
のＣＣ生成命令がそのサイクル中に終了する可能性があ
るという意味でＣＣ値が「使用中」である可能性があ
り、あるいは、生成命令がまだディスパッチまたは実行
されていないので、ＣＣが現行の分岐走査／プロセス・
サイクル中に得られない可能性がある。以下に明らかに
するように、本発明で提案する分岐解決論理（「ＢＲ
Ｌ」）２００は２つの部分から構成されている。すなわ
ち、（ａ）（正味遅延の点で）マシン１００の通常のサ
イクル境界に及ぶかまたはそれを超える汎用解決論理
と、（ｂ）上記（ａ）と並列に動作するが、その出力信
号アサートが通常はマシンのサイクル境界内に十分入る
ように、より少ないレベルの論理回路で構築された早期
解決論理である。この方式の正味効果は、平均分岐解決
時間を高速化することである。ということは、監視した
分岐の大規模サブセットが早期解決論理によってカバー
されるからである。いずれの場合も、全体的な分岐解決
論理２００は、マルチプレクサ（「ＭＵＸ」）２０３を
制御するゲート信号「Branch_Resolve_Early」と、「Br
anch_Resolve_Late」信号と、「Branch_Resolve_Earl
y」及び「Branch_Resolve_Late」のそれぞれに関連する
２つの分岐／非分岐（「Ｔ／ＮＴ」）フラグ（T/NT-BRL
early及びT/NT-BRLl ate）という５つの出力を有する。
Ｔ／ＮＴフラグのアサートはその分岐が「分岐する」
（「Ｔ」）ものとして解決されたことを意味し、否定は
「分岐しない」（ＮＴ」）ことを意味する。さらに、
「Branch_Resolve_Late」出力信号は、解決済み分岐の
ｍビットの命令ｉｄ（「ＩＩＤ」）を示す関連出力を有
し、マシン内の有効命令の最大数はせいぜい２mであ
る。この情報は、ＰＩＢ１１１からディスパッチされた
可能性のある対応する処理済み分岐にその解決を関連付
けるものである。
イクル中に第１の分岐命令（ここでは「分岐」ともい
う）について（第５の位置まで）ＰＩＢ１１１を走査す
る。以下に詳述するように、第１の走査分岐に対応する
命令アドレスのサブフィールドはＢＨＴベースの分岐予
測論理１２２に送られ、その論理は分岐するかどうかに
関する予測を行うプロセスをただちに開始する。この予
測は、当技術分野で周知のいくつかの様々なアルゴリズ
ムに基づいて行うことができる。さらに、分岐解決論理
２００は、依存条件コード２０１の状態を監視すること
により、分岐を解決する試みを開始する。（依存条件コ
ード（「ＣＣ」）は最終的に条件レジスタ（「ＣＲ」）
の１つのフィールドで得られる。）ＣＲ名前変更が実施
されるマシンでは、分岐が処理される時点にＣＣが名前
変更バッファで得られる可能性があり、あるいは、関連
のＣＣ生成命令がそのサイクル中に終了する可能性があ
るという意味でＣＣ値が「使用中」である可能性があ
り、あるいは、生成命令がまだディスパッチまたは実行
されていないので、ＣＣが現行の分岐走査／プロセス・
サイクル中に得られない可能性がある。以下に明らかに
するように、本発明で提案する分岐解決論理（「ＢＲ
Ｌ」）２００は２つの部分から構成されている。すなわ
ち、（ａ）（正味遅延の点で）マシン１００の通常のサ
イクル境界に及ぶかまたはそれを超える汎用解決論理
と、（ｂ）上記（ａ）と並列に動作するが、その出力信
号アサートが通常はマシンのサイクル境界内に十分入る
ように、より少ないレベルの論理回路で構築された早期
解決論理である。この方式の正味効果は、平均分岐解決
時間を高速化することである。ということは、監視した
分岐の大規模サブセットが早期解決論理によってカバー
されるからである。いずれの場合も、全体的な分岐解決
論理２００は、マルチプレクサ（「ＭＵＸ」）２０３を
制御するゲート信号「Branch_Resolve_Early」と、「Br
anch_Resolve_Late」信号と、「Branch_Resolve_Earl
y」及び「Branch_Resolve_Late」のそれぞれに関連する
２つの分岐／非分岐（「Ｔ／ＮＴ」）フラグ（T/NT-BRL
early及びT/NT-BRLl ate）という５つの出力を有する。
Ｔ／ＮＴフラグのアサートはその分岐が「分岐する」
（「Ｔ」）ものとして解決されたことを意味し、否定は
「分岐しない」（ＮＴ」）ことを意味する。さらに、
「Branch_Resolve_Late」出力信号は、解決済み分岐の
ｍビットの命令ｉｄ（「ＩＩＤ」）を示す関連出力を有
し、マシン内の有効命令の最大数はせいぜい２mであ
る。この情報は、ＰＩＢ１１１からディスパッチされた
可能性のある対応する処理済み分岐にその解決を関連付
けるものである。
【００２５】分岐走査の所与のサイクルでは、依存ＣＣ
を発生する命令がまだディスパッチまたは実行されてい
ないので分岐が解決不能であると見なされた場合、この
特定の分岐命令用の分岐解決のその後のステップが禁止
され、分岐予測に依存する。このＰＩＢ常駐分岐には、
ＰＩＢ項目の一部である２ビットの属性フィールドを設
定することにより、「処理済み−予測済み」というマー
クが付けられる。（可能な修飾子は、「未処理」、「処
理済み；予測済み」、「処理済み；解決済み」、「処理
済み：予測済み、後で解決」である。）その後のサイク
ル（複数も可）では、走査後に、この「処理済み；予測
済み」分岐の解決論理がもう一度呼び出される。一般
に、分岐走査は、「未処理」または「処理済み：予測済
み」のいずれかである第１の分岐（走査ウィンドウ内の
もの、この例では５つ）を検出するために「解決済み」
（すなわち、「解決済み」または「予測済み、後で解
決」のいずれか）というマークが付けられた分岐を超え
て続行される。「処理済み」（３通りのタイプのいずれ
か）というマークが付けられた分岐は発行幅（たとえ
ば、この例のプロセッサでは３）内のディスパッチに適
格なものである。しかし、まだ未解決（「処理済み：予
測済み」）である分岐に関する関連情報だけが個別の分
岐ターゲット・アドレス・テーブル（「ＢＴＡＴ」）１
２４でディスパッチ後に保持される。ＢＴＡＴ１２４の
各項目ごとに、たとえば、命令識別子（「ＩＩＤ」）、
有効（「Ｖ」）ビットなどの他の情報とともに、予測済
みパス・アドレスと代替パス・アドレスの両方が維持さ
れる。「解決済み」分岐は、完了ユニット１１８の内部
にあるメカニズム（当技術分野では周知のもの）である
再順序付け（完了）バッファに入力された情報を除き、
ディスパッチ後に廃棄される。これは、順序通りの完了
及び精密割込み機構のためのプログラム命令順序状態を
維持するために使用する。ＢＴＡＴ１２４のサイズ（項
目数）は、ハードウェアによってサポートされる未解決
（予測済みであるが、まだ解決されていない）分岐の数
の上限として機能する。また、ＢＴＡＴ１２４は、予測
外れの検出時に正しい分岐点からプログラム実行を再開
するというタスクでも機能する。予測外れのパス内の命
令の取消し、パイプライン・フラッシュ、再順序付けバ
ッファ及びＢＴＡＴ１２４内の情報の更新により、この
ような後戻りがどのように達成されるかに関する詳細に
ついては、本明細書では省略する。ここでは、平均分岐
解決時間が増すにつれて、マシン・サイクルにおける平
均的な予測外れのペナルティも増すと言うだけで十分で
ある。したがって、本発明は、平均分岐解決時間を短縮
する際に、パフォーマンスの向上に役立つものである。
を発生する命令がまだディスパッチまたは実行されてい
ないので分岐が解決不能であると見なされた場合、この
特定の分岐命令用の分岐解決のその後のステップが禁止
され、分岐予測に依存する。このＰＩＢ常駐分岐には、
ＰＩＢ項目の一部である２ビットの属性フィールドを設
定することにより、「処理済み−予測済み」というマー
クが付けられる。（可能な修飾子は、「未処理」、「処
理済み；予測済み」、「処理済み；解決済み」、「処理
済み：予測済み、後で解決」である。）その後のサイク
ル（複数も可）では、走査後に、この「処理済み；予測
済み」分岐の解決論理がもう一度呼び出される。一般
に、分岐走査は、「未処理」または「処理済み：予測済
み」のいずれかである第１の分岐（走査ウィンドウ内の
もの、この例では５つ）を検出するために「解決済み」
（すなわち、「解決済み」または「予測済み、後で解
決」のいずれか）というマークが付けられた分岐を超え
て続行される。「処理済み」（３通りのタイプのいずれ
か）というマークが付けられた分岐は発行幅（たとえ
ば、この例のプロセッサでは３）内のディスパッチに適
格なものである。しかし、まだ未解決（「処理済み：予
測済み」）である分岐に関する関連情報だけが個別の分
岐ターゲット・アドレス・テーブル（「ＢＴＡＴ」）１
２４でディスパッチ後に保持される。ＢＴＡＴ１２４の
各項目ごとに、たとえば、命令識別子（「ＩＩＤ」）、
有効（「Ｖ」）ビットなどの他の情報とともに、予測済
みパス・アドレスと代替パス・アドレスの両方が維持さ
れる。「解決済み」分岐は、完了ユニット１１８の内部
にあるメカニズム（当技術分野では周知のもの）である
再順序付け（完了）バッファに入力された情報を除き、
ディスパッチ後に廃棄される。これは、順序通りの完了
及び精密割込み機構のためのプログラム命令順序状態を
維持するために使用する。ＢＴＡＴ１２４のサイズ（項
目数）は、ハードウェアによってサポートされる未解決
（予測済みであるが、まだ解決されていない）分岐の数
の上限として機能する。また、ＢＴＡＴ１２４は、予測
外れの検出時に正しい分岐点からプログラム実行を再開
するというタスクでも機能する。予測外れのパス内の命
令の取消し、パイプライン・フラッシュ、再順序付けバ
ッファ及びＢＴＡＴ１２４内の情報の更新により、この
ような後戻りがどのように達成されるかに関する詳細に
ついては、本明細書では省略する。ここでは、平均分岐
解決時間が増すにつれて、マシン・サイクルにおける平
均的な予測外れのペナルティも増すと言うだけで十分で
ある。したがって、本発明は、平均分岐解決時間を短縮
する際に、パフォーマンスの向上に役立つものである。
【００２６】おそらく所与の分岐に必要なマルチサイク
ル解決は、走査サイクルｎで開始できるが、サイクルｎ
＋ｐ（ｐ≧１）で終了することができ、その時点で分岐
は依然としてＰＩＢ１１１（おそらく他の位置にある）
にある可能性があるか、またはその記述子がＢＴＡＴ１
２４に保持されている可能性がある。ＢＴＡＴ１２４の
構成と、処理済み分岐がＢＴＡＴ１２４に移行した後で
マルチサイクル分岐解決がどのように続行するかに関す
る詳細説明については、本明細書には記載しない。とい
うのは、それは、本発明の使い方及び実施態様と密接な
関係がないからである。
ル解決は、走査サイクルｎで開始できるが、サイクルｎ
＋ｐ（ｐ≧１）で終了することができ、その時点で分岐
は依然としてＰＩＢ１１１（おそらく他の位置にある）
にある可能性があるか、またはその記述子がＢＴＡＴ１
２４に保持されている可能性がある。ＢＴＡＴ１２４の
構成と、処理済み分岐がＢＴＡＴ１２４に移行した後で
マルチサイクル分岐解決がどのように続行するかに関す
る詳細説明については、本明細書には記載しない。とい
うのは、それは、本発明の使い方及び実施態様と密接な
関係がないからである。
【００２７】所与のサイクルｎでは、T/NT-BHTをアサー
トすることにより分岐が行われると予測すると、分岐予
測論理１２２は、禁止されていなければ、ＩＦＵ１１０
への分岐ターゲット・アドレスの伝送を可能にするの
で、ＩＦＵ１１０は後続サイクル（ｎ＋１）でターゲッ
ト・アドレスから始まる１組命令の取出しを開始するこ
とができる。しかし、分岐予測論理１２２からの上記の
イネーブル信号は、分岐解決論理２００が生成した「Br
anch_Resolve_Early」信号の（サイクルｎにおける）早
期アサートの場合に禁止される。（「Branch_Resolve_E
arly」のアサートは、分岐が解決されたことを示し、そ
の場合、ＩＦＵ１１０に分岐ターゲット・アドレスを伝
送するためにＡＮＤ論理２０４に送られる潜在的なイネ
ーブル信号として動作するように、分岐解決論理２００
からのT/NT-BRLearly信号はＭＵＸ２０３によって選択
されている。）
トすることにより分岐が行われると予測すると、分岐予
測論理１２２は、禁止されていなければ、ＩＦＵ１１０
への分岐ターゲット・アドレスの伝送を可能にするの
で、ＩＦＵ１１０は後続サイクル（ｎ＋１）でターゲッ
ト・アドレスから始まる１組命令の取出しを開始するこ
とができる。しかし、分岐予測論理１２２からの上記の
イネーブル信号は、分岐解決論理２００が生成した「Br
anch_Resolve_Early」信号の（サイクルｎにおける）早
期アサートの場合に禁止される。（「Branch_Resolve_E
arly」のアサートは、分岐が解決されたことを示し、そ
の場合、ＩＦＵ１１０に分岐ターゲット・アドレスを伝
送するためにＡＮＤ論理２０４に送られる潜在的なイネ
ーブル信号として動作するように、分岐解決論理２００
からのT/NT-BRLearly信号はＭＵＸ２０３によって選択
されている。）
【００２８】ただし、「Branch_Resolve」信号（早期ま
たは遅延あるいはその両方）は、本発明とは無関係の目
的のためにマシン１００の他の部分（完了ユニット１１
８など）にも送ることができることに留意されたい。こ
のため、このようなパスは図３に明示的に示していな
い。
たは遅延あるいはその両方）は、本発明とは無関係の目
的のためにマシン１００の他の部分（完了ユニット１１
８など）にも送ることができることに留意されたい。こ
のため、このようなパスは図３に明示的に示していな
い。
【００２９】その対をなす「T/NT-BRLlate」フラグとと
もに「Branch_Resolve_Late」が対応する重要な制御目
的の１つは、分岐予測外れの影響を訂正することであ
る。たとえば、所与のマシン・サイクルｎでは、ＢＨＴ
ベースの分岐予測論理１２２は「分岐する」（「Ｔ」）
と予測した可能性があり、「Branch_Resolve_Early」信
号はまだアサートされていない。したがって、後続サイ
クル（ｎ＋１）でターゲット・アドレスが取り出され、
ターゲット・アドレス・ストリームからの命令は順次
（ｎ＋２）ディスパッチされた可能性がある。最終的に
は、たとえば、サイクルｎ＋２で「Branch_Resolve_Lat
e」信号がアサートされる。対応するT/NT-BRLlateフラ
グが「Ｔ」をアサートした場合、訂正アクションは一切
不要である。そうではなく、T/NT-BRLlateフラグが否定
して「ＮＴ」（分岐しない）を意味する場合、「飛行中
（in flight）」または間違った（予測が外れた）分岐
パス内の実行済み命令を取り消すために訂正アクション
論理が使用可能になり、マシン１００は正しい分岐パス
から再取出しを行った後で実行を再開する。これは、早
期解決が不可能だったので汎用解決論理の呼出しのため
に分岐解決が遅延された状況の例である。
もに「Branch_Resolve_Late」が対応する重要な制御目
的の１つは、分岐予測外れの影響を訂正することであ
る。たとえば、所与のマシン・サイクルｎでは、ＢＨＴ
ベースの分岐予測論理１２２は「分岐する」（「Ｔ」）
と予測した可能性があり、「Branch_Resolve_Early」信
号はまだアサートされていない。したがって、後続サイ
クル（ｎ＋１）でターゲット・アドレスが取り出され、
ターゲット・アドレス・ストリームからの命令は順次
（ｎ＋２）ディスパッチされた可能性がある。最終的に
は、たとえば、サイクルｎ＋２で「Branch_Resolve_Lat
e」信号がアサートされる。対応するT/NT-BRLlateフラ
グが「Ｔ」をアサートした場合、訂正アクションは一切
不要である。そうではなく、T/NT-BRLlateフラグが否定
して「ＮＴ」（分岐しない）を意味する場合、「飛行中
（in flight）」または間違った（予測が外れた）分岐
パス内の実行済み命令を取り消すために訂正アクション
論理が使用可能になり、マシン１００は正しい分岐パス
から再取出しを行った後で実行を再開する。これは、早
期解決が不可能だったので汎用解決論理の呼出しのため
に分岐解決が遅延された状況の例である。
【００３０】次に図４ないし図５を参照すると、同図に
は、走査分岐命令を解決できるかどうかを判定するため
に呼び出される初期（すなわち、第１ステージ）分岐依
存性論理が示されている。この論理は、分岐が走査され
るサイクル中にただちに呼び出される。分岐走査論理１
２１は、ＰＩＢ１１１の最初の５つの位置を走査する
（操作手順は破線で示す）。本発明を他のシステムにも
適用できる可能性を制限することを意図しているわけで
はないが、ＰＩＢ１１１の各項目は完全な３２ビットの
ＰｏｗｅｒＰＣ命令と追加の事前コード・ビット（７ま
たは８）を有し、これらのビットはその後のデコードを
より容易にするために広いタイプに命令を事前分類す
る。命令フィールドのビット０・・・５（６ビット）は
基本命令コードを含む。比較命令の場合は、ビット６・
・・８（３ビット）が条件レジスタ（「ＣＲ」）内のフ
ィールド（８つのうちの１つ）用の指定子を保持し、比
較の実行後にそのレジスタが設定される。他の機能動作
の場合、基本命令コード自体は、それがＣＲ変更であれ
ば、どのＣＲフィールドが分岐命令のターゲットになる
かをデコードするのに十分である。論理ブロック３０１
〜３０４内の「ＣＲデコード」論理は、ＰＩＢ１１１内
でディスパッチを待っている所与の命令について、変更
のターゲットになるＣＲの３ビット・フィールドを暗号
解読する。
は、走査分岐命令を解決できるかどうかを判定するため
に呼び出される初期（すなわち、第１ステージ）分岐依
存性論理が示されている。この論理は、分岐が走査され
るサイクル中にただちに呼び出される。分岐走査論理１
２１は、ＰＩＢ１１１の最初の５つの位置を走査する
（操作手順は破線で示す）。本発明を他のシステムにも
適用できる可能性を制限することを意図しているわけで
はないが、ＰＩＢ１１１の各項目は完全な３２ビットの
ＰｏｗｅｒＰＣ命令と追加の事前コード・ビット（７ま
たは８）を有し、これらのビットはその後のデコードを
より容易にするために広いタイプに命令を事前分類す
る。命令フィールドのビット０・・・５（６ビット）は
基本命令コードを含む。比較命令の場合は、ビット６・
・・８（３ビット）が条件レジスタ（「ＣＲ」）内のフ
ィールド（８つのうちの１つ）用の指定子を保持し、比
較の実行後にそのレジスタが設定される。他の機能動作
の場合、基本命令コード自体は、それがＣＲ変更であれ
ば、どのＣＲフィールドが分岐命令のターゲットになる
かをデコードするのに十分である。論理ブロック３０１
〜３０４内の「ＣＲデコード」論理は、ＰＩＢ１１１内
でディスパッチを待っている所与の命令について、変更
のターゲットになるＣＲの３ビット・フィールドを暗号
解読する。
【００３１】分岐走査論理１２１は、第１の未処理分岐
を探すためにＰＩＢ１１１の最初の５つの位置に入って
いる命令を走査する。このようにする際に、信号ｂｐ１
・・・ｂｐ５のうちの多くても１つをアサートする。た
とえば、検出された第１の分岐がＰＩＢ１１１の位置３
に入っている場合、ｂｐ３がアサートされる。走査分岐
命令のＢＩフィールド（ビット１１：１５、５ビット）
は、条件比較を行う際に監視する必要があるＣＲ内の特
定のビットを指定する。各比較器３０５〜３０８は、そ
れぞれＣＲデコード論理ブロック３０１〜３０４からの
３ビットのＣＲフィールド指定子と、５ビットの固有の
ＣＲビット指定子（「ＢＩ」）とを取り、それらがとも
に同じフィールドを示しているかどうかを確認する。１
つまたは複数の位置で一致が存在する場合、信号ａ、
ｂ、ｃ、ｄのうちの１つまたは複数がアサートされる。
を探すためにＰＩＢ１１１の最初の５つの位置に入って
いる命令を走査する。このようにする際に、信号ｂｐ１
・・・ｂｐ５のうちの多くても１つをアサートする。た
とえば、検出された第１の分岐がＰＩＢ１１１の位置３
に入っている場合、ｂｐ３がアサートされる。走査分岐
命令のＢＩフィールド（ビット１１：１５、５ビット）
は、条件比較を行う際に監視する必要があるＣＲ内の特
定のビットを指定する。各比較器３０５〜３０８は、そ
れぞれＣＲデコード論理ブロック３０１〜３０４からの
３ビットのＣＲフィールド指定子と、５ビットの固有の
ＣＲビット指定子（「ＢＩ」）とを取り、それらがとも
に同じフィールドを示しているかどうかを確認する。１
つまたは複数の位置で一致が存在する場合、信号ａ、
ｂ、ｃ、ｄのうちの１つまたは複数がアサートされる。
【００３２】信号ａは、ＡＮＤゲート３０９と、ＯＲゲ
ート３１０、３１２、３１４とによって受け取られる。
信号ｂは、ＯＲゲート３１０、３１２、３１４によって
受け取られ、信号ｃは、ＯＲゲート３１２及び３１４に
よって受け取られ、信号ｄはＯＲゲート３１４によって
受け取られる。信号ｂｐ２・・・ｂｐ５は、ＡＮＤゲー
ト３０９、３１１、３１３、３１５によってそれぞれ受
け取られる。
ート３１０、３１２、３１４とによって受け取られる。
信号ｂは、ＯＲゲート３１０、３１２、３１４によって
受け取られ、信号ｃは、ＯＲゲート３１２及び３１４に
よって受け取られ、信号ｄはＯＲゲート３１４によって
受け取られる。信号ｂｐ２・・・ｂｐ５は、ＡＮＤゲー
ト３０９、３１１、３１３、３１５によってそれぞれ受
け取られる。
【００３３】ＡＮＤゲート３０９、３１１、３１３、３
１５は、走査分岐がＰＩＢ１１１内でディスパッチを待
ちながら、その先行命令の１つによって設定すべき条件
コードに依存するかどうかを示すインジケータとして、
信号Ｘ１、Ｘ２、Ｘ３、Ｘ４をそれぞれ出力する。すな
わち、信号Ｘ１、Ｘ２、Ｘ３、Ｘ４の１つが走査／ディ
スパッチ・サイクル中にアサートされた場合、その依存
ＣＲ変更命令がまだディスパッチされていないのでただ
ちに解決できない分岐命令が走査されたことが分かる。
ＯＲゲート３１６は、信号Ｘ１、Ｘ２、Ｘ３、Ｘ４を受
け取り、信号Ｘ１、Ｘ２、Ｘ３、Ｘ４のうちのいずれか
１つがアサートされた場合に信号Ｘ＝「Inhibit_Furthe
r_Resolution」を出力する。
１５は、走査分岐がＰＩＢ１１１内でディスパッチを待
ちながら、その先行命令の１つによって設定すべき条件
コードに依存するかどうかを示すインジケータとして、
信号Ｘ１、Ｘ２、Ｘ３、Ｘ４をそれぞれ出力する。すな
わち、信号Ｘ１、Ｘ２、Ｘ３、Ｘ４の１つが走査／ディ
スパッチ・サイクル中にアサートされた場合、その依存
ＣＲ変更命令がまだディスパッチされていないのでただ
ちに解決できない分岐命令が走査されたことが分かる。
ＯＲゲート３１６は、信号Ｘ１、Ｘ２、Ｘ３、Ｘ４を受
け取り、信号Ｘ１、Ｘ２、Ｘ３、Ｘ４のうちのいずれか
１つがアサートされた場合に信号Ｘ＝「Inhibit_Furthe
r_Resolution」を出力する。
【００３４】次に図６を参照すると、同図には、サイク
ルｎ＋１中に（所与の分岐命令について）分岐依存性検
査を行うための追加の論理回路が示されている。この場
合、ｎは分岐走査のサイクルである。この特定の論理
は、サイクルｎ中に特定の分岐についてＸ（＝Inhibit_
Further_Resolution）が０（否定アサート）であった場
合にのみ呼び出される。これは、図６の最終ＮＯＲゲー
ト４１６用のイネーブル信号として入力Ｘ（図４ないし
図５から）を含むことによって暗示される。実際には、
サイクルｎ＋１のＸ値はサイクルｎで生成されたＸのラ
ッチ値である。名目上、ゲート４１６の他の入力（Ｙ１
〜Ｙ４）の値とは無関係に、ＮＯＲゲート４１６のＸ入
力値はハイであり、出力Ｙを０に保持する。サイクルｎ
のＸのラッチ値からサイクルｎ＋１で生成されたＸ値が
０であると、サイクルｎ＋１の依存性検査論理の結果を
出力Ｙにゲートすることができる。
ルｎ＋１中に（所与の分岐命令について）分岐依存性検
査を行うための追加の論理回路が示されている。この場
合、ｎは分岐走査のサイクルである。この特定の論理
は、サイクルｎ中に特定の分岐についてＸ（＝Inhibit_
Further_Resolution）が０（否定アサート）であった場
合にのみ呼び出される。これは、図６の最終ＮＯＲゲー
ト４１６用のイネーブル信号として入力Ｘ（図４ないし
図５から）を含むことによって暗示される。実際には、
サイクルｎ＋１のＸ値はサイクルｎで生成されたＸのラ
ッチ値である。名目上、ゲート４１６の他の入力（Ｙ１
〜Ｙ４）の値とは無関係に、ＮＯＲゲート４１６のＸ入
力値はハイであり、出力Ｙを０に保持する。サイクルｎ
のＸのラッチ値からサイクルｎ＋１で生成されたＸ値が
０であると、サイクルｎ＋１の依存性検査論理の結果を
出力Ｙにゲートすることができる。
【００３５】ＣＲリネーミングが存在すると想定する
と、最高ｋ個（図６では４）のＣＲ変更終了または終了
済み命令に関するＣＲ変更情報を保持するために、ＣＲ
リネーム・バッファ・テーブル４０１（この例では４項
目のテーブル）が存在するはずである。ＣＲリネーム・
バッファ・テーブル１０４は、物理的にはＣＲＰＵ１０
８（図１）内に位置する。ＣＲリネーム・バッファ・テ
ーブル４０１の４つの項目のそれぞれに対応して、４組
の同一論理が存在し、並行して動作し、その出力をＮＯ
Ｒゲート４１６に供給する。図６には、簡潔にするため
に含まれていない複製部分を示す省略記号（・・・）に
よって分離されて、このような論理の組のうちの２組が
示されている。ＣＲリネーム・バッファ・テーブル４０
１は、比較器４０２〜４０６・・・４０７〜４１１と４
つのＮＯＲゲート４１２・・・４１３のうちの様々なも
のによってサンプリングされる項目を内部に有する。４
つのＡＮＤゲート４１４・・・４１５はその出力Ｙ１〜
Ｙ４をＯＲゲート４１６に供給し、そのＯＲゲートは前
述のＸ信号も受け取る。分岐走査論理１２１は４つの比
較器４０６・・・４１１にＢＩ信号を供給する。（Ｘの
ように、サイクルｎ＋１のこのＢＩ値は実際には分岐走
査サイクルｎでラッチされた値である。）命令識別子
（ＩＩＤ）は、完了ユニット１１８内の再順序付けバッ
ファ内の項目位置によって記録されたように、プロセッ
サ１００内のすべての有効命令に関連付けられた固有の
タグに対応する。宛先（ＤＥＳＴ）フィールドは、所与
の保留命令による変更のターゲットになるＣＲのフィー
ルドを指定する。終了（Ｆ）フィールドは、その命令の
状況（終了済み／完了待ち、対、保留中）を指定する。
ＣＣフィールドは条件比較の値（結果）を格納するが、
この値は命令完了時にアーキテクチャＣＲを更新するた
めに使用される。
と、最高ｋ個（図６では４）のＣＲ変更終了または終了
済み命令に関するＣＲ変更情報を保持するために、ＣＲ
リネーム・バッファ・テーブル４０１（この例では４項
目のテーブル）が存在するはずである。ＣＲリネーム・
バッファ・テーブル１０４は、物理的にはＣＲＰＵ１０
８（図１）内に位置する。ＣＲリネーム・バッファ・テ
ーブル４０１の４つの項目のそれぞれに対応して、４組
の同一論理が存在し、並行して動作し、その出力をＮＯ
Ｒゲート４１６に供給する。図６には、簡潔にするため
に含まれていない複製部分を示す省略記号（・・・）に
よって分離されて、このような論理の組のうちの２組が
示されている。ＣＲリネーム・バッファ・テーブル４０
１は、比較器４０２〜４０６・・・４０７〜４１１と４
つのＮＯＲゲート４１２・・・４１３のうちの様々なも
のによってサンプリングされる項目を内部に有する。４
つのＡＮＤゲート４１４・・・４１５はその出力Ｙ１〜
Ｙ４をＯＲゲート４１６に供給し、そのＯＲゲートは前
述のＸ信号も受け取る。分岐走査論理１２１は４つの比
較器４０６・・・４１１にＢＩ信号を供給する。（Ｘの
ように、サイクルｎ＋１のこのＢＩ値は実際には分岐走
査サイクルｎでラッチされた値である。）命令識別子
（ＩＩＤ）は、完了ユニット１１８内の再順序付けバッ
ファ内の項目位置によって記録されたように、プロセッ
サ１００内のすべての有効命令に関連付けられた固有の
タグに対応する。宛先（ＤＥＳＴ）フィールドは、所与
の保留命令による変更のターゲットになるＣＲのフィー
ルドを指定する。終了（Ｆ）フィールドは、その命令の
状況（終了済み／完了待ち、対、保留中）を指定する。
ＣＣフィールドは条件比較の値（結果）を格納するが、
この値は命令完了時にアーキテクチャＣＲを更新するた
めに使用される。
【００３６】テーブル４０１の４つの項目のそれぞれに
ついて、対応する１組の比較器（たとえば、項目１用の
４０２〜４０６）を使用して、「このサイクル」を終了
する命令のいずれかが走査分岐の依存対象であるＣＲフ
ィールドを設定しているかどうかを検査する。ＦＸ、Ｌ
Ｓ、ＦＰ、ＬＣＲは、ＦＸＵ１１３、ＬＳＵ１１５、Ｆ
ＰＵ１１７、ＣＲＰＵ１０８から出て終了するＣＲ変更
命令のＩＩＤをそれぞれ表す。（このような様々な機能
ユニットによる「終了済み」ＩＩＤの出力は、ＣＲＰＵ
１０８を介してＢＰＵ１２０に物理的に経路指定され
る。図１ないし図２を参照。）４つの「終了済み」ビッ
トＦ１〜Ｆ４はＮＯＲゲート４１２・・・４１３内でも
使用する。最終ＮＯＲゲート４１６は、サイクルｎ＋１
中に依存条件コードを解決できない場合をカバーするＡ
ＮＤゲート４１４・・・４１５からの出力に加え、Ｘ信
号を受け取るが、この場合、ｎは分岐走査サイクルであ
る。したがって、ＮＯＲゲート４１６への入力のいずれ
かが肯定的にアサートされた場合、出力Ｙは否定された
状態で保持され、走査分岐が早期に、すなわち、現行サ
イクル（ｎ＋１）で解決不能であることを通知する。し
たがって、論理的に言えば、Ｙは
ついて、対応する１組の比較器（たとえば、項目１用の
４０２〜４０６）を使用して、「このサイクル」を終了
する命令のいずれかが走査分岐の依存対象であるＣＲフ
ィールドを設定しているかどうかを検査する。ＦＸ、Ｌ
Ｓ、ＦＰ、ＬＣＲは、ＦＸＵ１１３、ＬＳＵ１１５、Ｆ
ＰＵ１１７、ＣＲＰＵ１０８から出て終了するＣＲ変更
命令のＩＩＤをそれぞれ表す。（このような様々な機能
ユニットによる「終了済み」ＩＩＤの出力は、ＣＲＰＵ
１０８を介してＢＰＵ１２０に物理的に経路指定され
る。図１ないし図２を参照。）４つの「終了済み」ビッ
トＦ１〜Ｆ４はＮＯＲゲート４１２・・・４１３内でも
使用する。最終ＮＯＲゲート４１６は、サイクルｎ＋１
中に依存条件コードを解決できない場合をカバーするＡ
ＮＤゲート４１４・・・４１５からの出力に加え、Ｘ信
号を受け取るが、この場合、ｎは分岐走査サイクルであ
る。したがって、ＮＯＲゲート４１６への入力のいずれ
かが肯定的にアサートされた場合、出力Ｙは否定された
状態で保持され、走査分岐が早期に、すなわち、現行サ
イクル（ｎ＋１）で解決不能であることを通知する。し
たがって、論理的に言えば、Ｙは
【数１】 と等価である。サイクルｎ＋１でＸが０に低下した状態
でＹが肯定的にアサートされた場合、それはこのサイク
ルでの分岐解決のその後のステップを使用可能にするた
めに使用する。Ｙが否定された状態で保持されている場
合、このサイクル（ｎ＋１）について候補分岐命令の解
決の追加ステップが禁止され、同じ分岐について後続サ
イクルで実行時依存性検査及び解決試行（図１２の論理
ブロック１００４と後述する関連説明を参照）が繰り返
される。サイクルｎ＋１で否定的にアサートされたＹ
は、サイクルｎ＋２で分岐走査プロセスを使用禁止にす
るためにも使用する。すなわち、マルチサイクル解決が
保留（まだ解決すべき）分岐を解決できるまで、２ステ
ージ（走査−解決）パイプラインが停止される。
でＹが肯定的にアサートされた場合、それはこのサイク
ルでの分岐解決のその後のステップを使用可能にするた
めに使用する。Ｙが否定された状態で保持されている場
合、このサイクル（ｎ＋１）について候補分岐命令の解
決の追加ステップが禁止され、同じ分岐について後続サ
イクルで実行時依存性検査及び解決試行（図１２の論理
ブロック１００４と後述する関連説明を参照）が繰り返
される。サイクルｎ＋１で否定的にアサートされたＹ
は、サイクルｎ＋２で分岐走査プロセスを使用禁止にす
るためにも使用する。すなわち、マルチサイクル解決が
保留（まだ解決すべき）分岐を解決できるまで、２ステ
ージ（走査−解決）パイプラインが停止される。
【００３７】次に図７を参照すると、同図には、この場
合も、本発明で平均分岐解決論理の低減に役立つ早期解
決論理とともにＣＲリネーム・バッファ・テーブル４０
１が示されている。この早期解決論理は、大規模クラス
のケースについて走査サイクル（たとえば、サイクル
ｎ）で走査した分岐を解決することができる。このよう
なケースは、ＰＩＢ１１１内の位置ｉ（１≦ｉ≦５）で
分岐（「未処理」または「処理済み：予測済み」）を走
査し、位置１〜ｉ−１に他の分岐が一切なく、それに関
する依存ＣＣがアーキテクチャＣＲですでに得られてい
るときに発生する。図７では（図４ないし図５のよう
に）、分岐走査サイクル（たとえば、マシン・サイクル
ｎ）で分岐走査論理１２１によって生成されたブール・
フラグｂｐ１〜ｂｐ５は、ＰＩＢ１１１の位置１〜５
（のそれぞれ）で分岐が検出されたことを示している。
信号ａ、ｂ、ｃ、ｄは図４ないし図５の比較器３０５〜
３０８の出力として得られたものと同一である。論理ブ
ロック５１７は、「ＰＩＢ独立性検査論理」と示されて
いるが、ＰＩＢ１２１内でディスパッチを待っている以
前の命令のいずれにも走査分岐が依存していない場合に
「１」というブール出力をアサートする。ＡＮＤゲート
５０６へのもう一方の入力、すなわち、ＮＯＲゲート５
０５の出力（Ｚとして示す）は、ＣＲリネーム・バッフ
ァ・テーブル４０１の宛先（「ＤＥＳＴ」）フィールド
項目のいずれも走査分岐命令内に指定されたＢＩフィー
ルドと一致しない場合に「１」をアサートする。ＮＯＲ
ゲート５０５への入力（Ｚ１〜Ｚ４）は比較器５０１〜
５０４（のそれぞれ）の出力から得られる。一例とし
て、Ｚ１は、ＰＩＢ１１１の第１の項目のＤＥＳＴフィ
ールドがＢＩフィールドによって暗示される指定とは異
なる場合に「０」になる。したがって、Ｚ１〜Ｚ４がい
ずれも否定的にアサートされた（「０」）ままである場
合、すでにディスパッチされた場合に依存ＣＣを伴う命
令を完了しなければならず、したがって、必要な依存Ｃ
Ｃ値はアーキテクチャＣＲで得られることを確信するこ
とができる。ＰＩＢ１１１からのディスパッチ時にＣＲ
変更命令によってＣＲリネーム・バッファ・テーブル４
０１内に１つの項目が予約されるので、この推論は真で
ある。（このような空き項目が得られない場合、そのサ
イクルについてディスパッチは禁止される。）したがっ
て、Branch_Resolve_Early（ＡＮＤゲート５０６の出
力）は、依然としてディスパッチを待っている以前の命
令に走査分岐が依存していない場合であって、しかも依
存ＣＣがすでにＣＲ内にあると判別された場合に、肯定
的にアサートされる。
合も、本発明で平均分岐解決論理の低減に役立つ早期解
決論理とともにＣＲリネーム・バッファ・テーブル４０
１が示されている。この早期解決論理は、大規模クラス
のケースについて走査サイクル（たとえば、サイクル
ｎ）で走査した分岐を解決することができる。このよう
なケースは、ＰＩＢ１１１内の位置ｉ（１≦ｉ≦５）で
分岐（「未処理」または「処理済み：予測済み」）を走
査し、位置１〜ｉ−１に他の分岐が一切なく、それに関
する依存ＣＣがアーキテクチャＣＲですでに得られてい
るときに発生する。図７では（図４ないし図５のよう
に）、分岐走査サイクル（たとえば、マシン・サイクル
ｎ）で分岐走査論理１２１によって生成されたブール・
フラグｂｐ１〜ｂｐ５は、ＰＩＢ１１１の位置１〜５
（のそれぞれ）で分岐が検出されたことを示している。
信号ａ、ｂ、ｃ、ｄは図４ないし図５の比較器３０５〜
３０８の出力として得られたものと同一である。論理ブ
ロック５１７は、「ＰＩＢ独立性検査論理」と示されて
いるが、ＰＩＢ１２１内でディスパッチを待っている以
前の命令のいずれにも走査分岐が依存していない場合に
「１」というブール出力をアサートする。ＡＮＤゲート
５０６へのもう一方の入力、すなわち、ＮＯＲゲート５
０５の出力（Ｚとして示す）は、ＣＲリネーム・バッフ
ァ・テーブル４０１の宛先（「ＤＥＳＴ」）フィールド
項目のいずれも走査分岐命令内に指定されたＢＩフィー
ルドと一致しない場合に「１」をアサートする。ＮＯＲ
ゲート５０５への入力（Ｚ１〜Ｚ４）は比較器５０１〜
５０４（のそれぞれ）の出力から得られる。一例とし
て、Ｚ１は、ＰＩＢ１１１の第１の項目のＤＥＳＴフィ
ールドがＢＩフィールドによって暗示される指定とは異
なる場合に「０」になる。したがって、Ｚ１〜Ｚ４がい
ずれも否定的にアサートされた（「０」）ままである場
合、すでにディスパッチされた場合に依存ＣＣを伴う命
令を完了しなければならず、したがって、必要な依存Ｃ
Ｃ値はアーキテクチャＣＲで得られることを確信するこ
とができる。ＰＩＢ１１１からのディスパッチ時にＣＲ
変更命令によってＣＲリネーム・バッファ・テーブル４
０１内に１つの項目が予約されるので、この推論は真で
ある。（このような空き項目が得られない場合、そのサ
イクルについてディスパッチは禁止される。）したがっ
て、Branch_Resolve_Early（ＡＮＤゲート５０６の出
力）は、依然としてディスパッチを待っている以前の命
令に走査分岐が依存していない場合であって、しかも依
存ＣＣがすでにＣＲ内にあると判別された場合に、肯定
的にアサートされる。
【００３８】Branch_Resolve_Earlyが分岐走査のサイク
ルで肯定的にアサートされる場合、それはＢＩが指定し
たＣＲのフィールドの読取りを可能にするために使用す
る。同じく走査分岐命令から得られるＢＯフィールド
は、テストした条件が真であると分かった場合に分岐を
「分岐する」ものとして解決すべきかまたは「分岐しな
い」ものとして解決すべきかを指定する。したがって、
論理ブロック５１８は、前述のようにＢＨＴ生成予測を
無効にするために使用する信号T/NT-BRLearlyを出力す
ることができる。ただし、Branch_Resolve_Earlyとその
関連T/NT-BRLearl yは、対応する分岐が走査された同じ
サイクル（ｎ）内で十分安定するように設計されている
ことに留意されたい。図８は、論理ブロック５１８が実
施する論理の流れ図を示している。
ルで肯定的にアサートされる場合、それはＢＩが指定し
たＣＲのフィールドの読取りを可能にするために使用す
る。同じく走査分岐命令から得られるＢＯフィールド
は、テストした条件が真であると分かった場合に分岐を
「分岐する」ものとして解決すべきかまたは「分岐しな
い」ものとして解決すべきかを指定する。したがって、
論理ブロック５１８は、前述のようにＢＨＴ生成予測を
無効にするために使用する信号T/NT-BRLearlyを出力す
ることができる。ただし、Branch_Resolve_Earlyとその
関連T/NT-BRLearl yは、対応する分岐が走査された同じ
サイクル（ｎ）内で十分安定するように設計されている
ことに留意されたい。図８は、論理ブロック５１８が実
施する論理の流れ図を示している。
【００３９】次に図９を参照すると、同図には、ＰＩＢ
独立性検査論理ブロック５１７（図７）の２通りの実施
態様例が示されている。（ａ）には、ブール式
独立性検査論理ブロック５１７（図７）の２通りの実施
態様例が示されている。（ａ）には、ブール式
【数２】 が実施される最も積極的な論理を示す。これは、ＰＩＢ
１１１で待っているまだディスパッチすべき以前の命令
のいずれにも走査分岐が依存しないすべてのケースを捕
捉するはずである。しかし、この部分の論理が図７の１
サイクル早期解決回路のクリティカル・パス内にある場
合、あまり積極的ではない独立性検査を使用することが
できる。図９（ｂ）に示す最も時間依存性が低い実施態
様は、当然のことながら、フラグｂｐ１だけを使用する
場合である。この場合、分岐走査サイクル中にＰＩＢ１
１１の位置１にたまたま入っている分岐についてのみ早
期解決が可能になる。ＰＩＢ１１１内にそれより先行す
る他の命令が一切ないので、位置１の分岐はまだディス
パッチすべき分岐に対する依存性がない。
１１１で待っているまだディスパッチすべき以前の命令
のいずれにも走査分岐が依存しないすべてのケースを捕
捉するはずである。しかし、この部分の論理が図７の１
サイクル早期解決回路のクリティカル・パス内にある場
合、あまり積極的ではない独立性検査を使用することが
できる。図９（ｂ）に示す最も時間依存性が低い実施態
様は、当然のことながら、フラグｂｐ１だけを使用する
場合である。この場合、分岐走査サイクル中にＰＩＢ１
１１の位置１にたまたま入っている分岐についてのみ早
期解決が可能になる。ＰＩＢ１１１内にそれより先行す
る他の命令が一切ないので、位置１の分岐はまだディス
パッチすべき分岐に対する依存性がない。
【００４０】次に図１０を参照すると、同図には、可能
な場合に分岐を解決するために実行時（マシン・サイク
ルｎ＋１から始まるが、ｎは所与の分岐が走査され処理
されたサイクルである）に呼び出される論理の一部が示
されている。この場合もＣＲリネーム・バッファ・テー
ブル４０１を示す。図示の論理は、このテーブル（４０
１）内の項目の１つが解決すべき分岐の依存対象である
ＣＣをすでに有するかどうかを検出しようと試みる。基
本的に、この項目探索は、最も古い項目（ＩＩＤ1に対
応する）から始まり、最新の項目（ＩＩＤ4に対応す
る）まで行わなければならない。各比較器（８０１〜８
０４）は、対応する宛先フィールドと走査分岐のＢＩビ
ットが暗示するフィールドとの間に一致が存在するかど
うかをテストする。一致が存在する場合であって、しか
も対応するＣＲ生成命令がすでに終了している場合
（「Ｆ」フィールドが示す）、対応するＣＣ項目は真の
依存ＣＣとして選択するための存続可能な候補である。
（当然のことながら、このような推論は、図４ないし図
５からのＸ信号が前のサイクルｎで否定的にアサートさ
れた場合のみ有効なはずである。このため、前のサイク
ルで生成された対応するラッチ値から得られる入力
な場合に分岐を解決するために実行時（マシン・サイク
ルｎ＋１から始まるが、ｎは所与の分岐が走査され処理
されたサイクルである）に呼び出される論理の一部が示
されている。この場合もＣＲリネーム・バッファ・テー
ブル４０１を示す。図示の論理は、このテーブル（４０
１）内の項目の１つが解決すべき分岐の依存対象である
ＣＣをすでに有するかどうかを検出しようと試みる。基
本的に、この項目探索は、最も古い項目（ＩＩＤ1に対
応する）から始まり、最新の項目（ＩＩＤ4に対応す
る）まで行わなければならない。各比較器（８０１〜８
０４）は、対応する宛先フィールドと走査分岐のＢＩビ
ットが暗示するフィールドとの間に一致が存在するかど
うかをテストする。一致が存在する場合であって、しか
も対応するＣＲ生成命令がすでに終了している場合
（「Ｆ」フィールドが示す）、対応するＣＣ項目は真の
依存ＣＣとして選択するための存続可能な候補である。
（当然のことながら、このような推論は、図４ないし図
５からのＸ信号が前のサイクルｎで否定的にアサートさ
れた場合のみ有効なはずである。このため、前のサイク
ルで生成された対応するラッチ値から得られる入力
【数３】 を有する各ＡＮＤゲート８０５〜８０８を示す。）図示
の論理は、４つの「Select」信号（ＡＮＤゲート８０
５、８０９、８１０、８１１）のうち、１つだけを肯定
的にアサートできることを保証する。たとえば、Select
2が査定された唯一のものである場合、存続可能な一致
が検出されたテーブル（４０１）内の最も古い項目が項
目番号２であることを意味するはずである。Select信号
のいずれも肯定的にアサートされない場合、依存ＣＣが
ＣＲリネーム・バッファ・テーブルで得られないことを
通知するはずである。これは、ＣＲ変更命令が依然とし
て終了していないか、またはそれがすでに完了している
からであり、その場合、ＣＣはアーキテクチャ・レジス
タから読み取らなければならない。（後者のケースは、
次の段落で説明するように図１１に示す追加の遅延解決
論理によって処理される。）マルチプレクサ・ボックス
８１２は、使用可能な項目ＣＣ１〜ＣＣ４から正しい条
件コード・フィールドを選択するために使用する。マル
チプレクサ選択判断は、同じサイクル（ｎ＋１）で生成
したＹ（図６から）によって可能になっていなければな
らない。というのは、まず、前の依存性検査に基づい
て、その分岐が実際にこのサイクルで解決可能であるこ
とを保証しなければならないからである。ただし、Sele
ct制御信号（Select1〜Select4）のいずれも肯定的にア
サートされない場合、出力信号Branch_Resolve_Lateは
否定されたままになり、Select信号の１つが肯定的にア
サートされた場合のみ、Branch_Resolve_Lateは肯定的
にアサートする。すなわち、図１０のBranch_Resolve_L
ateはＭＵＸ８１２内部では論理的に
の論理は、４つの「Select」信号（ＡＮＤゲート８０
５、８０９、８１０、８１１）のうち、１つだけを肯定
的にアサートできることを保証する。たとえば、Select
2が査定された唯一のものである場合、存続可能な一致
が検出されたテーブル（４０１）内の最も古い項目が項
目番号２であることを意味するはずである。Select信号
のいずれも肯定的にアサートされない場合、依存ＣＣが
ＣＲリネーム・バッファ・テーブルで得られないことを
通知するはずである。これは、ＣＲ変更命令が依然とし
て終了していないか、またはそれがすでに完了している
からであり、その場合、ＣＣはアーキテクチャ・レジス
タから読み取らなければならない。（後者のケースは、
次の段落で説明するように図１１に示す追加の遅延解決
論理によって処理される。）マルチプレクサ・ボックス
８１２は、使用可能な項目ＣＣ１〜ＣＣ４から正しい条
件コード・フィールドを選択するために使用する。マル
チプレクサ選択判断は、同じサイクル（ｎ＋１）で生成
したＹ（図６から）によって可能になっていなければな
らない。というのは、まず、前の依存性検査に基づい
て、その分岐が実際にこのサイクルで解決可能であるこ
とを保証しなければならないからである。ただし、Sele
ct制御信号（Select1〜Select4）のいずれも肯定的にア
サートされない場合、出力信号Branch_Resolve_Lateは
否定されたままになり、Select信号の１つが肯定的にア
サートされた場合のみ、Branch_Resolve_Lateは肯定的
にアサートする。すなわち、図１０のBranch_Resolve_L
ateはＭＵＸ８１２内部では論理的に
【数４】 として得られる。（実際には、ＭＵＸ８１２の機能は、
このマシン・サイクル（ｎ＋１）内でBranch_Resolve_L
ate信号を安定させるために下位レベル回路設計技法に
よりSelect信号自体の生成と統合することができる。こ
こでは、このようなトランジスタレベルの回路設計の詳
細は記載せず、解決論理の論理ステップと区分について
のみ示す。）
このマシン・サイクル（ｎ＋１）内でBranch_Resolve_L
ate信号を安定させるために下位レベル回路設計技法に
よりSelect信号自体の生成と統合することができる。こ
こでは、このようなトランジスタレベルの回路設計の詳
細は記載せず、解決論理の論理ステップと区分について
のみ示す。）
【００４１】正しいＣＣフィールドが選択され、Branch
_Resolve_Lateがアサートされると、最終解決論理８１
３を使用して、出力フラグT/NT-BRLlateにより解決した
方向（分岐する／分岐しない）を設定する。この論理
は、図８で前に示した破線の判断ボックスを実現するた
めに実施したものと同じである。このため、これについ
てはもう一度説明しない。
_Resolve_Lateがアサートされると、最終解決論理８１
３を使用して、出力フラグT/NT-BRLlateにより解決した
方向（分岐する／分岐しない）を設定する。この論理
は、図８で前に示した破線の判断ボックスを実現するた
めに実施したものと同じである。このため、これについ
てはもう一度説明しない。
【００４２】次に図１１を参照すると、同図には、依存
ＣＣがすでにアーキテクチャＣＲで得られていると判定
された場合に解決を可能にするために、図１０に示す論
理と並行して（すなわち、サイクルｎ＋１で）呼び出さ
れる追加の遅延解決論理が示されている。対応する宛先
項目（ＤＥＳＴ）がＢＩの指定が暗示するものと一致し
ない場合に、比較器９０１〜９０４はそれぞれ「０」を
出力する。いずれの項目も一致しない場合、ＡＮＤゲー
ト９０５はBranch_Resolve_Late信号を肯定的にアサー
トし、この信号により、論理ブロック９０６の動作で有
効なT/NT-BRLla te信号を生成することができる。ブロッ
ク９０６内の論理は図７のブロック５１８内のものと同
一であり（図８に示す流れ図）、このコンテキストでも
う一度詳述することはしない。ＡＮＤゲート９０５は、
依然として前のサイクルでディスパッチを待っている命
令によって依存ＣＣが生成されないことを確認するため
に、余分な入力
ＣＣがすでにアーキテクチャＣＲで得られていると判定
された場合に解決を可能にするために、図１０に示す論
理と並行して（すなわち、サイクルｎ＋１で）呼び出さ
れる追加の遅延解決論理が示されている。対応する宛先
項目（ＤＥＳＴ）がＢＩの指定が暗示するものと一致し
ない場合に、比較器９０１〜９０４はそれぞれ「０」を
出力する。いずれの項目も一致しない場合、ＡＮＤゲー
ト９０５はBranch_Resolve_Late信号を肯定的にアサー
トし、この信号により、論理ブロック９０６の動作で有
効なT/NT-BRLla te信号を生成することができる。ブロッ
ク９０６内の論理は図７のブロック５１８内のものと同
一であり（図８に示す流れ図）、このコンテキストでも
う一度詳述することはしない。ＡＮＤゲート９０５は、
依然として前のサイクルでディスパッチを待っている命
令によって依存ＣＣが生成されないことを確認するため
に、余分な入力
【数５】 （図４ないし図５、前のサイクルの値）を有する。（た
だし、解決論理によって生成されたBranch_Resolve_Lat
e信号全体は図１０及び図１１に示す論理によって生成
された対応する信号の論理的排他ＯＲであることに留意
されたい。この余分な排他ＯＲゲートは図示しないが、
この説明により暗示される。同様に、対をなすT/NT-BRL
late出力は、上記の遅延解決信号のうちのどちらがアサ
ートしたかに応じて最終的に多重化される。この説明に
より、図１０の論理または図１１の論理の両方ではな
く、いずれか一方がサイクルｎ＋１で遅延解決信号を生
成できることは明らかになるはずである。）
だし、解決論理によって生成されたBranch_Resolve_Lat
e信号全体は図１０及び図１１に示す論理によって生成
された対応する信号の論理的排他ＯＲであることに留意
されたい。この余分な排他ＯＲゲートは図示しないが、
この説明により暗示される。同様に、対をなすT/NT-BRL
late出力は、上記の遅延解決信号のうちのどちらがアサ
ートしたかに応じて最終的に多重化される。この説明に
より、図１０の論理または図１１の論理の両方ではな
く、いずれか一方がサイクルｎ＋１で遅延解決信号を生
成できることは明らかになるはずである。）
【００４３】次に図１２を参照すると、同図には、全体
的な分岐処理及び解決方式を要約した高レベル形式で示
す、本発明の全体的なブロック図が示されている。前述
のように、分岐走査論理１２１は、ＰＩＢ１１１の最初
の５つの位置を走査し、ｂｐ１・・・ｂｐ５、ＢＩ及び
ＢＯフィールドを生成する。ＢＩ値とＢＯ値は、有効で
あれば、ＰＩＢ１１１内の第１の走査分岐を指し示す。
信号／値ｂｐ１・・・ｂｐ５とＢＩは、図４ないし図５
に詳細に示す論理回路１００１に送達される。論理回路
１００１は、走査命令からのビット０・・・８も受け取
る。論理回路１００１はＸ（＝「Inhibit_Further_Reso
lution」）信号を生成するように動作し、この信号は、
図６、図１０、図１１のコンテキストで詳細に説明した
論理回路１００４に供給される。論理回路１００４は、
分岐走査論理１２１からのｂｐ１・・・ｂｐ５、ＢＩ及
びＢＯ信号も受け取り、リネーム・バッファ・テーブル
４０１からの所与のフィールドを監視する。論理回路１
００４は、「Branch_Resolve_Late」信号とT/NT-BRL
late信号を生成するが、これらは必要であれば予測が外
れたプログラムの流れを訂正するために最終解決信号と
して使用する。これは、分岐がまだ解決できていないた
めに、次のサイクルでもう一度論理回路１００４を呼び
出す必要があるかどうかを判定するために使用する信号
Ｙ（＝Branch_not_resolvable_early）信号も生成す
る。マルチサイクル解決が必要であると見なされた場
合、Ｙ信号は、後続サイクルで分岐走査のプロセスを禁
止するためにも使用する。
的な分岐処理及び解決方式を要約した高レベル形式で示
す、本発明の全体的なブロック図が示されている。前述
のように、分岐走査論理１２１は、ＰＩＢ１１１の最初
の５つの位置を走査し、ｂｐ１・・・ｂｐ５、ＢＩ及び
ＢＯフィールドを生成する。ＢＩ値とＢＯ値は、有効で
あれば、ＰＩＢ１１１内の第１の走査分岐を指し示す。
信号／値ｂｐ１・・・ｂｐ５とＢＩは、図４ないし図５
に詳細に示す論理回路１００１に送達される。論理回路
１００１は、走査命令からのビット０・・・８も受け取
る。論理回路１００１はＸ（＝「Inhibit_Further_Reso
lution」）信号を生成するように動作し、この信号は、
図６、図１０、図１１のコンテキストで詳細に説明した
論理回路１００４に供給される。論理回路１００４は、
分岐走査論理１２１からのｂｐ１・・・ｂｐ５、ＢＩ及
びＢＯ信号も受け取り、リネーム・バッファ・テーブル
４０１からの所与のフィールドを監視する。論理回路１
００４は、「Branch_Resolve_Late」信号とT/NT-BRL
late信号を生成するが、これらは必要であれば予測が外
れたプログラムの流れを訂正するために最終解決信号と
して使用する。これは、分岐がまだ解決できていないた
めに、次のサイクルでもう一度論理回路１００４を呼び
出す必要があるかどうかを判定するために使用する信号
Ｙ（＝Branch_not_resolvable_early）信号も生成す
る。マルチサイクル解決が必要であると見なされた場
合、Ｙ信号は、後続サイクルで分岐走査のプロセスを禁
止するためにも使用する。
【００４４】論理回路１００３は、図７、図８、図９に
関連した詳細に説明した早期分岐解決論理である。最も
一般的な形式では、論理回路１００３はｂｐ１・・・ｂ
ｐ５信号のすべてとＢＩ及びＢＯを分岐走査論理１２１
から受け取る。また、これはリネーム・バッファ・テー
ブル４０１内の所与のフィールドも監視する。論理回路
１００３からの出力はT/NT-BRLearly信号とBranch_Reso
lve_Early信号であり、後者は、ＢＨＴ予測と早期分岐
解決とを選択するための選択信号として図３に示すＭＵ
Ｘ２０３に供給される。図９に関連して述べたように、
論理回路１００３は、実施態様固有のマシン・サイクル
時間制約を満たすために、ＰＩＢ独立性検査論理５１７
（図７）のあまり積極的ではないバージョンを実施する
ためにｂｐ１・・・ｂｐ５信号のサブセットのみを使用
することができる。最も単純な実施態様ではｂｐ１のみ
を使用するはずであるが（図９（ｂ）を参照）、図９
（ａ）に示すより一般的な解決策と比較して、早期解決
の利点をもたらす際に分岐数がかなり少なくなる場合を
カバーするはずである。
関連した詳細に説明した早期分岐解決論理である。最も
一般的な形式では、論理回路１００３はｂｐ１・・・ｂ
ｐ５信号のすべてとＢＩ及びＢＯを分岐走査論理１２１
から受け取る。また、これはリネーム・バッファ・テー
ブル４０１内の所与のフィールドも監視する。論理回路
１００３からの出力はT/NT-BRLearly信号とBranch_Reso
lve_Early信号であり、後者は、ＢＨＴ予測と早期分岐
解決とを選択するための選択信号として図３に示すＭＵ
Ｘ２０３に供給される。図９に関連して述べたように、
論理回路１００３は、実施態様固有のマシン・サイクル
時間制約を満たすために、ＰＩＢ独立性検査論理５１７
（図７）のあまり積極的ではないバージョンを実施する
ためにｂｐ１・・・ｂｐ５信号のサブセットのみを使用
することができる。最も単純な実施態様ではｂｐ１のみ
を使用するはずであるが（図９（ｂ）を参照）、図９
（ａ）に示すより一般的な解決策と比較して、早期解決
の利点をもたらす際に分岐数がかなり少なくなる場合を
カバーするはずである。
【００４５】図１２には、分岐解決回路に関する上記の
説明で暗示するマシン・サイクル境界も示す。本質的
に、この説明では、分岐解決プロセスを２ステージ・パ
イプライン化プロセスとして示している。第１のステー
ジ（サイクルｎ）は、分岐走査論理１２１を使用してＰ
ＩＢ１１１で第１の分岐を走査することと、論理回路１
００１を使用するディスパッチ時依存性検査と、論理回
路１００３による早期分岐解決とから構成される。第２
のステージ（サイクルｎ＋１）では、実行時依存性検査
及び解決を行う。分岐解決は、早期解決が可能であれば
１サイクルのみを要し、その場合、第２のステージ（論
理回路１００４）の使用はその分岐について禁止され
る。早期解決が不可能であれば、分岐解決プロセスは第
２のステージ（論理回路１００４）を使用する際に少な
くとももう１つのサイクルを要する。したがって、各分
岐解決ごとに１または２サイクルが必要である場合、全
体的な論理は、すべてのサイクルについて最高１つの明
確な分岐を走査／処理することができる。しかし、第２
のステージ（論理ブロック１００４）の単一使用により
分岐を解決できない場合、論理回路１００４の呼出しを
繰り返すことにより、その解決を完了するために１つま
たは複数の追加サイクルを費やすことが必要になる可能
性がある。このような追加サイクル中、２ステージ・パ
イプラインの流れの所望の制御を維持するために、分岐
走査プロセスは（制御信号Ｙを使用して）禁止される。
説明で暗示するマシン・サイクル境界も示す。本質的
に、この説明では、分岐解決プロセスを２ステージ・パ
イプライン化プロセスとして示している。第１のステー
ジ（サイクルｎ）は、分岐走査論理１２１を使用してＰ
ＩＢ１１１で第１の分岐を走査することと、論理回路１
００１を使用するディスパッチ時依存性検査と、論理回
路１００３による早期分岐解決とから構成される。第２
のステージ（サイクルｎ＋１）では、実行時依存性検査
及び解決を行う。分岐解決は、早期解決が可能であれば
１サイクルのみを要し、その場合、第２のステージ（論
理回路１００４）の使用はその分岐について禁止され
る。早期解決が不可能であれば、分岐解決プロセスは第
２のステージ（論理回路１００４）を使用する際に少な
くとももう１つのサイクルを要する。したがって、各分
岐解決ごとに１または２サイクルが必要である場合、全
体的な論理は、すべてのサイクルについて最高１つの明
確な分岐を走査／処理することができる。しかし、第２
のステージ（論理ブロック１００４）の単一使用により
分岐を解決できない場合、論理回路１００４の呼出しを
繰り返すことにより、その解決を完了するために１つま
たは複数の追加サイクルを費やすことが必要になる可能
性がある。このような追加サイクル中、２ステージ・パ
イプラインの流れの所望の制御を維持するために、分岐
走査プロセスは（制御信号Ｙを使用して）禁止される。
【００４６】次に図１３を参照すると、同図には、ＢＨ
Ｔベースの予測を克服する際に（論理回路１００４か
ら）分岐走査のサイクル中に得られる場合に早期解決信
号を使用するためのプロセスの流れ図が示されている。
ステップ１１０１では、ＰＩＢ１１１内の分岐走査を行
う。ステップ１１０２では、走査した第１の分岐に関し
て分岐ターゲット・アドレス計算及び分岐結果予測を開
始する。並列ステップ１１０３では、早期分岐解決プロ
セスを開始する。その後、ステップ１１０４で、分岐が
分岐すると予測されたかどうかの判定を行う。ほぼ同時
に、早期解決信号が活動状態であるかどうかを判定す
る。それが活動状態である場合、分岐予測の推論を無視
し、解決済みの分岐方向を使用して、計算済みアドレス
をＩＦＵに送る（ステップ１１０７）か、そのアドレス
を送らない（ステップ１１０９）かを判断する。早期解
決信号が活動状態ではない場合、分岐方向に関する分岐
予測の推論を使用して、必要に応じてステップ１１０７
またはステップ１１０９のいずれかを呼び出す。早期解
決信号が分岐走査サイクルで活動状態ではない場合、次
にサイクルについて遅延解決のその後のステップを起動
する（ステップ１１０６）。
Ｔベースの予測を克服する際に（論理回路１００４か
ら）分岐走査のサイクル中に得られる場合に早期解決信
号を使用するためのプロセスの流れ図が示されている。
ステップ１１０１では、ＰＩＢ１１１内の分岐走査を行
う。ステップ１１０２では、走査した第１の分岐に関し
て分岐ターゲット・アドレス計算及び分岐結果予測を開
始する。並列ステップ１１０３では、早期分岐解決プロ
セスを開始する。その後、ステップ１１０４で、分岐が
分岐すると予測されたかどうかの判定を行う。ほぼ同時
に、早期解決信号が活動状態であるかどうかを判定す
る。それが活動状態である場合、分岐予測の推論を無視
し、解決済みの分岐方向を使用して、計算済みアドレス
をＩＦＵに送る（ステップ１１０７）か、そのアドレス
を送らない（ステップ１１０９）かを判断する。早期解
決信号が活動状態ではない場合、分岐方向に関する分岐
予測の推論を使用して、必要に応じてステップ１１０７
またはステップ１１０９のいずれかを呼び出す。早期解
決信号が分岐走査サイクルで活動状態ではない場合、次
にサイクルについて遅延解決のその後のステップを起動
する（ステップ１１０６）。
【００４７】本発明を実施するための代表的なハードウ
ェア環境を図１４に示すが、同図は、従来のマイクロプ
ロセッサなどの中央演算処理装置（ＣＰＵ）１００と、
システム・バス１２１２により相互接続されたいくつか
の他のユニットとを有する、本発明によるワークステー
ション１２１３の典型的なハードウェア構成を示してい
る。ワークステーション１２１３は、ランダム・アクセ
ス・メモリ（ＲＡＭ）１２１４と、読取り専用メモリ
（ＲＯＭ）１２１６と、ディスク・ユニット１２２０及
びテープ・ドライブ１２４０などの周辺装置をバス１２
１２に接続するための入出力（Ｉ／Ｏ）アダプタ１２１
８と、キーボード１２２４、マウス１２２６、タッチ画
面装置（図示せず）などのその他のユーザ・インタフェ
ース装置をバス１２１２に接続するためのユーザ・イン
タフェース・アダプタ１２２２と、ワークステーション
１２１３をデータ処理ネットワークに接続するための通
信アダプタ１２３４と、バス１２１２をディスプレイ装
置１２３８に接続するためのディスプレイ・アダプタ１
２３６とを含む。ＣＰＵ１００は、単一集積回路上に位
置することもできる。
ェア環境を図１４に示すが、同図は、従来のマイクロプ
ロセッサなどの中央演算処理装置（ＣＰＵ）１００と、
システム・バス１２１２により相互接続されたいくつか
の他のユニットとを有する、本発明によるワークステー
ション１２１３の典型的なハードウェア構成を示してい
る。ワークステーション１２１３は、ランダム・アクセ
ス・メモリ（ＲＡＭ）１２１４と、読取り専用メモリ
（ＲＯＭ）１２１６と、ディスク・ユニット１２２０及
びテープ・ドライブ１２４０などの周辺装置をバス１２
１２に接続するための入出力（Ｉ／Ｏ）アダプタ１２１
８と、キーボード１２２４、マウス１２２６、タッチ画
面装置（図示せず）などのその他のユーザ・インタフェ
ース装置をバス１２１２に接続するためのユーザ・イン
タフェース・アダプタ１２２２と、ワークステーション
１２１３をデータ処理ネットワークに接続するための通
信アダプタ１２３４と、バス１２１２をディスプレイ装
置１２３８に接続するためのディスプレイ・アダプタ１
２３６とを含む。ＣＰＵ１００は、単一集積回路上に位
置することもできる。
【００４８】本発明及びその利点を詳細に説明してきた
が、請求の範囲に定義する本発明の精神及び範囲を逸脱
せずに様々な変更、代用、代替態様が可能であることに
留意されたい。
が、請求の範囲に定義する本発明の精神及び範囲を逸脱
せずに様々な変更、代用、代替態様が可能であることに
留意されたい。
【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５０】（１）プロセッサ内で、分岐命令を探して
命令バッファを走査するステップと、前記分岐命令に関
連するターゲット・アドレスを生成するステップと、前
記分岐命令の結果を予測するステップと、前記分岐命令
が解決可能であるときに命令取出しユニットへの前記タ
ーゲット・アドレスの分岐予測方向付け伝送を禁止する
ステップとを含むことを特徴とする方法。 （２）前記走査ステップ中に前記分岐命令が走査された
ときに前記分岐命令が前記命令バッファの第１のディス
パッチ可能位置に位置することを特徴とする、上記
（１）に記載の方法。 （３）前記禁止ステップが、リネーム・テーブル内の宛
先条件レジスタ・フィールドがいずれも前記分岐命令に
指定した依存条件レジスタと一致しないことを判定する
ステップをさらに含むことを特徴とする、上記（２）に
記載の方法。 （４）前記分岐命令が分岐走査サイクル内で解決される
ことを特徴とする、上記（３）に記載の方法。 （５）アーキテクチャ条件レジスタが依存条件コードに
よって更新されていることを特徴とする、上記（３）に
記載の方法。 （６）前記プロセッサが動的分岐予測機能を有すること
を特徴とする、上記（３）に記載の方法。 （７）前記プロセッサが、前記プロセッサ内の分岐予測
機構によって投機実行が制御される、パイプライン化プ
ロセッサまたはスーパスカラ・プロセッサあるいはその
両方であることを特徴とする、上記（６）に記載の方
法。 （８）前記分岐命令が前記分岐命令より前の前記命令バ
ッファのいずれかの位置に位置するまだディスパッチす
べき命令に依存しないような前記命令バッファ内の位置
に前記分岐命令が位置することを特徴とする、上記
（１）に記載の方法。 （９）前記分岐命令が、前記命令バッファの第１のディ
スパッチ可能位置以外の前記命令バッファの任意の位置
に位置することを特徴とする、上記（８）に記載の方
法。 （１０）前記分岐命令の解決が、リネーム・テーブル内
の宛先条件レジスタ・フィールドがいずれも前記分岐命
令に指定した依存条件レジスタと一致しないことを判定
するステップを含むことを特徴とする、上記（８）に記
載の方法。 （１１）前記分岐命令が１つのプロセッサ・サイクル内
で解決されることを特徴とする、上記（１０）に記載の
方法。 （１２）メモリから取り出したＮ個の命令を格納できる
ようになっている命令バッファと、分岐命令を探して前
記命令バッファのＭ個の位置を走査できるようになって
いる分岐走査論理であって、Ｍ≦Ｎである分岐走査論理
と、前記分岐命令に関連するターゲット・アドレスを生
成できるようになっている分岐アドレス生成器と、前記
分岐命令を分岐するかどうかを予測できるようになって
いる分岐予測論理であって、前記分岐命令が分岐するも
のとして予測されたときに、通常、前記ターゲット・ア
ドレスが命令取出しユニットに送られる分岐予測論理
と、前記分岐命令が解決可能であるときに前記命令取出
しユニットへの前記ターゲット・アドレスの送信を禁止
できるようになっている論理回路とを含むことを特徴と
するプロセッサ。 （１３）前記分岐走査論理によって前記分岐命令が走査
されたときに前記分岐命令が前記命令バッファの第１の
ディスパッチ可能位置に位置することを特徴とする、上
記（１２）に記載のプロセッサ。 （１４）前記禁止論理回路が、リネーム・テーブル内の
宛先条件レジスタ・フィールドがいずれも前記分岐命令
に指定した依存条件レジスタと一致しないことを判定す
るための回路をさらに含むことを特徴とする、上記（１
３）に記載のプロセッサ。 （１５）前記分岐命令が１つのプロセッサ・サイクル内
で解決されることを特徴とする、上記（１２）に記載の
プロセッサ。 （１６）アーキテクチャ条件レジスタが依存条件コード
によって更新されていることを特徴とする、上記（１
４）に記載のプロセッサ。 （１７）前記プロセッサが動的分岐予測機能を有するこ
とを特徴とする、上記（１３）に記載のプロセッサ。 （１８）前記プロセッサがスーパスカラ・プロセッサで
あることを特徴とする、上記（１７）に記載のプロセッ
サ。 （１９）前記禁止論理回路が、前記分岐命令が「分岐す
る」と解決された場合に前記ターゲット・アドレスの送
信を可能にすることができるようになっていることを特
徴とする、上記（１２）に記載のプロセッサ。 （２０）前記分岐命令が前記分岐命令より前に前記命令
バッファからディスパッチすべき命令に依存しないよう
な前記命令バッファ内の位置に前記分岐命令が位置する
ことを特徴とする、上記（１２）に記載のプロセッサ。 （２１）スーパスカラ・プロセッサと、メモリ装置と、
バスによってまとめて結合された入出力装置とを含むデ
ータ処理システムにおいて、前記プロセッサが、前記メ
モリ装置から取り出したＮ個の命令を格納できるように
なっている命令バッファと、分岐命令を探して前記命令
バッファのＭ個の位置を走査できるようになっている分
岐走査論理であって、Ｍ≦Ｎであり、前記分岐走査論理
によって前記分岐命令が走査されたときに前記分岐命令
が前記命令バッファの第１のディスパッチ可能位置に位
置する分岐走査論理と、前記分岐命令に関連するターゲ
ット・アドレスを生成できるようになっている分岐アド
レス生成器と、前記分岐命令を分岐するかどうかを予測
できるようになっている分岐予測論理であって、前記分
岐命令が分岐するものとして予測されたときに、通常、
前記ターゲット・アドレスが命令取出しユニットに送ら
れる分岐予測論理と、前記分岐命令が解決可能であると
きに前記命令取出しユニットへの前記ターゲット・アド
レスの送信を禁止できるようになっている論理回路とを
含むことを特徴とするデータ処理システム。 （２２）前記禁止論理回路が、リネーム・テーブル内の
宛先条件レジスタ・フィールドがいずれも前記分岐命令
に指定した依存条件レジスタと一致しないことを判定す
るための回路をさらに含むことを特徴とする、上記（２
１）に記載のシステム。
命令バッファを走査するステップと、前記分岐命令に関
連するターゲット・アドレスを生成するステップと、前
記分岐命令の結果を予測するステップと、前記分岐命令
が解決可能であるときに命令取出しユニットへの前記タ
ーゲット・アドレスの分岐予測方向付け伝送を禁止する
ステップとを含むことを特徴とする方法。 （２）前記走査ステップ中に前記分岐命令が走査された
ときに前記分岐命令が前記命令バッファの第１のディス
パッチ可能位置に位置することを特徴とする、上記
（１）に記載の方法。 （３）前記禁止ステップが、リネーム・テーブル内の宛
先条件レジスタ・フィールドがいずれも前記分岐命令に
指定した依存条件レジスタと一致しないことを判定する
ステップをさらに含むことを特徴とする、上記（２）に
記載の方法。 （４）前記分岐命令が分岐走査サイクル内で解決される
ことを特徴とする、上記（３）に記載の方法。 （５）アーキテクチャ条件レジスタが依存条件コードに
よって更新されていることを特徴とする、上記（３）に
記載の方法。 （６）前記プロセッサが動的分岐予測機能を有すること
を特徴とする、上記（３）に記載の方法。 （７）前記プロセッサが、前記プロセッサ内の分岐予測
機構によって投機実行が制御される、パイプライン化プ
ロセッサまたはスーパスカラ・プロセッサあるいはその
両方であることを特徴とする、上記（６）に記載の方
法。 （８）前記分岐命令が前記分岐命令より前の前記命令バ
ッファのいずれかの位置に位置するまだディスパッチす
べき命令に依存しないような前記命令バッファ内の位置
に前記分岐命令が位置することを特徴とする、上記
（１）に記載の方法。 （９）前記分岐命令が、前記命令バッファの第１のディ
スパッチ可能位置以外の前記命令バッファの任意の位置
に位置することを特徴とする、上記（８）に記載の方
法。 （１０）前記分岐命令の解決が、リネーム・テーブル内
の宛先条件レジスタ・フィールドがいずれも前記分岐命
令に指定した依存条件レジスタと一致しないことを判定
するステップを含むことを特徴とする、上記（８）に記
載の方法。 （１１）前記分岐命令が１つのプロセッサ・サイクル内
で解決されることを特徴とする、上記（１０）に記載の
方法。 （１２）メモリから取り出したＮ個の命令を格納できる
ようになっている命令バッファと、分岐命令を探して前
記命令バッファのＭ個の位置を走査できるようになって
いる分岐走査論理であって、Ｍ≦Ｎである分岐走査論理
と、前記分岐命令に関連するターゲット・アドレスを生
成できるようになっている分岐アドレス生成器と、前記
分岐命令を分岐するかどうかを予測できるようになって
いる分岐予測論理であって、前記分岐命令が分岐するも
のとして予測されたときに、通常、前記ターゲット・ア
ドレスが命令取出しユニットに送られる分岐予測論理
と、前記分岐命令が解決可能であるときに前記命令取出
しユニットへの前記ターゲット・アドレスの送信を禁止
できるようになっている論理回路とを含むことを特徴と
するプロセッサ。 （１３）前記分岐走査論理によって前記分岐命令が走査
されたときに前記分岐命令が前記命令バッファの第１の
ディスパッチ可能位置に位置することを特徴とする、上
記（１２）に記載のプロセッサ。 （１４）前記禁止論理回路が、リネーム・テーブル内の
宛先条件レジスタ・フィールドがいずれも前記分岐命令
に指定した依存条件レジスタと一致しないことを判定す
るための回路をさらに含むことを特徴とする、上記（１
３）に記載のプロセッサ。 （１５）前記分岐命令が１つのプロセッサ・サイクル内
で解決されることを特徴とする、上記（１２）に記載の
プロセッサ。 （１６）アーキテクチャ条件レジスタが依存条件コード
によって更新されていることを特徴とする、上記（１
４）に記載のプロセッサ。 （１７）前記プロセッサが動的分岐予測機能を有するこ
とを特徴とする、上記（１３）に記載のプロセッサ。 （１８）前記プロセッサがスーパスカラ・プロセッサで
あることを特徴とする、上記（１７）に記載のプロセッ
サ。 （１９）前記禁止論理回路が、前記分岐命令が「分岐す
る」と解決された場合に前記ターゲット・アドレスの送
信を可能にすることができるようになっていることを特
徴とする、上記（１２）に記載のプロセッサ。 （２０）前記分岐命令が前記分岐命令より前に前記命令
バッファからディスパッチすべき命令に依存しないよう
な前記命令バッファ内の位置に前記分岐命令が位置する
ことを特徴とする、上記（１２）に記載のプロセッサ。 （２１）スーパスカラ・プロセッサと、メモリ装置と、
バスによってまとめて結合された入出力装置とを含むデ
ータ処理システムにおいて、前記プロセッサが、前記メ
モリ装置から取り出したＮ個の命令を格納できるように
なっている命令バッファと、分岐命令を探して前記命令
バッファのＭ個の位置を走査できるようになっている分
岐走査論理であって、Ｍ≦Ｎであり、前記分岐走査論理
によって前記分岐命令が走査されたときに前記分岐命令
が前記命令バッファの第１のディスパッチ可能位置に位
置する分岐走査論理と、前記分岐命令に関連するターゲ
ット・アドレスを生成できるようになっている分岐アド
レス生成器と、前記分岐命令を分岐するかどうかを予測
できるようになっている分岐予測論理であって、前記分
岐命令が分岐するものとして予測されたときに、通常、
前記ターゲット・アドレスが命令取出しユニットに送ら
れる分岐予測論理と、前記分岐命令が解決可能であると
きに前記命令取出しユニットへの前記ターゲット・アド
レスの送信を禁止できるようになっている論理回路とを
含むことを特徴とするデータ処理システム。 （２２）前記禁止論理回路が、リネーム・テーブル内の
宛先条件レジスタ・フィールドがいずれも前記分岐命令
に指定した依存条件レジスタと一致しないことを判定す
るための回路をさらに含むことを特徴とする、上記（２
１）に記載のシステム。
【図１】本発明により構成されたマイクロプロセッサを
ブロック図形式で示す図である。
ブロック図形式で示す図である。
【図２】本発明により構成されたマイクロプロセッサを
ブロック図形式で示す図である。
ブロック図形式で示す図である。
【図３】図１及び図２に示すマイクロプロセッサの分岐
処理ユニットの詳細をブロック図形式で示す図である。
処理ユニットの詳細をブロック図形式で示す図である。
【図４】分岐依存性検査論理回路を示す図である。
【図５】分岐依存性検査論理回路を示す図である。
【図６】実行時の条件レジスタでの分岐依存性検査を示
す図である。
す図である。
【図７】高速分岐解決論理を示す図である。
【図８】本発明による流れ図を示す図である。
【図９】ＰＩＢ独立性検査論理を示す図である。
【図１０】実行時に呼び出される論理を示す図である。
【図１１】遅延解決論理を示す図である。
【図１２】本発明の全体的なブロック図である。
【図１３】本発明による流れ図を示す図である。
【図１４】本発明を使用する代表的なハードウェア・シ
ステムを示す図である。
ステムを示す図である。
１１１ 基本命令バッファ（ＰＩＢ） １２１ 分岐走査 １２２ ＢＨＴベースの分岐予測 １２３ 分岐ＡＧＥＮ １２４ ＢＴＡＴ ２００ 分岐解決論理 ２０１ 依存条件コードＣＣレジスタ（ＣＲ） ２０２ リンク・レジスタ（ＬＲ） カウント・レジスタ（ＣＴＲ） ＳＰＬレジスタ（ＳＰＲ） ２０３ ＭＵＸ ２０４ ＡＮＤ論理
フロントページの続き (72)発明者 キン・エス・チャン アメリカ合衆国78729 テキサス州オース チン パートリッジ・ベンド・ドライブ 13009 (72)発明者 フン・キュー・レ アメリカ合衆国78717 テキサス州オース チン ドーマン・ドライブ 16310 (72)発明者 ロバート・イー・ワスムート アメリカ合衆国78731 テキサス州オース チン バルコンズ・ドライブ 4516
Claims (22)
- 【請求項１】プロセッサ内で、 分岐命令を探して命令バッファを走査するステップと、 前記分岐命令に関連するターゲット・アドレスを生成す
るステップと、 前記分岐命令の結果を予測するステップと、 前記分岐命令が解決可能であるときに命令取出しユニッ
トへの前記ターゲット・アドレスの分岐予測方向付け伝
送を禁止するステップとを含むことを特徴とする方法。 - 【請求項２】前記走査ステップ中に前記分岐命令が走査
されたときに前記分岐命令が前記命令バッファの第１の
ディスパッチ可能位置に位置することを特徴とする、請
求項１に記載の方法。 - 【請求項３】前記禁止ステップが、 リネーム・テーブル内の宛先条件レジスタ・フィールド
がいずれも前記分岐命令に指定した依存条件レジスタと
一致しないことを判定するステップをさらに含むことを
特徴とする、請求項２に記載の方法。 - 【請求項４】前記分岐命令が分岐走査サイクル内で解決
されることを特徴とする、請求項３に記載の方法。 - 【請求項５】アーキテクチャ条件レジスタが依存条件コ
ードによって更新されていることを特徴とする、請求項
３に記載の方法。 - 【請求項６】前記プロセッサが動的分岐予測機能を有す
ることを特徴とする、請求項３に記載の方法。 - 【請求項７】前記プロセッサが、前記プロセッサ内の分
岐予測機構によって投機実行が制御される、パイプライ
ン化プロセッサまたはスーパスカラ・プロセッサあるい
はその両方であることを特徴とする、請求項６に記載の
方法。 - 【請求項８】前記分岐命令が前記分岐命令より前の前記
命令バッファのいずれかの位置に位置するまだディスパ
ッチすべき命令に依存しないような前記命令バッファ内
の位置に前記分岐命令が位置することを特徴とする、請
求項１に記載の方法。 - 【請求項９】前記分岐命令が、前記命令バッファの第１
のディスパッチ可能位置以外の前記命令バッファの任意
の位置に位置することを特徴とする、請求項８に記載の
方法。 - 【請求項１０】前記分岐命令の解決が、リネーム・テー
ブル内の宛先条件レジスタ・フィールドがいずれも前記
分岐命令に指定した依存条件レジスタと一致しないこと
を判定するステップを含むことを特徴とする、請求項８
に記載の方法。 - 【請求項１１】前記分岐命令が１つのプロセッサ・サイ
クル内で解決されることを特徴とする、請求項１０に記
載の方法。 - 【請求項１２】メモリから取り出したＮ個の命令を格納
できるようになっている命令バッファと、 分岐命令を探して前記命令バッファのＭ個の位置を走査
できるようになっている分岐走査論理であって、Ｍ≦Ｎ
である分岐走査論理と、 前記分岐命令に関連するターゲット・アドレスを生成で
きるようになっている分岐アドレス生成器と、 前記分岐命令を分岐するかどうかを予測できるようにな
っている分岐予測論理であって、前記分岐命令が分岐す
るものとして予測されたときに、通常、前記ターゲット
・アドレスが命令取出しユニットに送られる分岐予測論
理と、 前記分岐命令が解決可能であるときに前記命令取出しユ
ニットへの前記ターゲット・アドレスの送信を禁止でき
るようになっている論理回路とを含むことを特徴とする
プロセッサ。 - 【請求項１３】前記分岐走査論理によって前記分岐命令
が走査されたときに前記分岐命令が前記命令バッファの
第１のディスパッチ可能位置に位置することを特徴とす
る、請求項１２に記載のプロセッサ。 - 【請求項１４】前記禁止論理回路が、 リネーム・テーブル内の宛先条件レジスタ・フィールド
がいずれも前記分岐命令に指定した依存条件レジスタと
一致しないことを判定するための回路をさらに含むこと
を特徴とする、請求項１３に記載のプロセッサ。 - 【請求項１５】前記分岐命令が１つのプロセッサ・サイ
クル内で解決されることを特徴とする、請求項１２に記
載のプロセッサ。 - 【請求項１６】アーキテクチャ条件レジスタが依存条件
コードによって更新されていることを特徴とする、請求
項１４に記載のプロセッサ。 - 【請求項１７】前記プロセッサが動的分岐予測機能を有
することを特徴とする、請求項１３に記載のプロセッ
サ。 - 【請求項１８】前記プロセッサがスーパスカラ・プロセ
ッサであることを特徴とする、請求項１７に記載のプロ
セッサ。 - 【請求項１９】前記禁止論理回路が、前記分岐命令が
「分岐する」と解決された場合に前記ターゲット・アド
レスの送信を可能にすることができるようになっている
ことを特徴とする、請求項１２に記載のプロセッサ。 - 【請求項２０】前記分岐命令が前記分岐命令より前に前
記命令バッファからディスパッチすべき命令に依存しな
いような前記命令バッファ内の位置に前記分岐命令が位
置することを特徴とする、請求項１２に記載のプロセッ
サ。 - 【請求項２１】スーパスカラ・プロセッサと、メモリ装
置と、バスによってまとめて結合された入出力装置とを
含むデータ処理システムにおいて、前記プロセッサが、 前記メモリ装置から取り出したＮ個の命令を格納できる
ようになっている命令バッファと、 分岐命令を探して前記命令バッファのＭ個の位置を走査
できるようになっている分岐走査論理であって、Ｍ≦Ｎ
であり、前記分岐走査論理によって前記分岐命令が走査
されたときに前記分岐命令が前記命令バッファの第１の
ディスパッチ可能位置に位置する分岐走査論理と、 前記分岐命令に関連するターゲット・アドレスを生成で
きるようになっている分岐アドレス生成器と、 前記分岐命令を分岐するかどうかを予測できるようにな
っている分岐予測論理であって、前記分岐命令が分岐す
るものとして予測されたときに、通常、前記ターゲット
・アドレスが命令取出しユニットに送られる分岐予測論
理と、 前記分岐命令が解決可能であるときに前記命令取出しユ
ニットへの前記ターゲット・アドレスの送信を禁止でき
るようになっている論理回路とを含むことを特徴とする
データ処理システム。 - 【請求項２２】前記禁止論理回路が、 リネーム・テーブル内の宛先条件レジスタ・フィールド
がいずれも前記分岐命令に指定した依存条件レジスタと
一致しないことを判定するための回路をさらに含むこと
を特徴とする、請求項２１に記載のシステム。
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