JPH10107846A - Packet processor - Google Patents
Packet processorInfo
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- JPH10107846A JPH10107846A JP26037396A JP26037396A JPH10107846A JP H10107846 A JPH10107846 A JP H10107846A JP 26037396 A JP26037396 A JP 26037396A JP 26037396 A JP26037396 A JP 26037396A JP H10107846 A JPH10107846 A JP H10107846A
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- line
- destination
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、通信データのプロ
トコル処理や経路情報に基づいてパケットデータの転送
処理を行うパケット処理装置に関し、特に、収容回線数
の増加や転送回線容量の増大に対しても、個々のパケッ
トデータの転送処理能力に影響を及ぼさずに、複数回線
のロードバランス処理を行うことが可能なパケット処理
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a packet processing apparatus for performing packet data transfer processing based on communication data protocol processing and path information, and more particularly to an increase in the number of accommodated lines and an increase in transfer line capacity. Also, the present invention relates to a packet processing apparatus capable of performing load balancing processing of a plurality of lines without affecting the transfer processing capability of individual packet data.
【０００２】[0002]
【従来の技術】同一の相手先に対し複数の回線を介して
接続したパケット処理装置間では、転送時に複数の回線
を同時に使用するロードバランス処理を行っている。図
７は、従来におけるパケット処理装置間の接続を示す図
である。パケット処理装置２１と２２との間に、回線２
３と回線２４の２本の回線が接続されている例を示して
いる。いま、パケット処理装置２１からパケット処理装
置２２にパケットデータを転送する場合には、ロードバ
ランス処理が行われる。ロードバランス処理を行うため
には、回線容量、回線使用数、回線間の使用割合、等の
パラメータを用いて次の処理を行う。 （ａ）プロセッサが、入力されたパケットの宛先ごとに
パケット長を１つずつ調査する（パケット長統計処
理）。 （ｂ）回線間の使用割合を計算して、転送に使用する回
線を決定する（使用割合の計算処理、回線決定）。 （ｃ）決定された転送回線を用いて、プログラム転送処
理を行う（転送処理）。 図８は、従来におけるパケット処理装置の構成例を示す
図である。従来のパケット処理装置は、複数回線を使用
する場合には、一般に図８に示すような構成で実現され
る。２本の回線が接続されている場合には、２つの回線
対応部１１，１２が備えられている。パケット入力部１
９から入力されたデータパケットは、パケットメモリ１
８に格納された後、ＣＰＵ２０がこれを参照してパケッ
ト長統計処理、使用割合の計算処理および転送処理を、
プロセッサのプログラムを用いることにより行ってい
る。2. Description of the Related Art A load balancing process for simultaneously using a plurality of lines at the time of transfer is performed between packet processing apparatuses connected to the same destination via a plurality of lines. FIG. 7 illustrates a conventional connection between packet processing apparatuses. Line 2 between the packet processing devices 21 and 22
3 shows an example in which two lines, that is, line 3 and line 24 are connected. Now, when transferring packet data from the packet processing device 21 to the packet processing device 22, a load balancing process is performed. In order to perform the load balance processing, the following processing is performed using parameters such as the line capacity, the number of lines used, the ratio of use between lines, and the like. (A) The processor checks the packet length one by one for each destination of the input packet (packet length statistical processing). (B) Calculate the use ratio between lines and determine the line to be used for transfer (use ratio calculation processing, line determination). (C) A program transfer process is performed using the determined transfer line (transfer process). FIG. 8 is a diagram illustrating a configuration example of a conventional packet processing device. When using a plurality of lines, a conventional packet processing apparatus is generally realized by a configuration as shown in FIG. When two lines are connected, two line corresponding units 11 and 12 are provided. Packet input unit 1
9 are stored in the packet memory 1
8, the CPU 20 refers to this and performs packet length statistical processing, use rate calculation processing, and transfer processing.
This is done by using a processor program.
【０００３】図９は、上記（ａ）〜（ｃ）の方法におけ
る動作例を示すタイムチャートである。図９では、横方
向にパケット処理装置内の各回路が、また縦方向に経過
する時間が示される。各回路に対応する位置に、太線に
より各部における動作経過時間が示されている。ここで
は、連続してパケットデータの転送処理が行われる際
に、ロードバランスを行って回線２３の出力と回線２４
の出力とが交互に行われる場合を示している。１つ目の
パケットデータの入力処理では、先ずバッファに転送デ
ータが蓄積され、そのパケットヘッダ情報および転送長
データを基にパケット長統計処理および使用割合の計算
処理が行われた後、回線対応部１１が選択されて、転送
処理が行われる（図９の左上から右下へそれぞれ動作処
理時間の経過を示す３つの縦線参照）。しかし、この出
力処理が終了するまで、次の入力処理は待たされてしま
う。次に、２つ目のパケットデータの入力処理で、同じ
ようにバッファに転送データが蓄積され、そのパケット
ヘッダ情報および転送長データを基にパケット長統計処
理および使用割合の計算処理が同じように行われ、今度
は回線対応部１２が選択されて、転送処理が行われる
（図９の１つ目のパケット転送終了後に開始され、左上
から右下へそれぞれ動作処理時間の経過を示す３つの縦
線参照）。FIG. 9 is a time chart showing an operation example in the above methods (a) to (c). In FIG. 9, each circuit in the packet processing device is shown in the horizontal direction, and the time elapsed in the vertical direction is shown. The operation elapsed time in each part is indicated by a bold line at a position corresponding to each circuit. Here, when packet data transfer processing is continuously performed, load balancing is performed to output the output of the line 23 and the line 24.
Are alternately performed. In the first packet data input process, first, transfer data is accumulated in a buffer, and packet length statistical processing and use rate calculation processing are performed based on the packet header information and transfer length data. 11 is selected, and transfer processing is performed (see three vertical lines indicating the elapse of the operation processing time from the upper left to the lower right in FIG. 9). However, the next input processing is kept waiting until this output processing is completed. Next, in the input processing of the second packet data, the transfer data is similarly accumulated in the buffer, and the packet length statistical processing and the calculation processing of the use ratio are performed in the same manner based on the packet header information and the transfer length data. Then, the line corresponding unit 12 is selected, and the transfer processing is performed (started after the first packet transfer in FIG. 9 is completed, and three vertical lines indicating the elapse of the operation processing time from the upper left to the lower right, respectively) Line).
【０００４】[0004]
【発明が解決しようとする課題】従来のパケット処理装
置は、図８に示すように、パケットメモリ１８に格納さ
れたデータパケットに対する各種処理を、プログラムに
より行っていたので、次のような問題点が生じていた。 （１）パケット長統計処理および使用割合の計算処理
に、ＣＰＵ処理時間をとられるため、パケットの転送制
御に関する処理が遅延することがあった。 （２）パケットの転送処理にＣＰＵ処理時間をとられる
ため、他の処理が不定期に遅延することがあった。 （３）回線対応部にパケットが入力する度毎に割り込み
が上り、割り込み処理にＣＰＵ時間がとられるため、シ
ステム全体のリアルタイム性が低下していた。この場
合、接続された複数の回線がＦＤＤＩ，Ｂ−ＩＳＤＮの
ように高速になると、１つのパケット間隔が短かくなる
ため、上記リアルタイム性の低下は特に顕著になる。ま
た、転送処理だけを、ＣＰＵとは別個のＤＭＡ（Ｄirec
t Ｍemory Ａccess)制御で実行する場合もあるが、そ
の場合には次のような問題点が生じていた。 （４）ＤＭＡの宛先を決めるために、パケット長統計処
理および使用割合の計算処理が終了した後にのみＤＭＡ
の起動が可能であるため、高速なＤＭＡの起動ができな
い。さらに、図９に示すように、パケット長統計処理お
よび使用割合の計算処理が行われた後に初めて回線対応
部が選択されており、また１つ目のパケットデータの出
力処理が終了するまで、２つ目のパケットデータの入力
処理が待たされるので、高速処理は困難であった。この
ように、従来のパケット処理装置では、どちらの回線を
使用するかを選択するためのパケット長統計処理および
使用割合の計算処理に、ＣＰＵが介在して行うので、高
速なパケットデータの転送処理速度を得ることは難しか
った。そこで、本発明の目的は、これら従来の課題を解
決し、パケット処理装置の収容回線数の増加、転送回線
容量の増大が行われても、個々のパケットデータの転送
処理能力に影響を及ぼすことなく、複数回線のロードバ
ランス処理を行うことが可能なパケット処理装置を提供
することにある。As shown in FIG. 8, the conventional packet processing apparatus performs various processes on data packets stored in the packet memory 18 by using a program. Had occurred. (1) Since the CPU processing time is required for the packet length statistical processing and the calculation processing of the usage ratio, processing related to packet transfer control may be delayed. (2) Since the CPU processing time is required for the packet transfer processing, other processing may be irregularly delayed. (3) Every time a packet is input to the line corresponding unit, an interrupt is raised and CPU time is required for interrupt processing, so that the real-time performance of the entire system is reduced. In this case, when a plurality of connected lines operate at a high speed, such as FDDI or B-ISDN, the interval between packets becomes short, so that the decrease in the real-time property becomes particularly remarkable. In addition, only transfer processing is performed by DMA (Direc
t Memory Access) control may be performed, but in such a case, the following problems have occurred. (4) To determine the destination of the DMA, the DMA is used only after the packet length statistical processing and the calculation processing of the usage ratio are completed.
Can be started, so that high-speed DMA cannot be started. Further, as shown in FIG. 9, the line-corresponding unit is selected only after the packet length statistical processing and the calculation processing of the usage ratio are performed. Since the input processing of the second packet data is awaited, high-speed processing has been difficult. As described above, in the conventional packet processing apparatus, since the CPU intervenes in the packet length statistical processing for selecting which line to use and the calculation processing of the usage ratio, the high-speed packet data transfer processing is performed. It was difficult to get speed. Therefore, an object of the present invention is to solve these conventional problems and to affect the transfer processing capability of individual packet data even if the number of lines accommodated in the packet processing device is increased and the transfer line capacity is increased. Another object of the present invention is to provide a packet processing device capable of performing load balancing processing of a plurality of lines.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するた
め、本発明のパケット処理装置では、通信回線上のデー
タを受け取り、また通信回線上にデータを送出する複数
の回線対応部（図１の１１，１２）と、回線対応部単位
に設けられ、パケット宛先別の送出パケット量のカウン
タ（同１３，１４）と、同一宛先を持つ複数回線対応部
の使用割合を保持するレジスタ（同じく１７）と、該レ
ジスタとカウンタの計測値から使用回線対応部を決定す
る比較器（同じく１６）と、パケットの送出先を切替え
るセレクタ機構（同じく１５）とを具備している。複数
回線を持つ本発明のパケット処理装置では、ロードバラ
ンス制御に関する処理を以下のように実現する（請求項
１参照）。 回線対応部単位に設けられたパケット宛先別の送出パ
ケット量のカウンタを用いて、実際に回線に送出する量
をカウントする。 同一宛先を持つ複数回線対応部の使用割合を予め設定
しておく。 複数のカウンタの計測値と使用割合値とを比較器によ
り比較処理を行い、その結果により使用回線対応部を決
定する。 選択した使用回線に対して転送処理を行うために、セ
レクタにより回線対応部へのデータバスを切替える。 また、セレクタにより送出先を切替える代りに、送出回
線対応部の番号を一定時間保持するキャッシュテーブル
の中味を書き替えることにより、以下のような処理を行
う（請求項２参照）。 回線対応部単位に設けられたパケット宛先別の送出パ
ケット量のカウンタを用いて、実際に回線に送出した量
をカウントする。 同一宛先を持つ複数回線対応部の使用割合を予め設定
しておく。 複数のカウンタの計測値と使用割合値とを比較器によ
り比較処理を行い、その結果から使用回線対応部を決定
して、キャッシュテーブルに送出回線対応部の値を書き
込む。 転送時には、キャッシュテーブルからエントリを読み
出し、読み出された送出回線対応部に対して転送処理を
行う。In order to achieve the above object, in a packet processing apparatus according to the present invention, a plurality of line-corresponding units (FIG. 1) for receiving data on a communication line and transmitting data on the communication line. 11, 12), a counter (13, 14) provided for each line-corresponding unit for each packet destination, and a register (17) also holding a use ratio of a plurality of line-corresponding units having the same destination. And a comparator (similarly 16) for determining a line-to-be-used section from the measured values of the register and the counter, and a selector mechanism (similarly 15) for switching a packet transmission destination. In the packet processing device of the present invention having a plurality of lines, the processing related to the load balance control is realized as follows (refer to claim 1). The number of packets actually transmitted to the line is counted using a counter for the amount of packets transmitted for each packet destination provided for each line corresponding unit. The use ratio of the multiple line corresponding unit having the same destination is set in advance. The measured values of the plurality of counters and the usage ratio value are compared with each other by a comparator, and the used line corresponding unit is determined based on the comparison result. In order to perform a transfer process on the selected used line, the selector switches the data bus to the line corresponding unit. Also, instead of switching the transmission destination by the selector, the following processing is performed by rewriting the contents of the cache table holding the number of the transmission line corresponding unit for a certain period of time (see claim 2). The number of packets actually transmitted to the line is counted using a counter of the amount of packets transmitted for each packet destination provided for each line corresponding unit. The use ratio of the multiple line corresponding unit having the same destination is set in advance. The measured values of the plurality of counters and the usage ratio value are compared by a comparator, the used line corresponding unit is determined from the result, and the value of the transmission line corresponding unit is written in the cache table. At the time of transfer, an entry is read from the cache table, and transfer processing is performed on the read out transmission line corresponding unit.
【０００６】また、宛先アドレスごとに比較器の動作の
許可を行うフィルタ機構を付加することにより、以下の
ような処理を行う（請求項３参照）。 回線対応部単位に設けられたパケット宛先別の送出パ
ケット量のカウンタを用いて、実際に回線に送出した量
をカウントする。 宛先アドレスごとに複数回線対応部の使用割合をフィ
ルタ機構に予め設定しておく。 転送しようとするパケットのヘッダの宛先をチェック
し、該当する使用割合値を抽出する。 複数のカウンタの計測値と該当の使用割合値とを比較
器により比較処理し、その結果から使用回線対応部を決
定する。 選択した使用回線に対して転送処理を行うために、セ
レクタにより回線対応部へのデータバスを切替える。 さらに、フィルタ機構の中にプロトコル単位の属性を付
加することにより、以下のような動作を行う（請求項４
参照）。 回線対応部単位に設けられたパケット宛先別の送出パ
ケット量のカウンタを用いて、実際に回線に送出した量
をカウントする。 宛先および使用プロトコル単位に、複数回線対応部の
使用割合をフィルタ機構に予め設定しておく。 転送しようとするパケットのヘッダの宛先および使用
プロトコルをチェックし、該当する使用割合値を抽出す
る。 複数のカウンタの計測値と該当の使用割合値とを比較
器により比較処理し、その結果から使用回線対応部を決
定する。 選択した使用回線に対して転送処理を行うために、セ
レクタにより回線対応部へのデータバスを切替える。Further, the following processing is performed by adding a filter mechanism for permitting the operation of the comparator for each destination address (see claim 3). The number of packets actually transmitted to the line is counted using a counter of the amount of packets transmitted for each packet destination provided for each line corresponding unit. The use ratio of the multiple line corresponding unit is set in the filter mechanism in advance for each destination address. The destination of the header of the packet to be transferred is checked, and the corresponding usage ratio value is extracted. The measured values of the plurality of counters and the corresponding use ratio values are compared with each other by a comparator, and the used line corresponding unit is determined from the result. In order to perform a transfer process on the selected used line, the selector switches the data bus to the line corresponding unit. Further, the following operation is performed by adding an attribute of each protocol to the filter mechanism.
reference). The number of packets actually transmitted to the line is counted using a counter of the amount of packets transmitted for each packet destination provided for each line corresponding unit. For each destination and protocol used, the use ratio of the multi-line corresponding unit is set in the filter mechanism in advance. The destination of the header of the packet to be transferred and the protocol to be used are checked, and the corresponding usage ratio value is extracted. The measured values of the plurality of counters and the corresponding use ratio values are compared with each other by a comparator, and the used line corresponding unit is determined from the result. In order to perform a transfer process on the selected used line, the selector switches the data bus to the line corresponding unit.
【０００７】[0007]
【発明の実施の形態】以下、本発明の実施例を、図面に
より詳細に説明する。図１は、本発明の第１の実施例を
示すパケット処理装置の構成図である。図１では、回線
対応部および対応カウンタがそれぞれ２つの場合が示さ
れている。図１において、１１，１２は回線対応部、１
３，１４はカウンタ部、１５は回線対応部を切替えるセ
レクタ、１６は比較器、１７は割合レジスタである。カ
ウンタ１３，１４は、一般的なアップダウンカウンタに
より実現でき、セレクタ１５はバスセレクタで実現で
き、比較器１６はコンパレータロジックで実現できる。
また、割合レジスタ１７は、レジスタやメモリで実現で
き、パケットメモリ１８は通常のメモリ素子で実現で
き、回線対応部１１，１２およびパケット入力部１９の
各対応部は、プロセッサに回線インタフェースを備えた
通信ボードや、汎用のワークステーション、パソコン等
でも実現できる。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a configuration diagram of a packet processing device according to a first embodiment of the present invention. FIG. 1 shows a case where there are two line corresponding units and two corresponding counters. In FIG. 1, reference numerals 11 and 12 denote line corresponding units, 1
Reference numerals 3 and 14 denote counter units, 15 denotes a selector for switching the line corresponding unit, 16 denotes a comparator, and 17 denotes a ratio register. The counters 13 and 14 can be realized by a general up-down counter, the selector 15 can be realized by a bus selector, and the comparator 16 can be realized by comparator logic.
The ratio register 17 can be realized by a register or a memory, the packet memory 18 can be realized by a normal memory element, and each of the line corresponding units 11 and 12 and the packet input unit 19 has a processor provided with a line interface. It can be realized by a communication board, a general-purpose workstation, a personal computer, or the like.
【０００８】図２は、図１の接続構成を説明する図であ
る。図２により、パケット処理装置の動作を説明する。
図２は、パケット処理装置２１からパケット処理装置２
２に対して、回線２３と回線２４の２回線を用いてデー
タを転送するものである。２つのパケット処理装置２
１，２２には、それぞれユニークなアドレスが付与され
ている。使用するアドレスは、ＩＰ（Ｉnternet Ｐrot
ocol)準拠の３２ビットのアドレス体系を持つものと
し、パケット処理装置２１が１０.０.１.２であるとす
る。また、データ転送先のパケット処理装置２２は、ア
ドレス１０．１．２．３を持っているものとする。図３
は、図１の構成における実際の動作の説明図である。図
３において、パケット入力部１９から入力されたデータ
には、プロトコルのヘッダ部分とコンテンツ部分の両方
が含まれるものとする。ヘッダ部分には、宛先が含ま
れ、全て図２のパケット処理装置２２宛のアドレスを示
す１０．１．２．３が指定されているものとする。各デ
ータパケットの長さは、順に１２８バイト、６４バイ
ト、２５０バイトであり、この順に回線対応部に送出さ
れる。なお、これらのデータは、回線対応部１１あるい
は１２のいずれに転送しても構わないものとする。カウ
ンタ１３，１４には、現在までの転送値が格納されてい
る。カウンタ１３は、回線対応部１１の送出量１０５０
バイトを表わしており、カウンタ１４は、回線対応部１
２の送出量８００バイトを表わしている。また、割合レ
ジスタ１７は、５０：５０の値を示している。この状態
において、比較器１６の動作は以下のようになる。 （ａ）割合レジスタ１７の値より５０：５０の比較を行
うことを知る。 （ｂ）カウンタ１３とカウンタ１４の値を、５０：５０
の重みのもとに比較する。 （ｃ）少ないカウンタ１４を選択する。 （ｄ）セレクタ１５に対し、回線対応部１２を選択する
ように指示する。選択された回線対応部１２は、データ
メモリ１８の中の最初の１２８バイトのデータを回線上
に出力処理する。 （ｅ）その後、カウンタ１４に転送データ長１２８バイ
トを加算して、９２８バイトとする。FIG. 2 is a diagram for explaining the connection configuration of FIG. The operation of the packet processing device will be described with reference to FIG.
FIG. 2 is a diagram showing a case where the packet processing device 21
2, data is transferred using two lines, a line 23 and a line 24. Two packet processing devices 2
A unique address is assigned to each of 1 and 22. The address to be used is IP (Internet Prot)
ocol) -compliant 32-bit address system, and the packet processing device 21 is assumed to be 10.0.1.2. It is also assumed that the packet processing device 22 of the data transfer destination has the address 10.1.2. FIG.
FIG. 4 is an explanatory diagram of an actual operation in the configuration of FIG. In FIG. 3, it is assumed that the data input from the packet input unit 19 includes both the header part and the content part of the protocol. It is assumed that the header portion includes a destination, and all of them specify 10.1.2.3 indicating an address addressed to the packet processing device 22 in FIG. The length of each data packet is 128 bytes, 64 bytes, and 250 bytes in this order, and is transmitted to the line corresponding unit in this order. Note that these data may be transferred to either the line corresponding unit 11 or 12. The counters 13 and 14 store transfer values up to the present. The counter 13 indicates the transmission amount 1050 of the line corresponding unit 11.
The counter 14 is a byte corresponding to the line
2 represents 800 bytes. The ratio register 17 indicates a value of 50:50. In this state, the operation of the comparator 16 is as follows. (A) It is known from the value of the ratio register 17 that a 50:50 comparison is to be performed. (B) The values of the counter 13 and the counter 14 are set to 50:50
Under the weight of. (C) Select a small number of counters 14. (D) Instruct the selector 15 to select the line corresponding unit 12. The selected line corresponding unit 12 outputs the first 128 bytes of data in the data memory 18 onto the line. (E) Thereafter, the transfer data length of 128 bytes is added to the counter 14 to obtain 928 bytes.
【０００９】図４は、図１における各回路毎の動作タイ
ムチャートである。図４では、縦方向が経過する時間を
示しており、それぞれの縦線が各部の動作処理時間の経
過を示している。パケット入力部１９から連続して入力
し、パケットメモリ１８に格納されたデータパケット
を、次々にパケットメモリ１８から回線対応部１１ま
たは１２に出力する場合を示している。入力された１つ
のパケットは、比較器１６で比較するだけで出力回線対
応部が決定されるため、連続転送が可能となる。また、
レングス長からカウンタ１３，１４の加算を行い、次に
使用される出力回線対応部の選択を事前に行うことも可
能であるため、全くオーバヘッドなしで出力転送が行え
る。また、ＣＰＵの処理の介在がないため、出力転送と
入力転送を並行して行うことが可能となる（図９に示す
ように、回線対応部１１でのの出力動作と、パケット
入力部１９でのの入力動作とが並列に行える）。FIG. 4 is an operation time chart for each circuit in FIG. In FIG. 4, the time that elapses in the vertical direction is shown, and each vertical line indicates the elapse of the operation processing time of each unit. A case is shown in which data packets continuously input from the packet input unit 19 and stored in the packet memory 18 are sequentially output from the packet memory 18 to the line corresponding unit 11 or 12. Since the input line corresponding portion is determined only by comparing one input packet by the comparator 16, continuous transfer is possible. Also,
It is also possible to add the counters 13 and 14 from the length length and to select an output line corresponding unit to be used next in advance, so that output transfer can be performed without any overhead. Further, since there is no intervention of the processing of the CPU, it is possible to perform the output transfer and the input transfer in parallel (as shown in FIG. 9, the output operation in the line corresponding unit 11 and the packet input unit 19). Can be performed in parallel with the input operation.
【００１０】図５は、本発明の第２の実施例を示すパケ
ット処理装置の構成図である。図５では、図１と同じく
回線対応部および対応カウンタが２つずつの場合を示し
ている。図５において、３０はキャッシュテーブル、３
１はパケット送出部、３２はキャッシュエントリ書き換
え部であり、その他は図１の場合と同じ記号の対応を示
している。なお、キャッシュテーブル３０は、通常のメ
モリ素子により実現でき、またパケット送出部３１は、
データパケットをパケットメモリ１８から回線対応部１
１または１２に転送するためのシーケンス回路で、ＤＭ
Ａコントローラ等で構成することができる。さらに、キ
ャッシュエントリ書き換え部３２は、ランダムロジック
を組み合わせたシーケンス回路で構成することが可能で
ある。図５においては、図３の場合と同じ条件の動作の
状態が示されている。パケット入力部１９から入力され
たデータパケットは、パケットメモリ１８に転送され
る。パケットメモリ１８内に転送されたデータは、プロ
トコルのヘッダ部分とコンテンツ部分の両方が含まれて
いるものとする。ヘッダ部分には、宛先が含まれ、全て
図２のパケット処理装置２２宛のアドレスを示す１０．
１．２．３が指定されているものとする。各データパケ
ットの長さは、順に１２８バイト、６４バイト、２５０
バイトであり、この順に回線対応部に送出される。な
お、これらのデータは、回線対応部１１および１２のい
ずれに転送されても差し支えないものとする。FIG. 5 is a block diagram of a packet processing apparatus according to a second embodiment of the present invention. FIG. 5 shows a case where there are two line corresponding units and two corresponding counters as in FIG. In FIG. 5, reference numeral 30 denotes a cache table;
1 is a packet sending unit, 32 is a cache entry rewriting unit, and the other parts correspond to the same symbols as in FIG. Note that the cache table 30 can be realized by a normal memory element, and the packet transmission unit 31
The data packet is transferred from the packet memory 18 to the line corresponding unit 1
A sequence circuit for transferring data to 1 or 12
An A controller or the like can be used. Furthermore, the cache entry rewriting unit 32 can be configured by a sequence circuit combining random logic. FIG. 5 shows an operation state under the same conditions as those in FIG. The data packet input from the packet input unit 19 is transferred to the packet memory 18. It is assumed that the data transferred into the packet memory 18 includes both the header part and the content part of the protocol. 10. The header portion includes the destination, and all indicate the address addressed to the packet processing device 22 in FIG.
It is assumed that 1.2.3 is specified. The length of each data packet is 128 bytes, 64 bytes, 250 bytes in order.
These bytes are sent to the line corresponding unit in this order. Note that these data may be transferred to any of the line corresponding units 11 and 12.
【００１１】図５のカウンタ１３，１４には、現在まで
の転送値が格納されている。すなわち、カウンタ１３
は、回線対応部１１の送出量１０５０バイトを示してお
り、カウンタ１４は、回線対応部１２の送出量８００バ
イトを示している。また、割合レジスタ１７は、５０：
５０の値を示している。この状態において、比較器１６
の動作は以下のようになる。 （ａ）割合レジスタ１７の値より、５０：５０の比較を
行うことを知る。 （ｂ）カウンタ１３および１４の値を、５０：５０の重
みのもとに比較する。 （ｃ）少ない回線対応部１２を選択する。 （ｄ）キャッシュエントリ書き換え部３２は、キャッシ
ュテーブル３０の宛先１０．１．２．３の箇所に回線対
応部１２を示す『Ｂ』を書き込む。 （ｅ）カウンタ１４に転送データ長１２８バイトを加え
て、９２８バイトとする。 これらの動作とは独立に、パケット送出部３１は、キャ
ッシュテーブル３０の中から送出しようとするパケット
の宛先である１０．１．２．３のエントリを読み出す。
その結果、回線対応部の値として『Ｂ』が読み出される
ことになる。次に、パケット送出部３１は、ソースをパ
ケットメモリ１８とし、ディスティネーションを回線対
応部１２とし、送出カウントを１２８バイトに設定して
ＤＭＡ転送を行う。次に、回線対応部１２は、送られて
きた１２８バイトデータに対して回線上に出力処理を行
う。同じ処理が、６４バイトデータおよび２５０バイト
データについても行われる。このように転送に使用され
るキャッシュテーブル３０の書き換えを行うことによ
り、ロードバランスの処理がＣＰＵ処理の介在なしで実
現されることになる。The transfer values up to the present are stored in the counters 13 and 14 in FIG. That is, the counter 13
Indicates the transmission amount of 1050 bytes of the line corresponding unit 11, and the counter 14 indicates 800 bytes of the transmission amount of the line corresponding unit 12. Further, the ratio register 17 stores 50:
The value of 50 is shown. In this state, the comparator 16
The operation of is as follows. (A) It is known from the value of the ratio register 17 that a 50:50 comparison is to be performed. (B) Compare the values of the counters 13 and 14 with a weight of 50:50. (C) Select a small number of line corresponding units 12. (D) The cache entry rewriting unit 32 writes “B” indicating the line corresponding unit 12 at the location of the destination 10.1.2.3 in the cache table 30. (E) The transfer data length 128 bytes is added to the counter 14 to make 928 bytes. Independently of these operations, the packet sending unit 31 reads out the entry of 10.1.2.3, which is the destination of the packet to be sent, from the cache table 30.
As a result, "B" is read as the value of the line corresponding unit. Next, the packet sending unit 31 performs the DMA transfer with the source set to the packet memory 18, the destination set to the line corresponding unit 12, and the sending count set to 128 bytes. Next, the line corresponding unit 12 performs output processing on the line for the transmitted 128-byte data. The same processing is performed for 64-byte data and 250-byte data. By thus rewriting the cache table 30 used for the transfer, the load balance processing is realized without the intervention of the CPU processing.
【００１２】図６は、本発明の第３の実施例を示すパケ
ット処理装置の接続構成図である。図６において、パケ
ット処理装置２１は、パケット処理装置２２と回線２３
および回線２４を介して接続され、それぞれのパケット
処理装置２１，２２は中継装置として動作するものとす
る。パケット処理装置２２のアドレスは、１０．１．
２．３であるが、このパケット処理装置２２にはネット
ワーク２５とネットワーク２６が接続されており、それ
ぞれにアドレス１０．３．６．２のホスト２７とアドレ
ス１０．３．５．１のホスト２８が接続されているもの
とする。このとき、図３または図５の割合レジスタ１７
の代りにフィルタ機構の割合テーブルを設けるか、ある
いは割合レジスタ１７の内容を図６のテーブルに変える
ことにより、その内容に従って比較器１６を動作させ
る。フィルタ機構の割合テーブルは、図６（２）に示す
ような内容を持っている。すなわち、この割合テーブル
には、ロードバランスの有無、割合、ロードバランスを
しない場合の回線指定等が格納されている。先ず、転送
しようとするパケットのヘッダの宛先をチェックし、１
０．３．６．２に対しては、ロードバランスを使用し、
割合は５０：５０である。また、１０．３．５．１に対
しては、ロードバランスを使用しないという判断がされ
る。この結果、宛先が１０．３．６．２でロードバラン
スする場合には、比較器１６では、前述と同じような動
作でそれぞれのカウンタ１３，１４の値から使用回線対
応部を決定する。また、宛先が１０．３．５．１でロー
ドバランスをしない場合には、比較器１６では、回線指
定が『Ａ』の情報から指定回線対応部を必ず使用する。
なお、第４の実施例（請求項４参照）においては、割合
テーブルのエントリに宛先を加えてプロトコル情報を付
加することにより、プロトコルフィルタ機構として使用
する。割合テーブルのエントリのみが第３の実施例と異
なる点であって、動作は同じである。FIG. 6 is a connection configuration diagram of a packet processing apparatus according to a third embodiment of the present invention. In FIG. 6, a packet processing device 21 is connected to a packet processing device 22 and a line 23.
And the packet processing devices 21 and 22 are connected via the line 24 and operate as relay devices. The address of the packet processing device 22 is 10.1.
2.3, a network 25 and a network 26 are connected to the packet processing apparatus 22, and a host 27 having an address 10.36.6.2 and a host 28 having an address 10.3.5.1. Is connected. At this time, the ratio register 17 shown in FIG.
Instead of providing a ratio table of the filter mechanism or changing the contents of the ratio register 17 to the table of FIG. 6, the comparator 16 is operated according to the contents. The ratio table of the filter mechanism has contents as shown in FIG. That is, the ratio table stores the presence / absence of the load balance, the ratio, the line designation when the load balance is not performed, and the like. First, the destination of the header of the packet to be transferred is checked, and 1
For 0.3.6.2, use load balancing,
The ratio is 50:50. It is determined that load balancing is not used for 10.3.5.1. As a result, when the destination is load balanced at 10.3.6.2, the comparator 16 determines the used line corresponding unit from the values of the respective counters 13 and 14 by the same operation as described above. If the destination is 10.3.5.1, and the load is not balanced, the comparator 16 always uses the designated line corresponding unit from the information of the line designation "A".
In the fourth embodiment (refer to claim 4), a destination is added to the entry of the ratio table and protocol information is added, so that the ratio is used as a protocol filter mechanism. Only the entry of the ratio table is different from that of the third embodiment, and the operation is the same.
【００１３】このように、本発明では、（１）ロードバ
ランスに必要な出力回線をＣＰＵを使用することなく決
定できるので、パケット長統計処理、使用割合の計算処
理にＣＰＵ時間をとられることがなく、パケットの転送
制御を遅延なく行える。 （２）接続された複数の回線がＦＤＤＩ，Ｂ−ＩＳＤＮ
のように高速になっても、パケットの転送処理が遅延す
ることはない。 （３）回線対応部にパケットが入力しても、ＣＰＵに割
り込みを上げる必要がないので、システム全体のリアル
タイム性を低下させず、接続された複数の回線がＦＤＤ
Ｉ，Ｂ−ＩＳＤＮのように高速になり、１つのパケット
間隔が短い場合でも、時間をかけずに高速転送が可能で
ある。 （４）ＤＭＡの宛先を決める場合、パケット長統計処理
および使用割合の計算処理が終了しなくても、ＤＭＡの
起動が可能であるため、高速なＤＭＡ転送が行える。As described above, according to the present invention, (1) an output line necessary for load balancing can be determined without using a CPU, so that CPU time can be taken for packet length statistical processing and calculation processing of a use ratio. And packet transfer control can be performed without delay. (2) A plurality of connected lines are FDDI, B-ISDN
Even if the speed is increased as described above, the packet transfer processing will not be delayed. (3) Even if a packet is input to the line corresponding unit, there is no need to raise an interrupt to the CPU.
It is high speed like I, B-ISDN, and even if one packet interval is short, high speed transfer is possible without taking much time. (4) When deciding the destination of the DMA, the DMA can be started even if the packet length statistical processing and the calculation processing of the use ratio are not completed, so that high-speed DMA transfer can be performed.
【００１４】[0014]
【発明の効果】以上説明したように、本発明によれば、
ロードバランスに必要な出力回線の決定が、ＣＰＵを使
用せずに簡単な比較器の動作のみで実現できるので、パ
ケット処理装置の収容回線数の増加、転送回線容量の増
大を行っても、個々のパケットデータの転送処理能力に
何等影響を及ぼすことなく、複数回線のロードバランス
処理を行うことが可能である。As described above, according to the present invention,
Since the output line necessary for load balancing can be determined only by the operation of a simple comparator without using a CPU, even if the number of lines accommodated in the packet processing device and the transfer line capacity are increased, individual output lines can be determined. It is possible to perform the load balance processing of a plurality of lines without affecting the packet data transfer processing capability at all.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の第１の実施例を示すパケット処理装置
の構成図である。FIG. 1 is a configuration diagram of a packet processing device according to a first embodiment of the present invention.
【図２】本発明におけるパケット処理装置相互間の接続
構成図である。FIG. 2 is a connection configuration diagram between packet processing apparatuses according to the present invention.
【図３】図１におけるパケット処理装置の動作説明図で
ある。FIG. 3 is an explanatory diagram of an operation of the packet processing device in FIG. 1;
【図４】図１におけるパケット処理装置の動作タイムチ
ャートである。FIG. 4 is an operation time chart of the packet processing device in FIG. 1;
【図５】本発明の第２の実施例を示すパケット処理装置
の構成図である。FIG. 5 is a configuration diagram of a packet processing device according to a second embodiment of the present invention.
【図６】本発明の第３の実施例を示すパケット処理装置
相互間の接続構成図である。FIG. 6 is a connection configuration diagram between packet processing apparatuses according to a third embodiment of the present invention.
【図７】従来のパケット処理装置相互間の接続構成図で
ある。FIG. 7 is a connection configuration diagram between conventional packet processing apparatuses.
【図８】従来のパケット処理装置の構成例を示す図であ
る。FIG. 8 is a diagram illustrating a configuration example of a conventional packet processing device.
【図９】従来のパケット処理装置の動作タイムチャート
である。FIG. 9 is an operation time chart of the conventional packet processing device.
１１，１２…回線対応部、１３，１４…カウンタ、１５
…セレクタ、１６…比較器、１７…割合レジスタ、１８
…パケットメモリ、１９…パケット入力部、２１，２２
…パケット処理装置、２３，２４…回線、２５，２６，
２９…ネットワーク、２７，２８…ホスト、３０…キャ
ッシュエントリ、３１…パケット送出部、３２…キャッ
シュエントリ書き換え部。11, 12 ... line corresponding unit, 13, 14 ... counter, 15
... Selector, 16 ... Comparator, 17 ... Ratio register, 18
... Packet memory, 19 ... Packet input unit, 21, 22
... Packet processing devices, 23, 24 ... lines, 25, 26,
29: network, 27, 28: host, 30: cache entry, 31: packet sending unit, 32: cache entry rewriting unit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 直久 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Naohisa Takahashi Nippon Telegraph and Telephone Corporation, 3-19-2 Nishishinjuku, Shinjuku-ku, Tokyo
Claims (4)
信回線上にデータを送出する複数の回線対応部と、 回線対応部単位に配置され、かつパケット宛先別に測定
された送出パケット量の合計値を保持するカウンタと、 同一宛先を持つ複数の回線対応部の使用割合を保持する
割合レジスタと、 該割合レジスタとカウンタの各値を参照して、次に使用
すべき回線対応部を決定する比較器と、 該比較器の決定に従ってパケットの送出先を切り替える
セレクタとを具備し、 同一宛先を持つ各通信回線の負荷に応じて、上記割合レ
ジスタに使用割合を設定することにより、各通信回線の
負荷に応じて複数の通信回線を切り替えてパケットを送
出することを特徴とするパケット処理装置。1. A plurality of line-corresponding units for receiving data on a communication line and transmitting data on the communication line, and a total of transmission packet amounts arranged for each line-corresponding unit and measured for each packet destination. A counter that holds a value, a ratio register that holds the usage ratio of a plurality of line corresponding units having the same destination, and a value of the ratio register and the counter that is used to determine a line corresponding unit to be used next. A comparator, and a selector for switching a packet transmission destination according to the decision of the comparator, and setting a use ratio in the ratio register in accordance with a load of each communication line having the same destination, whereby each communication line is set. A packet processing apparatus that switches a plurality of communication lines according to a load of the packet and transmits the packet.
回線対応部の番号を一定時間だけ保持するキャッシュテ
ーブルと、 前記比較器の動作結果を基に、該キャッシュテーブルの
送出先回線対応部の番号を書き換えるキャッシュエント
リ書き換え部と、 該キャッシュテーブルのエントリを読み出して、読み出
した番号に対応する回線対応部にデータの送出先を決定
し、転送を行うパケット送出部とを具備し、 同一宛先を持つ各通信回線の負荷に応じて、上記キャッ
シュテーブルのエントリを書き換えることにより、各通
信回線の負荷に応じて複数の通信回線を切り替えてパケ
ットを送出することを特徴とする請求項１に記載のパケ
ット処理装置。2. A cache table for holding a number of a destination and a destination line corresponding unit for a predetermined time instead of the selector, and a cache table of a destination line corresponding unit of the cache table based on an operation result of the comparator. A cache entry rewriting unit for rewriting a number, and a packet transmission unit for reading an entry of the cache table, determining a data transmission destination in a line corresponding unit corresponding to the read number, and performing a transfer. 2. The packet according to claim 1, wherein a plurality of communication lines are switched according to the load of each communication line to transmit a packet by rewriting an entry of the cache table according to a load of each communication line. Packet processing device.
ごとに前記比較器の動作を許可することができるフィル
タ機構を具備し、 特定の同一宛先に対してだけ、通信回線の負荷に応じて
上記フィルタ機構の内容を設定することにより、各通信
回線の負荷に応じて複数の通信回線を切り替えてパケッ
トを送出することを特徴とする請求項１または２に記載
のパケット処理装置。3. The apparatus according to claim 2, further comprising: a filter mechanism for permitting the operation of the comparator for each destination address in place of the ratio register. 3. The packet processing apparatus according to claim 1, wherein the contents of the filter mechanism are set to switch a plurality of communication lines according to the load of each communication line and transmit a packet.
用プロトコルごとに前記比較器の動作を許可することが
できるプロトコルフィルタ機構を具備し、 特定の使用プロトコルに対してだけ、通信回線の負荷に
応じて上記プロトコルフィルタ機構の内容を設定するこ
とにより、各通信回線の負荷に応じて複数の通信回線を
切り替えてパケットを送出することを特徴とする請求項
１ないし３に記載のパケット処理装置。4. A communication apparatus according to claim 1, further comprising a protocol filter mechanism for permitting the operation of said comparator for each protocol of use of the packet, in place of said ratio register. 4. The packet processing apparatus according to claim 1, wherein the contents of the protocol filter mechanism are set accordingly, so that a plurality of communication lines are switched according to the load of each communication line and packets are transmitted.
Priority Applications (1)
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|---|---|---|---|
| JP26037396A JP3278831B2 (en) | 1996-10-01 | 1996-10-01 | Packet processing device |
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| Country | Link |
|---|---|
| JP (1) | JP3278831B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000039679A3 (en) * | 1998-12-31 | 2000-11-23 | Emc Corp | Method and apparatus for balancing workloads among paths in a multi-path computer system |
| KR20020022907A (en) * | 2000-09-21 | 2002-03-28 | 문홍주 | Method for Performance Improvement and High-speed Operation of a Load Balancing Equipment and Its System |
-
1996
- 1996-10-01 JP JP26037396A patent/JP3278831B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2000039679A3 (en) * | 1998-12-31 | 2000-11-23 | Emc Corp | Method and apparatus for balancing workloads among paths in a multi-path computer system |
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| GB2359170B (en) * | 1998-12-31 | 2003-12-24 | Emc Corp | Method and apparatus for balancing workloads among paths in a multi-path computer system |
| KR20020022907A (en) * | 2000-09-21 | 2002-03-28 | 문홍주 | Method for Performance Improvement and High-speed Operation of a Load Balancing Equipment and Its System |
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