JPH0993831A - 電源制御装置 - Google Patents
電源制御装置Info
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- JPH0993831A JPH0993831A JP7266205A JP26620595A JPH0993831A JP H0993831 A JPH0993831 A JP H0993831A JP 7266205 A JP7266205 A JP 7266205A JP 26620595 A JP26620595 A JP 26620595A JP H0993831 A JPH0993831 A JP H0993831A
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- Japan
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- voltage
- power supply
- main power
- system controller
- switching
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Stand-By Power Supply Arrangements (AREA)
- Charge And Discharge Circuits For Batteries Or The Like (AREA)
- Secondary Cells (AREA)
Abstract
(57)【要約】
【課題】 設計し易くかつコストダウンを図ることがで
きる電源制御装置を提供する。 【解決手段】 電源制御装置は、主電源の電圧を検出す
る電圧検出回路、主電源の電圧が所定電圧より低下した
ことを報知する手段と、主電源と副電源とを切り替える
手段と、システムコントローラの動作停止を監視する手
段と、システムコントーラがリセット可能状態になった
ことを示すリセット要求信号を受信する手段と、リセッ
ト信号を出力する手段と、副電源としての２次電池の充
電手段および定電圧出力手段と、２次電池の電圧を検出
する電圧検出手段などを１チップ内に有する。したがっ
て、構成するチップの数を削減でき、コストダウンを図
ることができる。
きる電源制御装置を提供する。 【解決手段】 電源制御装置は、主電源の電圧を検出す
る電圧検出回路、主電源の電圧が所定電圧より低下した
ことを報知する手段と、主電源と副電源とを切り替える
手段と、システムコントローラの動作停止を監視する手
段と、システムコントーラがリセット可能状態になった
ことを示すリセット要求信号を受信する手段と、リセッ
ト信号を出力する手段と、副電源としての２次電池の充
電手段および定電圧出力手段と、２次電池の電圧を検出
する電圧検出手段などを１チップ内に有する。したがっ
て、構成するチップの数を削減でき、コストダウンを図
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、主電源および複数
の副電源を有し、主電源が遮断されたときに副電源に切
り替えてデータの保持などバックアップ動作を行う電源
制御装置に関する。
の副電源を有し、主電源が遮断されたときに副電源に切
り替えてデータの保持などバックアップ動作を行う電源
制御装置に関する。
【０００２】
【従来の技術】従来、この種の電源制御装置としてつぎ
の構成を有するものが知られている。この電源制御装置
は、主電源の電圧を検出する電圧検出手段、検出された
電圧が所定電圧より低下したときにシステムコントロー
ラにリセット信号を出力するリセット信号出力手段、主
電源と第１副電源との切替を行う第１切替手段、システ
ムコントローラの動作停止を監視する監視手段、システ
ムコントローラの動作が停止したことを報知する報知手
段、主電源と第２副電源との切替を行う第２切替手段、
およびタイミングコントローラを有する。
の構成を有するものが知られている。この電源制御装置
は、主電源の電圧を検出する電圧検出手段、検出された
電圧が所定電圧より低下したときにシステムコントロー
ラにリセット信号を出力するリセット信号出力手段、主
電源と第１副電源との切替を行う第１切替手段、システ
ムコントローラの動作停止を監視する監視手段、システ
ムコントローラの動作が停止したことを報知する報知手
段、主電源と第２副電源との切替を行う第２切替手段、
およびタイミングコントローラを有する。
【０００３】タイミングコントローラは、前記電圧検出
手段により主電源が所定電圧より低下したとき、システ
ムコントローラがリセット可能状態になるまでリセット
信号をゲートにより停止し、リセット可能状態になった
ときにゲートを開けてシステムコントローラにリセット
信号を出力し、システムコントローラを停止させると共
に、主電源を第２副電源に切り替える。また、電圧検出
手段により主電源が所定電圧より上昇したとき、第２副
電源を主電源に切り替えると共に、リセット解除信号を
出力してシステムコントローラを動作させる。
手段により主電源が所定電圧より低下したとき、システ
ムコントローラがリセット可能状態になるまでリセット
信号をゲートにより停止し、リセット可能状態になった
ときにゲートを開けてシステムコントローラにリセット
信号を出力し、システムコントローラを停止させると共
に、主電源を第２副電源に切り替える。また、電圧検出
手段により主電源が所定電圧より上昇したとき、第２副
電源を主電源に切り替えると共に、リセット解除信号を
出力してシステムコントローラを動作させる。
【０００４】また、第２副電源として２次電池を有する
場合、充電手段および定電圧出力手段をそれぞれ接続
し、リセット信号にしたがって切替を行っていた。さら
に、２次電池の電圧を監視するために比較手段もそれぞ
れ有していた。
場合、充電手段および定電圧出力手段をそれぞれ接続
し、リセット信号にしたがって切替を行っていた。さら
に、２次電池の電圧を監視するために比較手段もそれぞ
れ有していた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例では、電圧検出手段、リセット信号出力手段、第１
切替手段、監視手段、報知手段を１チップ内に有する汎
用チップと、充電手段および定電圧出力手段を有する汎
用チップと、２次電池の電圧を監視するための比較手段
を有する汎用チップと、タイミングコントローラとをデ
ィスクリート部品で構成するか、あるいはカスタムＩＣ
で作製することにより実現していた。
来例では、電圧検出手段、リセット信号出力手段、第１
切替手段、監視手段、報知手段を１チップ内に有する汎
用チップと、充電手段および定電圧出力手段を有する汎
用チップと、２次電池の電圧を監視するための比較手段
を有する汎用チップと、タイミングコントローラとをデ
ィスクリート部品で構成するか、あるいはカスタムＩＣ
で作製することにより実現していた。
【０００６】このため、従来の電源制御装置では、チッ
プ数が多くコストアップになっていた。また、タイミン
グコントローラをシステム毎にカスタマイズしてコント
ロールゲートアレイＧＡに内蔵するので、設計工数の増
加とコストアップになっていた。
プ数が多くコストアップになっていた。また、タイミン
グコントローラをシステム毎にカスタマイズしてコント
ロールゲートアレイＧＡに内蔵するので、設計工数の増
加とコストアップになっていた。
【０００７】さらに、副電源として電池を用いるとき、
充電電圧、放電容量、負荷デバイスの電源電圧の違いに
より汎用チップを選択し直していた。したがって、量産
効果を出しにくかった。
充電電圧、放電容量、負荷デバイスの電源電圧の違いに
より汎用チップを選択し直していた。したがって、量産
効果を出しにくかった。
【０００８】つぎに、従来の電圧制御装置を詳細に説明
する。
する。
【０００９】図１はメモリバックアップ装置の構成を示
すブロック図である。図において、１はマイクロコンピ
ュータからなるＣＰＵ、２はＣＰＵアドレスバスをＤＲ
ＡＭ用のＲＡＳ、ＣＡＳ、マルチプレクストアドレスに
変換するメモリアドレス制御回路、３は電源電圧の低下
を示す検出信号にしたがってＤＲＡＭのＲＡＳやＣＡＳ
をセルフリフレッシュ信号に切り替えるためのメモリバ
ックアップ切替回路、４はセルフリフレッシュ機能付き
ＤＲＡＭ、５はリセットＩＣからなる電源電圧低下検出
回路、６は＋３Ｖ用のメモリバックアップ切替回路、７
はＳＲＡＭである。
すブロック図である。図において、１はマイクロコンピ
ュータからなるＣＰＵ、２はＣＰＵアドレスバスをＤＲ
ＡＭ用のＲＡＳ、ＣＡＳ、マルチプレクストアドレスに
変換するメモリアドレス制御回路、３は電源電圧の低下
を示す検出信号にしたがってＤＲＡＭのＲＡＳやＣＡＳ
をセルフリフレッシュ信号に切り替えるためのメモリバ
ックアップ切替回路、４はセルフリフレッシュ機能付き
ＤＲＡＭ、５はリセットＩＣからなる電源電圧低下検出
回路、６は＋３Ｖ用のメモリバックアップ切替回路、７
はＳＲＡＭである。
【００１０】図２は図１のメモリバックアップ切替回路
３の構成を示す回路図である。同図（ａ）はＲＡＳ、Ｃ
ＡＳ信号切替回路、同図（ｂ）は装置電源とバックアッ
プ電池とを切り替える切替回路である。同図（ａ）にお
いて、通常動作時、メモリアドレス制御回路２から出力
されるＲＡＳ１、ＲＡＳ０、ＣＡＳＨ、ＣＡＳＬはマル
チプレクサＩＣ３２を介してそれぞれＢＲＡＳ１、ＢＲ
ＡＳ０、ＢＣＡＳＨ、ＢＣＡＳＬとしてメモリ（ＤＲＡ
Ｍ４）に接続される。
３の構成を示す回路図である。同図（ａ）はＲＡＳ、Ｃ
ＡＳ信号切替回路、同図（ｂ）は装置電源とバックアッ
プ電池とを切り替える切替回路である。同図（ａ）にお
いて、通常動作時、メモリアドレス制御回路２から出力
されるＲＡＳ１、ＲＡＳ０、ＣＡＳＨ、ＣＡＳＬはマル
チプレクサＩＣ３２を介してそれぞれＢＲＡＳ１、ＢＲ
ＡＳ０、ＢＣＡＳＨ、ＢＣＡＳＬとしてメモリ（ＤＲＡ
Ｍ４）に接続される。
【００１１】一方、バックアップ切替時、電源電圧低下
検出回路５から出力されるＸＣＨＢがＣＢＲセルフリフ
レッシュサイクルタイミングを生成し、マルチプレクサ
ＩＣ３２の入力信号を切り替え、メモリ（ＤＲＡＭ４）
のＲＡＳ、ＣＡＳ信号にそれぞれ供給される。
検出回路５から出力されるＸＣＨＢがＣＢＲセルフリフ
レッシュサイクルタイミングを生成し、マルチプレクサ
ＩＣ３２の入力信号を切り替え、メモリ（ＤＲＡＭ４）
のＲＡＳ、ＣＡＳ信号にそれぞれ供給される。
【００１２】同図（ｂ）において、ＢＡＴ１は２次電池
である。充電回路は、抵抗Ｒ４、ツェナーダイオードＺ
Ｄ１、可変抵抗器ＶＲ１を用いた基準電圧発生回路、お
よび抵抗Ｒ３、ダイオードＤ１を用いた充電電流制限回
路から構成される。ＩＣ３３はＤＣ／ＤＣ昇圧コンバー
タである。Ｌ１は昇圧用のインダクタである。２次電池
ＢＡＴ１の出力は電源電圧＋５ＶとダイオードＤ２、Ｄ
３でスイッチングされ、電圧の高い方がＤＣ／ＤＣ昇圧
コンバータＩＣ３３に供給される。
である。充電回路は、抵抗Ｒ４、ツェナーダイオードＺ
Ｄ１、可変抵抗器ＶＲ１を用いた基準電圧発生回路、お
よび抵抗Ｒ３、ダイオードＤ１を用いた充電電流制限回
路から構成される。ＩＣ３３はＤＣ／ＤＣ昇圧コンバー
タである。Ｌ１は昇圧用のインダクタである。２次電池
ＢＡＴ１の出力は電源電圧＋５ＶとダイオードＤ２、Ｄ
３でスイッチングされ、電圧の高い方がＤＣ／ＤＣ昇圧
コンバータＩＣ３３に供給される。
【００１３】ＩＣ３４は２次電池ＢＡＴ１の電圧と、抵
抗Ｒ５とＲ６とによって生成される２．０Ｖの基準電圧
とを比較する比較器である。＋５Ｖが供給されている場
合、２次電池ＢＡＴ１＞２．０Ｖであるとき出力信号Ａ
ＬＲＭが「Ｌ」、２次電池ＢＡＴ１＜２．０Ｖであると
き出力信号ＡＬＲＭが「Ｈ」となる。本装置はこの出力
信号ＡＬＲＭを使って電源立ち上げ時、バックアップ時
のデータが保証されるかどうかを判定することができ
る。
抗Ｒ５とＲ６とによって生成される２．０Ｖの基準電圧
とを比較する比較器である。＋５Ｖが供給されている場
合、２次電池ＢＡＴ１＞２．０Ｖであるとき出力信号Ａ
ＬＲＭが「Ｌ」、２次電池ＢＡＴ１＜２．０Ｖであると
き出力信号ＡＬＲＭが「Ｈ」となる。本装置はこの出力
信号ＡＬＲＭを使って電源立ち上げ時、バックアップ時
のデータが保証されるかどうかを判定することができ
る。
【００１４】図３は図１のＤＲＡＭ４の構成を示す回路
図である。ＩＣ４１〜ＩＣ４４は８ビットバスを有する
４ＭビットＤＲＡＭである。ＣＢＲセルフリフレッシュ
機能を有する。
図である。ＩＣ４１〜ＩＣ４４は８ビットバスを有する
４ＭビットＤＲＡＭである。ＣＢＲセルフリフレッシュ
機能を有する。
【００１５】図４は図２のＩＣ３３の構成を示す回路ブ
ロック図である。図５は図４のＩＣ３３の出力特性を示
すグラフである。図において、３５は基準電圧発生回路
であり、０．８５Ｖを出力する。３６は発信器、３７は
チョッパードライバである。３８はコンパレータであ
り、基準電圧発生回路３５の出力と出力ＶＯＵＴを抵抗
Ｒ６、Ｒ７で分圧した電圧とを比較し、基準電圧発生回
路３５の出力より分圧電圧が低い場合、チョッパードラ
イバ３７を作動させるように比較出力信号が発生する。
ロック図である。図５は図４のＩＣ３３の出力特性を示
すグラフである。図において、３５は基準電圧発生回路
であり、０．８５Ｖを出力する。３６は発信器、３７は
チョッパードライバである。３８はコンパレータであ
り、基準電圧発生回路３５の出力と出力ＶＯＵＴを抵抗
Ｒ６、Ｒ７で分圧した電圧とを比較し、基準電圧発生回
路３５の出力より分圧電圧が低い場合、チョッパードラ
イバ３７を作動させるように比較出力信号が発生する。
【００１６】チョッパードライバ３７が作動すると、ト
ランジスタＴＲ１がオンし、インダクタＬ１とダイオー
ドＤ３により昇圧電流が流れる。本実施の形態では、出
力ＶＯＵＴが３Ｖになるように動作する。図５に示すよ
うに、入力電圧が１Ｖ以上の領域において出力電圧が３
Ｖとなる。
ランジスタＴＲ１がオンし、インダクタＬ１とダイオー
ドＤ３により昇圧電流が流れる。本実施の形態では、出
力ＶＯＵＴが３Ｖになるように動作する。図５に示すよ
うに、入力電圧が１Ｖ以上の領域において出力電圧が３
Ｖとなる。
【００１７】図６は図４の入力電圧と出力電圧との関係
を示すタイミングチャートである。入力電圧ＶＩＮは２
次電池ＢＡＴ１の放電時間特性を示している。出力電圧
ＶＯＵＴはその時の昇圧コンバータの出力特性を示して
いる。入力電圧ＶＩＮが３Ｖ以下の領域では、出力電圧
ＶＯＵＴはしばらく３Ｖのままで、入力電圧ＶＩＮが１
Ｖ以下になると、出力電圧ＶＯＵＴは急速に低下し、入
力電圧ＶＩＮと同一の特性となる。ここで、入力電圧Ｖ
ＩＮがしきい値ＶＴＨ以下になると、ＡＬＲＭ信号はＬ
レベルからＨレベルになる。
を示すタイミングチャートである。入力電圧ＶＩＮは２
次電池ＢＡＴ１の放電時間特性を示している。出力電圧
ＶＯＵＴはその時の昇圧コンバータの出力特性を示して
いる。入力電圧ＶＩＮが３Ｖ以下の領域では、出力電圧
ＶＯＵＴはしばらく３Ｖのままで、入力電圧ＶＩＮが１
Ｖ以下になると、出力電圧ＶＯＵＴは急速に低下し、入
力電圧ＶＩＮと同一の特性となる。ここで、入力電圧Ｖ
ＩＮがしきい値ＶＴＨ以下になると、ＡＬＲＭ信号はＬ
レベルからＨレベルになる。
【００１８】図７は図１のメモリバックアップ切替回路
６の構成を示す回路図である。ＩＣ５１はリセットＩＣ
であり、電源電圧＋５Ｖが低下するとＲＥＳＥＴ＊がＨ
レベルからＬレベルに変化する。ＲＥＳＥＴ＊が変化す
ると、ダイオードＤ５１と抵抗６４を通じてトランジス
タＴＲ２をオフにする。トランジスタＴＲ４、ＴＲ３も
オフになり、信号ＳＹＳＥＮはＬレベルになり、信号Ｖ
ＢＢ２には２次電池ＢＡＴ２の電圧が供給される。
６の構成を示す回路図である。ＩＣ５１はリセットＩＣ
であり、電源電圧＋５Ｖが低下するとＲＥＳＥＴ＊がＨ
レベルからＬレベルに変化する。ＲＥＳＥＴ＊が変化す
ると、ダイオードＤ５１と抵抗６４を通じてトランジス
タＴＲ２をオフにする。トランジスタＴＲ４、ＴＲ３も
オフになり、信号ＳＹＳＥＮはＬレベルになり、信号Ｖ
ＢＢ２には２次電池ＢＡＴ２の電圧が供給される。
【００１９】図８はＳＲＡＭ７の構成を示す回路図であ
る。信号ＳＹＳＥＮはＩＣ７３、ＩＣ７４の入力に接続
され、＋５Ｖの電源電圧が低下したときチップセレクト
を禁止するように構成されている。
る。信号ＳＹＳＥＮはＩＣ７３、ＩＣ７４の入力に接続
され、＋５Ｖの電源電圧が低下したときチップセレクト
を禁止するように構成されている。
【００２０】図９はＤＲＡＭ４の動作を示すタイミング
チャートである。＋５Ｖの電源電圧が低下して＋４．５
Ｖに達すると、ＩＣ５１のＸＲＥＳＥＴがタイミングｔ
１でＬレベルになる。その後、ＳＹＳＥＮもタイミング
ｔ２でＬレベルになり、ＳＲＡＭ７へのアクセスは禁止
される。一方、バックアップ電源ラインのＶＢＢ１は＋
５Ｖの電源電圧の低下につれて低下し、２次電池ＢＡＴ
１の電圧値＋３Ｖまで達すると、図３のＤ４、Ｄ５によ
り２次電池ＢＡＴ１側の電源に切り替わる。
チャートである。＋５Ｖの電源電圧が低下して＋４．５
Ｖに達すると、ＩＣ５１のＸＲＥＳＥＴがタイミングｔ
１でＬレベルになる。その後、ＳＹＳＥＮもタイミング
ｔ２でＬレベルになり、ＳＲＡＭ７へのアクセスは禁止
される。一方、バックアップ電源ラインのＶＢＢ１は＋
５Ｖの電源電圧の低下につれて低下し、２次電池ＢＡＴ
１の電圧値＋３Ｖまで達すると、図３のＤ４、Ｄ５によ
り２次電池ＢＡＴ１側の電源に切り替わる。
【００２１】そのとき、ＩＣ３３の−入力には２次電池
ＢＡＴ１の電圧をＲＡ１−１とＲＡ１−２で分圧した電
圧（初期値は＋１．５Ｖ）が入力される。また、ＩＣ３
３の＋入力にはメモリバックアップ切替回路３から供給
される＋３Ｖを（Ｒ７＋ＲＡ１−３）とＲＡ１−４とで
分圧された電圧ＶＴＨ２が入力される。ここでは、ＶＴ
Ｈ２＝＋１Ｖとなるように抵抗Ｒ７を選択する。２次電
池ＢＡＴ１の電圧が低下して＋２Ｖを越えたとき、ＩＣ
３３の−入力は＋１Ｖを越えて低下し、ＩＣ３３の出力
はタイミングｔ４でＬレベルからＨレベルに変化する。
ＢＡＴ１の電圧をＲＡ１−１とＲＡ１−２で分圧した電
圧（初期値は＋１．５Ｖ）が入力される。また、ＩＣ３
３の＋入力にはメモリバックアップ切替回路３から供給
される＋３Ｖを（Ｒ７＋ＲＡ１−３）とＲＡ１−４とで
分圧された電圧ＶＴＨ２が入力される。ここでは、ＶＴ
Ｈ２＝＋１Ｖとなるように抵抗Ｒ７を選択する。２次電
池ＢＡＴ１の電圧が低下して＋２Ｖを越えたとき、ＩＣ
３３の−入力は＋１Ｖを越えて低下し、ＩＣ３３の出力
はタイミングｔ４でＬレベルからＨレベルに変化する。
【００２２】これにより、トランジスタＴＲ１は今まで
導通状態であったものが遮断状態になり、ＶＢＢ１は０
Ｖとなる。この後、＋５Ｖの電源電圧が再び上昇し、し
きい値ＶＴＨ２を越えると、ＩＣ３３の出力はタイミン
グｔ５でＨレベルからＬレベルになり、トランジスタＴ
Ｒ１は導通状態に復帰する。
導通状態であったものが遮断状態になり、ＶＢＢ１は０
Ｖとなる。この後、＋５Ｖの電源電圧が再び上昇し、し
きい値ＶＴＨ２を越えると、ＩＣ３３の出力はタイミン
グｔ５でＨレベルからＬレベルになり、トランジスタＴ
Ｒ１は導通状態に復帰する。
【００２３】ＩＣ３４の−入力にはＩＣ３３の−入力と
同様の信号が入力され、＋入力には固定の電圧＋１．３
５Ｖ（ＶＴＨ３）が入力される。２次電池ＢＡＴ１の電
圧が低下してメモリ（ＤＲＡＭ４）の保証電圧値＋２．
７Ｖに達したとき、ＩＣ３４の−入力＋１．３５Ｖを下
回るが、＋５Ｖの電源電圧が供給されないので、タイミ
ングｔ３ではＩＣ３４の出力は変化せず、Ｌレベルであ
る。＋５Ｖの電源電圧が再び上昇してＶＴＨ１を＋１．
３５Ｖに復帰するとタイミングｔ６で信号ＡＬＲＭがＬ
レベルからＨレベルに変化して２次電池ＢＡＴ１の電圧
が規定電圧より低いことを示す。
同様の信号が入力され、＋入力には固定の電圧＋１．３
５Ｖ（ＶＴＨ３）が入力される。２次電池ＢＡＴ１の電
圧が低下してメモリ（ＤＲＡＭ４）の保証電圧値＋２．
７Ｖに達したとき、ＩＣ３４の−入力＋１．３５Ｖを下
回るが、＋５Ｖの電源電圧が供給されないので、タイミ
ングｔ３ではＩＣ３４の出力は変化せず、Ｌレベルであ
る。＋５Ｖの電源電圧が再び上昇してＶＴＨ１を＋１．
３５Ｖに復帰するとタイミングｔ６で信号ＡＬＲＭがＬ
レベルからＨレベルに変化して２次電池ＢＡＴ１の電圧
が規定電圧より低いことを示す。
【００２４】２次電池ＢＡＴ１に充電が進み、しきい値
ＶＴＨ３を越えると、ＩＣ３４の出力はタイミングｔ７
でＨレベルからＬレベルに変化し、バックアップ可能で
あることを示す。
ＶＴＨ３を越えると、ＩＣ３４の出力はタイミングｔ７
でＨレベルからＬレベルに変化し、バックアップ可能で
あることを示す。
【００２５】以上示したように、まず第１にバックアッ
プ電源電圧が低下したとき、ＤＲＡＭ４への電源供給を
遮断することができる（図９のｔ４〜ｔ５）。第２にバ
ックアップ電源が規定電圧より低くてバックアップ不可
能な状態のとき、装置本体にＡＬＲＭで報知し、バック
アップ電源の異常あるいは充電状態であるなどの表示を
行うことができる。
プ電源電圧が低下したとき、ＤＲＡＭ４への電源供給を
遮断することができる（図９のｔ４〜ｔ５）。第２にバ
ックアップ電源が規定電圧より低くてバックアップ不可
能な状態のとき、装置本体にＡＬＲＭで報知し、バック
アップ電源の異常あるいは充電状態であるなどの表示を
行うことができる。
【００２６】しかしながら、上記従来の電圧制御装置と
してのメモリバックアップ装置では、ディスクリート部
品で構成されていたので、チップ数が多くコストアップ
になる。また、電池を用いるとき、充電電圧、放電容
量、負荷デバイスの電源電圧の違いにより汎用チップを
選択し直していたので、量産効果も出しにくい。
してのメモリバックアップ装置では、ディスクリート部
品で構成されていたので、チップ数が多くコストアップ
になる。また、電池を用いるとき、充電電圧、放電容
量、負荷デバイスの電源電圧の違いにより汎用チップを
選択し直していたので、量産効果も出しにくい。
【００２７】そこで、本発明は、設計し易くかつコスト
ダウンを図ることができる電源制御装置を提供すること
を目的とする。
ダウンを図ることができる電源制御装置を提供すること
を目的とする。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る電源制御装置は、主電源お
よび複数の副電源を有し、前記主電源が遮断された場
合、前記副電源に切り替えてシステムコントローラのデ
ータ保持などのバックアップ動作を行う電源制御装置に
おいて、前記主電源の電圧を検出する電圧検出手段と、
該検出された電圧が所定電圧より低下したことを報知す
る報知手段と、前記主電源と前記副電源との切替を行う
切替手段と、前記システムコントローラの動作停止を監
視する監視手段と、前記システムコントローラの動作が
停止したことを報知する報知手段と、前記システムコン
トローラがリセット可能状態になったことを示すリセッ
ト要求信号を受信する受信手段と、リセット信号を出力
する出力手段と、タイミングコントローラとを１チップ
内に設けると共に、前記タイミングコントローラは、前
記電圧検出手段により前記主電源の電圧が所定電圧より
低下したことを検出した場合、前記システムコントロー
ラに報知し、かつ切替手段により前記主電源を前記副電
源に切り替え、前記受信手段により前記システムコント
ローラがリセット可能状態になったことを示すリセット
要求信号を受けたとき、出力手段によりリセット信号を
出力してシステムコントローラを停止させ、前記電圧検
出手段により前記主電源が所定電圧より上昇したことを
検出した場合、切替手段により前記副電源を前記主電源
に切り替え、リセット解除信号を出力して前記システム
コントローラを動作させ、前記主電源が正常電圧である
場合、前記システムコントローラの動作停止を監視する
ことにより前記システムコントローラの動作停止信号に
したがってリセット信号を出力することを特徴とする。
に、本発明の請求項１に係る電源制御装置は、主電源お
よび複数の副電源を有し、前記主電源が遮断された場
合、前記副電源に切り替えてシステムコントローラのデ
ータ保持などのバックアップ動作を行う電源制御装置に
おいて、前記主電源の電圧を検出する電圧検出手段と、
該検出された電圧が所定電圧より低下したことを報知す
る報知手段と、前記主電源と前記副電源との切替を行う
切替手段と、前記システムコントローラの動作停止を監
視する監視手段と、前記システムコントローラの動作が
停止したことを報知する報知手段と、前記システムコン
トローラがリセット可能状態になったことを示すリセッ
ト要求信号を受信する受信手段と、リセット信号を出力
する出力手段と、タイミングコントローラとを１チップ
内に設けると共に、前記タイミングコントローラは、前
記電圧検出手段により前記主電源の電圧が所定電圧より
低下したことを検出した場合、前記システムコントロー
ラに報知し、かつ切替手段により前記主電源を前記副電
源に切り替え、前記受信手段により前記システムコント
ローラがリセット可能状態になったことを示すリセット
要求信号を受けたとき、出力手段によりリセット信号を
出力してシステムコントローラを停止させ、前記電圧検
出手段により前記主電源が所定電圧より上昇したことを
検出した場合、切替手段により前記副電源を前記主電源
に切り替え、リセット解除信号を出力して前記システム
コントローラを動作させ、前記主電源が正常電圧である
場合、前記システムコントローラの動作停止を監視する
ことにより前記システムコントローラの動作停止信号に
したがってリセット信号を出力することを特徴とする。
【００２９】請求項２に係る電源制御装置は、請求項１
に係る電源制御装置において前記副電源のうち少なくと
も１つは２次電池であり、該２次電池を充電する充電手
段および定電圧出力手段を前記タイミングコントローラ
と共に前記１チップ内に設けると共に、前記タイミング
コントローラは、前記電圧検出手段により前記主電源が
所定電圧より低下したことを検出した場合、前記報知手
段により前記システムコントローラに報知し、かつ前記
定電圧出力手段を動作させて前記切替手段により前記主
電源を前記２次電池に切り替え、前記電圧検出手段によ
り前記主電源が所定電圧より上昇したことを検出した場
合、前記切替手段により前記２次電池を前記主電源に切
り替えると共に、前記定電圧出力手段を停止させて前記
充電手段を動作させることを特徴とする。
に係る電源制御装置において前記副電源のうち少なくと
も１つは２次電池であり、該２次電池を充電する充電手
段および定電圧出力手段を前記タイミングコントローラ
と共に前記１チップ内に設けると共に、前記タイミング
コントローラは、前記電圧検出手段により前記主電源が
所定電圧より低下したことを検出した場合、前記報知手
段により前記システムコントローラに報知し、かつ前記
定電圧出力手段を動作させて前記切替手段により前記主
電源を前記２次電池に切り替え、前記電圧検出手段によ
り前記主電源が所定電圧より上昇したことを検出した場
合、前記切替手段により前記２次電池を前記主電源に切
り替えると共に、前記定電圧出力手段を停止させて前記
充電手段を動作させることを特徴とする。
【００３０】請求項３に係る電源制御装置は、請求項２
に係る電源制御装置において前記２次電池の電圧を検出
する第２電圧検出手段と、該第２電圧検出手段により前
記主電源の電圧が前記所定電圧より低下したことを報知
する第２報知手段とを前記タイミングコントローラと共
に前記１チップ内に設けると共に、前記タイミングコン
トローラは、前記主電源が所定電圧より上昇した場合、
リセット解除信号を出力し、前記第２電圧検出手段によ
り報知信号の出力を保持することを特徴とする。
に係る電源制御装置において前記２次電池の電圧を検出
する第２電圧検出手段と、該第２電圧検出手段により前
記主電源の電圧が前記所定電圧より低下したことを報知
する第２報知手段とを前記タイミングコントローラと共
に前記１チップ内に設けると共に、前記タイミングコン
トローラは、前記主電源が所定電圧より上昇した場合、
リセット解除信号を出力し、前記第２電圧検出手段によ
り報知信号の出力を保持することを特徴とする。
【００３１】請求項４に係る電源制御装置は、請求項２
に係る電源制御装置において前記電圧検出手段の検出電
圧を複数に切り替える検出電圧切替手段と、前記定電圧
出力制御手段の出力電圧を複数に切り替える出力電圧切
替手段と、充電電圧を複数に切り替える充電電圧切替手
段とを備え、前記主電源が遮断された場合、前記副電源
に切り替えてデータ保持を行うことを特徴とする。
に係る電源制御装置において前記電圧検出手段の検出電
圧を複数に切り替える検出電圧切替手段と、前記定電圧
出力制御手段の出力電圧を複数に切り替える出力電圧切
替手段と、充電電圧を複数に切り替える充電電圧切替手
段とを備え、前記主電源が遮断された場合、前記副電源
に切り替えてデータ保持を行うことを特徴とする。
【００３２】請求項５に係る電源制御装置は、請求項３
に係る電源制御装置において前記第２電圧検出手段は検
出電圧を複数に切り替えることを特徴とする。
に係る電源制御装置において前記第２電圧検出手段は検
出電圧を複数に切り替えることを特徴とする。
【００３３】
【発明の実施の形態】本発明の電源制御装置の実施の形
態について説明する。本実施の形態における電源制御装
置はメモリバックアップ装置に適用される。図１０は実
施の形態における電源制御装置の構成を示す回路ブロッ
ク図である。この電源制御装置は１チップＩＣで構成さ
れている。
態について説明する。本実施の形態における電源制御装
置はメモリバックアップ装置に適用される。図１０は実
施の形態における電源制御装置の構成を示す回路ブロッ
ク図である。この電源制御装置は１チップＩＣで構成さ
れている。
【００３４】図において、２０１は電圧検出回路であ
り、通常、本体の電源電圧ＶＣＣが４．７Ｖに低下する
とトランジスタＱ１、Ｑ２がオフとなり、信号Ｓ３のＣ
ＳＥＮをディスエーブル状態（Ｌレベル）にする。
り、通常、本体の電源電圧ＶＣＣが４．７Ｖに低下する
とトランジスタＱ１、Ｑ２がオフとなり、信号Ｓ３のＣ
ＳＥＮをディスエーブル状態（Ｌレベル）にする。
【００３５】信号Ｓ４のＣＳｉ＊（ＣＳｉバー）はＳＲ
ＡＭのチップセレクト信号であり、信号Ｓ５のＣＳｏ＊
はＣＳＥＮ信号によってゲート制御される。さらに、Ｓ
ＲＡＭの電源ＶＢＢを２次電池ＢＡＴ１側にダイオード
Ｄ１を介して切り替えることができる。また同時に、信
号Ｓ０のＶＤＴをＨレベルからＬレベルに変化させて電
圧低下を外部に報知できるようにされている。
ＡＭのチップセレクト信号であり、信号Ｓ５のＣＳｏ＊
はＣＳＥＮ信号によってゲート制御される。さらに、Ｓ
ＲＡＭの電源ＶＢＢを２次電池ＢＡＴ１側にダイオード
Ｄ１を介して切り替えることができる。また同時に、信
号Ｓ０のＶＤＴをＨレベルからＬレベルに変化させて電
圧低下を外部に報知できるようにされている。
【００３６】２０２はＳＲフリップフロップである。２
０３はウォッチドッグタイマ回路であり、外部からの信
号Ｓ６のＷＤＣＫが連続パルス入力を停止させると、ゲ
ートＧ２を介して外部に一定間隔のＲＥＳＥＴ＊パルス
信号を発生する。信号Ｓ７のＩＮＨ信号により信号Ｓ６
のパルス停止の監視を中断することができる。
０３はウォッチドッグタイマ回路であり、外部からの信
号Ｓ６のＷＤＣＫが連続パルス入力を停止させると、ゲ
ートＧ２を介して外部に一定間隔のＲＥＳＥＴ＊パルス
信号を発生する。信号Ｓ７のＩＮＨ信号により信号Ｓ６
のパルス停止の監視を中断することができる。
【００３７】２０４はタイミングコントローラであり、
信号Ｓ０を受けた外部回路がリセット可能状態になった
ときに信号Ｓ１のＲＳＴＲＱ＊を折り返し返送し、それ
を受けてゲートＧ２は信号Ｓ２のＲＥＳＥＴ＊を出力す
る。また同時に、ＤＲＡＭ４のセルフリフレッシュタイ
ミング信号を生成するためにＯＳＣ１はゲートＧ３を介
して起動する。
信号Ｓ０を受けた外部回路がリセット可能状態になった
ときに信号Ｓ１のＲＳＴＲＱ＊を折り返し返送し、それ
を受けてゲートＧ２は信号Ｓ２のＲＥＳＥＴ＊を出力す
る。また同時に、ＤＲＡＭ４のセルフリフレッシュタイ
ミング信号を生成するためにＯＳＣ１はゲートＧ３を介
して起動する。
【００３８】２０５、２０６、２０７は２次電池ＢＡＴ
２の充電制御回路であり、２０５は充電電圧を監視する
回路、２０６は充電終了電圧を監視してスイッチングト
ランジスタＱ３のスイッチングＯＦＦ／ＯＮを制御する
回路、２０７はスイッチングトランジスタＱ３によるス
イッチング充電電流を定電流化する回路である。
２の充電制御回路であり、２０５は充電電圧を監視する
回路、２０６は充電終了電圧を監視してスイッチングト
ランジスタＱ３のスイッチングＯＦＦ／ＯＮを制御する
回路、２０７はスイッチングトランジスタＱ３によるス
イッチング充電電流を定電流化する回路である。
【００３９】２０８は過放電防止のための飽和電圧制御
回路であり、過放電時にトランジスタＱ４をオフにす
る。２０９は昇降圧回路であり、出力設定電圧ＶＢより
も入力電圧が高いときは降圧し、入力電圧が低いときは
昇圧する回路であり、外部のインダクタＬ１、ダイオー
ドＤ２、コンデンサＣｖを使用してスイッチングによる
昇圧を実現する。
回路であり、過放電時にトランジスタＱ４をオフにす
る。２０９は昇降圧回路であり、出力設定電圧ＶＢより
も入力電圧が高いときは降圧し、入力電圧が低いときは
昇圧する回路であり、外部のインダクタＬ１、ダイオー
ドＤ２、コンデンサＣｖを使用してスイッチングによる
昇圧を実現する。
【００４０】２１０はＶＢからの負荷電流を監視して過
電流時に出力を停止する回路である。２１１は２次電池
ＢＡＴ２の電圧を監視して基準電圧Ｖｒｅｆより低下し
たことをフリップフロップ２１２を介して信号Ｓ１１の
ＡＬＲＭを外部に報知する比較器である。
電流時に出力を停止する回路である。２１１は２次電池
ＢＡＴ２の電圧を監視して基準電圧Ｖｒｅｆより低下し
たことをフリップフロップ２１２を介して信号Ｓ１１の
ＡＬＲＭを外部に報知する比較器である。
【００４１】その他、信号Ｓ９、Ｓ１０はセルフリフレ
ッシュ機能を持たないＤＲＡＭ４に対してＣＢＲ（ＣＡ
Ｓ ＢＥＦＯＵＲ ＲＡＳ）リフレッシュ信号を出力す
る信号である。また、信号Ｓ１２は本体の電源電圧ＶＣ
Ｃが＋５Ｖの場合と＋３Ｖの場合の両者において、ＩＣ
が機能するように切り換える信号である。電圧検出回路
２０１の検出電圧を４．７Ｖと３．０Ｖとのいずれかに
切り替えると共に、ＶＢの出力電圧を５Ｖと３Ｖとに切
り替えることができる。
ッシュ機能を持たないＤＲＡＭ４に対してＣＢＲ（ＣＡ
Ｓ ＢＥＦＯＵＲ ＲＡＳ）リフレッシュ信号を出力す
る信号である。また、信号Ｓ１２は本体の電源電圧ＶＣ
Ｃが＋５Ｖの場合と＋３Ｖの場合の両者において、ＩＣ
が機能するように切り換える信号である。電圧検出回路
２０１の検出電圧を４．７Ｖと３．０Ｖとのいずれかに
切り替えると共に、ＶＢの出力電圧を５Ｖと３Ｖとに切
り替えることができる。
【００４２】表１は各ブロックの設計仕様である。
【００４３】
【表１】 図１１は本体ＩＣと外部ＩＣとの接続部を示す回路図で
ある。図において、１０１はＣＰＵ、１０２はコントロ
ールゲートアレイ、１０３は本体ＩＣ、１０４はＳＲＡ
Ｍ、１０５はセレクタ、１０６はセルフリフレッシュ機
能付きのＤＲＡＭである。
ある。図において、１０１はＣＰＵ、１０２はコントロ
ールゲートアレイ、１０３は本体ＩＣ、１０４はＳＲＡ
Ｍ、１０５はセレクタ、１０６はセルフリフレッシュ機
能付きのＤＲＡＭである。
【００４４】図１２は図１１の各信号の変化を示すタイ
ミングチャートである。図１２のタイミングチャートを
用いて図１１の動作の概要を説明する。
ミングチャートである。図１２のタイミングチャートを
用いて図１１の動作の概要を説明する。
【００４５】（１）まず、ＶＣＣが約０．８Ｖ上がる
と、ＲＥＳＥＴ＊（Ｓ２）はＬレベルになる。
と、ＲＥＳＥＴ＊（Ｓ２）はＬレベルになる。
【００４６】（２）ＶＣＣが４．７Ｖに達すると、Ｑ
１、Ｑ２がＯＮ状態になり、ＣＳＥＮ（Ｓ３）がＨレベ
ルになる。このとき、ＶＢＢは２次電池ＢＡＴ１の電圧
＋３ＶからＶＣＣの電圧＋５Ｖに切り替わる。
１、Ｑ２がＯＮ状態になり、ＣＳＥＮ（Ｓ３）がＨレベ
ルになる。このとき、ＶＢＢは２次電池ＢＡＴ１の電圧
＋３ＶからＶＣＣの電圧＋５Ｖに切り替わる。
【００４７】（３）外付けコンデンサＣｔｐによって決
められたＲＥＳＥＴ幅時間を経過した後、ＲＥＳＥＴ＊
（Ｓ２）がＨレベルになり、その変化を受けてＶＤＴ
（Ｓ０）もＨレベルに復帰する。
められたＲＥＳＥＴ幅時間を経過した後、ＲＥＳＥＴ＊
（Ｓ２）がＨレベルになり、その変化を受けてＶＤＴ
（Ｓ０）もＨレベルに復帰する。
【００４８】（４）ＷＤＣＬＫ（Ｓ６）のパルス入力が
中断されると、ＲＥＳＥＴ＊が一旦Ｌレベルになる。
中断されると、ＲＥＳＥＴ＊が一旦Ｌレベルになる。
【００４９】（５）ＲＥＳＥＴ＊幅経過後ＲＥＳＥＴ＊
はＨレベルに復帰する。
はＨレベルに復帰する。
【００５０】（６）ＶＣＣが低下して４．７Ｖ以下を検
知すると、ＶＤＴがＬレベルになり、同時にＱ１、Ｑ２
がＯＦＦになることによってＣＳＥＮがＬレベルにな
り、かつＶＢＢも２次電池ＢＡＴ１の電圧に切り替わ
る。ＶＤＴを受けたコントロールゲートアレイ１０２は
ＣＰＵ１０１に対してＨＬＤＲＱ＊を送出する。
知すると、ＶＤＴがＬレベルになり、同時にＱ１、Ｑ２
がＯＦＦになることによってＣＳＥＮがＬレベルにな
り、かつＶＢＢも２次電池ＢＡＴ１の電圧に切り替わ
る。ＶＤＴを受けたコントロールゲートアレイ１０２は
ＣＰＵ１０１に対してＨＬＤＲＱ＊を送出する。
【００５１】（７）ＨＬＤＲＱ＊を受けたＣＰＵ１０１
はバスがフリーになったことを確認してからＨＬＤＡＣ
Ｋ＊をコントロールゲートアレイに送出する。そこで、
コントロールゲートアレイはＩＣ３に対してＲＳＴＲＱ
＊をＬレベルにして返送する。ここで、ＲＥＳＥＴ＊を
Ｌレベルにする。
はバスがフリーになったことを確認してからＨＬＤＡＣ
Ｋ＊をコントロールゲートアレイに送出する。そこで、
コントロールゲートアレイはＩＣ３に対してＲＳＴＲＱ
＊をＬレベルにして返送する。ここで、ＲＥＳＥＴ＊を
Ｌレベルにする。
【００５２】（８）ＶＣＣが４．７Ｖ以上に復帰する
と、前述の（２）と同じように動作する。
と、前述の（２）と同じように動作する。
【００５３】（９）ＲＳＴＲＱ＊はＶＤＴの立ち上がり
を受けてＨレベルに復帰する。
を受けてＨレベルに復帰する。
【００５４】（１０）前述の（６）と同じ動作をする。
図１１でＤＲＡＭに対して通常状態では、コントロール
ゲートアレイの出力信号ＳＲＡＳ＊、ＳＣＡＳ＊をＲＡ
Ｓ＊、ＣＡＳ＊に出力し、ＲＥＳＥＴ＊がＬレベルのと
きセレクタ１０５によって切り替えてＡＬＲＭ１０３の
出力信号をＲＡＳ＊、ＣＡＳ＊に出力する。
図１１でＤＲＡＭに対して通常状態では、コントロール
ゲートアレイの出力信号ＳＲＡＳ＊、ＳＣＡＳ＊をＲＡ
Ｓ＊、ＣＡＳ＊に出力し、ＲＥＳＥＴ＊がＬレベルのと
きセレクタ１０５によって切り替えてＡＬＲＭ１０３の
出力信号をＲＡＳ＊、ＣＡＳ＊に出力する。
【００５５】以上示した通り、＋５Ｖ系のシステムにつ
いて説明したが、＋３Ｖシステム系についても同様に図
１０の５／３＊切り替え信号をＬレベルにすることによ
って容易に実現でき、２次電池ＢＡＴ２の充電電圧につ
いても表１の２０８充電電圧の項目に示したように各種
電池電圧およびＶｃｈｇ電圧に容易に対応している。こ
のように、かなり汎用的に利用することができる。
いて説明したが、＋３Ｖシステム系についても同様に図
１０の５／３＊切り替え信号をＬレベルにすることによ
って容易に実現でき、２次電池ＢＡＴ２の充電電圧につ
いても表１の２０８充電電圧の項目に示したように各種
電池電圧およびＶｃｈｇ電圧に容易に対応している。こ
のように、かなり汎用的に利用することができる。
【００５６】また、上記機能を１チップにし、構成する
チップの数を削減すると共に、数多くのシステムの仕様
に対応することによって量産効果を上げられ、コストダ
ウンを図ることができる。更に、設計品質および装置品
質の向上も上げられるようになった。
チップの数を削減すると共に、数多くのシステムの仕様
に対応することによって量産効果を上げられ、コストダ
ウンを図ることができる。更に、設計品質および装置品
質の向上も上げられるようになった。
【００５７】
【発明の効果】本発明の請求項１に係る電源制御装置に
よれば、主電源および複数の副電源を有し、前記主電源
が遮断された場合、前記副電源に切り替えてシステムコ
ントローラのデータ保持などのバックアップ動作を行う
電源制御装置において、前記主電源の電圧を検出する電
圧検出手段と、該検出された電圧が所定電圧より低下し
たことを報知する報知手段と、前記主電源と前記副電源
との切替を行う切替手段と、前記システムコントローラ
の動作停止を監視する監視手段と、前記システムコント
ローラの動作が停止したことを報知する報知手段と、前
記システムコントローラがリセット可能状態になったこ
とを示すリセット要求信号を受信する受信手段と、リセ
ット信号を出力する出力手段と、タイミングコントロー
ラとを１チップ内に設けると共に、前記タイミングコン
トローラは、前記電圧検出手段により前記主電源の電圧
が所定電圧より低下したことを検出した場合、前記シス
テムコントローラに報知し、かつ切替手段により前記主
電源を前記副電源に切り替え、前記受信手段により前記
システムコントローラがリセット可能状態になったこと
を示すリセット要求信号を受けたとき、出力手段により
リセット信号を出力してシステムコントローラを停止さ
せ、前記電圧検出手段により前記主電源が所定電圧より
上昇したことを検出した場合、切替手段により前記副電
源を前記主電源に切り替え、リセット解除信号を出力し
て前記システムコントローラを動作させ、前記主電源が
正常電圧である場合、前記システムコントローラの動作
停止を監視することにより前記システムコントローラの
動作停止信号にしたがってリセット信号を出力するの
で、構成するチップの数を削減でき、コストダウンを図
ることができる。また、数多くのシステムの仕様に対応
することにより量産効果を上げることができる。さら
に、システム毎に異なる仕様の設計をし直さなくて済ま
すことができ、設計工数を削減でき、設計品質および装
置品質を向上できる。
よれば、主電源および複数の副電源を有し、前記主電源
が遮断された場合、前記副電源に切り替えてシステムコ
ントローラのデータ保持などのバックアップ動作を行う
電源制御装置において、前記主電源の電圧を検出する電
圧検出手段と、該検出された電圧が所定電圧より低下し
たことを報知する報知手段と、前記主電源と前記副電源
との切替を行う切替手段と、前記システムコントローラ
の動作停止を監視する監視手段と、前記システムコント
ローラの動作が停止したことを報知する報知手段と、前
記システムコントローラがリセット可能状態になったこ
とを示すリセット要求信号を受信する受信手段と、リセ
ット信号を出力する出力手段と、タイミングコントロー
ラとを１チップ内に設けると共に、前記タイミングコン
トローラは、前記電圧検出手段により前記主電源の電圧
が所定電圧より低下したことを検出した場合、前記シス
テムコントローラに報知し、かつ切替手段により前記主
電源を前記副電源に切り替え、前記受信手段により前記
システムコントローラがリセット可能状態になったこと
を示すリセット要求信号を受けたとき、出力手段により
リセット信号を出力してシステムコントローラを停止さ
せ、前記電圧検出手段により前記主電源が所定電圧より
上昇したことを検出した場合、切替手段により前記副電
源を前記主電源に切り替え、リセット解除信号を出力し
て前記システムコントローラを動作させ、前記主電源が
正常電圧である場合、前記システムコントローラの動作
停止を監視することにより前記システムコントローラの
動作停止信号にしたがってリセット信号を出力するの
で、構成するチップの数を削減でき、コストダウンを図
ることができる。また、数多くのシステムの仕様に対応
することにより量産効果を上げることができる。さら
に、システム毎に異なる仕様の設計をし直さなくて済ま
すことができ、設計工数を削減でき、設計品質および装
置品質を向上できる。
【００５８】請求項２に係る電源制御装置によれば、前
記副電源のうち少なくとも１つは２次電池であり、該２
次電池を充電する充電手段および定電圧出力手段を前記
タイミングコントローラと共に前記１チップ内に設ける
と共に、前記タイミングコントローラは、前記電圧検出
手段により前記主電源が所定電圧より低下したことを検
出した場合、前記報知手段により前記システムコントロ
ーラに報知し、かつ前記定電圧出力手段を動作させて前
記切替手段により前記主電源を前記２次電池に切り替
え、前記電圧検出手段により前記主電源が所定電圧より
上昇したことを検出した場合、前記切替手段により前記
２次電池を前記主電源に切り替えると共に、前記定電圧
出力手段を停止させて前記充電手段を動作させるので、
副電源として２次電池を用いてチップの数を削減でき、
コストダウンを図ることができる。また、数多くのシス
テムの仕様に対応することにより量産効果を上げること
ができる。
記副電源のうち少なくとも１つは２次電池であり、該２
次電池を充電する充電手段および定電圧出力手段を前記
タイミングコントローラと共に前記１チップ内に設ける
と共に、前記タイミングコントローラは、前記電圧検出
手段により前記主電源が所定電圧より低下したことを検
出した場合、前記報知手段により前記システムコントロ
ーラに報知し、かつ前記定電圧出力手段を動作させて前
記切替手段により前記主電源を前記２次電池に切り替
え、前記電圧検出手段により前記主電源が所定電圧より
上昇したことを検出した場合、前記切替手段により前記
２次電池を前記主電源に切り替えると共に、前記定電圧
出力手段を停止させて前記充電手段を動作させるので、
副電源として２次電池を用いてチップの数を削減でき、
コストダウンを図ることができる。また、数多くのシス
テムの仕様に対応することにより量産効果を上げること
ができる。
【００５９】請求項３に係る電源制御装置によれば、前
記２次電池の電圧を検出する第２電圧検出手段と、該第
２電圧検出手段により前記主電源の電圧が前記所定電圧
より低下したことを報知する第２報知手段とを前記タイ
ミングコントローラと共に前記１チップ内に設けると共
に、前記タイミングコントローラは、前記主電源が所定
電圧より上昇した場合、リセット解除信号を出力し、前
記第２電圧検出手段により報知信号の出力を保持するの
で、２次電池の電圧を検出する第２電圧検出手段および
第２報知手段も１チップ内に含めることによりチップの
数を削減でき、コストダウンを図ることができる。
記２次電池の電圧を検出する第２電圧検出手段と、該第
２電圧検出手段により前記主電源の電圧が前記所定電圧
より低下したことを報知する第２報知手段とを前記タイ
ミングコントローラと共に前記１チップ内に設けると共
に、前記タイミングコントローラは、前記主電源が所定
電圧より上昇した場合、リセット解除信号を出力し、前
記第２電圧検出手段により報知信号の出力を保持するの
で、２次電池の電圧を検出する第２電圧検出手段および
第２報知手段も１チップ内に含めることによりチップの
数を削減でき、コストダウンを図ることができる。
【００６０】請求項４に係る電源制御装置によれば、前
記電圧検出手段の検出電圧を複数に切り替える検出電圧
切替手段と、前記定電圧出力制御手段の出力電圧を複数
に切り替える出力電圧切替手段と、充電電圧を複数に切
り替える充電電圧切替手段とを備え、前記主電源が遮断
された場合、前記副電源に切り替えてデータ保持を行う
ので、システム毎に異なる仕様の設計をし直さなくて済
ますことができ、設計工数を削減でき、さらに、設計品
質および装置品質を向上できる。
記電圧検出手段の検出電圧を複数に切り替える検出電圧
切替手段と、前記定電圧出力制御手段の出力電圧を複数
に切り替える出力電圧切替手段と、充電電圧を複数に切
り替える充電電圧切替手段とを備え、前記主電源が遮断
された場合、前記副電源に切り替えてデータ保持を行う
ので、システム毎に異なる仕様の設計をし直さなくて済
ますことができ、設計工数を削減でき、さらに、設計品
質および装置品質を向上できる。
【００６１】請求項５に係る電源制御装置によれば、前
記第２電圧検出手段は検出電圧を複数に切り替えるの
で、システム毎に異なる仕様の設計をし直さなくて済ま
すことができ、設計工数を削減でき、さらに、設計品質
および装置品質を向上できる。
記第２電圧検出手段は検出電圧を複数に切り替えるの
で、システム毎に異なる仕様の設計をし直さなくて済ま
すことができ、設計工数を削減でき、さらに、設計品質
および装置品質を向上できる。
【図１】メモリバックアップ装置の構成を示すブロック
図である。
図である。
【図２】図１のメモリバックアップ切替回路３の構成を
示す回路図である。
示す回路図である。
【図３】図１のＤＲＡＭ４の構成を示す回路図である。
【図４】図２のＩＣ３３の構成を示す回路ブロック図で
ある。
ある。
【図５】図４のＩＣ３３の出力特性を示すグラフであ
る。
る。
【図６】図４の入力電圧と出力電圧との関係を示すタイ
ミングチャートである。
ミングチャートである。
【図７】図１のメモリバックアップ切替回路６の構成を
示す回路図である。
示す回路図である。
【図８】ＳＲＡＭ７の構成を示す回路図である。
【図９】ＤＲＡＭ４の動作を示すタイミングチャートで
ある。
ある。
【図１０】実施の形態における電源制御装置の構成を示
す回路ブロック図である。
す回路ブロック図である。
【図１１】本体ＩＣと外部ＩＣとの接続部を示す回路図
である。
である。
【図１２】図１１の各信号の変化を示すタイミングチャ
ートである。
ートである。
１０１ ＣＰＵ １０２ コントロールゲートアレイ １０４ ＳＲＡＭ ２０１ 電圧検出回路 ２０４ タイミングコントローラ ＢＡＴ１ ２次電池
Claims (5)
- 【請求項１】 主電源および複数の副電源を有し、 前記主電源が遮断された場合、前記副電源に切り替えて
システムコントローラのデータ保持などのバックアップ
動作を行う電源制御装置において、 前記主電源の電圧を検出する電圧検出手段と、 該検出された電圧が所定電圧より低下したことを報知す
る報知手段と、 前記主電源と前記副電源との切替を行う切替手段と、 前記システムコントローラの動作停止を監視する監視手
段と、 前記システムコントローラの動作が停止したことを報知
する報知手段と、 前記システムコントローラがリセット可能状態になった
ことを示すリセット要求信号を受信する受信手段と、 リセット信号を出力する出力手段と、 タイミングコントローラとを１チップ内に設けると共
に、 前記タイミングコントローラは、 前記電圧検出手段により前記主電源の電圧が所定電圧よ
り低下したことを検出した場合、前記システムコントロ
ーラに報知し、かつ切替手段により前記主電源を前記副
電源に切り替え、 前記受信手段により前記システムコントローラがリセッ
ト可能状態になったことを示すリセット要求信号を受け
たとき、出力手段によりリセット信号を出力してシステ
ムコントローラを停止させ、 前記電圧検出手段により前記主電源が所定電圧より上昇
したことを検出した場合、切替手段により前記副電源を
前記主電源に切り替え、リセット解除信号を出力して前
記システムコントローラを動作させ、 前記主電源が正常電圧である場合、前記システムコント
ローラの動作停止を監視することにより前記システムコ
ントローラの動作停止信号にしたがってリセット信号を
出力することを特徴とする電源制御装置。 - 【請求項２】 前記副電源のうち少なくとも１つは２次
電池であり、 該２次電池を充電する充電手段および定電圧出力手段を
前記タイミングコントローラと共に前記１チップ内に設
けると共に、 前記タイミングコントローラは、前記電圧検出手段によ
り前記主電源が所定電圧より低下したことを検出した場
合、前記報知手段により前記システムコントローラに報
知し、かつ前記定電圧出力手段を動作させて前記切替手
段により前記主電源を前記２次電池に切り替え、 前記電圧検出手段により前記主電源が所定電圧より上昇
したことを検出した場合、前記切替手段により前記２次
電池を前記主電源に切り替えると共に、前記定電圧出力
手段を停止させて前記充電手段を動作させることを特徴
とする請求項１記載の電源制御装置。 - 【請求項３】 前記２次電池の電圧を検出する第２電圧
検出手段と、 該第２電圧検出手段により前記主電源の電圧が前記所定
電圧より低下したことを報知する第２報知手段とを前記
タイミングコントローラと共に前記１チップ内に設ける
と共に、 前記タイミングコントローラは、前記主電源が所定電圧
より上昇した場合、リセット解除信号を出力し、 前記第２電圧検出手段により報知信号の出力を保持する
ことを特徴とする請求項２記載の電源制御装置。 - 【請求項４】 前記電圧検出手段の検出電圧を複数に切
り替える検出電圧切替手段と、 前記定電圧出力制御手段の出力電圧を複数に切り替える
出力電圧切替手段と、 充電電圧を複数に切り替える充電電圧切替手段とを備
え、 前記主電源が遮断された場合、前記副電源に切り替えて
データ保持を行うことを特徴とする請求項２記載の電源
制御装置。 - 【請求項５】 前記第２電圧検出手段は検出電圧を複数
に切り替えることを特徴とする請求項３記載電源制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266205A JPH0993831A (ja) | 1995-09-21 | 1995-09-21 | 電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266205A JPH0993831A (ja) | 1995-09-21 | 1995-09-21 | 電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993831A true JPH0993831A (ja) | 1997-04-04 |
Family
ID=17427728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266205A Pending JPH0993831A (ja) | 1995-09-21 | 1995-09-21 | 電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993831A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101156400B1 (ko) * | 2006-03-27 | 2012-06-13 | 삼성에스디아이 주식회사 | 전지 팩 |
| KR101309009B1 (ko) * | 2013-02-28 | 2013-10-04 | 주식회사 씨엔에이치시스템 | 순간정전 보상장치 및 방법 |
| KR101315442B1 (ko) * | 2013-03-07 | 2013-10-14 | 주식회사 씨엔에이치시스템 | 순간정전 보상장치 및 방법 |
| KR101503873B1 (ko) * | 2008-12-09 | 2015-03-20 | 삼성전자주식회사 | 보조 전원 장치 및 그것을 포함하는 사용자 장치 |
| US9626259B2 (en) | 2008-12-09 | 2017-04-18 | Samsung Electronics Co., Ltd. | Auxiliary power supply and user device including the same |
| US11152850B2 (en) | 2018-11-15 | 2021-10-19 | Fujitsu Limited | Power source apparatus and communication apparatus |
-
1995
- 1995-09-21 JP JP7266205A patent/JPH0993831A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101156400B1 (ko) * | 2006-03-27 | 2012-06-13 | 삼성에스디아이 주식회사 | 전지 팩 |
| KR101503873B1 (ko) * | 2008-12-09 | 2015-03-20 | 삼성전자주식회사 | 보조 전원 장치 및 그것을 포함하는 사용자 장치 |
| US9626259B2 (en) | 2008-12-09 | 2017-04-18 | Samsung Electronics Co., Ltd. | Auxiliary power supply and user device including the same |
| KR101309009B1 (ko) * | 2013-02-28 | 2013-10-04 | 주식회사 씨엔에이치시스템 | 순간정전 보상장치 및 방법 |
| KR101315442B1 (ko) * | 2013-03-07 | 2013-10-14 | 주식회사 씨엔에이치시스템 | 순간정전 보상장치 및 방법 |
| US11152850B2 (en) | 2018-11-15 | 2021-10-19 | Fujitsu Limited | Power source apparatus and communication apparatus |
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