JPH0990896A - Drive circuit for display unit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＥＤマトリクス
型表示器等の表示器を駆動するための駆動回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for driving a display such as an LED matrix type display.
【０００２】[0002]
【従来の技術】数字や文字の表示を行う表示ユニットの
一例を図６に示す。2. Description of the Related Art FIG. 6 shows an example of a display unit for displaying numbers and characters.
【０００３】この表示ユニットは、１６×１６のダイク
ロマティクＬＥＤ（２色発光ダイオード）マトリクスか
らなる表示部５７を備えている。緑と赤の１ラインの表
示データ信号（ＧＤＡＴＡ、ＲＤＡＴＡ）は、それぞ
れ、クロック信号（ＣＬＫ）に同期してシフトレジスタ
ー・ラッチ回路５３ａ、５３ｂによって取り込まれた
後、保持される。保持された１ラインのデータは、アド
レス信号（Ａ０〜Ａ３）で指定された表示部５７上の１
ラインに対応した１６個のＬＥＤに送られる。これによ
り、１ラインのＬＥＤが点灯もしくは非点灯になる。こ
れを表示部５７上の１６本の各ラインに対して順次行う
ことにより、表示部５７に表示データに応じた数字や文
字等の表示を行うことができる。This display unit is provided with a display section 57 composed of a 16 × 16 dichromatic LED (two-color light emitting diode) matrix. The display data signals (GDATA, RDATA) of one line of green and red are taken in by the shift register / latch circuits 53a, 53b in synchronization with the clock signal (CLK) and then held. The held 1-line data corresponds to 1 on the display unit 57 designated by the address signal (A0 to A3).
It is sent to 16 LEDs corresponding to the line. As a result, the LED of one line is turned on or off. By sequentially performing this for each of the 16 lines on the display unit 57, it is possible to display numbers, characters, etc. on the display unit 57 according to the display data.
【０００４】さらに、上記の表示ユニットを複数並べて
配置し、クロック信号線、アドレス信号線、データ信号
線等の信号線をバッファ５２ａ、５２ｂを介してカスケ
ード接続すれば、所望の大きさの画面を有する表示装置
を実現できる。Further, by arranging a plurality of the above-mentioned display units side by side and cascading signal lines such as clock signal lines, address signal lines, and data signal lines via the buffers 52a and 52b, a screen of a desired size can be obtained. A display device having the same can be realized.
【０００５】[0005]
【発明が解決しようとする課題】ところが、上記従来の
構成では、多数の表示ユニットをカスケード接続した場
合、クロック信号の波形変化が累積するため、正常な画
像を表示できないという問題点を有している。However, in the above-mentioned conventional configuration, when a large number of display units are cascade-connected, the waveform change of the clock signal is accumulated, so that a normal image cannot be displayed. There is.
【０００６】クロック信号の波形変化は、バッファ５２
ａ、５２ｂにおいて、クロック信号のローレベルからハ
イレベルに立ち上がる部分に対する遅延時間（ＴPLH ）
と、ハイレベルからローレベルに立ち下がる部分に対す
る遅延時間（ＴPHL ）とが異なるために生じる。A change in the waveform of the clock signal is detected by the buffer 52.
a, 52b, the delay time (T PLH ) for the portion where the clock signal rises from the low level to the high level
And the delay time (T PHL ) for the portion falling from the high level to the low level is different.
【０００７】例えば、ＴPLH 、ＴPHL がそれぞれ１０ｎ
ｓ、１２ｎｓである２個のバッファ５２ａ、５２ｂを使
用した場合、図７に示すように、表示ユニット毎に、ク
ロック信号のハイレベルの期間が４ｎｓ（＝（１２ｎｓ
−１０ｎｓ）×２個）ずつ広がる。なお、波形は、すべ
てのクロック信号の立ち上がり時刻を揃えて図示されて
いる。For example, T PLH and T PHL are each 10n
When the two buffers 52a and 52b of s and 12 ns are used, as shown in FIG. 7, the high level period of the clock signal is 4 ns (= (12 ns
-10 ns) x 2) each. The waveforms are shown with the rising times of all clock signals aligned.
【０００８】クロック信号の周波数を１０ＭＨｚとする
と、ハイレベルの期間は５０ｎｓであり、５０ｎｓ／４
ｎｓ≒１３であるから、１３番目の表示ユニットでは、
ハイレベルの期間が１００ｎｓを越える。換言すれば、
ローレベルの期間が無くなってしまう。その結果、１３
番目以降の表示ユニットでは、シフトレジスター・ラッ
チ回路５３ａ、５３ｂは、表示データを読み込めなくな
る。したがって、正常な画像を表示できなくなる。If the frequency of the clock signal is 10 MHz, the high level period is 50 ns, which is 50 ns / 4.
Since ns≈13, in the 13th display unit,
The high level period exceeds 100 ns. In other words,
The low level period is gone. As a result, 13
In the second and subsequent display units, the shift register / latch circuits 53a and 53b cannot read the display data. Therefore, a normal image cannot be displayed.
【０００９】クロック信号の周波数がさらに高くなる
と、正常に画像を表示し得る表示ユニット数はさらに減
少する。When the frequency of the clock signal becomes higher, the number of display units capable of displaying an image normally decreases further.
【００１０】本発明は上述の問題点に鑑みてなされたも
ので、その目的は、クロック信号の周波数が高くても、
多数の表示ユニットをカスケード接続することが可能な
表示器の駆動回路を提供することにある。The present invention has been made in view of the above problems, and an object of the present invention is to provide a clock signal having a high frequency.
An object of the present invention is to provide a display driving circuit capable of cascading a large number of display units.
【００１１】[0011]
【課題を解決するための手段】請求項１の発明に係る表
示器の駆動回路は、上記の課題を解決するために、外部
からのクロック信号を所定のパルス幅を有するシフトク
ロック信号に変換する変換手段と、変換手段からのシフ
トクロック信号に同期して表示データを取り込み保持す
る保持手段と、保持手段に保持された表示データに基づ
いて表示器を駆動するドライバーと、シフトクロック信
号を外部に出力するバッファとが備えられていることを
特徴としている。In order to solve the above-mentioned problems, the display drive circuit according to the present invention converts an external clock signal into a shift clock signal having a predetermined pulse width. Conversion means, holding means for fetching and holding display data in synchronization with the shift clock signal from the conversion means, a driver for driving the display device based on the display data held by the holding means, and the shift clock signal to the outside. It is characterized in that a buffer for outputting is provided.
【００１２】上記の構成によれば、変換手段を備えたの
で、クロック信号のパルス幅によらず、所定のパルス幅
を有するシフトクロック信号が得られる。シフトクロッ
ク信号はバッファを介して外部に出力される。したがっ
て、表示器と駆動回路とからなる表示ユニットをＮ個カ
スケード接続した場合、ｍ番目の表示ユニットから出力
されるシフトクロック信号を、ｍ＋１番目の表示ユニッ
トのクロック信号として使用できる。しかも、ｍ＋１番
目の表示ユニットにおいても、ｍ番目の表示ユニットか
らのシフトクロック信号のパルス幅によらず、所定のパ
ルス幅を有するシフトクロック信号が得られる。換言す
れば、シフトクロック信号のパルス幅が、カスケード接
続された表示ユニットの個数によらなくなる。したがっ
て、シフトクロック信号のローレベルの期間（あるい
は、ハイレベルの期間）がなくなってしまうようなこと
が起こらなくなる。これにより、クロック信号の周波数
が高くても、多数の表示ユニットをカスケード接続する
ことが可能になる。その結果、大画面に鮮明な画像を表
示することが可能になる。According to the above arrangement, since the conversion means is provided, a shift clock signal having a predetermined pulse width can be obtained regardless of the pulse width of the clock signal. The shift clock signal is output to the outside through the buffer. Therefore, when N display units including a display unit and a driving circuit are cascade-connected, the shift clock signal output from the m-th display unit can be used as the clock signal of the m + 1-th display unit. Moreover, even in the (m + 1) th display unit, a shift clock signal having a predetermined pulse width can be obtained regardless of the pulse width of the shift clock signal from the mth display unit. In other words, the pulse width of the shift clock signal does not depend on the number of display units connected in cascade. Therefore, the low level period (or the high level period) of the shift clock signal will not be lost. As a result, even if the frequency of the clock signal is high, it becomes possible to cascade-connect a large number of display units. As a result, a clear image can be displayed on a large screen.
【００１３】請求項２の発明に係る表示器の駆動回路
は、上記の課題を解決するために、上記の変換手段は、
単安定マルチバイブレーターであることを特徴としてい
る。According to a second aspect of the present invention, there is provided a drive circuit for a display device, wherein the conversion means includes:
It is characterized by being a monostable multivibrator.
【００１４】上記の構成によれば、変換手段の構成が簡
素であるため、表示器の駆動回路を容易に実現できる。According to the above structure, the structure of the converting means is simple, and therefore the drive circuit of the display can be easily realized.
【００１５】[0015]
【発明の実施の形態】本発明の実施の一形態について図
１ないし図４に基づいて説明すれば、以下のとおりであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS.
【００１６】本形態に係る表示ユニットは、図１に示す
ように、表示部７（表示器）と、表示部７を駆動する駆
動回路１０とを備えている。As shown in FIG. 1, the display unit according to the present embodiment includes a display section 7 (display) and a drive circuit 10 for driving the display section 7.
【００１７】表示部７は、１６×１６の赤と緑のダイク
ロマティクＬＥＤマトリクスからなっている。The display unit 7 is composed of a 16 × 16 red and green dichromatic LED matrix.
【００１８】駆動回路１０は、モノマルチ（単安定マル
チバイブレーター）１と、各信号の入出力用のバッファ
２ａ、２ｂと、アドレスのデコーダー４と、表示部７の
１６本のラインを順次駆動するドライバー５と、１ライ
ンの赤と緑の表示データをそれぞれ保持するためのシフ
トレジスター・ラッチ回路３ａ、３ｂと、１ラインのダ
イクロマティクＬＥＤを駆動するためのドライバー６
ａ、６ｂと、ドライバー６ａ、６ｂに表示クロック信号
を送るための発振器８およびモノマルチ９とからなって
いる。The drive circuit 10 sequentially drives a mono-multi (monostable multivibrator) 1, buffers 2a and 2b for input / output of each signal, an address decoder 4, and 16 lines of the display section 7. A driver 5, a shift register / latch circuit 3a, 3b for holding one line of red and green display data respectively, and a driver 6 for driving one line of dichroic LED.
a, 6b, and an oscillator 8 and a monomulti 9 for sending a display clock signal to the drivers 6a, 6b.
【００１９】モノマルチ１は、外部からのクロック信号
（ＣＬＫ）を所定のパルス幅を有するシフトクロック信
号に変換する。パルス幅は、モノマルチ１の時定数を調
整することによって任意に設定することができる。The monomulti 1 converts an external clock signal (CLK) into a shift clock signal having a predetermined pulse width. The pulse width can be arbitrarily set by adjusting the time constant of the monomulti 1.
【００２０】モノマルチ１は本発明における変換手段に
対応し、シフトレジスター・ラッチ回路３ａ、３ｂは本
発明における保持手段に対応し、バッファ２ｂは本発明
におけるバッファに対応し、ドライバー６ａ、６ｂは本
発明におけるドライバーに対応する。The monomulti 1 corresponds to the converting means in the present invention, the shift register / latch circuits 3a and 3b correspond to the holding means in the present invention, the buffer 2b corresponds to the buffer in the present invention, and the drivers 6a and 6b are It corresponds to the driver in the present invention.
【００２１】上記の構成において、アドレス信号（Ａ０
〜Ａ３）はバッファ２ａを介してデコーダー４に入力さ
れ、デコードされる。ドライバー５は、デコーダー４に
より指定された表示部７上の１６ラインの中の１ライン
を駆動する。In the above configuration, the address signal (A0
~ A3) is input to the decoder 4 via the buffer 2a and decoded. The driver 5 drives one line out of 16 lines on the display unit 7 designated by the decoder 4.
【００２２】クロック信号はモノマルチ１に入力され、
所定のパルス幅を有するシフトクロック信号に変換され
る。モノマルチ１で得られたシフトクロック信号は、シ
フトレジスター・ラッチ回路３ａ、３ｂのクロック端子
に入力される。赤と緑の表示データ信号（ＲＤＡＴＡ、
ＧＤＡＴＡ）はバッファ２ａを介してそれぞれシフトレ
ジスター・ラッチ回路３ａ、３ｂのデータ端子に入力さ
れ、ラッチ信号（ＬＡＴＣＨ）はバッファ２ａを介して
シフトレジスター・ラッチ回路３ａ、３ｂに入力され
る。The clock signal is input to Mono Multi 1,
It is converted into a shift clock signal having a predetermined pulse width. The shift clock signal obtained by the monomulti 1 is input to the clock terminals of the shift register / latch circuits 3a and 3b. Red and green display data signals (RDATA,
GDATA) is input to the data terminals of the shift register / latch circuits 3a and 3b via the buffer 2a, and the latch signal (LATCH) is input to the shift register / latch circuits 3a and 3b via the buffer 2a.
【００２３】１ラインの赤と緑の表示データ信号は、図
２に示すように、それぞれ、シフトクロック信号に同期
してシフトレジスター・ラッチ回路３ａ、３ｂに取り込
まれた後、ラッチ信号にしたがってシフトレジスター・
ラッチ回路３ａ、３ｂに保持される。As shown in FIG. 2, the red and green display data signals of one line are respectively taken in by the shift register / latch circuits 3a and 3b in synchronization with the shift clock signal and then shifted in accordance with the latch signal. register·
It is held in the latch circuits 3a and 3b.
【００２４】シフトレジスター・ラッチ回路３ａ、３ｂ
に保持されたデータは、それぞれ、ドライバー６ａ、６
ｂに入力される。また、モノマルチ９からの表示クロッ
ク信号は、それぞれ、ドライバー６ａ、６ｂの表示クロ
ック端子に入力される。さらに、外部からのイネーブル
信号（ＥＮＡＢＬＥ）はバッファ２ａを介してそれぞれ
ドライバー６ａ、６ｂのイネーブル端子に入力される。Shift register / latch circuits 3a, 3b
The data stored in the
Input to b. Further, the display clock signals from the monomulti 9 are input to the display clock terminals of the drivers 6a and 6b, respectively. Further, an enable signal (ENABLE) from the outside is input to the enable terminals of the drivers 6a and 6b via the buffer 2a.
【００２５】これにより、表示部７の１ラインのＬＥＤ
（１６個のダイクロマティクＬＥＤ）が、シフトレジス
ター・ラッチ回路３ａ、３ｂに保持された１ラインの赤
と緑のデータに応じて、表示クロック信号に同期して、
駆動される。これにより、表示データに応じて、１ライ
ンのＬＥＤが点灯もしくは非点灯になる。As a result, the one-line LED of the display unit 7
(16 dichromatic LEDs) are synchronized with the display clock signal according to the red and green data of one line held in the shift register / latch circuits 3a and 3b,
Driven. As a result, the LED of one line is turned on or off depending on the display data.
【００２６】上記の動作を、アドレス信号に基づいて、
表示部７上の１６本の各ラインに対して順次行うことに
より、表示部７に表示データに応じた数字や文字等を表
示することができる。そして、これを１秒間に１００回
程度繰り返すことにより、ちらつきの無い鮮明な画像を
表示することができる。The above operation is performed based on the address signal.
By sequentially performing each of the 16 lines on the display unit 7, it is possible to display numbers, characters and the like on the display unit 7 according to the display data. Then, by repeating this about 100 times per second, a clear image without flicker can be displayed.
【００２７】なお、表示ラインを切り替える期間（水平
帰線期間）は、イネーブル信号がイナクティブにされ、
これにより、ＬＥＤを非点灯にしている（この期間は、
図２のイネーブル信号がハイレベルである期間に対応す
る）。During the period for switching the display line (horizontal retrace line period), the enable signal is inactive,
As a result, the LED is turned off (in this period,
(This corresponds to the period when the enable signal in FIG. 2 is at a high level).
【００２８】また、モノマルチ１からのシフトクロック
信号はバッファ２ｂを介してクロック信号として外部に
出力されるようになっており、アドレス信号、表示デー
タ信号、ラッチ信号、イネーブル信号もバッファ２ｂを
介して外部に出力されるようになっている。これによ
り、表示ユニットをカスケード接続できるようにしてい
る。The shift clock signal from the monomulti 1 is output to the outside as a clock signal through the buffer 2b, and the address signal, the display data signal, the latch signal, and the enable signal are also passed through the buffer 2b. Output to the outside. This allows the display units to be cascade-connected.
【００２９】Ｎ個の表示ユニットをカスケード接続した
表示装置を図３に示す。図には、簡略化のため、主要部
だけが図示されている。FIG. 3 shows a display device in which N display units are connected in cascade. Only the main part is shown in the figure for simplification.
【００３０】１番目の表示ユニットでは、外部からのク
ロック信号がモノマルチ１に入力され、表示データ信号
が入力用のバッファ２ａ’を介してシフトレジスター・
ラッチ回路３ａに入力される。In the first display unit, a clock signal from the outside is input to the monomulti 1, and a display data signal is input to the shift register / buffer via the input buffer 2a '.
It is input to the latch circuit 3a.
【００３１】モノマルチ１は上述のように所定のパルス
幅を有するシフトクロック信号を出力する。モノマルチ
１からのシフトクロック信号は、バッファ２ｂを介して
２番目の表示ユニットのモノマルチ１に入力される。表
示データ信号は、入力用のバッファ２ａ’、シフトレジ
スター・ラッチ回路３ａ、出力用のバッファ２ｂ’を介
して、２番目の表示ユニットの入力用のバッファ２ａ’
に入力される。The mono-multi 1 outputs the shift clock signal having the predetermined pulse width as described above. The shift clock signal from the mono-multi 1 is input to the mono-multi 1 of the second display unit via the buffer 2b. The display data signal passes through the input buffer 2a ′, the shift register / latch circuit 3a, and the output buffer 2b ′, and the input buffer 2a ′ of the second display unit.
Is input to
【００３２】以下同様に、ｍ番目の表示ユニットのバッ
ファ２ｂからのシフトクロック信号がｍ＋１番目の表示
ユニットのモノマルチ１に入力され、ｍ番目の表示ユニ
ットの出力用のバッファ２ｂ’からの表示データ信号が
ｍ＋１番目の表示ユニットの入力用のバッファ２ａ’に
入力される。Similarly, the shift clock signal from the buffer 2b of the m-th display unit is input to the monomulti 1 of the m + 1-th display unit and the display data from the output buffer 2b 'of the m-th display unit. The signal is input to the input buffer 2a 'of the (m + 1) th display unit.
【００３３】ｍ＋１番目の表示ユニットでは、ｍ番目の
表示ユニットからのシフトクロック信号のパルス幅によ
らず、所定のパルス幅を有するシフトクロック信号が得
られる。換言すれば、シフトクロック信号のパルス幅
が、図４に示すように、カスケード接続された表示ユニ
ットの個数Ｎによらなくなる。したがって、シフトクロ
ック信号のローレベルの期間（あるいは、ハイレベルの
期間）がなくなってしまうようなことが起こらなくな
る。なお、波形は、クロック信号および各表示ユニット
から出力されるクロック信号（シフトクロック信号に対
応）の立ち上がり時刻を揃えて図示されている。In the (m + 1) th display unit, a shift clock signal having a predetermined pulse width can be obtained regardless of the pulse width of the shift clock signal from the mth display unit. In other words, the pulse width of the shift clock signal does not depend on the number N of cascade-connected display units, as shown in FIG. Therefore, the low level period (or the high level period) of the shift clock signal will not be lost. The waveforms are shown with the rising times of the clock signal and the clock signal (corresponding to the shift clock signal) output from each display unit aligned.
【００３４】以上のように、本形態に係る表示ユニット
によれば、クロック信号の周波数が高くても、多数の表
示ユニットをカスケード接続することが可能になる。そ
の結果、大画面に鮮明な画像を表示することが可能にな
る。As described above, according to the display unit of this embodiment, it is possible to cascade-connect a large number of display units even if the frequency of the clock signal is high. As a result, a clear image can be displayed on a large screen.
【００３５】以上の発明の形態では、変換手段としてモ
ノマルチ１を使用したが、外部からのクロック信号を所
定のパルス幅を有するシフトクロック信号に変換する回
路であれば、いかなる回路でも使用できる。In the embodiment of the invention described above, the monomulti 1 is used as the converting means, but any circuit can be used as long as it is a circuit for converting an external clock signal into a shift clock signal having a predetermined pulse width.
【００３６】また、表示部７は、ＬＥＤマトリクスに限
る必要はなく、液晶マトリクスやプラズマディスプレイ
素子マトリクス等であってもかまわない。The display unit 7 is not limited to the LED matrix, and may be a liquid crystal matrix, a plasma display element matrix or the like.
【００３７】[0037]
【実施例】上記のモノマルチ１は、具体的には例えば、
図５に示すように、モノマルチ用のＩＣ（集積回路）で
ある７４ＨＣ１２３（東芝社製）と、外付けの抵抗Ｒ
と、コンデンサーＣとによって構成することができる。EXAMPLES The above-mentioned mono-multi 1 is specifically, for example,
As shown in FIG. 5, 74HC123 (manufactured by Toshiba Corp.), which is an IC (integrated circuit) for mono-multi, and an external resistor R
And a capacitor C.
【００３８】入力Ｂに入力されるクロック信号が立ち上
がると、コンデンサーＣが放電し、出力Ｑがハイレベル
になる。放電後、コンデンサーＣは抵抗Ｒを介して充電
され、充電電圧が閾値を越えると、出力Ｑがローレベル
になる。出力Ｑからのシフトクロック信号のパルス幅
は、時定数（＝Ｒ1 Ｃ1 ）によって任意に設定すること
ができる。ここで、Ｒ1 、Ｃ1 は、それぞれ、抵抗Ｒの
抵抗値、コンデンサーＣの容量値である。When the clock signal input to the input B rises, the capacitor C is discharged and the output Q becomes high level. After discharging, the capacitor C is charged through the resistor R, and when the charging voltage exceeds the threshold value, the output Q becomes low level. The pulse width of the shift clock signal from the output Q can be arbitrarily set by the time constant (= R 1 C 1 ). Here, R 1 and C 1 are the resistance value of the resistor R and the capacitance value of the capacitor C, respectively.
【００３９】クロック信号の周波数を１０ＭＨｚとし、
上記のモノマルチ１を備えた表示ユニットを３２個カス
ケード接続した表示装置を試作したところ、鮮明な画像
を表示できるようになった。The frequency of the clock signal is 10 MHz,
As a prototype of a display device in which 32 display units each including the above-mentioned Mono Multi 1 are cascade-connected, a clear image can be displayed.
【００４０】[0040]
【発明の効果】請求項１の発明に係る表示器の駆動回路
は、以上のように、外部からのクロック信号を所定のパ
ルス幅を有するシフトクロック信号に変換する変換手段
と、変換手段からのシフトクロック信号に同期して表示
データを取り込み保持する保持手段と、保持手段に保持
された表示データに基づいて表示器を駆動するドライバ
ーと、シフトクロック信号を外部に出力するバッファと
が備えられている構成である。As described above, the display driving circuit according to the first aspect of the present invention includes a conversion means for converting an external clock signal into a shift clock signal having a predetermined pulse width, and a conversion means. Holding means for fetching and holding display data in synchronization with the shift clock signal, a driver for driving the display device based on the display data held in the holding means, and a buffer for outputting the shift clock signal to the outside are provided. It has a structure.
【００４１】これによれば、クロック信号の周波数が高
くても、表示器と駆動回路とからなる表示ユニットを多
数カスケード接続することが可能になる。その結果、大
画面に鮮明な画像を表示することが可能になるという効
果を奏する。According to this, even if the frequency of the clock signal is high, it becomes possible to cascade-connect a large number of display units each including a display unit and a driving circuit. As a result, it is possible to display a clear image on a large screen.
【００４２】請求項２の発明に係る表示器の駆動回路
は、以上のように、上記の変換手段は単安定マルチバイ
ブレーターである構成である。As described above, the display driving circuit according to the second aspect of the present invention is configured such that the converting means is a monostable multivibrator.
【００４３】これによれば、変換手段の構成が簡素であ
るため、表示器の駆動回路を容易に実現できるという効
果を奏する。According to this, since the structure of the converting means is simple, it is possible to easily realize the drive circuit of the display.
【図１】本発明に係る表示ユニットの構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of a display unit according to the present invention.
【図２】図１の表示ユニットの動作を示す波形図であ
る。FIG. 2 is a waveform diagram showing an operation of the display unit of FIG.
【図３】図１の表示ユニットをＮ個カスケード接続した
表示装置の概略の構成図である。3 is a schematic configuration diagram of a display device in which N display units of FIG. 1 are cascade-connected.
【図４】図３の表示装置におけるクロック信号および、
各表示ユニットからのシフトクロック信号を示す波形図
である。4 is a clock signal in the display device of FIG. 3, and
It is a waveform diagram showing a shift clock signal from each display unit.
【図５】図１の表示ユニットにおけるモノマルチの具体
例を示す回路図である。5 is a circuit diagram showing a specific example of mono-multi in the display unit of FIG.
【図６】従来の表示ユニットの構成を示すブロック図で
ある。FIG. 6 is a block diagram showing a configuration of a conventional display unit.
【図７】図６の表示ユニットをＮ個カスケード接続した
表示装置における、各表示ユニットからのクロック信号
を示す波形図である。7 is a waveform diagram showing a clock signal from each display unit in a display device in which N display units in FIG. 6 are cascade-connected.
１ モノマルチ（変換手段） ２ｂ バッファ ３ａ シフトレジスター・ラッチ回路（保持手段） ３ｂ シフトレジスター・ラッチ回路（保持手段） ６ａ ドライバー ６ｂ ドライバー ７ 表示部（表示器） １０ 駆動回路 DESCRIPTION OF SYMBOLS 1 monomulti (conversion means) 2b buffer 3a shift register / latch circuit (holding means) 3b shift register / latch circuit (holding means) 6a driver 6b driver 7 display unit (display unit) 10 drive circuit
Claims (2)
を有するシフトクロック信号に変換する変換手段と、変
換手段からのシフトクロック信号に同期して表示データ
を取り込み保持する保持手段と、保持手段に保持された
表示データに基づいて表示器を駆動するドライバーと、
シフトクロック信号を外部に出力するバッファとが備え
られていることを特徴とする表示器の駆動回路。1. A conversion means for converting an external clock signal into a shift clock signal having a predetermined pulse width, a holding means for loading and holding display data in synchronization with the shift clock signal from the conversion means, and a holding means. A driver that drives the display based on the display data stored in
A drive circuit for a display, comprising: a buffer that outputs a shift clock signal to the outside.
ーターであることを特徴とする請求項１記載の表示器の
駆動回路。2. The drive circuit for a display device according to claim 1, wherein the conversion means is a monostable multivibrator.
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|---|---|---|---|
| JP24801595A JP3283733B2 (en) | 1995-09-26 | 1995-09-26 | Display drive circuit |
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|---|---|
| JPH0990896A true JPH0990896A (en) | 1997-04-04 |
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ID=17171935
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| JP (1) | JP3283733B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002543457A (en) * | 1999-04-28 | 2002-12-17 | バルコ， ナームローゼ フェンノートシャップ | Method for displaying an image on a display device and device used therefor |
| US7405718B2 (en) | 2002-12-20 | 2008-07-29 | Seiko Epson Corporation | Driver for a liquid crystal device |
| JP2012518200A (en) * | 2009-02-16 | 2012-08-09 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | Chiplet display device using serial control |
| WO2016084544A1 (en) * | 2014-11-25 | 2016-06-02 | ソニー株式会社 | Pixel unit, display panel, and signal transmission method |
-
1995
- 1995-09-26 JP JP24801595A patent/JP3283733B2/en not_active Expired - Fee Related
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| JP2002543457A (en) * | 1999-04-28 | 2002-12-17 | バルコ， ナームローゼ フェンノートシャップ | Method for displaying an image on a display device and device used therefor |
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| JP2012518200A (en) * | 2009-02-16 | 2012-08-09 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | Chiplet display device using serial control |
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