JPH098812A - Ａｔｍ交換システム - Google Patents
Ａｔｍ交換システムInfo
- Publication number
- JPH098812A JPH098812A JP15294795A JP15294795A JPH098812A JP H098812 A JPH098812 A JP H098812A JP 15294795 A JP15294795 A JP 15294795A JP 15294795 A JP15294795 A JP 15294795A JP H098812 A JPH098812 A JP H098812A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- circuit
- buffer
- cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 セル損失を一定値以下にできるＡＴＭスイッ
チを提供する。 【構成】 ＡＴＭスイッチ１の各出力ポート５に接続さ
れた出力インターフェイス３が、出力セルを複数の出方
路に分岐させるための分離回路１３と、分離回路の入口
に設けられた観測回路１２とを有し、上記観測回路１２
で特定出方路へのトラヒックの集中が予測される場合
に、上記分離回路内で上記特定出方路への出力セルを蓄
積するバッファの容量を動的に増加させることによっ
て、出力バッファでのセル廃棄を回避あるいは減少させ
る。 【効果】 分離回路のバッファ容量を動的に変化させる
ことによって、各トラヒックにおけるセル損失を一定値
以下にできる。
チを提供する。 【構成】 ＡＴＭスイッチ１の各出力ポート５に接続さ
れた出力インターフェイス３が、出力セルを複数の出方
路に分岐させるための分離回路１３と、分離回路の入口
に設けられた観測回路１２とを有し、上記観測回路１２
で特定出方路へのトラヒックの集中が予測される場合
に、上記分離回路内で上記特定出方路への出力セルを蓄
積するバッファの容量を動的に増加させることによっ
て、出力バッファでのセル廃棄を回避あるいは減少させ
る。 【効果】 分離回路のバッファ容量を動的に変化させる
ことによって、各トラヒックにおけるセル損失を一定値
以下にできる。
Description
【０００１】
【産業上の利用分野】本発明は非同期転送モード（ＡＴ
Ｍ）を用いたＡＴＭ交換システムに関し、更に詳しく
は、バッファ容量を動的に変化させてアクテイブに制御
可能なＡＴＭ交換システムおよびその制御方式に関す
る。
Ｍ）を用いたＡＴＭ交換システムに関し、更に詳しく
は、バッファ容量を動的に変化させてアクテイブに制御
可能なＡＴＭ交換システムおよびその制御方式に関す
る。
【０００２】
【従来の技術】Ｂ−ＩＳＤＮの基幹技術として、音声、
データなどの情報を固定長セルに多重化して非同期に転
送するＡＴＭ技術の開発が進められている。ＡＴＭを用
いたネットワークでは、異なる多種類のトラヒックを扱
うために、交換機あるいはエンドユーザ間での輻輳制御
が重要技術となる。
データなどの情報を固定長セルに多重化して非同期に転
送するＡＴＭ技術の開発が進められている。ＡＴＭを用
いたネットワークでは、異なる多種類のトラヒックを扱
うために、交換機あるいはエンドユーザ間での輻輳制御
が重要技術となる。
【０００３】従来、この種の輻輳制御の実現方式とし
て、例えばレート方式や予測方式が知られている。レー
ト方式では、輻輳状況を制御セルを用いて発信端末に通
知し、輻輳時に端末での送信レートを下げるようにして
いる。また、予測方式では、例えば特開平６−２０９３
３０号公報に示されているように、キュー長予測回路に
よってセル流を観測し、輻輳の発生が予測された場合に
その状況を発信端末に通知し、端末の送信レートを下げ
るようにしている。
て、例えばレート方式や予測方式が知られている。レー
ト方式では、輻輳状況を制御セルを用いて発信端末に通
知し、輻輳時に端末での送信レートを下げるようにして
いる。また、予測方式では、例えば特開平６−２０９３
３０号公報に示されているように、キュー長予測回路に
よってセル流を観測し、輻輳の発生が予測された場合に
その状況を発信端末に通知し、端末の送信レートを下げ
るようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の方式は何れもフィードバック制御であり、送信側と
受信側の２つの端末間に介在する交換機の数が増える、
あるいは、輻輳の通知に要する時間が長くなって不安定
性が増加するという問題があった。また、輻輳時に発信
端末に送信レートを低下させるようにしているため、ス
ループットが減少するという問題があった。
来の方式は何れもフィードバック制御であり、送信側と
受信側の２つの端末間に介在する交換機の数が増える、
あるいは、輻輳の通知に要する時間が長くなって不安定
性が増加するという問題があった。また、輻輳時に発信
端末に送信レートを低下させるようにしているため、ス
ループットが減少するという問題があった。
【０００５】本発明の目的は、上記従来技術の問題点を
解消し、各トラヒックに対して一定値以下のＱＯＳ（Qu
ality of Service）を保証できるＡＴＭ交換システム、
およびバッファリング制御方式を提供することにある。
解消し、各トラヒックに対して一定値以下のＱＯＳ（Qu
ality of Service）を保証できるＡＴＭ交換システム、
およびバッファリング制御方式を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、複数の入出力ポートを備え、各入力
ポートからの入力セルをそのヘッダ情報によって決まる
何れかの出力ポートに中継するセルスイッチと、各入力
ポートに接続された入力回線インタフェースと、各出力
ポートに接続された出力回線インタフェースとからな
り、各入力回線インタフェースが複数の入力線からの入
力セルを多重化回路で多重化して上記セルスイッチの入
力ポートに出力し、各出力回線インターフェースが、上
記セルスイッチの出力ポートから受信したセルを分離回
路で分離して複数の出力線に出力するようにしたＡＴＭ
交換システムにおいて、上記各出力回線インターフェー
スが、各出力線と対応した複数の出力バッファ領域と、
上記分離回路の直前に設けられた観測手段とを有し、上
記観測手段によって各出力線毎のトラヒックを予測し、
予測結果に応じて上記出力バッファ領域の容量を制御す
るようにしたことを特徴とする。上記観測手段の機能
は、各入力回線インターフェイスに設けてもよい。
めに、本発明では、複数の入出力ポートを備え、各入力
ポートからの入力セルをそのヘッダ情報によって決まる
何れかの出力ポートに中継するセルスイッチと、各入力
ポートに接続された入力回線インタフェースと、各出力
ポートに接続された出力回線インタフェースとからな
り、各入力回線インタフェースが複数の入力線からの入
力セルを多重化回路で多重化して上記セルスイッチの入
力ポートに出力し、各出力回線インターフェースが、上
記セルスイッチの出力ポートから受信したセルを分離回
路で分離して複数の出力線に出力するようにしたＡＴＭ
交換システムにおいて、上記各出力回線インターフェー
スが、各出力線と対応した複数の出力バッファ領域と、
上記分離回路の直前に設けられた観測手段とを有し、上
記観測手段によって各出力線毎のトラヒックを予測し、
予測結果に応じて上記出力バッファ領域の容量を制御す
るようにしたことを特徴とする。上記観測手段の機能
は、各入力回線インターフェイスに設けてもよい。
【０００７】上記出力バッファ領域が、例えば各回線毎
に固定的に割り当てられたバッファメモリからなる場合
は、上記容量制御は、各バッファメモリへの入力を制限
する閾値を変更することによって行う。また、複数の出
力回線でバッファメモリを共用し、各回線毎に可変的に
バッファ容量を割当て可能な場合は、空きバッファの容
量と予測結果に応じて各回線毎のバッファ長の上限値を
示す閾値を割当てる。尚、上記観測回路に予備バッファ
を設けておき、出力バッファ領域への入力を制限された
セルを上記予備バッファに一時的に蓄積するようにして
もよい。
に固定的に割り当てられたバッファメモリからなる場合
は、上記容量制御は、各バッファメモリへの入力を制限
する閾値を変更することによって行う。また、複数の出
力回線でバッファメモリを共用し、各回線毎に可変的に
バッファ容量を割当て可能な場合は、空きバッファの容
量と予測結果に応じて各回線毎のバッファ長の上限値を
示す閾値を割当てる。尚、上記観測回路に予備バッファ
を設けておき、出力バッファ領域への入力を制限された
セルを上記予備バッファに一時的に蓄積するようにして
もよい。
【０００８】
【作用】本発明によれば、ＡＴＭ交換システム内でトラ
ヒック変動を吸収できるので、リアルタイムで輻輳を制
御できる。また、各分離回路で出力回線毎のバッファ容
量を動的に最適化できるため、全トラヒックに対して所
定のセル廃棄率を保証できる。
ヒック変動を吸収できるので、リアルタイムで輻輳を制
御できる。また、各分離回路で出力回線毎のバッファ容
量を動的に最適化できるため、全トラヒックに対して所
定のセル廃棄率を保証できる。
【０００９】
【実施例】以下実施例を用いて、本発明の詳細を説明す
る。
る。
【００１０】図１は、本発明のＡＴＭ交換システムの１
例を示す図であり、１はｎ×ｍの入出力ポート（４−１
〜４−ｎ；５−１〜５−ｍ）を備える共通バッファ型の
ＡＴＭスイッチ、２（２−１〜２−ｎ）は入力回線イン
ターフェース、３（３−１〜３−ｍ）は出力側回線イン
ターフェースである。
例を示す図であり、１はｎ×ｍの入出力ポート（４−１
〜４−ｎ；５−１〜５−ｍ）を備える共通バッファ型の
ＡＴＭスイッチ、２（２−１〜２−ｎ）は入力回線イン
ターフェース、３（３−１〜３−ｍ）は出力側回線イン
ターフェースである。
【００１１】ＡＴＭスイッチは、入力ポート４−１〜４
−ｎからの入力セルを多重化するための多重回路８と、
入力セルを出力ポート対応に一時的に蓄積する共通バッ
ファ部９と、共通バッファから読み出されたセルを出力
ポート５−１〜５−ｍに分配するための分離回路１０
と、上記共通バッファへのセルの書き込みと読み出しを
制御するための制御回路１１とから構成される。
−ｎからの入力セルを多重化するための多重回路８と、
入力セルを出力ポート対応に一時的に蓄積する共通バッ
ファ部９と、共通バッファから読み出されたセルを出力
ポート５−１〜５−ｍに分配するための分離回路１０
と、上記共通バッファへのセルの書き込みと読み出しを
制御するための制御回路１１とから構成される。
【００１２】各入力回線インターフェース２は、スイッ
チ内での交換速度に比較して低速の複数の入力線と接続
され、これらの入力線からの入力セルを順次に多重化す
る複数段の多重回路６と、最終段の多重回路とＡＴＭス
イッチの入力ポートとの間に接続された監視回路７とを
有する。尚、ＡＴＭスイッチ１が必要とする各セルのル
ーティング情報は、監視回路７におけるヘッダ変換機能
によって行われる。
チ内での交換速度に比較して低速の複数の入力線と接続
され、これらの入力線からの入力セルを順次に多重化す
る複数段の多重回路６と、最終段の多重回路とＡＴＭス
イッチの入力ポートとの間に接続された監視回路７とを
有する。尚、ＡＴＭスイッチ１が必要とする各セルのル
ーティング情報は、監視回路７におけるヘッダ変換機能
によって行われる。
【００１３】各出力回線インターフェース３は、スイッ
チの出力ポート５に接続され、複数段の分離回路１３
と、各観測回路と対をなす複数の観測回路１２とから構
成される。スイッチ１の出力ポート５から出力されたセ
ルは、分離回路１３によって順次に分離され、出力側の
所望の低速回線へ分配出力され、出力側の伝送路または
次段のスイッチヘ導入される。ＡＴＭスイッチ１の入出
力ポートでの速度は、例えば２．４８Ｇｂｐｓ（ギガ：
１．０ｅ９，bit per second）であり、低速の入出力回
線の速度は１５５Ｍｂｐｓ（メガ：１．０ｅ６）、低速
回線数ｋは１６本であるが、他の組合せも可能である。
チの出力ポート５に接続され、複数段の分離回路１３
と、各観測回路と対をなす複数の観測回路１２とから構
成される。スイッチ１の出力ポート５から出力されたセ
ルは、分離回路１３によって順次に分離され、出力側の
所望の低速回線へ分配出力され、出力側の伝送路または
次段のスイッチヘ導入される。ＡＴＭスイッチ１の入出
力ポートでの速度は、例えば２．４８Ｇｂｐｓ（ギガ：
１．０ｅ９，bit per second）であり、低速の入出力回
線の速度は１５５Ｍｂｐｓ（メガ：１．０ｅ６）、低速
回線数ｋは１６本であるが、他の組合せも可能である。
【００１４】図２は、互いに対をなす観測回路１２と分
離回路１３との詳細な構成を示す図であり、観測回路１
２には、高速の入線２１からセルが導入され、内部で出
力方向毎のトラヒック予測を行なった後、セルを後段の
分離回路１３に出力する。また、分離回路１３では、セ
ルの行き先毎に出方路を決定し、後段の観測回路または
低速回線１８−１〜１８−ｋへセルを出力する。
離回路１３との詳細な構成を示す図であり、観測回路１
２には、高速の入線２１からセルが導入され、内部で出
力方向毎のトラヒック予測を行なった後、セルを後段の
分離回路１３に出力する。また、分離回路１３では、セ
ルの行き先毎に出方路を決定し、後段の観測回路または
低速回線１８−１〜１８−ｋへセルを出力する。
【００１５】観測回路は、ＶＣＩ／ＶＰＩ識別回路１４
と、予測回路１５と、予備バッファ１６とから構成され
る。ＶＣＩ／ＶＰＩ識別回路では、セルのヘッダ情報に
基づいて低速回線毎の統計的情報を計算し、これによっ
て、例えば、１０００個の入力セルのうち、８００セル
が低速回線１８−１に、１００セルが低速回線１８−２
に、１００セルが低速回線１８−３に向かうものであ
り、特定出線１８−１でセルが集中する、等の現象を事
前に予測する。また、予測回路で１５は、識別回路１４
から与えられるセル入力数の統計的情報を解析し、過去
データとの比較または学習によってトラヒックパターン
を予測し、これらの情報をバス１７を介して分離回路１
３に通知する。
と、予測回路１５と、予備バッファ１６とから構成され
る。ＶＣＩ／ＶＰＩ識別回路では、セルのヘッダ情報に
基づいて低速回線毎の統計的情報を計算し、これによっ
て、例えば、１０００個の入力セルのうち、８００セル
が低速回線１８−１に、１００セルが低速回線１８−２
に、１００セルが低速回線１８−３に向かうものであ
り、特定出線１８−１でセルが集中する、等の現象を事
前に予測する。また、予測回路で１５は、識別回路１４
から与えられるセル入力数の統計的情報を解析し、過去
データとの比較または学習によってトラヒックパターン
を予測し、これらの情報をバス１７を介して分離回路１
３に通知する。
【００１６】分離回路１３は、低速の出力回線対応に用
意される複数のバッファ２０−１〜２０−ｋを有し、各
バッファ毎に閾値１９−１〜１９−ｋを記憶している。
意される複数のバッファ２０−１〜２０−ｋを有し、各
バッファ毎に閾値１９−１〜１９−ｋを記憶している。
【００１７】回線毎に固定容量のバッファを使用する場
合、例えば、最大バッファ容量を示す閾値をＶｔｈ＿ｍ
ａｘとし、通常時は、Ｖｔｈ＿ｍａｘの５０％程度の値
をもつ標準バッファ容量の閾値Ｖｔｈ＿ｓｔｄを各バッ
ファに設定しておく。
合、例えば、最大バッファ容量を示す閾値をＶｔｈ＿ｍ
ａｘとし、通常時は、Ｖｔｈ＿ｍａｘの５０％程度の値
をもつ標準バッファ容量の閾値Ｖｔｈ＿ｓｔｄを各バッ
ファに設定しておく。
【００１８】例えば、バッファ２０−１では、最大バッ
ファ容量Ｖｔｈ＿ｍａｘを４０セル、標準バッファ容量
Ｖｔｈ＿ｓｔｄを２０セルとし、バッファ２０−２で
は、最大バッファ容量Ｖｔｈ＿ｍａｘを８０セル、標準
バッファ容量Ｖｔｈ＿ｓｔｄを４０セルとする等、出力
回線毎に異なった容量のバッファを割り当てておき、各
バッファへの蓄積セルの個数を制約する閾値をバス１７
から与えられる制御情報に基づいて動的に変更する。
ファ容量Ｖｔｈ＿ｍａｘを４０セル、標準バッファ容量
Ｖｔｈ＿ｓｔｄを２０セルとし、バッファ２０−２で
は、最大バッファ容量Ｖｔｈ＿ｍａｘを８０セル、標準
バッファ容量Ｖｔｈ＿ｓｔｄを４０セルとする等、出力
回線毎に異なった容量のバッファを割り当てておき、各
バッファへの蓄積セルの個数を制約する閾値をバス１７
から与えられる制御情報に基づいて動的に変更する。
【００１９】上記バッファ２０−１〜２０−ｋとして、
例えば、ＦＩＦＯ（First In FirstOut）型メモリを採
用した場合、バス１７の出力を各メモリのアドレスに直
結することにより、マイクロ秒以下でしきい値を変化で
きる。
例えば、ＦＩＦＯ（First In FirstOut）型メモリを採
用した場合、バス１７の出力を各メモリのアドレスに直
結することにより、マイクロ秒以下でしきい値を変化で
きる。
【００２０】また、出力バッファ１２（１２−１〜１２
−ｋ）として、各出力回線に共用のバッファを適用し、
スイッチ１の共通バッファ９と同様に、出力回線毎にア
ドレスチェインによるリスト構造でセルをバッファリン
グする構成とした場合は、観測回路１２から与えられた
制御情報に従って各バッファ長の上限値を制御すればよ
い。尚、図２では、観測回路１２を分離回路１３の直前
に配置したが、観測回路１２の機能を図１に示したスイ
ッチ直前の監視回路７に置いてもよい同様の効果が得ら
れる。
−ｋ）として、各出力回線に共用のバッファを適用し、
スイッチ１の共通バッファ９と同様に、出力回線毎にア
ドレスチェインによるリスト構造でセルをバッファリン
グする構成とした場合は、観測回路１２から与えられた
制御情報に従って各バッファ長の上限値を制御すればよ
い。尚、図２では、観測回路１２を分離回路１３の直前
に配置したが、観測回路１２の機能を図１に示したスイ
ッチ直前の監視回路７に置いてもよい同様の効果が得ら
れる。
【００２１】図３は、監視回路７の構成の一例を示す。
【００２２】監視回路７は、セル数カウント回路２３
と、ヘッダ付加回路２４とから構成され、セル数カウン
ト回路２３で、図２のＶＣＩ／ＶＰＩ識別回路１４と同
様に、入力セル数の統計的情報を計算する。スイッチが
大容量化すると、バスを用いた制御情報の通知は困難と
なるが、この場合は、例えば、ヘッダ付加回路２４によ
って上記制御情報（統計的情報）を各セルのヘッダに付
加することによって、出力ポート側の分離回路１３に制
御情報通知する。分離回路１３ではこの制御情報に基づ
いて各出力バッファの閾値を変更する。
と、ヘッダ付加回路２４とから構成され、セル数カウン
ト回路２３で、図２のＶＣＩ／ＶＰＩ識別回路１４と同
様に、入力セル数の統計的情報を計算する。スイッチが
大容量化すると、バスを用いた制御情報の通知は困難と
なるが、この場合は、例えば、ヘッダ付加回路２４によ
って上記制御情報（統計的情報）を各セルのヘッダに付
加することによって、出力ポート側の分離回路１３に制
御情報通知する。分離回路１３ではこの制御情報に基づ
いて各出力バッファの閾値を変更する。
【００２３】図４は、予測回路１５の構成の一例を示
す。
す。
【００２４】予測回路１５は、重み値を記憶するメモリ
２７と、汎用レジスタ２８と、フリップフロップ２９
と、乗算器３０と、条件つき制御レジスタ３１と、算術
演算ユニット３２と、シフタ３３と、累積加算用レジス
タ３４と、出力回路３５とから構成される。
２７と、汎用レジスタ２８と、フリップフロップ２９
と、乗算器３０と、条件つき制御レジスタ３１と、算術
演算ユニット３２と、シフタ３３と、累積加算用レジス
タ３４と、出力回路３５とから構成される。
【００２５】回路動作は学習モードと実行モードとから
なり、学習モードでは、例えば、一週間のトラヒックデ
ータを基にして、入出力の関係を近似できるように重み
値メモリ２７の内容を最適化する。このような学習アル
ゴリズムとしては、例えば、ニューラルネットワークの
分野で衆知のバックプロパゲーション法などが適用でき
る。学習時間は、専用チップを用いた場合、約１００ミ
リ秒以下で済む。一方、実行モードでは、各入力セルに
対して、１マイクロ秒以下でトラヒックパターンを予測
できる。この情報は、図２のバス１７を介して、分離回
路１３にバッファの閾値制御情報として通知される。
なり、学習モードでは、例えば、一週間のトラヒックデ
ータを基にして、入出力の関係を近似できるように重み
値メモリ２７の内容を最適化する。このような学習アル
ゴリズムとしては、例えば、ニューラルネットワークの
分野で衆知のバックプロパゲーション法などが適用でき
る。学習時間は、専用チップを用いた場合、約１００ミ
リ秒以下で済む。一方、実行モードでは、各入力セルに
対して、１マイクロ秒以下でトラヒックパターンを予測
できる。この情報は、図２のバス１７を介して、分離回
路１３にバッファの閾値制御情報として通知される。
【００２６】図５は、予測回路１５の他の実施例を示
す。
す。
【００２７】本実施例では、所定のアルゴリズムに従っ
てソフトウエアによりトラフィックを予測する。先ず、
各バッファの閾値をＶｔｈ＿ｓｔｄに設定し（ステップ
３７）、時刻ｔを指定する（ステップ３８）。次に、各
出方路毎のＶＣＩ／ＶＰＩをカウントし（ステップ３
９）、各出方路のカウント値の増加率（ＩＮＣ）を計算
する（ステップ４０）。ＩＮＣの正負に従って、必要な
バッファ容量を計算し、閾値を増減させ（ステップ４１
〜４４）、次の時刻へ移る（ステップ４５）。
てソフトウエアによりトラフィックを予測する。先ず、
各バッファの閾値をＶｔｈ＿ｓｔｄに設定し（ステップ
３７）、時刻ｔを指定する（ステップ３８）。次に、各
出方路毎のＶＣＩ／ＶＰＩをカウントし（ステップ３
９）、各出方路のカウント値の増加率（ＩＮＣ）を計算
する（ステップ４０）。ＩＮＣの正負に従って、必要な
バッファ容量を計算し、閾値を増減させ（ステップ４１
〜４４）、次の時刻へ移る（ステップ４５）。
【００２８】本例では、特定の出方路へのセルが集中的
の受信された場合に当該方路の出力バッファの閾値を増
加させるようにしているが、例えば、遅延回避を第１優
先とする優先呼を扱う場合には、閾値を減少させて低優
先度のセルを廃棄するようにしてもよい。また、特定の
出方路に集中するセル数によっては、分離回路のバッフ
ァ容量Ｖｔｈ＿ｍａｘで容量不足となる場合もありう
る。この場合には、図２の観測回路１２に設けた予備バ
ッファ（例えば１０００セル容量）を用いて、セルを一
時的に保存するこよってセル廃棄を回避するようにして
もよい。
の受信された場合に当該方路の出力バッファの閾値を増
加させるようにしているが、例えば、遅延回避を第１優
先とする優先呼を扱う場合には、閾値を減少させて低優
先度のセルを廃棄するようにしてもよい。また、特定の
出方路に集中するセル数によっては、分離回路のバッフ
ァ容量Ｖｔｈ＿ｍａｘで容量不足となる場合もありう
る。この場合には、図２の観測回路１２に設けた予備バ
ッファ（例えば１０００セル容量）を用いて、セルを一
時的に保存するこよってセル廃棄を回避するようにして
もよい。
【００２９】図６は、本発明の効果を示すために、図２
のバッファ２０−１での状況を示した図である。
のバッファ２０−１での状況を示した図である。
【００３０】バッファの閾値１９−１を、例えば最初に
２０セルとしておくと、このバッファにセルが集中（負
荷が増加）した場合、セル廃棄率が増加する。ここで、
予測回路１５により、例えばセル廃棄率が１．０ｅ−７
を超えると予測される場合、該当するバッファの閾値１
９−１を２０セルから４０セルへ増加させることによ
り、セル廃棄率を大幅に減少させることができ、その結
果、回線負荷として、約０．８３までセルの受付が可能
となる。セルが更に集中した場合は、図２の予備バッフ
ァ１６を用いることにより、セル廃棄率を１．０ｅ−７
以下に抑えることが可能である。また、このセル廃棄率
は、１．０ｅ−９，１．０ｅ−１２等と任意に設定可能
である。
２０セルとしておくと、このバッファにセルが集中（負
荷が増加）した場合、セル廃棄率が増加する。ここで、
予測回路１５により、例えばセル廃棄率が１．０ｅ−７
を超えると予測される場合、該当するバッファの閾値１
９−１を２０セルから４０セルへ増加させることによ
り、セル廃棄率を大幅に減少させることができ、その結
果、回線負荷として、約０．８３までセルの受付が可能
となる。セルが更に集中した場合は、図２の予備バッフ
ァ１６を用いることにより、セル廃棄率を１．０ｅ−７
以下に抑えることが可能である。また、このセル廃棄率
は、１．０ｅ−９，１．０ｅ−１２等と任意に設定可能
である。
【００３１】尚、上記の実施例においては、図１の共通
バッファスイッチ１を用いて説明したが、本発明は他の
形式のスイッチ、例えば入力型スイッチまたは出力型ス
イッチにも適用できる。
バッファスイッチ１を用いて説明したが、本発明は他の
形式のスイッチ、例えば入力型スイッチまたは出力型ス
イッチにも適用できる。
【００３２】
【発明の効果】本発明によれば、出力バッファ側で未知
のセル入力に対して、前段の観測回路で事前にトラヒッ
クパターンを予測し、セルが集中するバッファの容量を
最適化することのよって、全トラヒックに対してセル廃
棄率を一定値以下に制御することが可能となる。また、
上記制御のための機能をハードウエアで実行した場合
は、マイクロ秒以下で閾値の設定変更が可能となるた
め、リアルタイムでバッファ容量を動的に最適化でき
る。
のセル入力に対して、前段の観測回路で事前にトラヒッ
クパターンを予測し、セルが集中するバッファの容量を
最適化することのよって、全トラヒックに対してセル廃
棄率を一定値以下に制御することが可能となる。また、
上記制御のための機能をハードウエアで実行した場合
は、マイクロ秒以下で閾値の設定変更が可能となるた
め、リアルタイムでバッファ容量を動的に最適化でき
る。
【図１】本発明によるＡＴＭ交換システムの１実施例を
示す図。
示す図。
【図２】観測回路１２と分離回路１３の構成を示す図。
【図３】監視回路７の構成を示す図。
【図４】予測回路１５の構成を示す図。
【図５】予測回路１５のソフトウエアのアルゴリズムを
示す図。
示す図。
【図６】本発明の効果を説明するための図。
１……共通バッファスイッチ、２…入力回線インターフ
ェース、３…出力回線インターフェース、４…入力ポー
ト、５…出力ポート、６、８…多重回路、７…監視回
路、９…共通バッファ、１０、１３…分離回路、１１…
共通バッファ制御回路、１２…観測回路、１４…ＶＣＩ
／ＶＰＩ識別回路、１５…予測回路、１６…予備バッフ
ァ、１７…バス、１８…低速出線、１９…バッファの閾
値、２０…バッファ、２１…高速入線、２２、２６…入
線。
ェース、３…出力回線インターフェース、４…入力ポー
ト、５…出力ポート、６、８…多重回路、７…監視回
路、９…共通バッファ、１０、１３…分離回路、１１…
共通バッファ制御回路、１２…観測回路、１４…ＶＣＩ
／ＶＰＩ識別回路、１５…予測回路、１６…予備バッフ
ァ、１７…バス、１８…低速出線、１９…バッファの閾
値、２０…バッファ、２１…高速入線、２２、２６…入
線。
Claims (6)
- 【請求項１】複数の入出力ポートを備え、各入力ポート
からの入力セルをそのヘッダ情報によって決まる何れか
の出力ポートに中継するセルスイッチと、各入力ポート
に接続された入力回線インタフェースと、各出力ポート
に接続された出力回線インタフェースとからなり、各入
力回線インタフェースが複数の入力線からの入力セルを
多重化回路で多重化して上記セルスイッチの入力ポート
に出力し、各出力回線インターフェースが、上記セルス
イッチの出力ポートから受信したセルを分離回路で分離
して複数の出力線に出力するようにした非同期転送モー
ド（ＡＴＭ）交換システムにおいて、 上記各出力回線インターフェースが、各出力線と対応し
た複数の出力バッファ領域と、上記分離回路の入力側に
設けられた観測手段とを有し、上記観測手段によって各
出力線毎のトラヒックを予測し、予測結果に応じて上記
出力バッファ領域の容量を制御するようにしたことを特
徴とするＡＴＭ交換システム。 - 【請求項２】前記各出力回線インターフェイスにおい
て、前記出力バッファが前記分離回路内に設けられ、前
記観測手段がバスを介して上記分離回路にバッファ容量
制御情報を伝達することを特徴とした請求項１に記載の
ＡＴＭ交換システム。 - 【請求項３】前記観測手段がニューロチップを含む学習
回路から構成されていることを特徴とする請求項１また
は請求項２に記載のＡＴＭ交換システム。 - 【請求項４】前記観測回路に予備バッファを備えること
を特徴とする請求項１または請求項２に記載のＡＴＭ交
換システム。 - 【請求項５】複数の入出力ポートを備え、各入力ポート
からの入力セルをそのヘッダ情報によって決まる何れか
の出力ポートに中継するセルスイッチと、各入力ポート
に接続された入力回線インタフェースと、各出力ポート
に接続された出力回線インタフェースとからなり、上記
各入力回線インタフェースが、複数の入力線からの入力
セルを多重化して上記セルスイッチの入力ポートに入力
するための少なくとも１段の多重化回路と、多重化され
たセルの状態を監視する監視手段とを備え、上記各出力
回線インターフェースが、上記セルスイッチの出力ポー
トから受信したセルを複数の出力線に分配するための少
なくとも１段の分離回路とを備えた非同期転送モード
（ＡＴＭ）交換システムにおいて、 上記各分離回路が各出力線と対応した複数の出力バッフ
ァ領域を有し、上記各監視手段が各出力線毎のトラヒッ
クを予測し、予測結果に応じて上記出力バッファ領域の
容量を制御するための手段を備えたことを特徴とするＡ
ＴＭ交換システム。 - 【請求項６】前記出力バッファ領域が、セルを先入れ先
出し動作する論理的な可変長のキューからなり、前記観
測手段または監視手段が、上記各出力キュー内のセル数
の増減を予測しながら、コネクション毎の廃棄率または
遅延時間などの品質（ＱｏＳ：Quality of Service）を
規定する閾値を動的に変化させることを特徴とする請求
項１〜請求項５の何れかに記載のＡＴＭ交換システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294795A JPH098812A (ja) | 1995-06-20 | 1995-06-20 | Ａｔｍ交換システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15294795A JPH098812A (ja) | 1995-06-20 | 1995-06-20 | Ａｔｍ交換システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098812A true JPH098812A (ja) | 1997-01-10 |
Family
ID=15551646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15294795A Pending JPH098812A (ja) | 1995-06-20 | 1995-06-20 | Ａｔｍ交換システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098812A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050451B2 (en) | 1998-05-19 | 2006-05-23 | Nec Corporation | Multi-service-class definition type ATM switch |
| US8599693B2 (en) | 2009-11-30 | 2013-12-03 | Fujitsu Limited | Packet transmission device and packet transmission method |
-
1995
- 1995-06-20 JP JP15294795A patent/JPH098812A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050451B2 (en) | 1998-05-19 | 2006-05-23 | Nec Corporation | Multi-service-class definition type ATM switch |
| US7212539B2 (en) | 1998-05-19 | 2007-05-01 | Nec Corporation | Multi-service-class definition type ATM switch |
| US8599693B2 (en) | 2009-11-30 | 2013-12-03 | Fujitsu Limited | Packet transmission device and packet transmission method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5455820A (en) | Output-buffer switch for asynchronous transfer mode | |
| US7756013B2 (en) | Packet switching system and method | |
| JP3347926B2 (ja) | メモリ割り付けを改善したパケット通信システム及び方法 | |
| JP3227341B2 (ja) | パケット交換ネットワーク内での背圧トラフィックを調整する方法 | |
| US6628650B1 (en) | Variable rate TDM switching system | |
| EP0683964B1 (en) | Device and method for cell processing in cell relay nodes | |
| JPH07202942A (ja) | パケット交換機 | |
| CZ282752B6 (cs) | Telekomunikační spínací zařízení pro přepojování číslicových dat | |
| JPH05207062A (ja) | パケット交換方式 | |
| JPH09149046A (ja) | パケット流量監視制御方式 | |
| CA2280580C (en) | Atm switch | |
| JPH10285187A (ja) | Ａｔｍスイッチ用の分散形バッファリング・システム | |
| US6046982A (en) | Method and apparatus for reducing data loss in data transfer devices | |
| Chao et al. | An ATM queue manager handling multiple delay and loss priorities | |
| US6970466B2 (en) | Packet switching apparatus | |
| JP2910770B2 (ja) | 自己ルーチング交換システム及び自己ルーチング交換システムの現用／予備切替え方法 | |
| JPH098812A (ja) | Ａｔｍ交換システム | |
| JPH022766A (ja) | 交換ノード | |
| JP2000224180A (ja) | データ優先転送方法 | |
| ElGebaly et al. | Input smoothing with buffering: A new technique for queueing in fast packet switching | |
| US20080089353A1 (en) | Switching device and method with multichannel input queuing scheme | |
| KR100368439B1 (ko) | 이중 스위칭 평면을 갖는 패킷 스위치에서 전송 순서 보장 방법 및 장치 | |
| JPH08237274A (ja) | Ａｔｍセルスイッチ及び共通バッファ型ａｔｍスイッチ | |
| Zaghloul et al. | Performance of bus allocation policies for an ATM switch under bursty arrivals and correlated destinations | |
| JP2755402B2 (ja) | 自己ルーチング交換システムおよび非同期転送モード交換システム |