JPH0981412A - Electronic circuit analyzing device - Google Patents

Electronic circuit analyzing device

Info

Publication number
JPH0981412A
JPH0981412A JP7232327A JP23232795A JPH0981412A JP H0981412 A JPH0981412 A JP H0981412A JP 7232327 A JP7232327 A JP 7232327A JP 23232795 A JP23232795 A JP 23232795A JP H0981412 A JPH0981412 A JP H0981412A
Authority
JP
Japan
Prior art keywords
electronic circuit
computer
program
interface
computers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7232327A
Other languages
Japanese (ja)
Other versions
JP3177131B2 (en
Inventor
Takahiro Chiba
高洋 千葉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nabtesco Corp
Original Assignee
Teijin Seiki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teijin Seiki Co Ltd filed Critical Teijin Seiki Co Ltd
Priority to JP23232795A priority Critical patent/JP3177131B2/en
Publication of JPH0981412A publication Critical patent/JPH0981412A/en
Application granted granted Critical
Publication of JP3177131B2 publication Critical patent/JP3177131B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a new device which can be applied to the operating analyses of plural electronic circuits or the operating analysis of an electronic circuit on which plural MPU are mounted. SOLUTION: This device is provided with n interface parts 4 and 5 having storage means storing programs to be executed in a target MPU, various kinds of data and the execution results of the target MPU so that they may be updated, at least (n) connection parts 3 to be connected with the interface parts 4 and 5, a mapping means 1 recognizing the (n) interface parts 4 and 5 via each connection part 3 and assigning the storage means 4b and 5b of each interface part 4 and 5 to an address map, and a control means 1 transferring the programs and data to the storage means 4b and 5b of each interface part 4 and 5 in accordance with an address map, commanding the execution starting of each transfer program by the target MPU, reading the execution results stored in the storage means 4b and 5b of each interface part 4 and 5 and evaluating the results.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、マイクロプロセッ
サ(MPU)を搭載した電子回路の動作解析装置に関
し、詳しくは、複数の電子回路の動作解析、又は、複数
のMPUを搭載する一つの電子回路の動作解析に適用で
きる新規な装置に関する。近年、様々な分野でMPUを
搭載した高機能な電子機器が作られるようになってき
た。ソフトを書き込んだROM(read only memory)を
交換するだけで、容易にシステムの改修や機能変更等を
行なうことができ、きわめて柔軟性にすぐれたシステム
を開発できるからである。ところで、こうした電子回路
にあっては、その高機能さゆえに、ハードウエア及びソ
フトウエアのデバッグが相当に困難であり、何らかのデ
バック支援装置が不可欠である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operation analyzing apparatus for an electronic circuit equipped with a microprocessor (MPU), and more specifically to an operation analysis of a plurality of electronic circuits or one electronic circuit equipped with a plurality of MPUs. The present invention relates to a novel device that can be applied to the motion analysis of the. In recent years, highly functional electronic devices equipped with MPUs have been manufactured in various fields. This is because it is possible to easily modify the system or change the function by simply replacing the ROM (read only memory) in which the software is written, and it is possible to develop an extremely flexible system. By the way, in such an electronic circuit, it is very difficult to debug hardware and software because of its high function, and some sort of debugging support device is indispensable.

【0002】[0002]

【従来の技術】この種の支援装置としては、従来から、
デバッグ対象の電子回路(以下「ターゲット」と言う)
を擬似的に実行するインサーキットエミュレータ(以下
「ICE」)や、ROMインサーキットデバッガーなど
が知られている。例えば、ICEは、ターゲット側のM
PUの代わりにICE側のMPUを動作させ、このMP
Uの動作内容を逐一エミュレータソフトウエアで追跡・
監視することによって、ターゲットの動作状態を総合的
に判定する。
2. Description of the Related Art As a support device of this type, conventionally,
Electronic circuit to be debugged (hereinafter referred to as "target")
There are known in-circuit emulators (hereinafter referred to as "ICEs") that execute the above in a pseudo manner, ROM in-circuit debuggers, and the like. For example, ICE is M on the target side.
Operate MPU on ICE side instead of PU
Tracking the operation contents of U one by one with emulator software
By monitoring, the operating state of the target is comprehensively determined.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、かかる
従来の支援装置にあっては、ターゲット側のMPUと支
援装置側のMPUとが一対一で対応しているため、例え
ば、複数のターゲット(電子回路)の動作解析を同時・
並行的に行う場合には、ターゲットと同数の支援装置を
必要とし、又は、一つのターゲットであっても、そのタ
ーゲットに複数のMPU(マルチMPU)が搭載されて
いる場合には、すべてのMPUに対する動作解析を行う
ことができないという問題点があった。
However, in such a conventional assisting device, since the target-side MPU and the assisting-device-side MPU have a one-to-one correspondence, for example, a plurality of targets (electronic circuits ) Motion analysis simultaneously
When performing in parallel, the same number of support devices as the targets are required, or even if one target has a plurality of MPUs (multi-MPUs), all the MPUs are installed. However, there is a problem in that it is not possible to perform a motion analysis for.

【0004】そこで、本発明は、複数の電子回路の動作
解析、又は、複数のMPUを搭載する一つの電子回路の
動作解析に適用できる新規な装置の提供を目的とする。
Therefore, an object of the present invention is to provide a novel apparatus applicable to the operation analysis of a plurality of electronic circuits or the operation analysis of a single electronic circuit having a plurality of MPUs.

【0005】[0005]

【課題を解決するための手段】本発明は、ターゲットM
PUで実行するプログラム及び該プログラムの実行に必
要な各種データ並びにターゲットMPUの実行結果を更
新可能に記憶する記憶手段を有するn個のインターフェ
イス部と、前記インターフェイス部と接続する少なくと
もn個の接続部と、各接続部を介してn個のインターフ
ェイス部を認識し、それぞれのインターフェイス部の記
憶手段をアドレスマップに割り付けるマッピング手段
と、該アドレスマップに従ってそれぞれのインターフェ
イス部の記憶手段に前記プログラム及び前記データを転
送すると共に、前記ターゲットMPUによる各転送プロ
グラムの実行開始を指令し、かつ、それぞれのインター
フェイス部の記憶手段に記憶された前記実行結果を読み
込んで評価する制御手段と、を備えることを特徴とす
る。
The present invention is directed to a target M
A program executed by the PU, various data necessary for executing the program, and n interface units having a storage unit that can updateably store the execution result of the target MPU, and at least n connection units connected to the interface units. Mapping means for recognizing n interface parts via each connection part and allocating storage means of each interface part to an address map, and the program and the data in the storage means of each interface part according to the address map. And a control means for instructing the execution start of each transfer program by the target MPU, and for reading and evaluating the execution result stored in the storage means of each interface unit. To do.

【0006】これによれば、n個のインターフェイス部
に所要のプログラムやデータを転送し、該プログラムの
実行開始を指令するだけで、n個のインターフェイス部
を介してn個のターゲットMPUを同時・並行的に動作
させることができ、各実行結果を制御手段に読み込んで
評価解析することができる。したがって、複数の電子回
路の動作解析は勿論のこと、複数のMPUを搭載する一
つの電子回路の動作解析も可能になる。
According to this, by simply transferring a required program or data to the n interface units and instructing the execution start of the programs, the n target MPUs can be simultaneously operated through the n interface units. It can be operated in parallel, and each execution result can be read into the control means and evaluated and analyzed. Therefore, it is possible to analyze not only the operation of a plurality of electronic circuits but also the operation of a single electronic circuit equipped with a plurality of MPUs.

【0007】又は、ネットワークを介して複数のコンピ
ュータを接続し、該複数のコンピュータのうちの少なく
とも一つのコンピュータをリモートマシンとし、該リモ
ートマシンを除く他のコンピュータをローカルマシンと
し、各ローカルマシンに動作解析対象の電子回路の各部
を接続とするとともに、前記リモートマシンから各ロー
カルマシンをアクセスすることにより、前記電子回路の
動作解析を遠隔制御するようにすれば、遠く離れた場所
から動作解析を行うことができるから好ましい。
Alternatively, a plurality of computers are connected via a network, at least one computer of the plurality of computers is a remote machine, and other computers except the remote machine are local machines, and each computer operates. If each part of the electronic circuit to be analyzed is connected and each local machine is accessed from the remote machine to remotely control the operation analysis of the electronic circuit, the operation analysis is performed from a distant place. It is preferable because it is possible.

【0008】[0008]

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図1〜図3は本発明に係る電子回路解
析装置の一実施例を示す図である。まず、構成を説明す
る。図1において、1はホストコンピュータ(マッピン
グ手段及び制御手段)、2はホストコンピュータのシス
テムバス、3はシステムバスに接続された外部スロット
(接続部)である。
Embodiments of the present invention will be described below with reference to the drawings. 1 to 3 are views showing an embodiment of an electronic circuit analyzing apparatus according to the present invention. First, the configuration will be described. In FIG. 1, 1 is a host computer (mapping means and control means), 2 is a system bus of the host computer, and 3 is an external slot (connection portion) connected to the system bus.

【0009】ホストコンピュータ1は、少なくともディ
ジタルコンピュータの4要素(演算部、主記憶部、入出
力部及び制御部)を備え、アーキテクチャに対応したO
S(オペレーティングシステム)の元で、任意のアプリ
ケーションプログラムを実行するもの(パーソナルコン
ピュータやワークステーション等)である。なお、本実
施例のアプリケーションプログラムは、n個の電子回路
の動作解析、又は、n個のMPUを搭載する一つの電子
回路の動作解析を行う「電子回路解析プログラム」であ
る。但し、nは1又は1以上の整数であるが、その最大
値は外部スロット3のスロット数でハード的に制限され
る。
The host computer 1 comprises at least four elements of a digital computer (arithmetic unit, main memory unit, input / output unit and control unit), and is compatible with the architecture.
It is an S (operating system) that executes an arbitrary application program (personal computer, workstation, etc.). The application program of this embodiment is an "electronic circuit analysis program" that analyzes the operation of n electronic circuits or the operation of one electronic circuit equipped with n MPUs. However, n is 1 or an integer of 1 or more, but its maximum value is limited by the number of external slots 3 in terms of hardware.

【0010】システムバス2は、ホストコンピュータ1
のCPUに接続された内部バスであり、複数本のアドレ
ス線2A、複数本のデータ線2D及び複数本のコントロ
ール線2Cから構成された、例えば、ISAバス、PC
Iバス、VLバス、Cバス等である。各線の本数はホス
トコンピュータ1のアーキテクチャによって決まる。な
お、本実施例ではシステムバス2を使用しているが、こ
れは、使いやすいからであり、システムバス以外の他の
バスの使用を妨げるものではない。
The system bus 2 is a host computer 1
Is an internal bus connected to the CPU, and is composed of a plurality of address lines 2A, a plurality of data lines 2D and a plurality of control lines 2C, for example, an ISA bus, a PC
It is an I bus, a VL bus, a C bus, or the like. The number of lines is determined by the architecture of the host computer 1. In this embodiment, the system bus 2 is used, but this is because it is easy to use, and it does not prevent the use of buses other than the system bus.

【0011】外部スロット3は、システムバス2を利用
する様々なオプションボードを実装するための拡張スロ
ットであり、本実施例では、動作解析の対象となる電子
回路とのインターフェース部として機能するn個(簡単
化のためにn=2)のオプションボード(以下「第1の
ボード4、第2のボード5」と言う)を実装する。な
お、ボードとは、一般に、サイズやコネクタが規格化さ
れたプリント基板状のものを指すが、本明細書ではこれ
に限定されない。カードタイプ(典型的にはPCMCI
Aカード)のものであってもよい。
The external slots 3 are expansion slots for mounting various option boards that utilize the system bus 2. In this embodiment, n external slots function as an interface with an electronic circuit to be analyzed. (For simplicity, n = 2) option boards (hereinafter referred to as “first board 4 and second board 5”) are mounted. The board generally refers to a printed circuit board whose size and connector are standardized, but is not limited to this in the present specification. Card type (typically PCMCI
A card).

【0012】ボードの実装数は、外部スロット3の物理
的なスロット数で決まる。スロット数は、動作解析の電
子回路の数を制限するから、また、動作解析以外の他の
用途(例えば増設メモリボード)にも使用されるから、
できるだけ多くするのが望ましい。第1のボード4は、
モードレジスタ4aとエミュレーションラム(記憶手
段)4bを含むと共に、複数本のアドレス線6A、複数
本のデータ線6D及び複数本のコントロール線6Cから
なる第1のケーブル6を介して第1の電子回路7に接続
されており、同様に、第2のボード5は、モードレジス
タ5aとエミュレーションラム(記憶手段)5bを含む
と共に、複数本のアドレス線8A、複数本のデータ線8
D及び複数本のコントロール線8Cからなる第2のケー
ブル8を介して第2の電子回路9に接続されている。
The number of boards mounted is determined by the physical number of external slots 3. Since the number of slots limits the number of electronic circuits for operation analysis, and is also used for other purposes other than operation analysis (for example, additional memory boards),
It is desirable to make as many as possible. The first board 4
A first electronic circuit including a mode register 4a and an emulation ram (storage means) 4b, and a first cable 6 including a plurality of address lines 6A, a plurality of data lines 6D and a plurality of control lines 6C. Similarly, the second board 5 includes a mode register 5a and an emulation ram (storage means) 5b, a plurality of address lines 8A, and a plurality of data lines 8 in the same manner.
It is connected to the second electronic circuit 9 via the second cable 8 composed of D and a plurality of control lines 8C.

【0013】エミュレーションラム4b(5b)は、R
AM(random access memory)であり、通常は、システ
ムバス2を介してホストコンピュータ1からアクセスさ
れるが、モードレジスタ4a(5a)内の「解析モード
フラグ」がセットされている間は、第1のケーブル6
(第2のケーブル8)を介して第1の電子回路7(第2
の電子回路9)からアクセスされるようになっている。
なお、解析モードフラグのセットは、ホストコンピュー
タ1によって行われ、リセットは、一連の解析シーケン
スを終了した第1の電子回路7(第2の電子回路9)に
よって行われる。
The emulation ram 4b (5b) is R
AM (random access memory), which is normally accessed from the host computer 1 via the system bus 2. However, while the "analysis mode flag" in the mode register 4a (5a) is set, the first Cable 6
Via the (second cable 8) the first electronic circuit 7 (second
It can be accessed from the electronic circuit 9).
The analysis mode flag is set by the host computer 1 and reset by the first electronic circuit 7 (second electronic circuit 9) that has completed the series of analysis sequences.

【0014】図2は本実施例の電子回路解析装置におけ
るメモリマップである。10はホストコンピュータ1の
メモリマップ(以下「ホストマップ」と言う)、11は
第1の電子回路7のメモリマップ(以下「第1のマッ
プ」)、12は第2の電子回路9のメモリマップ(以下
「第2のマップ」と言う)である。ホストマップ10
は、OSやアプリケーションプログラム(電子回路解析
プログラム)のためのシステム・ユーザ領域10aと、
複数のターゲット領域10b、10cに分けられてお
り、ターゲット領域10b、10cの数は、外部スロッ
ト3に実装されたボードの数(ここでは2個)に対応
し、各ターゲット領域10b、10cのサイズはエミュ
レーションラム4b(5b)の容量に対応する。一のタ
ーゲット領域10cは第1のボード4のエミュレーショ
ンラム4aをマッピングしたもの、また、二のターゲッ
ト領域10bは第2のボード5のエミュレーションラム
5bをマッピングしたものである。なお、図では、各タ
ーゲット領域10b、10cのサイズ(エミュレーショ
ンラム4b、5bの容量)を便宜的に1Mバイトとして
いる。すなわち、特に限定しないが、500000
(H)からの1Mバイトと、600000(H)からの
1Mバイトを、各ターゲット領域10b、10cに割当
てている。
FIG. 2 is a memory map in the electronic circuit analysis apparatus of this embodiment. 10 is a memory map of the host computer 1 (hereinafter referred to as "host map"), 11 is a memory map of the first electronic circuit 7 (hereinafter "first map"), 12 is a memory map of the second electronic circuit 9. (Hereinafter, referred to as “second map”). Host map 10
Is a system user area 10a for an OS and an application program (electronic circuit analysis program),
The target areas 10b and 10c are divided into a plurality of target areas 10b and 10c, and the number of the target areas 10b and 10c corresponds to the number of boards (here, two) mounted in the external slot 3, and the size of each target area 10b and 10c. Corresponds to the capacity of the emulation ram 4b (5b). The first target area 10c is a mapping of the emulation ram 4a of the first board 4, and the second target area 10b is a mapping of the emulation ram 5b of the second board 5. In the figure, the size of each target area 10b, 10c (capacity of the emulation rams 4b, 5b) is set to 1 Mbyte for convenience. That is, although not particularly limited, 500000
1 Mbytes from (H) and 1 Mbytes from 600,000 (H) are assigned to each target area 10b, 10c.

【0015】一方、第1のマップ11や第2のマップ1
2の構造は、第1及び第2の電子回路7、9のアーキテ
クチャによって決まるが、ここでは、第1の電子回路7
のターゲットMPUを「8086」、第2の電子回路9
のターゲットMPUを「68000」と仮定し、図示の
ようなマップ構造を想定する。すなわち、第1のマップ
11は、デュアルポートラム領域、スタティックラム
(S−RAM)領域及びEPROM領域を有し、また、
第2のマップ12は、EPROM領域、S−RAM領域
及びI/O領域を有しているが、これに限定されない。
なお、第1のマップ11のEPROM領域の開始アドレ
スは、8086タイプのMPUのスタートアドレス(F
FFF:0(H))に一致し、また、第2のマップ12
のEPROM領域の開始アドレスは、68000タイプ
のMPUのスタートアドレス(0(H))に一致してい
る。
On the other hand, the first map 11 and the second map 1
The structure of 2 depends on the architecture of the first and second electronic circuits 7, 9, but here the first electronic circuit 7
Target MPU of "8086", second electronic circuit 9
Assuming that the target MPU of “68000” is “68000”, the map structure shown in the figure is assumed. That is, the first map 11 has a dual port RAM area, a static RAM (S-RAM) area, and an EPROM area, and
The second map 12 has an EPROM area, an S-RAM area, and an I / O area, but is not limited to this.
The start address of the EPROM area of the first map 11 is the start address (F
FFF: 0 (H)), and the second map 12
The start address of the EPROM area of No. 2 matches the start address (0 (H)) of the 68000 type MPU.

【0016】図3は電子回路解析プログラムの概略フロ
ーである。このフローでは、以下の処理を逐次に実行す
る。すなわち、第1のケーブル6を介して第1の電子回
路7を接続した第1のボード4を外部スロット3に実装
すると共に、第2のケーブル8を介して第2の電子回路
9を接続した第2のボード5を外部スロット3に実装
し、ホストコンピュータ1の主記憶部にOSや電子回路
解析プログラムなどをロードした後、この電子解析プロ
グラムを実行すると、まず、外部スロット3に実装され
たオプションボードを認識し、その中から電子回路解析
用のボード(ここでは第1のボード4と第2のボード
5)を識別する(ステップ20)。次いで、識別した第
1のボード4と第2のボード5の各エミュレーションラ
ム4b、5bを、ホストマップ10(図2参照)に重複
なくマッピングし(ステップ21)、第1のボード4の
エミュレーションラム4bに所要のプログラムとデータ
を転送する(ステップ22)。ここで、第1のボード4
のエミュレーションラム4bに転送する所要のプログラ
ムとデータは、第1の電子回路7のターゲットMPUで
実行するプログラム及び該プログラムの実行に必要な各
種データである。所要のプログラムとデータを転送する
と、次に、第1のボード4のモードレジスタ4aの「解
析モードフラグ」をセットし(ステップ23)、第1の
電子回路7からエミュレーションラム4bをアクセスで
きるようにした後、転送プログラムの実行開始を指令し
て待機状態に入る(ステップ24)。
FIG. 3 is a schematic flow of the electronic circuit analysis program. In this flow, the following processes are sequentially executed. That is, the first board 4 to which the first electronic circuit 7 is connected via the first cable 6 is mounted in the external slot 3, and the second electronic circuit 9 is connected via the second cable 8. After mounting the second board 5 in the external slot 3 and loading the OS and the electronic circuit analysis program in the main storage unit of the host computer 1, the electronic analysis program is executed, and then the second board 5 is first mounted in the external slot 3. The option board is recognized, and the boards for electronic circuit analysis (here, the first board 4 and the second board 5) are identified (step 20). Next, the emulation rams 4b and 5b of the identified first board 4 and second board 5 are mapped onto the host map 10 (see FIG. 2) without duplication (step 21), and the emulation rams of the first board 4 are mapped. The required program and data are transferred to 4b (step 22). Where the first board 4
The required programs and data to be transferred to the emulation ram 4b are a program executed by the target MPU of the first electronic circuit 7 and various data necessary for executing the program. After the required program and data are transferred, next, the "analysis mode flag" of the mode register 4a of the first board 4 is set (step 23) so that the emulation ram 4b can be accessed from the first electronic circuit 7. After that, the execution start of the transfer program is instructed to enter the standby state (step 24).

【0017】待機状態に入ると、第1の電子回路7のタ
ーゲットMPUは、エミュレーションラム4bに転送さ
れたプログラムを実行し、その実行結果を逐一エミュレ
ーションラム4bに書き込むと共に、プログラムの終了
(正常終了又は異常終了)に伴って、モードレジスタ4
aの「解析モードフラグ」をリセットする。電子回路解
析プログラムは、このリセットに応答して待機状態を解
き、エミュレーションラム4b内の実行結果を読み込ん
で解析(ステップ25)した後、以下の読み替えを行
い、上述のステップ22〜25を繰り返す(繰り返し回
数はボードの実装数)。
When entering the standby state, the target MPU of the first electronic circuit 7 executes the program transferred to the emulation ram 4b, writes the execution result into the emulation ram 4b, and terminates the program (normal end). Or abnormal termination), the mode register 4
The "analysis mode flag" of a is reset. In response to this reset, the electronic circuit analysis program releases the standby state, reads the execution result in the emulation ram 4b and analyzes it (step 25), then performs the following replacement, and repeats the above steps 22 to 25 ( The number of repetitions is the number of boards mounted).

【0018】第1のボード4→第2のボード5 モードレジスタ4a→モードレジスタ5a エミュレーションメモリ4a→エミュレーションメモリ
5b 第1の電子回路7→第2の電子回路9 このように、本実施例では、ホストコンピュータ1から
各ボード4、5のエミュレーションメモリ4b、5bに
所要のプログラム及びデータを転送し、同プログラムの
実行開始を指令するだけで、第1及び第2の電子回路
7、9の動作解析をホストコンピュータ1で行うことが
でき、しかも、解析の対象となる電子回路は、ボードの
最大実装数(n)まで容易に増やすことができるから、
複数の電子回路の動作解析に用いて好適な装置を実現で
きる。
First board 4 → second board 5 Mode register 4a → Mode register 5a Emulation memory 4a → Emulation memory 5b First electronic circuit 7 → Second electronic circuit 9 Thus, in this embodiment, Only by transferring a required program and data from the host computer 1 to the emulation memories 4b, 5b of the boards 4, 5, and instructing the execution start of the program, the operation analysis of the first and second electronic circuits 7, 9 is performed. Can be performed by the host computer 1, and the number of electronic circuits to be analyzed can easily be increased up to the maximum number (n) of boards to be mounted.
It is possible to realize a suitable device by using it for operation analysis of a plurality of electronic circuits.

【0019】なお、図3のフローでは、第1の電子回路
7の動作解析を行った後、第2の電子回路9の動作解析
を行っているが、これに限らない。例えば、すべてのボ
ードのエミュレーションラムに所要のプログラム及びデ
ータを転送した後、各々の電子回路に対して転送プログ
ラムの実行開始を指令するようにすれば、各電子回路が
リンクして相互に通信しながら動作するシステムにも適
用できるほか、一つの電子回路に複数のMPUを搭載し
た、いわゆるマルチMPUのシステムにも適用できる。
In the flow of FIG. 3, the operation analysis of the second electronic circuit 9 is performed after the operation analysis of the first electronic circuit 7, but the invention is not limited to this. For example, after transferring the required programs and data to the emulation rams of all the boards and then instructing each electronic circuit to start executing the transfer program, each electronic circuit links and communicates with each other. In addition to being applicable to a system that operates while operating, it is also applicable to a so-called multi-MPU system in which a plurality of MPUs are mounted in one electronic circuit.

【0020】また、上記実施例では、ホストコンピュー
タ1のシステムバス2に、動作解析用のオプションボー
ド(ボード4、5)を直接接続しているが、これはスタ
ンドアロンで用いる場合の構成例であり、ネットワーク
環境で用いる場合には、例えば、以下のように構成すれ
ばよい。図4〜図8は本発明に係る電子回路解析装置の
他の実施例を示す図であり、ネットワーク環境を考慮し
て構成した例である。
In the above embodiment, the operation analysis option boards (boards 4 and 5) are directly connected to the system bus 2 of the host computer 1, but this is an example of the configuration when used standalone. When used in a network environment, for example, it may be configured as follows. 4 to 8 are diagrams showing another embodiment of the electronic circuit analyzing apparatus according to the present invention, which is an example constructed in consideration of the network environment.

【0021】図4において、30はLANやWAN等の
ネットワークであり、ネットワーク30には、ネットワ
ークボード31a〜33aを介して、複数台(図では便
宜的に3台)のコンピュータ31〜33が接続されてい
る。すべてのコンピュータ31〜33には、サーバー及
びクライアント双方のネットワークOSがインストール
されており、いわゆるピアToピア型のネットワーク環
境を実現している。なお、「サーバー」とは自己のハー
ド資産を他のコンピュータに提供するコンピュータを言
い、「クライアント」とはサーバーの資産を利用するコ
ンピュータを言う。一般に、ピアToピア型のネットワ
ークOSでは、特定のコマンドを実行してサーバープロ
グラムをメインメモリにロードするとそのコンピュータ
はサーバマシンになり、クライアントプログラムをロー
ドするとそのコンピュータはクライアントマシンにな
り、両方をロードするとサーバー/クライアント兼用マ
シンになる(本実施例の3台のコンピュータ31〜33
は、サーバー/クライアント兼用マシンとして動作す
る)。なお、以下では、識別のために、左のコンピュー
タ31を第1のコンピュータ、右上のコンピュータ32
を第2のコンピュータ、右下のコンピュータ33を第3
のコンピュータと呼称することにする。
In FIG. 4, reference numeral 30 denotes a network such as a LAN or WAN, and a plurality of computers (three for convenience in the figure) computers 31 to 33 are connected to the network 30 via network boards 31a to 33a. Has been done. The network OSs of both the server and the client are installed in all the computers 31 to 33 to realize a so-called peer-to-peer type network environment. The "server" is a computer that provides its own hardware assets to other computers, and the "client" is a computer that uses the server assets. Generally, in a peer-to-peer type network OS, when a specific command is executed to load a server program into the main memory, that computer becomes a server machine, and when a client program is loaded, that computer becomes a client machine and both are loaded. Then, it becomes a server / client combined machine (the three computers 31 to 33 of this embodiment).
Operates as a server / client dual-purpose machine). In the following, for the sake of identification, the computer 31 on the left is the first computer, and the computer 32 on the upper right.
To the second computer and the computer 33 in the lower right to the third
Computer.

【0022】第2及び第3のコンピュータ32、33に
は、RS−232C等の通信ボード32b、33bが実
装されている。第2及び第3のコンピュータ32、33
は、これらの通信ボード32b、33b、ケーブル3
4、35、及び、電子回路36に実装された通信ボード
36a、36bを介し、電子回路36の動作を制御する
と共に、その動作結果に関する情報を収集する。
Communication boards 32b and 33b such as RS-232C are mounted on the second and third computers 32 and 33. Second and third computers 32, 33
Is the communication board 32b, 33b, cable 3
4, 35 and the communication boards 36a, 36b mounted on the electronic circuit 36 control the operation of the electronic circuit 36 and collect information on the operation result.

【0023】図5は第2のコンピュータ32のメモリマ
ップ37、第3のコンピュータ33のメモリマップ3
8、及び、第1のコンピュータ31のドライブマップ3
9を示す図である。特に限定しないが、第2のコンピュ
ータ32のメモリマップ37は、デュアルポートラム領
域37a、S−RAM領域37b及びEPROM領域3
7cからなり(但し、電子回路36に搭載されたターゲ
ットMPUが「8086」の場合)、第3のコンピュー
タ33のメモリマップ38は、サンプリング領域38
a、表示データ領域38b及びI/Oデータ領域38c
からなっている。一方、ドライブマップ39は、第1の
コンピュータ31に接続されたローカルドライブ領域3
1aと、ネットワーク30を介して仮想的に接続された
リモートドライブ領域31bとからなり、特に、リモー
トドライブ領域31bは、第2のコンピュータ32のメ
モリマップ37に対応した第1のリモートドライブ領域
31cと、第3のコンピュータ33のメモリマップ38
に対応した第2のリモートドライブ領域31dとに分け
られている。なお、ドライブ領域の「ドライブ」は、フ
ロッピィディスクやRAMディスク及びハードディスク
等の個別ドライブ、又は、ハードディスク内のパーティ
ション領域、若しくは、個別ドライブやパーティション
内のディレクトリのいずれであっても構わない。
FIG. 5 shows the memory map 37 of the second computer 32 and the memory map 3 of the third computer 33.
8 and the drive map 3 of the first computer 31
FIG. Although not particularly limited, the memory map 37 of the second computer 32 includes a dual port RAM area 37a, an S-RAM area 37b, and an EPROM area 3
7c (when the target MPU mounted on the electronic circuit 36 is “8086”), the memory map 38 of the third computer 33 is the sampling area 38.
a, display data area 38b and I / O data area 38c
Consists of On the other hand, the drive map 39 is the local drive area 3 connected to the first computer 31.
1a and a remote drive area 31b virtually connected via the network 30. In particular, the remote drive area 31b is a first remote drive area 31c corresponding to the memory map 37 of the second computer 32. , Memory map 38 of the third computer 33
And a second remote drive area 31d corresponding to. The “drive” in the drive area may be an individual drive such as a floppy disk, a RAM disk, a hard disk, a partition area in the hard disk, or an individual drive or a directory in the partition.

【0024】図6は図4の構成例における全体の概略フ
ローである。このフローにおいて、まず、第1〜第3の
コンピュータ31〜33にそれぞれサーバー用及びクラ
イアント用のネットワークOSをロードする(ステップ
40)。第2及び第3のコンピュータ32、33は、そ
れぞれにつながる電子回路36を認識して基本情報の授
受を行い、メモリマップ37、38上に電子回路36の
情報を含むデータの展開を行う(ステップ41)。次
に、第1のコンピュータ31をクライアントマシンとし
て操作し、第2及び第3のコンピュータ32、33をア
クセスして、それぞれのメモリマップ37、38を第1
のコンピュータ31の第1及び第2のリモートドライブ
領域31c、32dに割り付ける(ステップ42)。次
に、第1及び第2のリモートドライブ領域31c、31
dに………すなわち第2及び第3のコンピュータ32、
33のメモリマップ37、38に………電子回路36の
動作解析に必要なプログラムや各種データ等を転送し
(ステップ43)、同転送プログラムの実行コマンドを
第1のコンピュータ31から第2及び第3のコンピュー
タ32、33に転送する(ステップ44)。第2及び第
3のコンピュータ32、33は、同実行コマンドを受け
て所要の動作解析プログラムを実行し、電子回路36の
動作を制御すると共に、その動作結果を収集してメモリ
マップ37、38の所定領域に格納する(ステップ4
5)。そして、第2及び第3のコンピュータ32、33
は、動作解析プログラムの実行完了を第1のコンピュー
タ31に通知し、第1のコンピュータ31は、この通知
を受けて、第1及び第2のリモートドライブ領域31
c、31dの内容………すなわち第2及び第3のコンピ
ュータ32、33のメモリマップ37、38の内容……
…を評価し、若しくは、プリンタやディスプレイに出力
する(ステップ46)。
FIG. 6 is an overall schematic flow in the configuration example of FIG. In this flow, first, the server OS and the client network OS are loaded on the first to third computers 31 to 33, respectively (step 40). The second and third computers 32 and 33 recognize the electronic circuits 36 connected to each other, exchange the basic information, and expand the data including the information of the electronic circuits 36 on the memory maps 37 and 38 (steps). 41). Next, the first computer 31 is operated as a client machine, the second and third computers 32 and 33 are accessed, and the respective memory maps 37 and 38 are set to the first.
The computer 31 is allocated to the first and second remote drive areas 31c and 32d (step 42). Next, the first and second remote drive areas 31c, 31
d ......... that is, the second and third computers 32,
The programs and various data necessary for the operation analysis of the electronic circuit 36 are transferred to the memory maps 37, 38 of the memory 33 (step 43), and the execution command of the transfer program is transferred from the first computer 31 to the second and the third. 3 to the computers 32 and 33 (step 44). The second and third computers 32 and 33 receive the execution command and execute the required operation analysis program to control the operation of the electronic circuit 36 and collect the operation result to collect the memory maps 37 and 38. Store in a predetermined area (step 4)
5). Then, the second and third computers 32, 33
Notifies the first computer 31 of the completion of execution of the operation analysis program, and the first computer 31 receives the notification and the first and second remote drive areas 31
Contents of c and 31d ... That is, contents of the memory maps 37 and 38 of the second and third computers 32 and 33.
Is evaluated or output to a printer or a display (step 46).

【0025】以上のように、この実施例によれば、第2
及び第3のコンピュータ32、33のメモリマップ3
7、38を、第1のコンピュータ31のリモートドライ
ブ領域31c、31dとして扱うことができるため、例
えば、遠隔地に設置した第1のコンピュータ31から、
電子回路36の動作解析を行うことができるという有利
な効果が得られる。
As described above, according to this embodiment, the second
And the memory map 3 of the third computer 32, 33
7 and 38 can be treated as the remote drive areas 31c and 31d of the first computer 31, for example, from the first computer 31 installed in a remote place,
The advantageous effect that the operation analysis of the electronic circuit 36 can be performed is obtained.

【0026】又は、第1〜第3のコンピュータ31〜3
3にある種のリモートコントロールソフトをロードし、
第1のコンピュータをマスター、第2及び第3のコンピ
ュータ32、33をスレーブ動作させると、第1のコン
ピュータ31のキーボードとディスプレイを、あたかも
第2のコンピュータ32又は第3のコンピュータ33の
キーボード及びディスプレイと同等に扱うことができ
る。これによれば、マスター側(第1のコンピュータ3
1)のディスプレイに、例えば、所定のメモリデバッグ
コマンド(図7参照)を打ち込むと、同じコマンドがス
レーブ側の第2のコンピュータ32又は第3のコンピュ
ータ33で実行され、その実行結果(この場合メモリダ
ンプリスト)がスレーブ側と同時にマスター側のディス
プレイにも表示(図8参照)されるから、マスター側の
コンピュータ(第1のコンピュータ31)によってスレ
ーブ側のコンピュータ(第2又は第3のコンピュータ3
2、33)を遠隔制御することができ、リモートデバッ
グ環境を容易に構築することができる。
Alternatively, the first to third computers 31 to 3
Load a kind of remote control software in 3,
When the first computer is operated as a master and the second and third computers 32, 33 are operated as slaves, the keyboard and display of the first computer 31 are as if they were the keyboard and display of the second computer 32 or the third computer 33. Can be treated the same as. According to this, the master side (the first computer 3
For example, when a predetermined memory debug command (see FIG. 7) is typed into the display of 1), the same command is executed by the second computer 32 or the third computer 33 on the slave side, and the execution result (memory in this case) Since the dump list) is displayed on the display on the master side at the same time as the slave side (see FIG. 8), the computer on the master side (first computer 31) causes the computer on the slave side (second or third computer 3
2, 33) can be remotely controlled, and a remote debug environment can be easily constructed.

【0027】[0027]

【発明の効果】本発明によれば、以上のように構成した
ので、複数の電子回路の動作解析は勿論のこと、複数の
MPUを搭載する一つの電子回路の動作解析も行うこと
ができ、又は、動作解析を遠隔地から行うことができ
る。
According to the present invention, since it is configured as described above, it is possible to analyze not only the operation of a plurality of electronic circuits but also the operation of one electronic circuit equipped with a plurality of MPUs. Alternatively, the motion analysis can be performed from a remote location.

【図面の簡単な説明】[Brief description of drawings]

【図1】一実施例の概略構成図である。FIG. 1 is a schematic configuration diagram of one embodiment.

【図2】一実施例のメモリマップ図である。FIG. 2 is a memory map diagram of an example.

【図3】一実施例の概略フロー図である。FIG. 3 is a schematic flowchart of one embodiment.

【図4】他の実施例の概略構成図である。FIG. 4 is a schematic configuration diagram of another embodiment.

【図5】他の実施例のメモリマップ及びドライブマップ
図である。
FIG. 5 is a memory map and drive map diagram of another embodiment.

【図6】他の実施例の概略フロー図である。FIG. 6 is a schematic flow chart of another embodiment.

【図7】他の実施例のコマンド入力画面図である。FIG. 7 is a command input screen diagram of another embodiment.

【図8】他の実施例の実行画面図である。FIG. 8 is an execution screen diagram of another embodiment.

【符号の説明】[Explanation of symbols]

1:ホストコンピュータ(マッピング手段、制御手段) 3:外部スロット(接続部) 4:第1のボード(インターフェイス部) 4b、5b:エミュレーションラム(記憶手段) 5:第2のボード(インターフェイス部) 30:ネットワーク 31:第1のコンピュータ(リモートマシン) 32:第2のコンピュータ(ローカルマシン) 33:第3のコンピュータ(ローカルマシン) 36:電子回路 1: Host computer (mapping means, control means) 3: External slot (connection part) 4: First board (interface part) 4b, 5b: Emulation ram (storage means) 5: Second board (interface part) 30 : Network 31: first computer (remote machine) 32: second computer (local machine) 33: third computer (local machine) 36: electronic circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】ターゲットMPUで実行するプログラム及
び該プログラムの実行に必要な各種データ並びにターゲ
ットMPUの実行結果を更新可能に記憶する記憶手段を
有するn個のインターフェイス部と、 前記インターフェイス部と接続する少なくともn個の接
続部と、 各接続部を介してn個のインターフェイス部を認識し、
それぞれのインターフェイス部の記憶手段をアドレスマ
ップに割り付けるマッピング手段と、 該アドレスマップに従ってそれぞれのインターフェイス
部の記憶手段に前記プログラム及び前記データを転送す
ると共に、前記ターゲットMPUによる各転送プログラ
ムの実行開始を指令し、かつ、それぞれのインターフェ
イス部の記憶手段に記憶された前記実行結果を読み込ん
で評価する制御手段と、を備えたことを特徴とする電子
回路解析装置。
1. An n number of interface units having a storage unit for updatablely storing a program executed by the target MPU, various data necessary for executing the program, and an execution result of the target MPU, and the interface unit is connected. Recognize at least n connections and n interfaces through each connection,
Mapping means for allocating the storage means of each interface section to an address map, transferring the program and the data to the storage means of each interface section according to the address map, and instructing execution of each transfer program by the target MPU. And a control unit for reading and evaluating the execution result stored in the storage unit of each interface unit.
【請求項2】ネットワークを介して複数のコンピュータ
を接続し、該複数のコンピュータのうちの少なくとも一
つのコンピュータをリモートマシンとし、該リモートマ
シンを除く他のコンピュータをローカルマシンとし、各
ローカルマシンに動作解析対象の電子回路の各部を接続
とするとともに、前記リモートマシンから各ローカルマ
シンをアクセスすることにより、前記電子回路の動作解
析を遠隔制御することを特徴とする電子回路解析装置。
2. A plurality of computers are connected via a network, at least one computer of the plurality of computers is a remote machine, and other computers except the remote machine are local machines, which operate on each local machine. An electronic circuit analysis device, wherein each part of an electronic circuit to be analyzed is connected, and the local machine is accessed from the remote machine to remotely control the operation analysis of the electronic circuit.
JP23232795A 1995-09-11 1995-09-11 Electronic circuit analyzer Expired - Fee Related JP3177131B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23232795A JP3177131B2 (en) 1995-09-11 1995-09-11 Electronic circuit analyzer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23232795A JP3177131B2 (en) 1995-09-11 1995-09-11 Electronic circuit analyzer

Publications (2)

Publication Number Publication Date
JPH0981412A true JPH0981412A (en) 1997-03-28
JP3177131B2 JP3177131B2 (en) 2001-06-18

Family

ID=16937464

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23232795A Expired - Fee Related JP3177131B2 (en) 1995-09-11 1995-09-11 Electronic circuit analyzer

Country Status (1)

Country Link
JP (1) JP3177131B2 (en)

Also Published As

Publication number Publication date
JP3177131B2 (en) 2001-06-18

Similar Documents

Publication Publication Date Title
US4920481A (en) Emulation with display update trapping
US6668339B1 (en) Microprocessor having a debug interruption function
US5113500A (en) Multiple cooperating and concurrently operating processors using individually dedicated memories
EP0911735B1 (en) Microprocessor test system
EP0450839A2 (en) A logic simulation machine
JPH0773046A (en) Method and equipment for emulation of circuit in computer system
KR100764921B1 (en) Virtual rom for device enumeration
US7548828B2 (en) Automatic test equipment platform architecture using parallel user computers
CN101251819A (en) Debug method suitable for multi-processor core system chip
CN103092810A (en) Processor with programmable virtual ports
US6442725B1 (en) System and method for intelligent analysis probe
US8769357B1 (en) System and method for evaluation of a field programmable gate array (FPGA)
US20040034841A1 (en) Emulation components and system including distributed event monitoring, and testing of an IC design under emulation
JP3177131B2 (en) Electronic circuit analyzer
US5473749A (en) Image processing system having plurality of processors acting on image data according to stored program from host computer
US20030135708A1 (en) System, method and computer program product for mapping system memory in a multiple node information handling system
JP2001318805A (en) Test method for built-in system and test system
JPH1165898A (en) Maintenance system for electronic computer
US7451074B2 (en) Embedded microprocessor emulation method
US11966309B2 (en) Saturation of multiple PCIe slots in a server by multiple ports in a single test card
JP2003177937A (en) Apparatus and method for improvement of communication between emulator unit and host device
US20060123153A1 (en) Method and system for testing remote I/O functionality
KR100477138B1 (en) Personal computer systems
JPH0690714B2 (en) Logic simulation machine and processing method
TW202301362A (en) Apparatus and system for debugging solid state disk devices

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees