JPH0974357A

JPH0974357A - 符号化装置

Info

Publication number: JPH0974357A
Application number: JP12061896A
Authority: JP
Inventors: Masayuki Miyamoto; 雅之宮本; Kunihiko Iizuka; 邦彦飯塚; Hirofumi Matsui; 裕文松井; Mitsuhiko Fujio; 光彦藤尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-06-28
Filing date: 1996-05-15
Publication date: 1997-03-18
Anticipated expiration: 2016-05-15
Also published as: US5878171A; EP0751624A3; DE69633317D1; EP0751624A2; EP0751624B1; JP3383152B2; DE69633317T2

Abstract

(57)【要約】【課題】イメージセンサ２から入力される入力画像の
ベクトル成分に対して、コードブック内の各コードワー
ドとの最大内積値のスカラー量子化符号およびその最大
内積値を与えるコードワードのインデックスを符号化し
て出力するようにしたベクトル量子化符号化法を用いる
画像圧縮装置１において、回路規模および電力消費を縮
小する。【解決手段】内積値計算回路１２は、各コード成分に
対応したコード成分キャパシタと差動増幅器と帰還キャ
パシタとを備えるアナログ回路から成り、前記コードワ
ードに対応する各内積値計算部Ｒ１〜ＲＭによって、前
記入力ベクトルとの内積値を並列で演算する。これによ
って、Ａ／Ｄ変換後に演算を行う場合には、入力ベクト
ルの次元数や階調数の増加によって、演算量や電力消費
が飛躍的に増大するのに対して、アナログ演算で行うこ
とによって、そのような問題を解消できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、音声信号や画像信
号などのアナログ信号の伝送や記録にあたって、該アナ
ログ信号を符号化するための装置に関する。

【０００２】

【従来の技術】音声信号や画像信号などのアナログ信号
の前記伝送や記録を行うにあたって、劣化の少ないデジ
タル信号に符号化して行う方法が各種提案されている。
また、それらの各符号化法において、デジタル信号をそ
のまま伝送または記録するのではなく、伝送レートや記
録容量を削減するために、データ量を、たとえば数分の
一〜数十分の一に圧縮することのできる符号化法が提案
されている。

【０００３】前記符号化法の典型的な一例として、ベク
トル量子化（Vector Quantization）法が挙げられる。
このベクトル量子化法では、まず、符号化すべきアナロ
グ信号を所定のサンプリング周期で順次サンプリングし
て得られた信号レベルをそれぞれベクトル成分ｘｋとす
るＫ次元の入力ベクトル↑ｘを作成する。ただし、ｋは
ベクトル成分の番号を表し、ｋ＝１，２，…，Ｋであ
る。また「↑」は、ベクトルであることを表す。

【０００４】一方、予め複数種類の学習用音声または画
像を用意しておき、その学習用音声または画像の信号に
対して、同様にしてそれぞれ得られたベクトルから学習
されたベクトルをコードワード↑ｃｉとし、各信号に対
応したコードワード↑ｃｉから成るコードブックｂを登
録しておく。ただし、ｉは、ｉ＝１，２，…，Ｍであ
り、識別番号を表し、以下インデックスと称する。

【０００５】次に、登録されている前記コードブックｂ
内の各コードワード↑ｃｉのうち、前記入力ベクトル↑
ｘに最も近いコードワード↑ｃＩが求められ、そのコー
ドワード↑ｃＩのインデックスＩだけ伝送または記録さ
れる。

【０００６】すなわち、

【０００７】

【数１】

【０００８】が最小となるコードワード↑ｃＩが判定さ
れ、そのインデックスＩが伝送または記録される。

【０００９】これによって、データ量は、ｌｏｇ₂Ｍ
（ビット／１ベクトル）となる。したがって、たとえば
画像信号において、前記Ｋ＝６×６＝３６画素の処理単
位ブロックに対して、前記コードブックｂ内にＭ＝２５
６個のコードワードが登録されているとするとき、２５
６＝２⁸であるから、８／３６＝０．２２（ビット／画
素）となり、各画素毎に８ビットのスカラー量子化を行
っていた場合に比べて、データ量を１／３６とすること
ができる。

【００１０】上述のようなベクトル量子化法を更に進め
て、データ量を圧縮するようにした符号化法として、正
規化ベクトル量子化（Normalized Vector Quantizatio
n、またはGain／Shape Vector Quantization ともい
う）法が挙げられる。この正規化ベクトル量子化法で
は、コードブックＢ内の各コードワード↑Ｃｉは、大き
さ１、すなわち、｜↑Ｃｉ｜＝（↑Ｃｉ，↑Ｃｉ）^1/2＝１ …（２）とされる。

【００１１】入力ベクトル↑ｘに対して、各コードワー
ド↑Ｃｉとの内積値、

【００１２】

【数２】

【００１３】の絶対値が最大となるコードワード↑ＣＩ
を求め、前記入力ベクトル↑ｘを、ＳＱ｛（↑ｘ，↑Ｃ
Ｉ）｝・↑ＣＩで近似する。ただし、ＳＱ｛（↑ｘ，↑
ＣＩ）｝は、内積値（↑ｘ，↑ＣＩ）のスカラー量であ
る。

【００１４】すなわちこれは、Ａをスカラー量とする
と、｜↑Ｃｉ｜²＝１から、｜↑ｘ−Ａ・↑Ｃｉ｜² ＝｜↑ｘ｜²−２Ａ（↑ｘ，↑Ｃｉ）＋Ａ²｜↑Ｃｉ｜² ＝｛Ａ−（↑ｘ，↑Ｃｉ）｝²＋｜↑ｘ｜²−（↑ｘ，↑Ｃｉ）² …（４）であり、右辺第２項および第３項において、｜（↑ｘ，
↑Ｃｉ）｜²≦｜↑ｘ｜²であるから、前記内積の絶対
値｜（↑ｘ，↑Ｃｉ）｜が最大となるコードワード↑Ｃ
Ｉで、かつＡ＝（↑ｘ，↑Ｃｉ）で上式が最小値とな
り、入力ベクトル↑ｘに最も近いベクトルとなるためで
ある。

【００１５】このようにして、圧縮側と伸長側とでとも
に必要になる前記コードブックＢを小さく、すなわち登
録コードワード数Ｍを削減することができる。

【００１６】さらに、登録コードワード数Ｍを削減する
ことができるように、前記正規化ベクトル量子化法の考
え方を進めた平均値分離正規化ベクトル量子化（Mean-S
eparated Normalized Vector Quantization 、またはDi
fferential Normalized Vector Quantization もしくは
Mean／Gain／Shape Vector Quantization とも呼ばれ
る）法が提案されている。この平均値分離正規化ベクト
ル量子化法では、まず、前記入力ベクトル↑ｘ内の平均
値μを、次式にて求める。

【００１７】

【数３】

【００１８】次に、前記入力ベクトル↑ｘから、前記平
均値μを分離した差成分ベクトル↑Ｘ＝（Ｘ１，Ｘ２，
…，ＸＫ）を次式から求める。

【００１９】 ↑Ｘ＝↑ｘ−μ・↑Ｕ …（６）ただし、↑Ｕは、（１，１，…，１）から成るベクトル
である。

【００２０】続いて、前記正規化ベクトル量子化法で用
いた前記コードブックＢ内の単位長さの各コードワード
↑Ｃｉに対して、内積の絶対値｜（↑Ｘ，↑Ｃｉ）｜が
最大となるコードワード↑ＣＩを求める。こうして求め
られた平均値μと最大の絶対値を有する内積値Ｐとをス
カラー量子化するとともに、前記インデックスＩを２値
符号化して、圧縮符号を作成し、伝送または記録を行
う。

【００２１】伝送または再生された圧縮符号から、伸長
装置は、下記のようにして、出力ベクトル↑ｘｏｕｔを
復号化する。

【００２２】 ↑ｘｏｕｔ＝Ｐａ・↑ＣＩ＋μａ・↑Ｕ …（７）ただし、Ｐａ，μａは、スカラー量子化された最大絶対
値内積値Ｐおよび平均値μの量子化代表値である。

【００２３】上述のように、いずれのベクトル量子化法
においても、内積値演算や最大内積値の判定処理が必要
となる。このような演算や判定処理は、たとえば特開昭
６２−１８３２８４号公報で示されるように、従来か
ら、アナログ信号を予め定める周期でサンプリングし、
デジタル信号に変換した後に、マイクロプロセッサによ
って行われている。

【００２４】

【発明が解決しようとする課題】したがって、サンプリ
ング周波数、信号レベルの階調数およびコードワード数
などが増加すると、前記マイクロプロセッサの演算量が
飛躍的に増大してしまう。たとえば、コードワード数を
Ｍとし、各コードワードおよび入力ベクトルにおけるベ
クトル成分の次元数をＫとすると、内積値演算では、Ｍ
×Ｋ回の積和演算が必要となる。

【００２５】したがって、そのような乗算器を実現する
には、前記マイクロプロセッサの回路が大型化するとい
う問題がある。また、画像信号を扱う場合には、高速動
作が必要となり、電力消費が大きくなるという問題があ
る。さらにまた、前記マイクロプロセッサ以外にアナロ
グ／デジタル変換器や積分器などが必要となり、周辺回
路も大型化してしまうとともに、前記画像信号などの数
十ＭＨｚの信号を扱うためには、アナログ／デジタル変
換器の電力消費が大きくなるという問題もある。

【００２６】本発明の目的は、ベクトル量子化法によっ
てアナログ信号を符号化する装置において、回路規模を
縮小することができるとともに、電力消費を低減するこ
とができる符号化装置を提供することである。

【００２７】

【課題を解決するための手段】請求項１の発明に係る符
号化装置は、符号化すべきアナログ信号を予め定める周
期でサンプリングして得られる各信号レベルを予め定め
る処理単位ブロック毎に入力ベクトルとして取込み、複
数種類の学習用信号からそれぞれ作成された学習ベクト
ルである各コードワードのうち、前記入力ベクトルに最
も相関の高いコードワードの識別符号を出力するベクト
ル量子化アルゴリズムに基づいて符号化を行う符号化装
置において、前記各コードワードに個別的に対応して、
かつ相互に並列に設けられ、前記各コードワードの各コ
ード成分にそれぞれ対応した定数を有する素子を有し、
前記入力ベクトルと各コードワードとの相関をそれぞれ
検出する複数の内積値計算部を用いて、前記ベクトル量
子化を行うことを特徴とする。

【００２８】上記の構成によれば、音声信号や画像信号
などの符号化すべきアナログ信号をサンプリングして入
力ベクトルとして取込み、ベクトル量子化アルゴリズム
に基づいて符号化を行う装置において、各コードワード
のコード成分にそれぞれ対応した定数に形成される素子
を備えて構成される内積値計算部を相互に並列に設け、
各内積値計算部に入力ベクトルのベクトル成分に対応し
た信号を共通に与え、それぞれのコードワードと入力ベ
クトルとの内積値をアナログ演算によって求め、その内
積値が最も大きくなるコードワードを入力ベクトルに最
も相関の高いコードワードとする。

【００２９】したがって、入力ベクトルに対して多数の
コードワードとの内積値演算や最大内積値の判定処理を
行ってベクトル量子化を行うにあたって、内積値演算回
路をアナログ回路で実現することができ、画像信号など
のように信号レベルの階調数およびコードワード数が比
較的多くても、小さな回路規模で、かつ少ない電力消費
で、前記内積値演算を行うことができる。また、最大内
積値の演算結果を符号化するにあたって用いられるアナ
ログ／デジタル変換器の動作周波数は、アナログ信号を
デジタル信号に変換した後に内積値演算を行う場合に比
べて、飛躍的に小さくすることができ、このような周辺
回路を小形化することができるとともに、該周辺回路の
電力消費も低減することができる。

【００３０】また、請求項２の発明に係る符号化装置で
は、前記各内積値計算部は、前記各コード成分に対応し
た静電容量にそれぞれ形成され、一端に前記サンプリン
グされたアナログ信号がそれぞれ入力されるコード成分
キャパシタと、前記各コード成分キャパシタの他端が共
通に一方の入力に接続され、他方の入力には予め定める
基準電圧が入力される差動増幅器と、前記各差動増幅器
の入出力端子間に介在される帰還キャパシタとを備える
ことを特徴とする。

【００３１】上記の構成によれば、前記入力ベクトルお
よびコードワードの次元数をｋ（ｋ＝１，２，…，Ｋ）
とし、入力ベクトルの各ベクトル成分をＶｋで表し、各
コード成分キャパシタの静電容量をＨｋで表し、帰還キ
ャパシタの静電容量をｈで表し、前記基準電圧をＶｒｅ
ｆとし、差動増幅器の出力電圧をＶｏとするとき、差動
増幅器に関して、

【００３２】

【数４】

【００３３】の関係が成立し、各ベクトル成分（Ｖｋ−
Ｖｒｅｆ）と係数（−Ｈｋ／ｈ）との内積値を、（Ｖｏ
−Ｖｒｅｆ）としてアナログ演算することができる。

【００３４】さらにまた、請求項３の発明に係る符号化
装置では、前記差動増幅器は、相互に縦続接続され、そ
れぞれ帰還キャパシタを備える第１および第２の差動増
幅器であり、第１の差動増幅器の出力端子と第２の差動
増幅器の反転入力端子との間に介在され、かつ第１の差
動増幅器に関する帰還キャパシタに静電容量の等しい結
合キャパシタをさらに有し、前記各コード成分キャパシ
タの他端は、対応しているコード成分が、正係数である
ときには第１の差動増幅器の反転入力端子に接続され、
負係数であるときには第２の差動増幅器の反転入力端子
に接続されることを特徴とする。

【００３５】上記の構成によれば、前記結合キャパシタ
の静電容量は第１の差動増幅器のための帰還キャパシタ
の静電容量と等しく形成されており、したがって第１の
差動増幅器の出力は、ゲイン１で反転されて、出力され
ることになる。これに対応して、各コード成分キャパシ
タの他端は、対応するコード成分が、正係数であるとき
には第１の差動増幅器の反転入力端子に接続され、負係
数であるときには第２の差動増幅器の反転入力端子に接
続される。こうして、正負両係数に対応したコード成分
を実現することができる。

【００３６】また、請求項４の発明に係る符号化装置で
は、前記各内積値計算部は、前記各コード成分に対応し
た静電容量にそれぞれ形成され、一端に前記サンプリン
グされたアナログ信号がそれぞれ入力されるコード成分
キャパシタと、前記各コード成分キャパシタの対応して
いるコード成分が、正係数であるときには該コード成分
キャパシタの他端が非反転入力端子に接続され、負係数
であるときには該コード成分キャパシタの他端が反転入
力端子に接続される差動増幅器と、前記差動増幅器の反
転入力端子と出力端子との間に介在される帰還キャパシ
タと、前記差動増幅器の非反転入力端子に基準電圧を与
えるキャパシタとを備えることを特徴とする。

【００３７】上記の構成によれば、１つの差動増幅器を
用いて、正負両係数に対応したコード成分を実現するこ
とができる。

【００３８】さらにまた、請求項５の発明に係る符号化
装置では、前記各内積値計算部は、前記各コード成分に
対応した静電容量にそれぞれ形成されるコード成分キャ
パシタと、前記各コード成分キャパシタの一端に、前記
サンプリングされたアナログ信号または予め定める基準
電圧を選択的に与えることができる第１の切換回路と、
前記各コード成分キャパシタの他端が共通に一方の入力
に接続され、他方の入力には前記基準電圧が入力される
差動増幅器と、一端が前記差動増幅器の入力端に接続さ
れる帰還キャパシタと、前記第１の切換回路と連動し、
前記帰還キャパシタの他端に差動増幅器の出力電圧また
は前記基準電圧を選択的に与える第２の切換回路と、前
記差動増幅器の入出力端間をホロア結合することができ
るスイッチとを備えることを特徴とする。

【００３９】上記の構成によれば、所定の計算周期内
で、第１および第２の切換回路を切換えることによっ
て、差動増幅器の一方の入力には、正係数のコード成分
による積算値の電圧と、負係数のコード成分による積算
値の電圧とが共通に入力されることになり、１つの差動
増幅器で正負両方の係数に対応することができる。ま
た、該差動増幅器の入力オフセット電圧は、前記２つの
積算値の電圧に逆極性で作用することになり、前記入力
オフセット電圧を補償することもできる。さらにまた、
該差動増幅器の他方の入力は前記基準電圧で固定されて
いるので、コモンモード電圧が固定され、高い性能を確
保することができる。

【００４０】また、請求項６の発明に係る符号化装置で
は、前記各コード成分キャパシタの静電容量は、帰還キ
ャパシタの静電容量および前記コード成分に対応して、
各内積値計算部内で正規化された容量に選ばれ、前記内
積値計算部と並列に設けられる平均値計算部であって、
一端に前記サンプリングされたアナログ信号がそれぞれ
入力される単位キャパシタと、前記単位キャパシタの他
端が共通に一方の入力に接続され、他方の入力には予め
定める基準電圧が入力される差動増幅器と、前記差動増
幅器の入出力端子間に介在される帰還キャパシタとを備
える、そのような平均値計算部と、前記内積値の絶対値
が最大となるコードワードを、入力ベクトルに最も相関
の高いコードワードとして判定する判定手段とをさらに
備えることを特徴とする。

【００４１】上記の構成によれば、前記平均値計算部
は、各ベクトル成分毎に設けられる単位キャパシタと、
差動増幅器と、帰還キャパシタとを備え、内積値計算部
に類似した構成となっており、この平均値計算部から
は、入力ベクトルの平均値を表す出力が導出される。し
たがって、前記正規化された内積値計算部と併せて、平
均値分離正規化ベクトル量子化法によって、符号化を行
うことができるようになる。

【００４２】

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１〜図４に基づいて説明すれば以下のとおりであ
る。

【００４３】図１は、本発明の実施の第１の形態の符号
化装置である画像圧縮装置１とそれに関連するイメージ
センサ２との電気的構成を示すブロック図である。この
画像圧縮装置１は、イメージセンサ２から入力された画
像信号を、後述するようにして圧縮符号化し、作成した
符号データを、出力ライン１７，１８から、送信装置や
記録装置などへ出力する装置である。

【００４４】前記イメージセンサ２は、多数のマトリク
ス配列されたフォトダイオード４を備えて構成されてい
る。前記マトリクス配列されたフォトダイオード４は、
各列毎に設けられている垂直転送ＣＣＤ（電荷結合素
子）５に接続されている。また、各垂直転送ＣＣＤ５の
一端は、水平転送ＣＣＤ６に接続されている。水平転送
ＣＣＤ６の各素子からは、バッファＦｋ（ｋ＝１，２，
…，Ｋ）を介して、ラインＬｋに、それぞれ保持してい
るアナログ電圧が出力される。

【００４５】前記イメージセンサ２における多数のフォ
トダイオード４は、たとえば図２で示すように、Ｋ＝６
画素×６画素＝３６画素の複数の処理単位ブロック７に
区分されている。各フォトダイオード４の出力電圧は、
前記垂直転送ＣＣＤ５および水平転送ＣＣＤ６によっ
て、前記処理単位ブロック７毎に順次的に読出されて、
前記各ラインＬｋに出力される。したがって、画像圧縮
装置１へは、図２で示すように、各フォトダイオード４
において作成された被写体の輝度レベルに対応した信号
レベルｘ１，ｘ２，…，ｘＫをベクトル成分とするＫ次
の入力ベクトル↑ｘが入力されることになる。

【００４６】画像圧縮装置１は、大略的に、内積値計算
回路１２と、最大内積値検出回路１３と、アナログ／デ
ジタル変換器１５と、インデックス符号化回路１６とを
備えて構成されている。前記内積値計算回路１２は、複
数の内積値計算部Ｒｉ（ｉ＝１，２，…，Ｍ、たとえば
Ｍ＝３２であり、総称するときには参照符Ｒで示す）か
ら構成されている。

【００４７】図３は、前記内積値計算部Ｒの第１の形態
の具体的構成を示す電気回路図である。この内積値計算
部Ｒは、前記入力ベクトル↑ｘの次元数Ｋに対応したＫ
個のコード成分キャパシタＨｋ（総称するときには参照
符Ｈで示す）と、差動増幅器Ｅと、帰還キャパシタｈと
を備えて構成されている。各コード成分キャパシタＨｋ
において、その一端は前記各ラインＬｋにそれぞれ接続
されており、他端は入力ラインＳを介して差動増幅器Ｅ
の反転入力端子に共通に接続されている。差動増幅器Ｅ
の非反転入力端子には、基準電圧Ｖｒｅｆが与えられて
いる。また、この差動増幅器Ｅの前記反転入力端子と出
力端子との間は、帰還キャパシタｈによって接続されて
いる。

【００４８】ここで、差動増幅器Ｅの入力にＭＯＳＦＥ
Ｔを使用するなどして、該差動増幅器Ｅの入力抵抗を無
限大とみなせるものとし、たとえば参照符ＳＷＦで示さ
れるようなリフレッシュ回路を設けることによって、入
力電圧の印加以前において、各コード成分キャパシタＨ
ｋに蓄積されている電荷が０となるようにして、該差動
増幅器Ｅの反転入力端子側の電荷を０とするとき、電荷
の保存則から、

【００４９】

【数５】

【００５０】が成立する。ただし、前記各ラインＬｋか
らの入力電圧をＶｋとし、差動増幅器Ｅの出力電圧をＶ
ｏとし、コード成分キャパシタＨｋおよび帰還キャパシ
タｈの静電容量を参照符と同一に示す。

【００５１】これによって、各ベクトル成分（Ｖ１−Ｖ
ｒｅｆ，Ｖ２−Ｖｒｅｆ，…，ＶＫ−Ｖｒｅｆ）と、係
数（−Ｈ１／ｈ，−Ｈ２／ｈ，…，−ＨＫ／ｈ）との内
積値が、（Ｖｏ−Ｖｒｅｆ）として計算可能であること
が理解される。

【００５２】前記最大内積値検出回路１３は、最大入力
検出回路２１と、各内積値計算部Ｒｉに対応したスイッ
チング素子Ｔｉとを備えて構成されている。最大入力検
出回路２１からは、前記各内積値計算部Ｒｉにそれぞれ
対応した出力ラインＹｉが導出されており、この最大入
力検出回路２１は、後述するようにして、入力ラインＪ
ｉを介する各内積値計算部Ｒｉからの入力電圧Ｖｏｉの
うち、最も高い入力電圧ＶｏＩの内積値計算部ＲＩに対
応したチャネルＩの出力ラインＹＩの出力電圧Ｖｏｕｔ
Ｉのみをハイレベルとし、残余のチャネルｊ（ｊ≠Ｉ）
の出力ラインＹｊの出力電圧Ｖｏｕｔｊをローレベルと
する。

【００５３】前記各出力ラインＹｉは、インデックス符
号化回路１６に接続されている。このインデックス符号
化回路１６は、内積値が最大であると判定された前記チ
ャネルＩのインデックスを２値符号に変換して、その符
号化データを出力ライン１８へ出力する。

【００５４】また、前記各出力ラインＹｉは、個別的に
対応する前記スイッチング素子Ｔｉのゲートにそれぞれ
接続されており、したがって入力ラインＪｉをそれぞれ
介して各スイッチング素子Ｔｉに入力される前記各内積
値計算部Ｒｉからの入力電圧Ｖｏｉのうち、前記最も高
い入力電圧ＶｏＩがスイッチング素子ＴＩによって選択
され、アナログ／デジタル変換器１５に入力されて、そ
の電圧レベルがスカラー量子化され、量子化データが出
力ライン１７に出力される。

【００５５】図４は、前記最大入力検出回路２１の具体
的構成を示す電気回路図である。この最大入力検出回路
２１は、前記ｉ（ｉ＝１，２，…，Ｍ）チャネルのアナ
ログ入力電圧Ｖｏｉに個別的に対応する基本回路αｉを
備えている。

【００５６】基本回路α１は、ＭＯＳから成る５つの電
界効果トランジスタＱ１〜Ｑ５を有する検出部３１と、
４つの電界効果トランジスタＱ６〜Ｑ９を有するフィー
ドバック電流発生回路３２とを備えて構成されている。
前記検出部３１において、前記入力ラインＪ１からの入
力電圧Ｖｏ１はＮ型のトランジスタＱ１のゲートに入力
されており、このトランジスタＱ１のドレインはＰ型の
トランジスタＱ２のドレインおよびゲートに接続されて
いる。

【００５７】トランジスタＱ２のソースは、ハイレベル
Ｖｄｄである一方の電源ライン２２に接続されている。
このトランジスタＱ２に対応して、同様のＰ型のトラン
ジスタＱ３が設けられており、これらトランジスタＱ
２，Ｑ３はカレントミラー回路を構成する。トランジス
タＱ３のゲートは前記トランジスタＱ２のゲートととも
にトランジスタＱ１のドレインに接続されており、また
ソースは前記電源ライン２２に接続され、ドレインはＮ
型のトランジスタＱ４のドレインに接続されている。

【００５８】トランジスタＱ４のゲートには予め定める
基準電圧Ｖｂ２が印加されており、またソースは接地レ
ベルである他方の電源ライン２３に接続されている。こ
れらトランジスタＱ３，Ｑ４の接続点２４からは、該ト
ランジスタＱ３，Ｑ４のインピーダンスに応じた出力電
圧Ｖｏｕｔ１が出力される。また、前記トランジスタＱ
１のソースはＮ型のトランジスタＱ５のドレインに接続
されており、このトランジスタＱ５のソースは前記電源
ライン２３に接続され、ゲートには予め定める基準電圧
Ｖｂ１が印加されている。

【００５９】前記接続点２４からの出力電圧Ｖｏｕｔ１
はまた、フィードバック電流発生回路３２に入力され、
Ｎ型のトランジスタＱ７のゲートに入力される。このト
ランジスタＱ７のソースは、Ｎ型のトランジスタＱ６を
介して前記電源ライン２３に接続される。トランジスタ
Ｑ６のゲートには予め定める基準電圧Ｖｂ３が印加され
ており、したがって、該トランジスタＱ６を流れるバイ
アス電流Ｉ６は前記基準電圧Ｖｂ３によって規定された
一定値となる。

【００６０】前記トランジスタＱ７のドレインは、Ｐ型
のトランジスタＱ８を介して電源ライン２２に接続され
ている。このトランジスタＱ８と対を成すトランジスタ
Ｑ９が設けられており、これらトランジスタＱ８，Ｑ９
はカレントミラー回路を構成し、トランジスタＱ９は前
記トランジスタＱ７に流れる電流に対応したフィードバ
ック電流ＩＦを前記トランジスタＱ１とトランジスタＱ
５との接続点２５に正帰還する。

【００６１】残余の基本回路α２〜αＭも前記基本回路
α１と同様に構成されており、各基本回路α１〜αＭに
おける接続点２５は接線２７によって相互に同電位に保
たれている。また、トランジスタＱ７とトランジスタＱ
６との接続点２６は、接線２８によって各基本回路α１
〜αＭ間で相互に同電位に保持される。

【００６２】さらにまた、基本回路α１〜αＭに共通
に、前記トランジスタＱ６のバイアス電流Ｉ６を供給す
るためのＮ型のトランジスタＱ１０が設けられている。
このトランジスタＱ１０のゲートおよびドレインは前記
ハイレベルＶｄｄの電源ライン２２に接続され、ソース
はトランジスタＱ６のドレイン、すなわち接線２８に接
続されている。各トランジスタＱ１〜Ｑ１０は、飽和領
域で動作する。

【００６３】上述のように構成された最大入力検出回路
２１において、まず検出部３１の動作を詳述する。各ト
ランジスタＱ５を流れるバイアス電流Ｉ５は基準電圧Ｖ
ｂ１によって前述のように規定されており、したがって
各トランジスタＱ１は、各トランジスタＱ５が接線２７
で並列接続されていることから、各トランジスタＱ９か
らのすべてのフィードバック電流ＩＦと、各トランジス
タＱ５を流れる電流Ｉ５の総和Ｍ・Ｉ５とに対応した値
となる該トランジスタＱ１のソース電圧と、入力電圧Ｖ
ｏｉとの差に対応した電流Ｉ１を通過させる。

【００６４】これによって、電流Ｉ３が流れるトランジ
スタＱ３のインピーダンスと、前記基準電圧Ｖｂ２によ
って規定される電流Ｉ４が流れるトランジスタＱ４のイ
ンピーダンスとの差に対応した電圧が、接続点２４から
出力電圧Ｖｏｕｔｉとして出力されるとともに、トラン
ジスタＱ７のゲートに入力される。また、これによって
トランジスタＱ７は、相互に並列接続されている各トラ
ンジスタＱ６において前記バイアス電圧Ｖｂ３によって
規定される電流Ｉ６の総和Ｍ・Ｉ６と、前記トランジス
タＱ１０を流れる電流Ｉ１０とに対応した該トランジス
タＱ７のソース電圧と、入力される前記出力電圧Ｖｏｕ
ｔｉとの差に対応した電流Ｉ７をトランジスタＱ８から
引込み、トランジスタＱ９を介して前記接続点２５にフ
ィードバック電流ＩＦとして正帰還する。

【００６５】したがって、フィードバック電流発生回路
３２は、前記出力電圧Ｖｏｕｔｉが、接線２８の電圧
に、ＭＯＳＦＥＴの導通に要する閾値電圧Ｖｔｈを加算
した電圧よりも高くなる程、前記接続点２５に大きなフ
ィードバック電流ＩＦを正帰還する。したがって、出力
電圧Ｖｏｕｔｉが高くなる程、トランジスタＱ１を流れ
る電流Ｉ１、すなわちトランジスタＱ３を流れる電流Ｉ
３が減少し、出力電圧Ｖｏｕｔｉが接線２８の電圧に前
記閾値電圧Ｖｔｈを加算した電圧よりも低くなると、ト
ランジスタＱ７はＯＦＦとなって、トランジスタＱ６の
前記バイアス電流Ｉ６はトランジスタＱ１０から供給さ
れる。このような動作が、入力電圧Ｖｏｉの小さいチャ
ネルの基本回路から行われ、最終的に最大入力の基本回
路のみが出力電圧Ｖｏｕｔｉにハイレベルを出力し、最
大値の選択が行われる。

【００６６】この最大入力検出回路２１には、上述のよ
うな構成以外にも、たとえば本件発明者が先に特願平７
−１２５３７２号で提案したような他の構造が用いられ
てもよい。

【００６７】このようにして、本発明に従う画像圧縮装
置１では、内積値演算および最大内積値の判定処理を、
アナログ回路によって実現される内積値計算回路１２お
よび最大内積値検出回路１３によって行うので、デジタ
ル信号処理によってこれらの内積値演算や最大内積値の
判定処理を行う場合に比べて、回路構成を小形化するこ
とができるとともに、電力消費を低減することができ
る。また、アナログ／デジタル変換器１５やインデック
ス符号化回路１６などの周辺回路も、低速動作が可能と
なり、該周辺回路による電力消費を低減することができ
る。

【００６８】本発明の実施の第２の形態について、図５
に基づいて説明すれば以下のとおりである。

【００６９】図５は、本発明の実施の第２の形態の内積
値計算部Ｒａの電気回路図である。この内積値計算部Ｒ
ａは、前述の図３で示す内積値計算部Ｒに類似し、対応
する部分には同一の参照符号を付してその説明を省略す
る。前記式８から、前記内積値計算部Ｒでは、負または
０の係数しか実現することができない。これに対して該
内積値計算部Ｒａでは、２つの差動増幅器Ｅａ，Ｅｂを
設け、それぞれ正係数および負係数の積算を行う。

【００７０】したがって、前記各コード成分キャパシタ
Ｈｋのうち、正係数となるべきコード成分キャパシタＨ
⁺ｋは、ラインＳａを介して差動増幅器Ｅａの反転入力
端子に接続され、負係数となるべきコード成分キャパシ
タＨ^-ｋは、ラインＳｂを介して差動増幅器Ｅｂの反転
入力端子に接続されている。差動増幅器Ｅａ，Ｅｂの非
反転入力端子にはそれぞれ前記基準電圧Ｖｒｅｆが印加
されており、また反転入力端子と出力端子との間は帰還
キャパシタｈａ，ｈｂによってそれぞれ接続されてい
る。差動増幅器Ｅａの出力は、結合キャパシタｈｃを介
して、差動増幅器Ｅｂの反転入力端子に入力される。

【００７１】したがって、差動増幅器Ｅａへの入力と差
動増幅器Ｅｂからの出力との関係は、

【００７２】

【数６】

【００７３】となる。ただし、右辺第１項および第２項
において、同次元のコード成分キャパシタ、たとえばＨ
⁺１，Ｈ^-１のうち、いずれか一方のみが係数に対応し
た値であって、前記ラインＳａまたはラインＳｂに接続
されており、いずれか他方は０となる。また、前記係数
が０であるときには、ともに０となり、前記ラインＳ
ａ，Ｓｂにはキャパシタは接続されない。すなわち、た
とえば図５で示されるように、正係数のコード成分キャ
パシタＨ１，Ｈ３，…において、差動増幅器Ｅａ側には
係数が与えられ、差動増幅器Ｅｂ側に関しては、０とさ
れる。

【００７４】こうしてコード成分として、正負両方の係
数を用いることができる。

【００７５】また、ｈｃ＝ｈａとすることによって、前
記式９を、

【００７６】

【数７】

【００７７】とすることもできる。

【００７８】本発明の実施の第３の形態について、図６
に基づいて説明すれば以下のとおりである。

【００７９】図６は、本発明の実施の第３の形態の内積
値計算部Ｒｂの電気回路図である。この内積値計算部Ｒ
ｂは、前述の図５で示す内積値計算部Ｒａに類似し、対
応する部分には同一の参照符号を付して、その説明を省
略する。この内積値計算部Ｒｂでは、差動増幅器Ｅは、
前記図３で示す内積値計算部Ｒと同様に１個とされ、こ
のため図５において参照符Ｈ１，Ｈ３，…で示される正
係数となるべきコード成分キャパシタＨ⁺ｋは、ライン
Ｓａを介して差動増幅器Ｅの非反転入力端子に接続さ
れ、参照符Ｈ２，…，ＨＫで示される負係数となるべき
コード成分キャパシタＨ^-ｋは、ラインＳｂを介して差
動増幅器Ｅの反転入力端子に接続される。また、帰還キ
ャパシタは、前記ｈｂとされ、前記基準電圧Ｖｒｅｆ
は、キャパシタｈａを介して、非反転入力端子に入力さ
れる。このようにして、１個の差動増幅器Ｅを用いて、
正負両方の係数を実現することができる。

【００８０】本発明の実施の第４の形態について、図７
および図８に基づいて説明すれば以下のとおりである。

【００８１】図７は、本発明の実施の第４の形態の内積
値計算部Ｒｃの電気回路図である。注目すべきは、この
内積値計算部Ｒｃでは、各ラインＬｋには、第１の切換
回路である切換回路ＳＷｋがそれぞれ介在されている。
この切換回路ＳＷｋは、後述の制御信号Φ２に応答し
て、各ラインＬｋを介する入力電圧Ｖｋまたは予め定め
る基準電圧Ｖｒｅｆを、前記各コード成分キャパシタＨ
ｋの一端に与える。コード成分キャパシタＨｋの他端
は、共通に入力ラインＳを介して、差動増幅器Ｅの反転
入力端子に接続されている。

【００８２】各切換回路ＳＷｋは、前記制御信号Φ２が
ハイレベルであるときには、対応するコード成分キャパ
シタＨｋが前記正係数のコード成分キャパシタＨ⁺ｋで
あると、そのコード成分キャパシタＨ１，Ｈ３，…に入
力電圧Ｖ１，Ｖ３，…をそれぞれ入力し、これに対し
て、負係数のコード成分キャパシタＨ^-ｋであると、そ
のコード成分キャパシタＨ２，…，ＨＫに前記基準電圧
Ｖｒｅｆを与える。また、前記制御信号Φ２がローレベ
ルであるとき、正係数のコード成分キャパシタＨ１，Ｈ
３，…には前記基準電圧Ｖｒｅｆを与え、これに対し
て、負係数のコード成分キャパシタＨ２，…，ＨＫには
入力電圧Ｖ２，…，ＶＫをそれぞれ入力する。

【００８３】差動増幅器Ｅの非反転入力端子には、前記
基準電圧Ｖｒｅｆが与えられている。また、この差動増
幅器Ｅの反転入力端子と出力端子との間には、帰還キャ
パシタｈおよび第２の切換回路である切換回路ＳＷＦＢ
の直列回路と、リフレッシュ用のスイッチＳＷＦとの並
列回路が介在されている。切換回路ＳＷＦＢは、前記制
御信号Φ２がローレベルであるときには、帰還キャパシ
タｈを前記入出力端間に介在し、これに対して前記制御
信号Φ２がハイレベルであるときには、帰還キャパシタ
ｈに前記基準電圧Ｖｒｅｆを与える。この切換回路ＳＷ
ＦＢと帰還キャパシタｈとの間から、前記出力電圧Ｖｏ
が取出される。また、スイッチＳＷＦは、制御信号Φ１
がハイレベルであるときには導通して、差動増幅器Ｅの
入出力端間をホロア結合し、ローレベルであるときには
遮断している。

【００８４】図８は、上述のように構成される内積値計
算部Ｒｃの動作を説明するためのタイミングチャートで
ある。時刻ｔ１において、図８（ａ）および図８（ｂ）
でそれぞれ示すように、前記制御信号Φ１，Φ２がハイ
レベルとなると、スイッチＳＷＦが導通して差動増幅器
Ｅがホロア結合となってリフレッシュ状態となるととも
に、切換回路ＳＷＦＢが基準電圧Ｖｒｅｆ側に導通す
る。これによって、差動増幅器Ｅの出力電圧Ｖｏは、図
８（ｃ）で示すように、動作点電圧Ｖｒに収束してゆ
く。

【００８５】差動増幅器Ｅの前記動作点電圧Ｖｒと基準
電圧Ｖｒｅｆとの間には、Ｖｒ＝Ｖｒｅｆ＋Ｖｏｆｆの
関係を有している。したがって、前記収束した状態で
は、帰還キャパシタｈの端子間には、入力オフセット電
圧Ｖｏｆｆに対応した電荷が蓄積されることになる。

【００８６】このとき、差動増幅器Ｅの反転入力端子側
に誘導される電荷の総量Ｑ⁺は、下式で表すことができ
る。

【００８７】

【数８】

【００８８】その後、時刻ｔ２において、制御信号Φ１
がローレベルとなって、スイッチＳＷＦが遮断され、差
動増幅器Ｅの反転入力端子がフローティングとされて電
荷が保持されている状態で、時刻ｔ３において、制御信
号Φ２がローレベルとなって、差動増幅器Ｅの入出力端
子間が反転増幅結合となって、演算動作が可能とされ
る。

【００８９】このとき、差動増幅器Ｅの反転入力端子側
に誘導される電荷の総量Ｑ^-は、下式で表すことができ
る。

【００９０】

【数９】

【００９１】電荷の保存則から、前記電荷総量Ｑ⁺とＱ
^-とは相互に等しく、したがって出力電圧Ｖｏについて
両式を解くと、差動増幅器Ｅの入力オフセット電圧Ｖｏ
ｆｆが打消されて、下式のようになり、差動増幅器Ｅの
出力電圧Ｖｏが安定する時刻ｔ４以降から、再び制御信
号Φ１，Φ２がハイレベルとなる時刻ｔ５までの期間
で、内積値を正確に求めて出力することが可能となる。

【００９２】

【数１０】

【００９３】すなわち、この内積値計算部Ｒｃでは、制
御信号Φ２がハイレベルである期間とローレベルである
期間とで、入力オフセット電圧Ｖｏｆｆが逆極性に作用
する。こうして、オフセット補償を行うことができる。

【００９４】したがって、前述の内積値計算部Ｒｂは、
差動増幅器Ｅが１つとされて構成が簡略化されていたけ
れども、該差動増幅器Ｅへの基準電圧Ｖｒｅｆがキャパ
シタｈａを介して入力されているので、コモンモード、
すなわち入力電圧Ｖｋの平均値が、該差動増幅器Ｅの入
力レンジの中央値である前記基準電圧Ｖｒｅｆからずれ
てしまうと、性能が劣化するのに対して、この内積値計
算部Ｒｃでは、差動増幅器Ｅの非反転入力端子は基準電
圧Ｖｒｅｆで保持されたままであり、かつ入力オフセッ
ト電圧Ｖｏｆｆも補償されるので、そのような不具合を
防止することができる。

【００９５】なお、図３および図７で示す内積値計算部
Ｒ，Ｒｃにおいて、前記コード成分キャパシタＨｋが実
際に集積回路基板上に形成されるときには、各コード成
分キャパシタＨｋに対応した領域毎に微少な静電容量の
多数のキャパシタ素子が形成され、それらがラインＬｋ
またはラインＳから選択的に切離されることによって、
各コード成分キャパシタが所望とするコード成分に対応
した静電容量に形成される。

【００９６】同様に、図５で示す内積値計算部Ｒａおよ
び図６で示す内積値計算部Ｒｂでは、ラインＬｋに対し
て、ラインＳａおよびＳｂ毎にコード成分キャパシタの
形成領域が設けられており、それらの領域内の微少キャ
パシタがラインＬｋまたはラインＳａ，Ｓｂから選択的
に切離されることによって、正負いずれかで所望とする
係数に対応した静電容量に形成される。

【００９７】さらにまた、図３で示す内積値計算部Ｒに
おいて、各コード成分キャパシタＨｋの静電容量を相互
に等しい値とすることによって、平均値演算が可能とな
る。これを利用して、図９で示すような画像圧縮装置１
ａを実現することができる。

【００９８】本発明の実施の第５の形態について、図９
に基づいて説明すれば以下のとおりである。

【００９９】図９は本発明の実施の第５の形態の画像圧
縮装置１ａの電気的構成を示すブロック図である。この
画像圧縮装置１ａは前述の画像圧縮装置１に類似し、対
応する部分には同一の参照符号を付して、その説明を省
略する。この画像圧縮装置１ａでは、上述のように構成
された平均値計算回路１１が、内積値計算回路１２ａ内
の各絶対値内積値計算部Ｒｄｉ（ｉ＝１，２，…，Ｍ、
総称するときには、Ｒｄで示す）と並列に設けられてい
る。この平均値計算回路１１からの出力は、アナログ／
デジタル変換器１４でスカラー量子化された後、出力ラ
イン１９へ出力される。

【０１００】各絶対値内積値計算部Ｒｄｉは、それぞれ
内積値を求めて、前記ラインＪｉ（総称するときには、
Ｊで示す）を介して、前記最大入力検出回路２１および
スイッチング素子Ｔｉへそれぞれ出力するとともに、ラ
インＪａｉ（総称するときには、Ｊａで示す）を介し
て、インデックス符号化回路１６ａへ、その内積値の符
号を出力する。

【０１０１】図１０は、絶対値内積値計算部Ｒｄの具体
的構成を示すブロック図である。この絶対値内積値計算
部Ｒｄは、大略的に、前述の内積値計算部Ｒ，Ｒａ，Ｒ
ｂ，Ｒｃのいずれか（この図１０で示す例では、内積値
計算部Ｒｃ）と、反転アンプＤ１と、コンパレータＤ２
と、切換回路ＳＷとを備えて構成されている。

【０１０２】切換回路ＳＷは、２つの個別接点ＳＷａ，
ＳＷｂを有しており、一方の個別接点ＳＷａには、ライ
ンＷａを介して前記内積値計算部Ｒｃからの出力電圧Ｖ
ｏが直接与えられ、これに対して他方の個別接点ＳＷｂ
には、前記内積値計算部Ｒｃからの出力電圧Ｖｏが反転
アンプＤ１においてその極性が反転された後、ラインＷ
ｂを介して与えられている。

【０１０３】また、前記内積値計算部Ｒｃの出力電圧Ｖ
ｏは、コンパレータＤ２の非反転入力端子に入力されて
おり、これに対して反転アンプＤ１の出力電圧は、該コ
ンパレータＤ２の反転入力端子に入力されている。この
コンパレータＤ２は、内積値計算部Ｒｃの出力電圧Ｖｏ
の非反転値と、反転値とを相互に比較し、非反転値が反
転値よりも大きいときにはハイレベルとなり、反転値が
非反転値よりも大きいときにはローレベルとなる制御信
号Φ０を、前記ラインＪａを介して、前記インデックス
符号化回路１６ａへ出力するとともに、切換回路ＳＷへ
出力する。

【０１０４】切換回路ＳＷは、前記ラインＪに接続され
る共通接点ＳＷｃを、前記制御信号Φ０が、ハイレベル
であるときには個別接点ＳＷａ側に導通し、ローレベル
であるときには個別接点ＳＷｂ側に導通する。したがっ
て、内積値計算部Ｒｃで計算された内積値の非反転値が
反転値よりも大きいときには、その非反転値がラインＷ
ａから個別接点ＳＷａを介してラインＪへ出力され、反
転値が非反転値よりも大きいときには、その反転値がラ
インＷｂから個別接点ＳＷｂを介してラインＪへ出力さ
れる。また、その内積値の符号を表す制御信号Φ０がラ
インＪａへ出力される。こうして、該絶対値内積値計算
部Ｒｄは、内積値の絶対値を計算することができる。

【０１０５】したがって、この絶対値内積値計算部Ｒｄ
は、入力ベクトル↑ｘに対して、コードワード↑Ｃ１，
↑Ｃ２，…，および↑−Ｃ１，↑−Ｃ２，…から、内積
値の絶対値が最大となるコードワード↑ＣＩを求めるこ
とができ、前記平均値計算回路１１と併せて、この画像
圧縮装置１ａは、前述の平均値分離正規化ベクトル量子
化法によって符号化を行うことができるようになる。ま
た、共通のコード成分キャパシタＨｋを用いて、正負両
方のコードワード↑Ｃｋ，↑−Ｃｋを実現することがで
き、低コスト化および省スペース化を図ることができ
る。

【０１０６】なお、前記切換回路ＳＷは、たとえば図１
１で示すような構成で実現される。この切換回路ＳＷ
は、ＭＯＳから成る４つの電界効果トランジスタＱ１１
〜Ｑ１４と、インバータＩＮＶとを備えて構成されてい
る。一対のＮ型のトランジスタＱ１１，Ｑ１２のドレイ
ンは前記ラインＷａ，Ｗｂにそれぞれ接続され、ソース
は共通に前記ラインＪに接続されている。トランジスタ
Ｑ１１のゲートには、前記ラインＪａから制御信号Φ０
が直接入力され、これに対して、トランジスタＱ１２の
ゲートには、前記制御信号Φ０がインバータＩＮＶで反
転されて入力されている。

【０１０７】また、Ｐ型のトランジスタＱ１３，Ｑ１４
のソースはそれぞれ前記ラインＷａ，Ｗｂに接続され、
ドレインは共通に前記ラインＪに接続されている。トラ
ンジスタＱ１３のゲートには前記制御信号Φ０がインバ
ータＩＮＶで反転されて入力され、トランジスタＱ１４
のゲートには前記制御信号Φ０が直接入力されている。

【０１０８】したがって、制御信号Φ０がハイレベルで
あるときには、トランジスタＱ１１，Ｑ１３が導通し、
ラインＷａを介する前記非反転の内積値を表す電圧が、
出力電圧ＶｏａとしてラインＪへ出力される。これに対
して、制御信号Φ０がローレベルであるときには、トラ
ンジスタＱ１２，Ｑ１４が導通し、ラインＷｂを介する
反転された内積値の電圧が、ラインＪへ出力される。こ
うして、非反転および反転の内積値の信号は、正負いず
れの極性に拘わらず、ラインＪへ出力される。

【０１０９】前記インデックス符号化回路１６ａは、前
記出力ラインＹｉからの出力電圧Ｖｏｉと、前記ライン
Ｊａｉからの制御信号Φ０とに基づいて、絶対値内積値
が最大となるコードワード↑ＣＩのインデックスを２値
符号に変換して、その符号化データを出力ライン１８へ
出力する。

【０１１０】この絶対値内積値計算部Ｒｄにおける内積
値計算部Ｒｃを除く構成および最大入力検出回路２１
は、入力ベクトル↑ｘに最も相関の高いコードワード↑
ＣＩを判定する判定手段を構成する。

【０１１１】以下に、本件発明者の実験結果について詳
述する。イメージセンサ２によって検出される動画像を
１フレーム当り３６０画素×２８８画素とし、１秒当り
３０フレームとし、さらに各画素当り８ビット、すなわ
ち２５６階調とする。これによって、１秒当りの画素デ
ータは、３６０×２８８×３０×８＝２４，８８３，２００（ビ
ット）すなわち、約２５Ｍビットとなる。

【０１１２】このような画像を上述のように６×６＝３
６画素の処理単位ブロック７に分割し、各処理単位ブロ
ック７毎にコードワード数Ｍ＝６４のコードブックによ
って平均値分離正規化ベクトル量子化を行うものとす
る。

【０１１３】まず、動作周波数について考える。従来か
らのデジタル演算によると、Ｋ＝３６次元のベクトルの
内積演算量は、３６回の積和演算となる。したがって、
１処理単位ブロック７当り、上述のようにコードワード
数Ｍ＝６４とすると、６４×３６＝２，３０４の積和演算が必要となる。したがって、１秒当りの演算
量は、（３６０×２８８／３６）×２，３０４×３０＝１９
９，０６５，６００であり、積和演算器を１つ用いたデジタル回路では、約
２００ＭＨｚの動作周波数が必要となる。

【０１１４】これに対して、本発明に従うアナログ回路
では、１処理単位ブロック７毎に必要な内積演算を同時
に並列に行うので、（３６０×２８８／３６）×３０＝８６，４００となり、８６．４ＫＨｚの動作周波数とすることができ
る。

【０１１５】次に、回路規模について考える。デジタル
回路の場合には、８ビットの乗算器を形成するには、た
とえば、５４６（ゲート）×４（トランジスタ／ゲート）＝２，
１８４（トランジスタ）が必要であり、また８ビットの加算器には、たとえば、１０４（ゲート）×４（トランジスタ／ゲート）＝４１
６（トランジスタ）が必要である。したがって、８ビットの積和演算には少
なくとも２６００個のトランジスタが必要となり、実際
にはさらにレジスタなどのためにトランジスタが必要と
なる。

【０１１６】これに対して、本発明に従うアナログ回路
の場合には、各コードワードのコード成分において、２
５６階調を実現するために、１ｐｆのキャパシタアレイ
が必要となると、６４×３６＝２，３０４（ｐｆ）のキャパシタアレイが必要となるとともに、６４個の差
動増幅器が必要となる。

【０１１７】続いて、消費電力について考える。たとえ
ば、０．８μｍルールで考えると、デジタル回路の場合
には、前記２００ＭＨｚの動作で８ビットの乗算器は９
０ｍＷであり、８ビットの加算器は１６ｍＷであり、し
たがって積和演算には１０６ｍＷ以上が必要となる。

【０１１８】これに対して、本発明に従うアナログ回路
の場合、キャパシタアレイの消費電力は、ｆｃｖ²＝８６．４（ＫＨｚ）・２３０４（ｐｆ）・｛１．５（Ｖ）｝² ＝４４８（μＷ）となる。また、差動増幅器は、１つ当り、たとえば３６
（μＷ）とすると、３６（μＷ）×６４＝２，３０４（μＷ）となり、全体で２７５２（μＷ）となる。

【０１１９】したがって、動作周波数および電力消費を
格段に小さく抑えることができる。また、回路規模は、
上述のようにコードワード数Ｍが大きいと、キャパシタ
アレイのための面積が大きくなり、数倍程度となるけれ
ども、動作周波数が格段に低く、したがってアナログ／
デジタル変換器や積分器などの周辺回路を小形化するこ
とができるとともに、これら周辺回路の電力消費も格段
に低減することができる。このようにして、本発明に従
う画像圧縮装置１，１ａでは、内積値演算をアナログ回
路で行うので、回路規模や電力消費を低減することがで
きる。

【０１２０】

【発明の効果】請求項１の発明に係る符号化装置は、以
上のように、符号化すべきアナログ信号を入力ベクトル
として取込み、ベクトル量子化アルゴリズムに基づいて
符号化を行うにあたって、コードワードのコード成分に
それぞれ対応した定数に形成される素子を備える複数の
内積値計算部を相互に並列に設け、入力ベクトルと各コ
ードワードとの内積値演算をアナログで、かつ並列で行
い、ベクトル量子化を行う。

【０１２１】それゆえ、画像信号などのように、信号レ
ベルの階調数およびコードワード数が比較的多くても、
小さな回路規模で、かつ少ない電力消費で内積値演算を
行うことができる。また最大内積値の演算結果を符号化
するアナログ／デジタル変換器などの周辺回路の動作周
波数も、デジタル演算で行う場合に比べて飛躍的に小さ
くすることができ、周辺回路の小形化および電力消費の
低減を図ることができる。

【０１２２】また、請求項２の発明に係る符号化装置
は、以上のように、各内積値計算部における各素子をコ
ード成分に対応した静電容量のコード成分キャパシタで
実現し、その端子を差動増幅器に接続することによっ
て、入力ベクトルのベクトル成分に対する差動増幅器へ
の基準電圧の差と、コード成分キャパシタの静電容量に
対する差動増幅器の帰還キャパシタの静電容量の比との
内積値をアナログ演算によって求めることができる。

【０１２３】さらにまた、請求項３の発明に係る符号化
装置は、以上のように、各内積値計算部における各素子
をコード成分に対応した静電容量のコード成分キャパシ
タで実現するとともに、それぞれ帰還キャパシタを備え
る２つの差動増幅器を設け、前記コード成分キャパシタ
の一端を第１または第２の差動増幅器の反転入力端子に
選択的に接続するようにし、かつ第１の差動増幅器の出
力端子を、該第１の差動増幅器の帰還キャパシタに静電
容量の等しい結合キャパシタを介して、第２の差動増幅
器の反転入力端子に接続する。

【０１２４】それゆえ、第１の差動増幅器の出力は、ゲ
イン１で反転されて第２の差動増幅器から出力されるこ
とになり、第１の差動増幅器に接続されるコード成分キ
ャパシタは正係数を表し、第２の差動増幅器に接続され
るコード成分キャパシタは負係数を表すことになる。こ
うして、正負両係数に対応したコード成分を実現するこ
とができる。

【０１２５】また、請求項４の発明に係る符号化装置
は、以上のように、各内積値計算部における各素子をコ
ード成分に対応した静電容量のコード成分キャパシタで
実現し、その対応するコード成分が正係数であるかまた
は負係数であるかに対応して、差動増幅器の非反転入力
端子または反転入力端子にそれぞれ接続する。

【０１２６】それゆえ、１個の差動増幅器で、正負両係
数に対応したコード成分を実現することができる。

【０１２７】さらにまた、請求項５の発明に係る符号化
装置は、以上のように、差動増幅器の一方の入力には、
所定の計算周期内で、正係数のコード成分による積算値
の電圧と、負係数のコード成分による積算値の電圧とを
切換えて入力する。

【０１２８】それゆえ、１つの差動増幅器で正負両方の
係数に対応することができる。また、該差動増幅器の入
力オフセット電圧は、前記２つの積算値の電圧に逆極性
で現れることになり、前記入力オフセット電圧を補償す
ることもできる。さらにまた、該差動増幅器の他方の入
力は前記基準電圧で固定されているので、コモンモード
電圧が固定され、高い性能を確保することができる。

【０１２９】また、請求項６の発明に係る符号化装置
は、以上のように、各内積値計算部における各コード成
分キャパシタの静電容量を、帰還キャパシタの静電容量
およびコード成分に対応して、該内積値計算部内で正規
化しておき、かつその内積値計算部と並列に平均値計算
部を設ける。

【０１３０】それゆえ、平均値分離正規化ベクトル量子
化法によって符号化を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態の符号化装置である
画像圧縮装置とそれに関連するイメージセンサとの電気
的構成を示すブロック図である。

【図２】イメージセンサ上での処理単位ブロック内の各
画素の輝度レベルのベクトル成分としての読込順を説明
するための図である。

【図３】内積値計算部の第１の形態の具体的構成を示す
電気回路図である。

【図４】前記画像圧縮装置における最大内積値検出回路
内の最大入力検出回路の具体的構成を示す電気回路図で
ある。

【図５】内積値計算部の第２の形態の電気回路図であ
る。

【図６】内積値計算部の第３の形態の電気回路図であ
る。

【図７】内積値計算部の第４の形態の電気回路図であ
る。

【図８】図７で示す内積値計算部の動作を説明するため
のタイミングチャートである。

【図９】本発明の実施の第５の形態の画像圧縮装置の電
気的構成を示すブロック図である。

【図１０】図９で示す画像圧縮装置に用いられる絶対値
内積値計算部のブロック図である。

【図１１】図１０で示す絶対値内積値計算部に用いられ
る切換回路の具体的構成を示す電気回路図である。

【符号の説明】

１画像圧縮装置（符号化装置）１ａ画像圧縮装置（符号化装置）２イメージセンサ４フォトダイオード５垂直転送ＣＣＤ６水平転送ＣＣＤ７処理単位ブロック１１平均値計算回路１２内積値計算回路１２ａ内積値計算回路１３最大内積値検出回路１４アナログ／デジタル変換器１５アナログ／デジタル変換器１６インデックス符号化回路１６ａインデックス符号化回路２１最大入力検出回路（判定手段）Ｄ１反転アンプ（判定手段）Ｄ２コンパレータ（判定手段）Ｈｋコード成分キャパシタＲ内積値計算部Ｒａ内積値計算部Ｒｂ内積値計算部Ｒｃ内積値計算部Ｒｄ絶対値内積値計算部ＳＷ切換回路（判定手段）ＳＷｋ切換回路（第１の切換回路）ＳＷＦスイッチＳＷＦＢ切換回路（第２の切換回路） α 基本回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤尾光彦大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】符号化すべきアナログ信号を予め定める周
期でサンプリングして得られる各信号レベルを予め定め
る処理単位ブロック毎に入力ベクトルとして取込み、複
数種類の学習用信号からそれぞれ作成された学習ベクト
ルである各コードワードのうち、前記入力ベクトルに最
も相関の高いコードワードの識別符号を出力するベクト
ル量子化アルゴリズムに基づいて符号化を行う符号化装
置において、前記各コードワードに個別的に対応して、かつ相互に並
列に設けられ、前記各コードワードの各コード成分にそ
れぞれ対応した定数を有する素子を有し、前記入力ベク
トルと各コードワードとの相関をそれぞれ検出する複数
の内積値計算部を用いて、前記ベクトル量子化を行うこ
とを特徴とする符号化装置。
【請求項２】前記各内積値計算部は、前記各コード成分に対応した静電容量にそれぞれ形成さ
れ、一端に前記サンプリングされたアナログ信号がそれ
ぞれ入力されるコード成分キャパシタと、前記各コード成分キャパシタの他端が共通に一方の入力
に接続され、他方の入力には予め定める基準電圧が入力
される差動増幅器と、前記各差動増幅器の入出力端子間に介在される帰還キャ
パシタとを備えることを特徴とする請求項１記載の符号
化装置。
【請求項３】前記差動増幅器は、相互に縦続接続され、
それぞれ帰還キャパシタを備える第１および第２の差動
増幅器であり、第１の差動増幅器の出力端子と第２の差
動増幅器の反転入力端子との間に介在され、かつ第１の
差動増幅器に関する帰還キャパシタに静電容量の等しい
結合キャパシタをさらに有し、前記各コード成分キャパシタの他端は、対応しているコ
ード成分が、正係数であるときには第１の差動増幅器の
反転入力端子に接続され、負係数であるときには第２の
差動増幅器の反転入力端子に接続されることを特徴とす
る請求項２記載の符号化装置。
【請求項４】前記各内積値計算部は、前記各コード成分に対応した静電容量にそれぞれ形成さ
れ、一端に前記サンプリングされたアナログ信号がそれ
ぞれ入力されるコード成分キャパシタと、前記各コード成分キャパシタの対応しているコード成分
が、正係数であるときには該コード成分キャパシタの他
端が非反転入力端子に接続され、負係数であるときには
該コード成分キャパシタの他端が反転入力端子に接続さ
れる差動増幅器と、前記差動増幅器の反転入力端子と出力端子との間に介在
される帰還キャパシタと、前記差動増幅器の非反転入力端子に基準電圧を与えるキ
ャパシタとを備えることを特徴とする請求項１記載の符
号化装置。
【請求項５】前記各内積値計算部は、前記各コード成分に対応した静電容量にそれぞれ形成さ
れるコード成分キャパシタと、前記各コード成分キャパシタの一端に、前記サンプリン
グされたアナログ信号または予め定める基準電圧を選択
的に与えることができる第１の切換回路と、前記各コード成分キャパシタの他端が共通に一方の入力
に接続され、他方の入力には前記基準電圧が入力される
差動増幅器と、一端が前記差動増幅器の入力端に接続される帰還キャパ
シタと、前記第１の切換回路と連動し、前記帰還キャパシタの他
端に差動増幅器の出力電圧または前記基準電圧を選択的
に与える第２の切換回路と、前記差動増幅器の入出力端間をホロア結合することがで
きるスイッチとを備えることを特徴とする請求項１記載
の符号化装置。
【請求項６】前記各コード成分キャパシタの静電容量
は、帰還キャパシタの静電容量および前記コード成分に
対応して、各内積値計算部内で正規化された容量に選ば
れ、前記内積値計算部と並列に設けられる平均値計算部であ
って、一端に前記サンプリングされたアナログ信号がそれぞれ
入力される単位キャパシタと、前記単位キャパシタの他端が共通に一方の入力に接続さ
れ、他方の入力には予め定める基準電圧が入力される差
動増幅器と、前記差動増幅器の入出力端子間に介在される帰還キャパ
シタとを備える、そのような平均値計算部と、前記内積値の絶対値が最大となるコードワードを、入力
ベクトルに最も相関の高いコードワードとして判定する
判定手段とをさらに備えることを特徴とする請求項２〜
５のいずれかに記載の符号化装置。