JPH09512122A

JPH09512122A - データ記憶用キャッシュ記憶装置

Info

Publication number: JPH09512122A
Application number: JP7527339A
Authority: JP
Inventors: リードテケ，ジョヘン
Original assignee: ゲーエムデー−フォルシュングスツェントルムインフォルマチオンシュテクニクゲーエムベーハー
Priority date: 1994-04-22
Filing date: 1995-04-19
Publication date: 1997-12-02
Also published as: EP0756729A1; WO1995029445A1; US6009503A

Abstract

(57)【要約】メモリ装置はキャッシュ索引及び仮想アドレスのグループ情報によって索引付けされたキャッシュメモリを備える。仮想アドレスから変換された物理アドレスは第１，第２グループ情報を含む。キャッシュメモリを索引付けすることにより標準化された、上述のようにしてアドレスされたキャッシュエントリのタグが物理アドレスに一致する場合、物理アドレスに関連した第２グループ情報を使用して（また仮想アドレスのキャッシュ索引を使用して）再度索引付けが実行される。このようにしてアドレスされたキャッシュエントリのタグがなおも物理アドレスに一致しない場合はキャッシュミスが知らされる。

Description

【発明の詳細な説明】データ記憶用キャッシュ記憶装置本発明は、仮想的又は物理的に索引付けされ、物理的にタグ付けされたキャッシュメモリを備えたキャッシュメモリに関する。近年のプロセッサは、高速なプロセッサと低速なメインメモリとのギャップを埋めるためにキャッシュメモリを必要としている。直接配置されたキャッシュ（図６，７参照）は、物理アドレス又は仮想アドレスａからキャッシュ索引を計算し、キャッシュの行を選択するためにマップ関数を使用する。そしてａは、このキャッシュの行と結合している記憶領域のアドレス（キャッシュエントリのタグ）と比較される。これらが一致している場合がヒットであり（そしてキャッシュの行がメインメモリの代わりに使用され）、そうでない場合がミスである。ほとんどの場合、（ａ修正キャッシュサイズ）／行サイズがマップ関数として使用される。この場合、完全な仮想アドレスがキャッシュに記憶される必要はなく、ａ／キャッシュサイズは十分である。直接配置されたキャッシュは、ｎ方向結合キャッシュより単純であるがミスを招来する確率が高い。これらのキャッシュは、原則として、さらに小さいｎ個の直接配置されたキャッシュブロックからなる。また多くとも１つのブロックに各メインメモリ素子が配置されるようになしてある。マップ関数はその都度キャッシュのｎ行を索引付けするので、キャッシュはマップ相当アドレスを有する素子を最大でｎ個含むことができる。このようにｎ個を結合して組み合わせることは、衝突の可能性を低減し、これに応じてヒット率を上昇させる。物理索引キャッシュ及び仮想索引キャッシュは公知である。物理索引キャッシュ（図６）においては、先ずプロセッサによって与えられた仮想アドレスが変換索引緩衝器（ＴＬＢ）によって物理アドレスに変換される。そしてキャッシュはこの物理アドレスを使用してアドレスされる。仮想索引キャッシュ（図７）の場合は、仮想アドレスを使用してキャッシュが直接アドレスされる。キャッシュミスの場合にのみ対応する物理アドレスへ変換される。仮想索引キャッシュは、ＴＬＢによる変換ステップが省略されるためにより高速であるという利点がある。ただし類語（別名）及び／又はマルチプロセッサシステムの場合には不利である。物理索引キャッシュではこのような欠点はないが、キャッシュアクセスに先立ちＴＬＢによる完全なアドレス変換ステップ（仮想→物理）を要する。近年では、仮想索引−実（物理）タグ型キャッシュが好まれている。このタイプは仮想索引−仮想タグキャッシュと同様高速であるだけでなく、後者の最大の欠点、特にマルチプロセッサシステム，類語，共有，コヒーレンスの問題を回避する。仮想索引−物理タグキャッシュは、ＴＬＢ及びキャッシュのアクセスの平列実行を可能とする（図８参照）。従ってプロセッサの命令パイプラインがより短くなるので、通常、命令の遅延が１サイクル分短縮され、これに伴ってプロセッサの性能が向上する。キャッシュ索引のために要求される全てのアドレスビット（ｉ）がアドレスオフセットの範囲内にある（１ページ内にアドレスする）場合、その簡単な機構は維持される。このアドレス部分は仮想アドレスを物理アドレスへ変換することにより修正されないので、ＴＬＢの変換ステップの前でもキャッシュはアドレス（索引付け）されることができる。キャッシュアクセス及び同時的なＴＬＢの変換ステップの最後においてのみ、キャッシュエントリに関連した物理アドレス（タグ）がＴＬＢによって与えられた物理アドレスと一致するかがチェックされる。（ｉ）で索引付けされたキャッシュエントリは索引ビット（ｉ）を有するアドレスにのみ関連しているので、このチェックのためには索引部（ｉ）に隣接するアドレスの上位ビットのみが比較される必要がある。従って上位ビットのみがタグ（物理アドレス）としてキャッシュに記憶されなければならない。このタイプのｎ方向結合型キャッシュのサイズは最大でｎ×２^Pまで可能である。ここで２^Pはページサイズである。キャッシュが大きいほど、ページ又は結合の増大を必要とする。しかしながら重要な技術はページカラーリングである。これは、仮想ページアドレス及び物理ページアドレスの下位アドレスビット同士が一致するように物理メモリのページを作成する方法である（図９参照）。この場合、仮想ページ番号（ｖｐｎ）とキャッシュ索引（ｉ）とが重複する。図９ではこの重複部分を黒四角で示している。仮想アドレスの対応部分を仮想カラーｃと称し、物理アドレスの対応部分を物理カラーｃ′と称する。カラー保持配置、即ち仮想カラーと物理カラーとが一致している場合、上述したサイズ限界ｎ×２^Pは無くなる。また図１０に示す如く、仮想カラーと物理カラーとが比較された場合、タグ（物理アドレス）を記憶するときにカラービットを省略することができ、物理ページ番号（ｒ′）の上位ビットのみをそのタグと比較する必要がある。完全に良好でないカラー付けにて配置が行われている場合、キャッシュを動作させる必要があることはいうまでもない。従って最初のキャッシュアクセスがミスとなり、ＴＬＢによって与えられた物理カラーｃ′が仮想カラーｃと異なる場合、カラー補正キャッシュアクセスが必要となる（図１１参照）。従って正しくカラー付けされていないページが使用されてそのページのデータがアクセスされるが、常にキャッシュアクセスの追加ステップが必要である（図１２参照）。例えば異なるカラーの２つの仮想ページを同じ物理ページに配置する場合、カラー付け不良配置は避けられないことを述べておく必要がある。これは、カラー補正の繰り返しを必然的に伴い、タイムロス及びキャッシュアクセスの遅延となる。本発明の目的は、仮想的及び／又は物理的に索引付けされ、物理的にタグ付けされるキャッシュであって、カラー付け不良でページが配置された場合でもキャッシュアクセスの高速化、及び／又は衝突の危険が低減されるキャッシュを作成することにある。この目的を達成するために請求項１の特徴を有するメモリ装置を提供し、その有利な具体例の特徴を各従属請求項にて述べる。本発明のメモリ装置では、第２グループ情報（“第２カラー”）は、仮想アドレスから変換された各物理アドレスに関連しており、第１グループ情報（上述した“物理カラー”参照）とは区別される。両情報素子は、ページテーブル、特にＭＭＵ（記憶管理部）から得られ、いずれかが使用される場合、変換索引緩衝器（ＴＬＢ）に書き込まれる。アドレスされた一又は複数のキャッシュエントリのタグが仮想アドレスから変換された物理アドレスに一致せず、仮想アドレスのグループ情報（“仮想カラー”）が変換された物理アドレスに関連した第２グループ情報（第２カラー）に一致しない場合、キャッシュ索引部及び第２グループ情報を使用して再度キャッシュメモリを索引付けすることにより、そしてそのアドレスされた一又は複数のキャッシュエントリの一又は複数のタグを仮想アドレスから変換された物理アドレスと比較することにより、カラー補正が実行される。本発明のメモリ装置では仮想アドレスを使用したキャッシュアクセスは以下のようにして試みられる。即ち、ａ）先ず、いずれも仮想アドレスの一部であるか、又は仮想アドレス又はその一部から与えられたものであるキャッシュ索引とグループ情報とを使用してキャッシュメモリを索引付けすることにより、多くのキャッシュエントリがキャッシュメモリの結合に対応してアドレスされる。続いて、仮想アドレス、即ちより具体的には仮想ページ番号を表すそのページ番号アドレス部が、物理アドレス、即ちより具体的には物理ページ番号を表すページ番号物理アドレス部に変換される。このページ番号物理アドレス部は第１グループ情報をその一部として含む。変換に際しては関連する第２グループ情報も提供される。ｂ）仮想アドレスの変換の結果得られる物理アドレスはアドレスされた各キャッシュエントリのタグと比較される。仮想アドレスの物理アドレスへの変換は、通常、索引付けのために使用された仮想アドレスの一部をアドレスされたＴＬＢエントリのタグと比較するために、 −ハッシュ関数により修正することも考えられる−仮想アドレスの一部によって索引付けされた変換索引緩衝器（ＴＬＢ）を用いて実施される。これらが一致する場合、物理アドレス及び第１，第２グループ情報がＴＬＢエントリから読み出される。これらが異なる場合、ＴＬＢミスであり、例えばページテーブルを使用するＭＭＵによって仮想アドレスが物理アドレスへ変換される（図１）。ｃ）変換された物理アドレスと、アドレスされたキャッシュエントリのタグ又はアドレスされた複数のキャッシュエントリのタグのうちの１つとが一致する場合、キャッシュヒットであり、各キャッシュエントリのデータ領域からの読み出し又はそのデータ領域への書き込みが、ここでは詳述しないが公知の状態情報及びアクセス制御変数に基づいて行われる。ｄ）そうでない場合は、仮想アドレスのキャッシュ索引及び第２グループ情報を用いて再度キャッシュメモリが索引付けされる。仮想グループ情報が、物理アドレスに関連した第２グループ情報に一致しない場合にのみキャッシュメモリの新たな索引付けを実施することは適当である。このようにしてアドレスされた一又は複数のキャッシュエントリに関してはステップｂ），ｃ）が繰り返される（図４）。ｅ）新たな索引付け処理の後、依然として物理アドレスと、アドレスされたキャッシュエントリのタグ又はアドレスされた複数のキャッシュエントリのタグのうちの１つとが一致しない場合、キャッシュミスが示され、アクセスは打ち切られる。本発明は、大容量キャッシュメモリを備えたメインメモリのさらなる利用を、キャッシュアクセス時間を増大させることなく実現する。これは良好なカラー付け処理のみならず、カラー付け不良の配置である他の処理もまた（第２グループ情報を用いて）効率良く実施されるからである。本発明のメモリ装置における第２グループ情報は、無作為の情報であるが、キャッシュメモリの索引付けに先立って限定される。特にこの情報は、ページテーブルからの第２グループ情報を受け取る又は与えるＴＬＢ及び／又はＭＭＵによって提供される。キャッシュ索引部にてアドレスされた一又は複数のキャッシュエントリのタグとグループ情報とが一致しない場合、上述したアクセスの変形に基づいて（請求項４参照）、第２グループ情報と仮想アドレスのキャッシュ索引部とを使用してキャッシュメモリを索引付けすることによるアクセスが、第２グループ情報が前記グループ情報と異なるときのみ試みられる。その他の場合はキャッシュアクセスは打ち切られ、キャッシュミスが信号で示される。第２グループ情報と前記グループ情報との比較が要求された場合は、１つのグループ情報比較が提供される。本発明の他の具体例では、キャッシュミスとなったアクセスの後、キャッシュメモリは、第１グループ情報（及びキャッシュ索引部）を用いて新たに索引付けされる。この索引付けは、仮想アドレスのグループ情報を用いた最初の索引付けの後に直接実行されても、第２情報を用いた索引付けの後に実行されてもいずれでもよい。好ましくは、（キャッシュヒットとならなかった）グループ情報を用いた最初の索引付けの後、及び第１又は第２グループ情報を用いた新たな索引付けに先立って、第２グループ情報が前記グループ情報と異なるか否か、又は前記グループ情報と一致しているか否かがチェックされる。第２グループ情報が前記グループ情報と異なる場合、最初の新たな索引付け（第２索引付け）が第２グループ情報を用いて実施される。この第２索引付けが再度キャッシュヒットとならなかった場合は、その後第１グループ情報を用いて第３索引付けが試みられる（正常な場合）。しかしながら第２グループ情報と前記グループ情報とは一致しているが、第１グループ情報が第２グループ情報と異なる場合は、実際に以前、最初の索引付けで試みられ、不成功であった（グループ情報と第２グループ情報とが一致している）第２グループ情報を使用した索引付け処理が省略され、キャッシュメモリの新たな索引付け処理（上述した例では第３索引付けと称される）が、第１グループ情報を使用して実行される（特異な場合）。上述した２つの事例では、第１グループ情報を使用した第３索引付けは、第１グループ情報が前記グループ情報及び第２グループ情報の両方と異なる場合にのみ実施されることが好ましい。一方、キャッシュヒットとならなかった場合に第２グループ情報を用いて第３索引付けを試みるために、第２索引付けは第１グループ情報を使用して常に試みられる。最初の新たな索引付けを行う場合、特にランダムチェックジェネレータによる制御下においては、２つの手順のうち１つを選択することも可能である。即ち、第２グループ情報を使用した第２索引付け及び第１グループ情報を使用した第３索引付けか、又は第１グループ情報を使用した第２索引付け及び第２グループ情報を使用した第３索引付けかのいずれかである。ランダムチェックジェネレータの代わりに、又はこれに加えて、上述した２つの手順を以前のヒット（キャッシュヒット）又はミス（キャッシュミス）を考慮して選択してもよい。キャッシュメモリの領域のさらなる利用を目的として、本発明の他の具体例では、キャッシュメモリが（物理又は仮想）アドレスのキャッシュ索引部及び追加索引の組み合わせによって索引付けされる。ここで追加索引はそのアドレスの一部ではないがそのアドレスに関連している。相応じて追加索引を選択することでキャッシュメモリの索引付けを意図的に左右することができ、またメモリ領域の利用の向上のための機会を提供する。追加索引は、例えば、物理アドレス又はキャッシュメモリのアクセスのために必要なアドレスの部分をも提供するＭＭＵ及び／又はＴＬＢによって与えられる。従属請求項１２〜１５は、本発明に係る上述した種類の第１，第２レベルのキャッシュメモリ装置を有するキャッシュメモリアレイの変形に関する。本発明の具体例を以下に詳述する。各図において、図１は、キャッシュメモリにおいて使用されるＴＬＢの構造を示す模式図であり、図２は、キャッシュメモリの索引付けの準備ステップを示し、図３は、キャッシュメモリにおける第１アクセスステップを示し、図４は、キャッシュメモリにおけるカラー補正ステップを示し、図５は、複数の第２カラーキャッシュメモリを結合するための第２カラーバスを備えた第２カラーキャッシュのブロック図を示し、図６は、物理索引キャッシュメモリの構造を示し、図７は、仮想索引−仮想タグキャッシュメモリの構造を示し、図８は、仮想索引−物理タグキャッシュメモリの構造を示し、図９は、良好なカラー付け配置に基づいたキャッシュメモリの構造を示し、図１０は、図９のキャッシュメモリの良好なカラー付けをチェックするステップを示し、図１１は、図９のキャッシュメモリにおけるカラー補正ステップを示し、図１２は、図９のキャッシュメモリにおけるアクセスステップを示し、図１３は、アドレスに関連した追加索引を備えた物理索引キャッシュを示す。仮想アドレスを物理アドレスへ変換するために使用される第２カラーＴＬＢは、従来のＴＬＢとは異なり、エントリ毎の仮想ページ番号，物理ページ番号、並びに恐らく状況制御情報（ここでは記載しない）及びアクセス制御情報（アクセス属性）を含むだけでなく、仮想ページ毎に１つの第２カラーを有する（図１も参照）。ヒットとなった場合、ＴＬＢは物理アドレス（ｒ′，ｃ′）及び対応する第２カラー（ｃ″）を与える。ＴＬＢが直接配置されているか、ｎ方向結合型であるか、飽和結合型であるか、は無関係である。ｎ方向結合型ＴＬＢの場合、ｎ個のエントリが同時に選択され、これに平行してその仮想アドレスがｖｐｎと比較される。飽和結合型ＴＬＢの場合、ハッシュ関数及び選択関数は使用されず、全てのＴＬＢエントリについてｖｐｎに対するチェックが同時に行われる。使用されるページテーブル構造に関係なく、ＴＬＢエントリはＴＬＢミスの場合のページテーブルデータ構造から再ロードされる。この場合、物理アドレス及びアクセス属性のみならず、第２カラーもまたページテーブルから取り出される（即ち少なくとも各有効な最下レベルページテーブルエントリもまた選択された第２カラーを含む）。第２カラーは、特に上述した不変状況が常に持続される方法においてオペレーティングシステムによって自由に選択することができる。２つのＴＬＢエントリが同じ物理ページアドレスに関連する場合、それらの第２カラーが一致する（不変状況）、という規定を適用する。基本的なアイデアは、直接配置された、又はｎ方向結合型のキャッシュにおける配置のために常に第２カラーを使用するものであり、第１（物理）カラーは使用しない。そうすると第２カラーに一致している仮想アドレスを介したアクセスは高速であり、他のアクセスは追加のカラー補正ステップを必要とする（ｃ′＝ｃ″であり、そのシステムが従来のキャッシュのように動作する場合）。注釈（図２も参照）：ｖ仮想アドレスｖｐｎ仮想ページ番号ｃ仮想カラー（仮想アドレスのグループ情報）ｒｐｎ物理（実）ページ番号ｃ′ 物理カラー，第１カラー（第１グループ情報）とも称するｃ″ 第２カラー（第２グループ情報）ｒ′ ｒｐｎの上位部分（ｃ′を除く）各キャッシュエントリ（行）は、タグ用の領域ｒ_i，ｃ_iと、データ領域ｄ_iと、更にここでは記載しない状態領域とを含む。れる索引ｉによって選択される。仮想カラー，第１カラー，第２カラー及び索引カラーは同番号ビットを有する。が仮想アドレスからロードされる（図２参照）。同時にＴＬＢが入力としてのｖｐｎを用いてアドレス変換を開始する。リが読み出される。ＴＬＢによって与えられた物理ページアドレス（ｒ′，ｃ′ ）が、キャッシュエントリに記憶された物理アドレス（ｒ_i，ｃ_i）と比較され、またＴＬＢによって与えられた第２カラーｃ″が、索致している場合（（ｒ′，ｃ′）＝（ｒ_i，ｃ_i））、キャッシュヒットであり、即ちキャッシュのデータが送出され（読み出しアクセス）、また新データがキャッシュに書き込まれる（書き込みアクセス）。そしてキャッシュアクセスは終了する。キャッシュメモリがｎ方向結合型である場合、同時にＴＬＢによって与えられた物理アドレスが、選択されたｎ個のエントリに含まれた物理アドレスと平行して比較される。この１回の比較で一致した場合、ヒットとなる。対応するエントリが読み出され、又はアクセス属性及び状態情報に基づいて修正される。ステップ３．ステップ２でキャッシュヒットが得られず（（ｒ′，ｃ′）≠（ｒ_i ，ｃ_i）の全ての場合）、索引カラーードされ、ステップ２が再度実行される。ステップ４．他の場合、キャッシュアクセスは打ち切られ、ミスが示される。以上は、全てのキャッシュエントリの読み出し及び書き込みについてのみ記述したものであることを明らかにしておく。下位アドレスビットに関してエントリの部分のみが通常の公知の手順で読み出されまた書き込まれることはいうまでもない。ここで述べた制御論理への影響はない。第１又は第２カラーによるキャッシュエントリの自由な配置（１ページ内に均一にミックスされている）は、ステップ２，３を修正することにより可能となる。その手順を以下に述べる。リが読み出される。ＴＬＢによって与えられた物理ページアドレス（ｒ′，ｃ′ ）が、キャッシュエントリに記憶された物理アドレス（ｒ_i，ｃ_i）と比較され、比較され、またＴＬＢによって与えられた第２カラー一致している場合（（ｒ′，ｃ′）＝（ｒ_i，ｃ_i））、キャッシュヒットであり、即ちキャッシュのデータが送出され（読み出しアクセス）、また新データがキャッシュに書き込まれる（書き込みアクセス）。そしてキャッシュアクセスは終了する。ステップ３．ステップ２でキャッシュヒットが得られず（（ｒ′，ｃ′）≠（ｒ_i ，ｃ_i）の全ての場合）、このキャッシュアクセスの間に迂回ステップが行われていない場合、＝ｃ″）、第１カラーと第２カラーとが異なる場合（ｃ′≠ｃ″）、迂回ステップが実行され回ステップが記録され、他のステップ２が実行される； (b)又は索引カラーが第２カラーと異なる場合ステップ２が実行される。変形１：第１カラーと第２カラーとで役割を交換する。ステップ３．ステップ２でキャッシュヒットが得られず（（ｒ′，ｃ′）≠（ｒ_i ，ｃ_i）の全ての場合）、このキャッシュアクセスの間に迂回ステップが行われていない場合、＝ｃ′）、第１カラーと第２カラーとが異なる場合（ｃ′≠ｃ″）、迂回ステップが実行され回ステップが記録される；又は１カラーｃ′でロードされ、他のステップ２が実行される。変形２：仮想カラーが第１カラー，第２カラーのいずれにも等しくない場合、ｃ ′，ｃ″の順序は、さいころを投げるようにして決定する。ステップ３．ステップ２でキャッシュヒットが得られず（（ｒ′，ｃ′）≠（ｒ_i ，ｃ_i）の全ての場合）、このキャッシュアクセスの間に迂回ステップが行われていない場合、＝ｃ′）、第１カラーと第２カラーとが異なる場合（ｃ′≠ｃ″）、迂回ステップが試みられ回ステップが記録され、他のステップ２が実行される；又は＝ｃ′）、第１カラーと第２カラーとが異なる場合（ｃ′≠ｃ″）、迂回ステップが試みられ回ステップが記録され、他のステップ２が実行される；又は (c)索引カラーが第１，第２カラーと異なる場合りカラー補正が試みられ、他のステップ２が実行される。項目３ｃの決定機構は、無作為に、又は以前のヒット及びミスを考慮して動作する。さらなる変形としてＴＬＢは、第２カラーに加え、決定機構によって分析された策略ヒントも記憶している。直接結合された複数のプロセッサ及びキャッシュを備えたマルチプロセッサに関しては、ほとんど全てのキャッシュコヒーレンスプロトコールが、プロセッサだけでなくメモリバスも物理アドレスに加えて第２カラーを与えることを要求するようになしてある（図５）。遂行するために、外部アドレスバスは第２カラーバスと接続されている。後者が矛盾なしに使用されている場合、従来の物理的にアドレスされたキャッシュにおける各コヒーレンスプロトコール動作は外部作用なしに遂行され得る。各プロセッサのキャッシュは、物理アドレスだけでなく第２カラーもバスにのせる。第２カラーは、読み出しアクセス時にはＴＬＢによって与えられ、書き込みアクセス時にはキャッシュ索引から抽出されるので、それは常に可能である。従ってマルチプロセッサシステムに関しては、全てのプロセッサのページテーブルツリーが矛盾した第２カラー配置を含まない場合、即ち上述した不変状況がシステム全体に適用される場合、前記問題は解決される。整合させるために、仮想アドレスを介してアクセスしないバスマスター、例えばＤＭＡ，スクリーンプロセッサも第２カラーバスを備える。物理カラーを第２カラーとして取り扱うこと、整合問題の解決をオペレーションシステムに委ねることは最も簡単な解決策である。後者ではその領域を適当に配置する必要があり（第２カラー＝物理カラー）、又はキャッシュを前もってフラッシュしておく必要がある。そのような制限は第２カラー情報を備えた対応するコントローラを備えることにより避けることができる。ＤＭＡチップをプログラムするとき、アドレス及び記憶領域毎の長さをプログラムするだけでなく第２カラーもプログラムする。ＭＭＵがページテーブルにアクセスする場合、ＴＬＢは第２カラー情報を与えない。しかしながらそのようなアクセスは第２カラーとしての物理カラーを使用して実行され得る。この目的のために特別な第２カラーを使用すること、又は処理の分岐時に第２カラー情報を次ステップのためのテーブルアドレスと一緒にページテーブルエントリから読み出すことも可能である。このようにしてページテーブル情報用のキャッシュエントリの配置を制御することも考えられる。物理領域の第２カラーが、アクセスしている全てのプロセッサに対して一致しているという制限が排除された場合、１セットの第２カラーは単一のカラーの代わりに各ページテーブルエントリに記憶することができる。各プロセッサは、第２カラーのセットのどのエントリが各プロセッサに適用可能であるかを指示するレジスタと接続されている。（従って第２カラーのセットはプロセッサの数よりはるかに少なくすることができる。）第２カラーバスは第２カラーの全てのセットに対して接続されている。しかしながらライトバックキャッシュに関しては、第２カラーのセットはキャッシュに記憶されている必要がある。ライトスルーキャッシュに関してはＴＬＢが各セットを記憶している場合に条件を満たす。また非常に高価であり測り知ることは困難であるが、別の方法として、物理アドレスから対応する第２カラーを引き出すＲＴＢ又は（ＴＬＢを備えた）第２のＭＭＵを使用する方法がある。キャッシュメモリの他の実施例を図１３を参照しながら説明する。ここでは物理索引キャッシュメモリについて述べる。アドレスだけでなく物理アドレスに加えてページテーブルエントリに含まれたビット情報を介してキャッシュ配置を制御するアイデアが物理索引キャッシュのためにも遂行されてもよい。これはヒットの場合に各キャッシュアクセスを高速化することはないが、衝突の減少によって利用の拡大及びヒット率の向上が図れる。この変形は、特に第２レベルのキャッシュの周辺において重要である。アドレスｒに加え索引付けするために使用される追加索引ｃ'''は、上述した用語に従って第３カラーと称する。第３カラーは、上述した第２カラーよりも広いビット領域とすることができる（広くなくてもよい）。第３カラーは第２カラーと一致していてもよく、またその一部が同じであってもよい（全手法は専ら第３カラーを用いて、即ち第２カラーを用いずに行われることはいうまでもない）。ＭＭＵ又はＴＬＢは物理アドレスｒ及び第３カラーｃ'''を提供する（図１３参照）。マップ関数において、第３カラーｃ'''はキャッシュ索引のために使用される物理アドレスｒのキャッシュ索引部と論理的に結合されている。簡単な論理結合の例を以下に示す。１．ｒの一部をｃ'''に置き換える。２．ｒの一部をｃ'''でＯＲ演算のみ行う。３．ｒの一部とｃ'''とを加える。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年３月１日【補正内容】請求の範囲１．キャッシュメモリの複数のキャッシュエントリのうちの１つを想アドレス（ｖ）の所定のビットによって索引付けされる一方向又は多方向結合型キャッシュメモリを備え、各キャッシュエントリは少なくとも１つのタグ（ｒ_i ，ｃ_i）と、少なくとも１つのデータ領域（ｄ_i）と、仮想ページ番号を表すページ番号アドレス部（ｖｐｎ）とを有し、前記仮想ページ番号は、仮想アドレス（ｖ）のページ番号アドレス部（ｖｐｎ）によって表された仮想ページが属する、複数のグループのうちの１つを特定するためのグループ情報（ｃ）を含み、前記仮想アドレス（ｖ）は、第１，第２グループ情報（ｃ’，ｃ''）が関連する多ビットアドレスへ変換可能であり、付けされたキャッシュエントリのタグ又はそのタグの所定ビットと、前記仮想アドレス（ｖ）のグループ情報又は第１若しくは第２グループ情報とを、仮想アドレスから変換された物理アドレスの所定ビット（ｒ’，ｃ’）と比較するためのタグ比較器を少なくとも１つ備えるデータ記憶用キャッシュメモリ装置をアドレスする方法であって、キャッシュアドレッシングは、（ｖ）のグループ情報（ｃ）とを使用して索引付けされ、１つのキャッシュエントリがキャッシュメモリの方向毎にアドレスされるステップと、ｂ）接続されたタグ比較器において、このアドレスされた全てのキャッシュエントリのタグ（ｒ_i，ｃ_i）又はその所定ビットが仮想アドレス（ｖ）から変換された物理アドレスの所定ビット（ｒ’，ｃ’）と比較されるステップと、ｃ）物理アドレスの所定ビット（ｒ’，ｃ’）に一致するタグ（ｒ_i，ｃ_i）が存在する場合、キャッシュヒットであり、キャッシュアドレス動作を終了し、このタグによって特定されたデータ領域（ｄ）へのデータの書き込み及びここからのデータの読み出しが可能となるステップと、ｄ）ステップｂ）において一致しない場合、仮想アドレス（ｖ）してキャッシュメモリが索引付けされ、ステップｂ),ｃ）がアドレスされた一又は複数のキャッシュエントリに対して実行されるステップと、ｅ）ステップｂ）において再度一致しない場合、キャッシュミスとなりキャッシュアドレス動作を終了するステップとによって試みられる。２．メモリ管理部（ＭＭＵ）の変換索引緩衝器（ＴＬＢ）部が仮想アドレスを物理アドレスへ変換するために設けられており、これは、物理アドレス又は物理アドレスの部分に加えて、関連する第１，第２グループ情報（ｃ’，ｃ''）をも提供することを特徴とする請求項１記載の方法。３．キャッシュミスである場合には、ＴＬＢ部に記憶された物理アドレスのための第１，第２グループ情報（ｃ’，ｃ''）がページテーブルを使用して決定されることを特徴とする請求項２記載の方法。４．第２グループ情報が前記グループ情報と異なる場合にのみ、ステップｄ）が実行されることを特徴とする請求項１〜３のうちのいずれかに記載の方法。５．初めて実行されたステップｂ）に続いて、又はステップｄ）に基づいて以下のステップが実施されることを特徴とする請求項１〜４のうちのいずれかに記載の方法。ｅ）ステップｂ）において一致しない場合、仮想アドレス（ｖ）物理アドレスの第１グループ情報（ｃ’）とを使用してキャッシュメモリが索引付けされ、ステップｂ),ｃ）かアドレスされた一又は複数のキャッシュエントリに対して実行されるステップ、及びｆ）ステップｂ）において再度一致しない場合、キャッシュミスとなりキャッシュアドレス動作を終了するステップ。６．第１グループ情報が前記グループ情報及び第２情報の両方と異なる場合にのみステップｅ）が実行されることを特徴とする請求項５記載の方法。７．ステップｃ）の初回の実行の後に先ずステップｅ）を実行し、続いてステップｄ）を実行することを特徴とする請求項５又は６記載の方法。８．ステップｃ）の初回の実行の後に、先ずステップｅ）を実行してその次にステップｄ）を実行するか、又は先ずステップｄ）を実行してその次にステップｅ）を実行するかを決定する決定装置を備えることを特徴とする請求項５又は６記載の方法。９．前記決定装置はランダムチェックジェネレータを備えることを特徴とする請求項８記載の方法。１０．前記決定装置は、現行の仮想アドレスに対して以前のキャッシュヒットを考慮し、それに基づいて決定することを特徴とする請求項８記載の方法。１１．バス及び少なくとも１つのキャッシュメモリを備えたマルチプロセッサでは、該バスが、データ及び物理アドレスに加えて、第１グループ情報及び／又は第２グループ情報をも伝達することを特徴とする請求項１〜１０のうちのいずれかに記載の方法。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号１９５０４４８３．５ (32)優先日 1995年２月10日 (33)優先権主張国ドイツ（ＤＥ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＵＳ

Claims

【特許請求の範囲】１．キャッシュメモリの複数のキャッシュエントリのうちの１つを想アドレス（ｖ）の所定のビットによって索引付けされる一方向又は多方向結合型キャッシュメモリを備え、各キャッシュエントリは少なくとも１つのタグ（ｒ_i ，ｃ_i）と、少なくとも１つのデータ領域（ｄ_i）と、仮想ページ番号を表すページ番号アドレス部（ｖｐｎ）とを有し、前記仮想ページ番号は、仮想アドレス（ｖ）のページ番号アドレス部（ｖｐｎ）によって表された仮想ページが属する、複数のグループのうちの１つを特定するためのグループ情報（ｃ）を含み、前記仮想アドレス（ｖ）は、第１，第２グループ情報（ｃ’，ｃ''）が関連する多ビットアドレスへ変換可能であり、付けされたキャッシュエントリのタグ又はそのタグの所定ビットと、前記仮想アドレス（ｖ）のグループ情報又は第１若しくは第２グループ情報とを、仮想アドレスから変換された物理アドレスの所定ビット（ｒ’，ｃ’）と比較するためのタグ比較器を少なくとも１つ備え、キャッシュアドレッシングは、（ｖ）のグループ情報（ｃ）とを使用して索引付けされ、１つのキャッシュエントリがキャッシュメモリの方向毎にアドレスされるステップと、ｂ）接続されたタグ比較器において、アドレスされた全てのキャッシュエントリのタグ（ｒ_i，ｃ_i）又はその所定ビットが仮想アドレス（ｖ）から変換された物理アドレスの所定ビット（ｒ’，ｃ’）と比較されるステップと、ｃ）物理アドレスの所定ビット（ｒ’，ｃ’）に一致するタグ（ｒ_i，ｃ_i）が存在する場合、キャッシュヒットであり、キャッシュアドレス動作を終了し、このタグによって特定されたデータ領域（ｄ）へのデータの書き込み及びここからのデータの読み出しが可能となるステップと、ｄ）ステップｂ）において一致しない場合、仮想アドレス（ｖ）してキャッシュメモリが索引付けされ、ステップｂ),ｃ）がアドレスされた一又は複数のキャッシュエントリに対して実行されるステップと、ｅ）ステップｂ）において再度一致しない場合、キャッシュミスとなりキャッシュアドレス動作を終了するステップとによって試みられるデータ記憶用キャッシュメモリ装置。２．メモリ管理部（ＭＭＵ）の変換索引緩衝器（ＴＬＢ）部が仮想アドレスを物理アドレスへ変換するために設けられており、これは、物理アドレス又は物理アドレスの一部に加えて、関連する第１，第２グループ情報（ｃ’，ｃ''）をも提供することを特徴とする請求項１記載のキャッシュメモリ装置。３．キャッシュミスである場合には、ＴＬＢ部に記憶された物理アドレスのための第１，第２グループ情報（ｃ’，ｃ''）がページテーブルを使用して決定されることを特徴とする請求項２記載のキャッシュメモリ装置。４．第２グループ情報が前記グループ情報と異なる場合にのみ、ステップｄ）が実行されることを特徴とする請求項１〜３のうちのいずれかに記載のキャッシュメモリ装置。５．初めて実行されたステップｂ）に続いて、又はステップｄ）に基づいて以下のステップが実施されることを特徴とする請求項１〜４のうちのいずれかに記載のキャッシュメモリ装置。ｅ）ステップｂ）において一致しない場合、仮想アドレス（ｖ）物理アドレスの第１グループ情報（ｃ’）とを使用してキャッシュメモリが索引付けされ、ステップｂ),ｃ）がアドレスされた一又は複数のキャッシュエントリに対して実行されるステップ、及びｆ）ステップｂ）において再度一致しない場合、キャッシュミスとなりキャッシュアドレス動作を終了するステップ。６．第１グループ情報が前記グループ情報及び第２情報の両方と異なる場合にのみステップｅ）が実行されることを特徴とする請求項５記載のキャッシュメモリ装置。７．ステップｃ）の初回の実行の後に先ずステップｅ）を実行し、続いてステップｄ）を実行することを特徴とする請求項５又は６記載のキャッシュメモリ装置。８．ステップｃ）の初回の実行の後に、先ずステップｅ）を実行してその次にステップｄ）を実行するか、又は先ずステップｄ）を実行してその次にステップｅ）を実行するかを決定する決定装置を備えることを特徴とする請求項５又は６記載のキャッシュメモリ装置。９．前記決定装置はランダムチェックジェネレータを備えることを特徴とする請求項８記載のキャッシュメモリ装置。１０．前記決定装置は、現行の仮想アドレスに対して以前のキャッシュヒットを考慮し、それに基づいて決定することを特徴とする請求項８記載のキャッシュメモリ装置。１１．バス及び少なくとも１つのキャッシュメモリを備えたマルチプロセッサでは、該バスが、データ及び物理アドレスに加えて、第１グループ情報及び／又は第２グループ情報をも伝達することを特徴とする請求項１〜１０のうちのいずれかに記載のメモリ装置。１２．多ビットアドレス（ｒ）のキャッシュ索引部とアドレス（ｒ）に関連した無作為に決定可能であるがアドレス（ｒ）の一部を形成しない追加索引(ｃ''') との組み合わせによる索引付けが可能な一方向又は多方向結合型キャッシュメモリを備えたデータ記憶用キャッシュメモリ装置。１３．追加索引(ｃ'‘')もまたページテーブルを使用して決定されることを特徴とする請求項１２記載のキャッシュメモリ装置。１４．アドレス（ｒ）の一部及び追加索引(ｃ'‘')が変換索引緩衝器（ＴＬＢ）部によって供給されることを特徴とする請求項１２又は１３記載のキャッシュメモリ装置。１５．第１レベルキャッシュメモリ装置と、第２レベルキャッシュメモリ装置とを備え、第１レベルキャッシュメモリ装置は、請求項１〜１１のうちのいずれかに係るキャッシュメモリ装置のように設計されており、第２レベルキャッシュメモリ装置は、請求項１２〜１４のうちのいずれかに係るキャッシュメモリ装置のように設計されているデータ記憶用キャッシュメモリ装置。１６．前記追加索引は第２グループ情報を使用して形成されており、特に追加索引は、第２グループ情報に一致しているか、又はこれを含むことを特徴とする請求項１５記載のキャッシュメモリ装置。１７．第１レベルキャッシュメモリ装置と、第２レベルキャッシュメモリ装置とを備え、第１レベルキャッシュメモリ装置及び第２レベルキャッシュメモリ装置は、請求項１２〜１４のうちのいずれかに係るキャッシュメモリ装置のように設計されているデータ記憶用キャッシュメモリ装置。１８．ＭＭＵ又はＴＬＢ部は、共通の追加索引、又は第１レベルキャッシュメモリ装置及び第２レベルキャッシュメモリ装置用の２つの別な索引を供給することを特徴とする請求項１５及び１３又は１４記載のキャッシュメモリ装置。