JPH09511108A - 多目的同期スイッチ構造 - Google Patents

Abstract

(57)【要約】 遠隔通信スイッチ構造の柔軟性は多目的構造にすることによって改良することができる。ここでスイッチ構造は２つ又はそれ以上の細分性の異なるスイッチを有し、それらは終端装置により接続され、これは第１のスイッチからの高い細分性回線が終端され、第２のスイッチのためのより低い細分性の回線に多重化解除され、加えて第２のスイッチからの低い細分性回線が互いに第１のスイッチのための高い細分性回線を形づくるために多重化される。

Description

【発明の詳細な説明】 多目的同期スイッチ構造 良い遠隔通信スイッチは音スイッチング理論以上のものを必要とし、機能的な 要求が達成されることを必要とし、しっかりとした生産技術も必要としている。 沢山のスイッチング理論技術があり、このような技術を機能的に分割する方法 は存在し、実行手段ではなおさらである。 本発明に従えば、遠隔通信スイッチ構造は異なった細分性の少なくとも２つの スイッチからなり、これらは互いに終端装置によって接続されており、ここで第 １のスイッチからの高い細分性回線が終端され、第２のスイッチのための低い細 分性回線に多重化解除される。加えて、第２のスイッチからの低い細分性回線は 第１のスイッチのための高い細分性回線に互いに多重化される。 好ましい実施例は、第１のスイッチにより操作される回線が仮想コンテナ（Ｖ Ｃｓ）で、第２のスイッチにより操作される回線が６４ｋｂｉｔ／ｓ回線であり 、終端装置は多重主要レート終端装置であり、これはＶＣスイッチから受信した ＶＣｓの中身を出し、そこからフレームアライメント信号を抽出し、６４ｋｂｉ ｔ／ｓ回線が６４ｋｂｉｔ／ｓスイッチから受信するのと同じように６４ｋｂｉ ｔ／ｓスイッチのための回線に送る前に６４ｋｂｉｔ／ｓスイッチのタイミング でＶＣｓに入れ られた回線を整列させ、ＶＣｓからＶＣスイッチに送信する前に主要レートフレ ーム情報とＶＣオーバーヘッドと正当化情報を付加する。 その他の実施例には、第１のスイッチにより操作される回線が仮想コンテナ（ ＶＣｓ）であり、第２のスイッチにより操作される回線がＡＴＭセルであり、ヘ ッダー変換ユニットである終端装置とを有し、この終端装置はＶＣスイッチから 受信したＶＣｓの中身を出し、ＡＴＭスイッチからセルを受信するのと同じよう にセルをＡＴＭスイッチに送信する前にＡＴＭセルを抽出し、ＶＣオーバーヘッ ドと正当化情報とをＶＣｓをＶＣスイッチに送信する前に付加する。 本発明は、一例として、次に示す図面によって、次のように記述される。 図１は、６４ｋｂｉｔ／ｓとＶＣスイッチの単一構造の例を示す。 図２は、ＡＴＭ、６４ｋｂｉｔ／ｓ及びＶＣスイッチ構造の分割例を示す。 図３は、ＡＴＭとＶＣ１２のための多重マックス／デマックスを伴うＡＴＭ、 ６４ｋｂｉｔ／ｓ及ぴＶＣスイッチ構造の分割例を示す。 図４は、ＡＴＭとＶＣ４のための多重マックス／デマックスを伴うＡＴＭ、６ ４ｋｂｉｔ／ｓ及びＶＣスイッチ構造の分割例を示す。 時間スイッチ、空間スイッチとして適切な再構成可能 スイッチメモリは、異なる２つの時間スイッチング機能を１つの型のスイッチン グユニットにより効果的に供給することを可能にする。 これら再構成可能スイッチ装置は例えば１ビット又は５ビットモードのどちら でも動作することができ、スイッチの細分性も変えられる。 例として、３２ｋｂｉｔ／ｓ、６４ｋｂｉｔ／ｓ又は仮想コンテナ（ＶＣ）ス イッチングにアレンジされた複数のＳＴＭ−１インターフェイスの手段を有する 同期転送モードスイッチ（ＳＴＭ）がある。 このような再構成可能スイッチは参考資料としてここに挿入された特許出願番 号ＧＢ２２６４６１２Ａに記載されている。 加えて、特許出願番号ＧＢ−Ａ−２ ２７７ ８５２には、マルチプレクサフ ォーマットとして用いられるマルチプレクサ／デマルチプレクサ（マックス／デ マックス）が記述され、これは複数のＣＢＲ時間スロットからなり、ここでＣＢ Ｒトラフィックには用いられていない時間スロットは、データ流れに基礎を置く ＣＢＲ／メッセージの合成を供給するためのトラフィックに基礎を置くメッセー ジに用いられる。例えば、マックス／デマックスは通常１２５μ秒時間ベースを 基礎として、ＡＴＭセルを基礎とする統計上のトラフィックと同じようにＣＢＲ サービスを実行することができる。参考資料としてここに挿入された特許出願番 号ＧＢ−Ａ−２ ２７７ ８５２に記載されている。 スイッチは入力回線から出力回線に変換可能でなければならない。多目的スイ ッチはさらに１つ以上の型の回線を操作可能でなければならない。 これを達成する１つの方法は、並列スイッチ構造の中に異なった型の回線を操 作するスイッチを組み入れることである。 その他の方法は、型Ｂの回線を１つ又はそれ以上の型Ａの回線に変換すること で、このケースでは型Ａのスイッチのみが必要である。他の型Ｃの回線もまた変 換されることができ、従って型Ａのスイッチによってスイッチされることができ る。 第１の手段は、明らかに非効率的で、不経済である。第２の手段は、変換がか なり簡単な場合のみ効果的である。 なぜなら、セルの不規則な到達を伴う非同期転送モード（ＡＴＭ）回線と、単 位フレーム当たり１又はそれ以上のバイトを伴う一定ビットレートの（ＣＢＲ） 回線とは総体として異なり、同期スイッチング構造上のＡＴＭ回線の輸送概念と して、予め拒絶されるからである。どのような場合でも、ＡＴＭとＣＢＲ回線と の間の内部で働く十分な手段は無いので、同様な構造を用いることを試みても、 少しの優位点が存在するだけである。特に、同じＳＴＭ−１インターフェイス上 でＡＴＭとＣＢＲ回線とを合成することは特定されない。 スイッチ容量の２つの簡単な測定がある。 インターフェイス帯域幅容量； これは、全てのイン ターフェイスの帯域 幅の和である。 そして、回線容量； これはスイッチ構造 がスイッチできる総 回線数である。 特別なインターフェイス帯域幅容量のために、スイッチの細分性は回線容量の 増加を減じる。回線容量はスイッチング要素のメモリ要求を増加し、制御機構の 複雑化を招く。 インターフェイス帯域幅容量の範囲とスイッチング細分性スイッチングメモリ 要求の範囲と制御の複雑さとを超えることは、かなり変えることができる。 もし、スイッチング細分性がインターフェイス帯域幅を増加することができる ならば、回線容量は一定のままでいて、制御が複雑になることは明白である。 通常の細分性の例は６４ｋｂｉｔｓ／ｓと列である。列は６４ｋｂｉｔｓ／ｓ の９倍である。ＳＤＨは仮想コンテナを運ぶために複数列を用いている。２０４ ８ｋｂｉｔ／ｓの流れは仮想コンテナ（ＶＣ１２）で４列が輸送される。 ＧＢ２２６４６１２Ａには、どのようにスイッチの集まりが小さな範囲のスイ ッチング機能から構成されることができるのかを説明している。 ここでは、３ステージと単一ステージの６４ｋｂｉｔｓ／ｓスイッチと同じよ うに３ステージと単一ステージのＶＣスイッチを供給する。 しかしながら、良い細分性のスイッチをＶＣトラフィックで実行するために使 用することは可能であり、ある特定のケースでは、これは適切となり、もしスイ ッチタイミング上のＶＣｓを再正当化しなければならないのみでなく、ペイロー ドを収容している２０４８ｋｂｉｔ／ｓを終端し、アライナ機能を実行しなけれ ばならないのであれば、ＳＴＭ−１線終端（ＳＬＴ）はさらに複雑になる。 ほとんどのＶＣｓが完全なＶＣｓとしてスイッチされ、６４ｋｂｉｔ／ｓに故 障しないとき、２０４８ｋｂｉｔ／ｓの終端機能を実行しないインターフェイス カード上にＳＴＭ−１ｓを終端することは適切である。 ＶＣ１は６４ｋｂｉｔ／ｓにスイッチングする前に、ＶＣ１の中身を出し、フ レームアライメント信号を理解し、ライン条件を監視し、６４ｋｂｉｔ／ｓ回線 のスイッチングタイミングを整列させる主要レートターミナル（ＰＲＴ）と交差 してスイッチされなければならない。幾つかの部分は多重ＰＲＴ（ＭＰＲＴ）カ ードに含まれることができる。 図１はＳＴＭ−１線終端（ＳＬＴ）の単一スイッチ構造と多重主要レート終端 （ＭＰＲＴ）とを示す。これは、幾つかのＶＣスイッチングと幾つかの６４ｋｂ ｉｔ／ｓ スイッチングとを通して実行される。 図２は同じ全部の機能を実行する２つの構造を示す。 簡単のため、図には操作ユニット、加入者回線、信号及び２０４８ｋｂｉｔ／ ｓライン回線等は示していない。 上記初期の応用の多重スイッチ概念は混成スイッチングの形式で直列（並列で はなく）として開発された。 直列スイッチング構造は並列スイッチング構造よりも効果的であるのは明らか である。 再度図１を参照すると、一つのスイッチは大きいＳＤＨ交差接続であり、他の 小さい６４ｋｂｉｔ／ｓ細分性をスイッチに提供する。 ＳＤＨトラフィックはＶＣ１２細分性スイッチを通過するのみであるので、Ｓ ＬＴにより操作されることを必要とするのみである。 ６４ｋｂｉｔ／ｓトラフィックはＭＰＲＴ（多重主要レート終端）に到達する ためにＳＬＴとＶＣ１２スイッチを横切って通過しなければならないので、多重 化は６４ｋｂｉｔ／ｓスイッチによりスイッチされることに優先して整列させら れることができる。 図２は図１のスイッチを加えたＡＴＭスイッチを有する。 幾つかのＡＴＭ ＶＣ４トラフィックはＶＣ４としてＶＣ１２スイッチと交差 してＶＣ４ＨＴＵにスイッチされる。他のＨＴＵは低いレートのＡＴＭとしてＭ （おそ らく６３）ｘＶＣ１２を予期して示される。 ＳＴＭ−１インターフェイス上で受信するＶＣ１２ｓの幾つかはスイッチング 又は６４ｋｂｉｔ／ｓスイッチングを通してではなく、ＡＴＭスイッチングのた めのＡＴＭフォーマットを通して行なわれる。 結果として、ＡＴＭトラフィックはＨＴＵ（ヘッダー変換ユニット）とＡＴＭ スイッチングに必要な他の終端機能に到達するためにＳＬＴとＶＣ１２スイッチ とを横切って通過しなければならない。 図３はＡＴＭスイッチのみでなく、特許出願番号ＧＢ−Ａ−２ ２７７ ８５ ２に記述されるマルチプレクサ／デマルチプレクサを有する。マルチプレクサ又 はデマルチプレクサのこれ以下のどのような参照もこのような装置である。 この２Ｍｂｉｔ／ｓのケースは、マルチプレクサフォーマットを用いる６４ｋ ｂｉｔ／ｓとＡＴＭトラフィックを含むＶＣ１２として実行され、次のように操 作される； ＳＴＭ−１に到達する。 ＳＬＴにより再正当化される。 ＶＣ１２がデマルチプレクサに スイッチされ、 ６４ｋｂｉｔ／ｓＶＣ１２ ＡＴＭＶＣ１２と とＭＰＲＴとに ＶＣ１２ＨＴＵとに 分割され、 ６４ｋｂｉｔ／ｓ回線 セルに分割され、 に分割され、 セルはＶＣ１２ＨＴＵ ６４ｋｂｉｔ／ｓは にスイッチされ、ＡＴ ＭＰＲＴにスイッチされ、 ＭＶＣ１２に形づけら ６４ｋｂｉｔ／ｓＶＣ１２に れ、 形づけられ、 ＶＣ１２は、 ＶＣ１２は ふたたびマルチプレクサに スイッチされ、 ＶＣ１２はＳＬＴにスイッチ し、ＳＴＭ−１により 終端される。 図４はＶＣ４ ＨＴＵｓのみを示す。マルチプレクサ／デマルチプレクサから のＡＴＭの流れはＮｘＶＣ１２ではなくＶＣ４であり、マルチプレクサへの他の インターフェイスが同じになる。 このケースでは、２Ｍｂｉｔ／ｓは６４ｋｂｉｔ／ｓとマルチプレクサフォー マットに用いるＡＴＭトラフィックとを含むＶＣ１２として実行され、次のよう に操作されなければならない。 ＳＴＭ−１に到達する。 ＳＬＴにより再正当化される。 ＶＣ１２がデマルチプレクサに スイッチされ、 ６４ｋｂｉｔ／ｓＶＣ１２ と ＡＴＭＶＣ４ の部分とに、 分割され、 ＶＣ１２はＭＰＲＴに ＶＣ４は スイッチし、 ＶＣ４ＨＴＵに ６４ｋｂｉｔ／ｓ回線 スイッチし、 に分割され、 セルに分割され、 ６４ｋｂｉｔ／ｓは セルはＶＣ４ＨＴＵ ＭＰＲＴにスイッチし、 にスイッチし、 ６４ｋｂｉｔ／ｓＶＣ１２ ＡＴＭＶＣ４ に形づけられ、 に形づけられ、 ＶＣ１２は、 ＶＣ４は、 再びマルチプレクサに スイッチされ、 ＶＣ１２はＳＬＴにスイッチ し、ＳＴＭ−１により 終端される。 もし、ＡＴＭスイッチが低レートのＡＴＭを受け取る能力を有しないのであれ ば、Ｎｘ低レートと高レートマックスをつなげることが必要とされる。 記述された手段は、横切るスイッチの数をさらに多く有するように見える。そ して、箱書きよりも簡単に見え、それを混成スイッチと呼ぶ。不幸にもこのよう なスイッチの中身が定義されるまで、並列スイッチング能力を有することによる 複雑さと全スイッチインターフェイスのオーバヘッドはＳＤＨの再正当化、非正 当化、２０４８ ｋｂｉｔ／ｓ終端、ＡＴＭヘッダー変換及ぴ監視の全レベルを操作することが可 能である；従って、単純な箱は簡単なように見えるが、それは大変な誤解である ことを証明することができる。 ＳＤＨインターフェイスのみの直列構造手段は保証されず、スイッチング動作 により取り代えることができない。ＨＴＵでは、マルチプレクサとＭＰＲＴユニ ットは全て、Ｎ節約した装置に置きかわることができる。これは管理の単純性、 決まりごと、そして資源の取り扱いを助ける。 世界のＡＴＭネットワークの証明されていないケースを留意して、小さいＡＴ Ｍ（又は他のどんなデータスイッチでも）とこのような多重化を伴うスイッチの 使用は実際的な回答から遠いために現れる。 １つのスイッチ構造のみがあるとき６４ｋｂｉｔ／ｓ細分性で動作しなければ ならないことは明らかである。 ２つの構造があるとき、６４ｋｂｉｔ／ｓスイッチよりさらに大きいサイズに 成長することのできるＶＣのみの構造とすることができる。 幾つかの例が下に与えられる； ＳＤＨ ＡＤＤ、ドロップマルチプレクサ及び集信装置と単一ステージＶＣス イッチ及び単一ステージ６４ｋｂｉｔ／ｓの結合。 小さい交差結合と、６４ｋｂｉ ｔ／ｓ回線とＶａｓ とを操作する１つの３ステージ６４ｋｂｉｔ／ｓスイッチを伴う小さいＰＳＴＮ ホスト変換。 主要交差結合と主要ＰＳＴＮホスト変換。 ３ステージＶＣスイッチと３ステージ６４ｋｂｉｔ／ｓスイッチ。 これらの例は、スイッチング構造により提供された柔軟性への洞察を与え、多 重主要レート終端の使用によりスイッチ又は同じスイッチに戻るループ間をつな げる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．第１のスイッチのための高い細分性回線を形づくるために互いに多重化され た第２のスイッチからのより低い細分性回線に加えて、第２のスイッチのための 低い細分性回線に多重化解除され、終端された第１のスイッチからの高い細分性 回線がある終端装置により接続された、細分性の異なった少なくとも２つのスイ ッチからなる遠隔通信スイッチ構造。 ２．請求項１のスイッチ構造において、第１のスイッチによって操作される回線 は仮想コンテナ（ＶＣｓ）であり、第２のスイッチによって操作される回線は６ ４ｋｂｉｔ／ｓ回線であり、終端装置は多重主要レート終端装置であり、これは ＶＣスイッチから受け取ったＶＣｓの中身を出し、そこからのフレームアライメ ント信号を抽出し、６４ｋｂｉｔ／ｓスイッチからの６４ｋｂｉｔ／ｓ回線を受 信し、主要レートフレーミング情報とＶＣオーバーヘッドと再正当化情報とをＶ ＣスイッチにＶＣｓを出力する前に付加するのと同じように６４ｋｂｉｔ／ｓの 回線に出力する前にＶＣｓにより含まれた回線を６４ｋｂｉｔ／ｓのタイミング で整列させる。 ３．請求項１のスイッチ構造において、第１のスイッチによって操作される回線 は仮想コンテナ（ＶＣｓ）であり、第２のスイッチによって操作される回線はＡ ＴＭセルであり、終端装置はヘッダー変換ユニットであり、こ れはＶＣスイッチから受け取ったＶＣｓの中身を出し、ＡＴＭスイッチからセル を受信し、ＶＣスイッチにＶＣｓを出力する前にＶＣオーバーヘッドと正当化情 報を加えるのと同じようにＡＴＭスイッチにセルを出力する前にＡＴＭセルを抽 出する。