【発明の詳細な説明】
データ格納装置
本発明は、従来のアーキテクチャで可能なより多数のページの適宜に色付けされ
た割り当てを認める実メモリアーキテクチャに関する。
ある種の仮想インデクス及び実タグ付けされたキャッシュは、もしも対応するペ
ージが適宜に色付けされて割り付けられている場合には、プロセッサによる迅速
なキャッシュアクセスのみが許される。そのため、適宜に色付けされて割り付け
られている多数のページはプログラムをスピードアップすることが可能である。
適宜に色付けされた割り付けはいくつかのＴＬＢアーキテクチャにとっても有利
であろうし、またキャッシュクラッシュを減少すべく使用されるであろう。
また更に、実メモリアーキテクチャは、実ページのランダム色付けの余地を認め
る。これによって、大容量且つ実インデクス付けされたキャッシュ、たとえば二
次キャッシュ、は個々の用途に従って区切られ、それらは予測可能なミスレート
を伴って使用可能である。このことは、実時間及びマルチメディアアプリケーシ
ョンにおいて特に望まれている。更に他の適用は、ページの再色付けによる動的
コンフリクトリダクションに見出される。
１．キャッシュを有する従来のメモリ
１．１ 実及び仮想キャッシュ
近年のプロセッサは、高速プロセッサと低速主メモリとの間のギャップを埋める
ために、キャッシュメモリを必要とする。
実インデクス及び仮想インデクス付きキャッシュが知られている。実インデクス
付きキャッシュでは、図５に示すように、プロセッサにより供給される仮想アド
レスｖは変換索引バッファ（ＴＬＢ）により最初に実アドレスｒに変換される。
そして、この実アドレスｒによりキャッシュはアドレス付けられる。仮想インデ
クス付きキャッシュでは、図６に示すように、キャッシュは仮想アドレスｖによ
り直接アドレス付けられる。対応する実アドレスｒへの変換は、キャッシュミス
が発生した場合にのみ行なわれる。ＴＬＢによる変換が省略されるという理由か
ら、仮想インデクス付きキャッシュの利点は高速にある。その難点は、シノニム
または別名になった場合に示される。
１．２ ダイレクトマップ及びｎ−ウェイセットアソシアティブキャッシュ
ダイレクトマップキャッシュは、実アドレスｒまたは仮想アドレスｖからキャッ
シュインデクスを計算し、またそれに関するキャッシュのラインを選択するため
に、マップ機能（図５及び図６に示すような）を使用する。そして、ｒまたはｖ
は、このキャッシュラインと現在連想付けられているメモリ領域（キャッシュエ
ントリのタグ）と比較される。一致の場合にはヒット（そのキャッシュラインは
主メモリの代わりに使用される）であり、そうでなければミスである。
主として、（ｒモジュロキャッシュサイズ）／ラインサイズまたは
（ｖモジュロキャッシュサイズ）／ラインサイズは、マップ機能として使用され
る。この手法では、仮想アドレスの全てがキャッシュに格納されるべきではなく
、ｒ／キャッシュサイズまたはｖ／キャッシュサイズで十分であろう。
ダイレクトマップキャッシュは単純ではあるが、ｎ−ウェイキャッシュに比して
高ミスレートを生ずる。基本的には、これらは比較的小さいダイレクトマップキ
ャッシュブロックからなる。それは各主メモリエレメントが多くとも一つのブロ
ックに配置されることを保証する。マップ機能はｎキャッシュラインを示すため
、キャッシュはマップと等価なアドレスまでのｎエレメントを含み得る。このｎ
−フォールド連想可能性は、クラッシュの可能性を減少させ、それに伴ってヒッ
トレートを増加させる。
１．３ 仮想インデクス及び実タグ付きキャッシュ
現在提起されているキャッシュタイプは仮想インデクス及び実（物理）タグ付き
キャッシュである。それは仮想インデクス及び仮想タグ付きキャッシュ同様に高
速であるが、それの難点の多く、特にマルチププロセッサシステム，シノニム，
分散，コヒーレントに関する問題をまだ回避していない。
実インデクス付きキャッシュもまたこれらの難点が無いということは真実である
が、キャッシュアクセスの開始が可能になる以前にＴＬＢによる完全なアドレス
変換ステップ（仮想−実）が要求される。他方、仮想インデクス及び実タグ付き
キャッシュにはＴＬＢとキャッシュとの並行アクセスの余地がある（図７参照）
。その結果、プ
ロセッサの能力の向上に伴って、一般に、一命令のアイドルタイムを一クロック
減少させるために、プロセッサの命令パイプラインはより短くなる。
キャッシュをインデクス付けするために必要な全てのアドレスビット（ｉ）がア
ドレスオフセット（ページ内のアドレス）の範囲内に位置する限りは、メカニズ
ムは単純なままである。なぜなら、このアドレス部は仮想アドレスの実アドレス
への変換によっては変化しないからであり、それによってキャッシュはＴＬＢの
変換ステップ以前においてもアドレス付け（インデクス付け）することが可能で
ある。キャッシュアクセス及びＴＬＢの並列変換の最後においてのみ、キャッシ
ュエントリに連想付けられている実アドレス（タグ）がＴＬＢにより供給された
実アドレスと同一であるか否かがチェックされる。そのような実行に際して、イ
ンデクス部（ｉ）に隣接するアドレスの最上位ビットのみが比較される。なぜな
らば、（ｉ）でインデクス付けされたキャッシュエントリは、そのインデクスビ
ットが値（ｉ）を有するアドレスにのみ連想付けられているからである。従って
、最上位ビットのみがキャッシュにタグ（実アドレス）として格納されなければ
ならない。
このタイプのｎ−ウェイセットアソシアティブキャッシュは、サイズはｎ×２P
までであってもよい。なお、２Pはページサイズである。キャッシュサイズはよ
り大きなページ数または増加された連想可能性により増加されてもよい。
ところで、興味ある技術として、ページカラーリング（ページ色付け）がある。
これは、実メモリ中のページのセットアップが常に仮
想及び実ページアドレスの最下位アドレスビットが同一（図８参照）であるよう
な手法である。この場合、仮想ページ番号（ｖｐｎ）及びキャッシュインデクス
（ｉ）はオーバラップするであろう。このオーバラップ部分は図８において黒で
示されている。仮想アドレスの対応する部分は仮想色ｃと称され、実アドレスの
部分は実色ｃ’と称される。適宜に色付けされた割り付けにおいては、即ち仮想
及び実色が一致している場合は、上述のサイズｎ×２Pの限界は回避される。
もし、図９に示されているように、仮想及び実色の付加的な比較があれば、タグ
（実アドレス）付けは対応する色ビットの格納無しに実行されてもよく、また実
ページ番号の最上位ビット（ｒ’）のみがタグと比較されなければならない。
もちろん、割り付けが完全に適宜に色付けされていない場合にも、キャッシュは
機能しなければならい。従って、もし最初のキャッシュアクセスがミスし、ＴＬ
Ｂにより供給された実色ｃ’が仮想色ｃとは異なっていても、ＴＬＢにより供給
された実色ｃ’（最初のキャッシュアクセスに使用された仮想色ｃに代えて）（
図１０参照）及びキャッシュインデクス（ｉ）でアドレス付けされたキャッシュ
に対して色補正キャッシュアクセスが試みられるであろう。このように、不適当
に色付けされたページも使用可能であるが、それらはキャッシュアクセスの間に
付加的なステップを要求する（図１１参照）。
注意すべきは、適宜には色付けされていない割り付けがある環境下、たとえば異
なって色付けされた二つの仮想ページが同一の実ページ
にマッピングされるべき場合、において究極の必要になるかもしれないというこ
とである。
１．４ 実メモリ中の適宜に色付けされた割り付け
２sバイトのページサイズ，ｍ×２sバイトの従来の実メモリ及びｉ×２tのｉ−
ウェイセットアソシアティブキャッシュに関しては、ｃ＝２t-s個の色（ｔ＞ｓ
のとき）が存在する。実メモリにおいてはｍ／ｃページまで、個々の仮想色で適
宜に色付けして割り付けることが可能である。
実メモリに割り付けられた仮想ページの仮想色のランダムな及び均一な分布に関
して、ｎ≦ｍページが適宜に色付けされる確率は、実メモリの５０％より多くが
使用される場合よりもむしろ既に低くなっている。このようにして、適宜に色付
けされた割り付けは使用可能な実メモリのパーセンテージを制限する。たとえば
、４Ｍの実メモリ及び４Ｋのページを有するシステムにおいては、その限度はｉ
×１２８Ｋキャッシュに対しては５０％であり、ｉ×６４Ｋキャッシュに対して
は６０％である。
１．５ 予測可能なキャッシュミスレート
異なる色付けをされたページからのデータもまたキャッシュの異なる部分にマッ
ピングされるため、異なる色付けをされたページからのデータ間でキャッシュコ
ンフリクトは決して発生しないであろう。
もし、たとえば、リアルタイムアプリケーションが「黄色」の実ペ
ージのみに与えられ、他のいずれのアプリケーションも「黄色」の実ページには
与えられないとすると、このアプリケーションのキャッシュミスレートは他の全
ての同時にアクティブであるアプリケーションから独立する、即ち予測可能にな
るであろう。不幸にも、従来のメモリアーキテクチャでは全ての「黄色」の実ペ
ージはそのためにブロックされるであろう。４色（ｃ＝４）の場合、適当な小さ
いリアルタイムアプリケーションでも既に物理メモリの２５％をブロックしてい
るであろう。
１．６ コンフリクトリダクション
キャッシュコンフリクトが動的に減少される場合、ページは「再色付け」のため
に適合化されねばならない。従来のアーキテクチャでは、このことは、色が各実
ページに変更不可能に割り付けられているために、１ページの物理的なコピーを
要求する。
２ 目的／解決
本発明の目的は、従来の実メモリのアーキテクチャに比して実メモリ中に実質的
により多くのページの適宜に色付けされた割り付けの余地を認めたメモリアーキ
テクチャを提供することである。更に、各色に対するページに異なる番号を実メ
モリが持ってもよいようにするために、少なくともいくつかの実メモリのページ
の色はオペレーティングシステムによる決定から自由にしておくべきである。
この問題を解決するために、本発明は以下を備えるデータ格納用のメモリ装置を
提案する。
−そのアドレスがページオフセットアドレス部と、ページ番号を表すと共にグル
ープ情報及び常駐アドレス部を含むページ番号アドレス部とを有し、グループ情
報はアドレスのページ番号アドレス部で表現されるページが属する複数のグルー
プの内の一つを指示し、少なくともページオフセットアドレス部によって及びア
ドレスのグループ情報によってインデクス付けされることに好適であり、仮想ま
たは実アドレス空間のアドレスでアドレス付けされることに適合したキャッシュ
メモリと、
−アドレスの常駐アドレス部及びページオフセットアドレス部のみ、及び可能で
あればグループ情報の一部によってインデクス付けされることに適合した実メモ
リ。
本発明のメモリ装置がアクセスされるアドレスのグループ情報は前述の色である
。ページオフセットアドレス部はページ内のアドレスを決定する。少なくとも、
このページオフセットアドレス部の一部及びグループ情報は、キャッシュをイン
デクス付けるためのアドレスのキャッシュインデクス部として共に使用される。
これに対して、グループ情報は実メモリのインデクス付けには使用されないか、
または一部のみが使用される。これにより、実メモリ中のそれらのページは、ア
プリケーションのために予約されたそのアプリケーションに現実に必要な色を備
えている。このように、他の全てのページが並列アプリケーションに使用されて
もよいので、実メモリのワークロードは改善される。キャッシュメモリのインデ
クス付けは、ブロック情報及びページオフセットアドレス部またはその一部によ
り排他的に実行される。
本発明の有利な実施例では、少なくとも一つの第１のアドレス領域及び少なくと
も一つの第２のアドレス領域を有し、また全体のアドレスが少なくとも一つの第
１のアドレス領域のアドレスにより実メモリのインデクス付けに使用され、これ
に対してアドレスの少なくとも常駐アドレス部，ページオフセットアドレス部及
び可能であればグループ情報の一部が、少なくとも一つの第２のアドレス領域の
アドレスにより実メモリのインデクス付けに使用されるアドレス空間を備える。
この実施例では、実メモリの一部のみが本発明の手法によりインデクス付け可能
である。
好ましくは、アドレスは実アドレスである。その代わりに、アドレスは仮想アド
レスであってもよく、この場合にはキャッシュメモリはページオフセットアドレ
ス部の一部によって及び仮想アドレスのグループ情報によってインデクス付けす
ることが可能であり、同様に実メモリは仮想アドレスから変換された実アドレス
の常駐アドレス部によって及び仮想アドレスのページオフセットアドレス部によ
って、更に可能であれば、仮想アドレスから変換された実アドレスのグループ情
報の一部によってインデクス付けすることが可能である。
基本的には、アドレス空間に関しては、同一サイズまたは異なるサイズのページ
を含むことが可能である。第１の場合には、アドレスの全体の長さは一定である
が、ページオフセットアドレス部及びグループ情報の長さはそれぞれ可変に保た
れる。ここで、アドレス空間が複数のアドレス領域を有することは実現可能であ
り、そのアドレスはページオフセットアドレス部及び／又は異なる長さのグルー
プ情報を有し、各アドレス領域に関して全てのアドレスのページオフセットアド
レス部の長さが同じであること及び全てのアドレスのグループ情報部の長さが等
しいこと、及びアドレス領域のアドレスにより実メモリにインデクス付けするこ
とに関して、もし可能であれば、アドレスの個々のグループ情報の一部と同様に
、それぞれの常駐アドレス部及び常駐ページオフセットアドレス部が使用される
ことは真実である。異なるアドレス領域はアドレス空間の異なるページサイズに
それぞれ連想付けられる。換言すれば、ページサイズはアドレス領域により決定
される。アドレス領域は実メモリの分離した及び／又はオーバラップしたメモリ
領域にマッピングされてもよい。
好ましくは、アドレス空間の各アドレスに対して、ページオフセットアドレス部
及びグループ情報の長さが指示されること、たとえばメモリに格納されること及
びそれによって供給されることが用意される。これにより、ページサイズ及びア
ドレス領域の固定した連想は排除される。
以下は図面による本発明の実施例の詳細な記述である。図面は、
図１−本発明により物理実メモリがアドレス付けされた場合の実アドレス空間及
び連想付けられた物理実メモリの比較の模式図、
図２−実メモリをアドレス付けるために使用されるアドレスへの実アドレス空間
アドレスの変換を使用する自由色付けの説明図、
図３−実メモリをアドレス付けるために使用されるアドレスへの実
アドレス空間アドレスの変換を使用する制限された色付けの説明図、
図４−実メモリをアドレス付けるために使用されるアドレスへの実アドレス空間
アドレスの変換を使用する動的色付けの説明図、
図５−実インデクス付きキャッシュメモリの模式的説明図、
図６−仮想インデクス及び仮想タグ付きキャッシュメモリの模式的説明図、
図７−仮想インデクス及び実タグ付きキャッシュメモリの模式的説明図、
図８−適宜に色付けされた割り付けに基づくキャッシュメモリの模式的説明図、
図９−適宜の色付けのチェックを有するキャッシュメモリの模式的説明図、
図１０−色付け補正ステップの説明図、及び
図１１−アクセスステップの説明図。
３． 自由に色付け可能な領域を有する実メモリ
ｃ個の色及び適宜に色付けされた割り付けにより、ｍページの実メモリはｍ／ｃ
−ウェイセットアソシアティブシステムと見做せる。
それはｍエントリの全てを受入れるか、一色当たりｍ／ｃエントリが最大である
。そのようなシステムは付加的な小さなフルアソシアティブキャッシュによる実
質的な改善を経験してもよい。この付加的なキャッシュは、ｍ／ｃアソシアティ
ブキャッシュのｊ個までのオーバラップを受け入れるために、どのような色のｊ
個のエントリをも含むことが可能である。（もし、一つの色のｋ＞ｍ／ｃエント
リが要求されるのであれば、これはｋ−ｍ／ｃ個のオーバラップを意味するであ
ろう）このように、一般には、システム全体は、適宜に色付けされた割り付けの
規則に違反しない限りは、実メモリの相当程度大きな部分を使用可能である。
４Ｍ，４Ｋページ及びｉ×１２８Ｋのキャッシュの実メモリを有するシステムで
は、たとえば、３２Ｋ（ｊ＝８）の自由に色付け可能なページに対する限界は既
に７０％である。６４Ｋ（ｊ＝１６）に関してはほとんど８０％が達成されてお
り、また２５６Ｋ（ｊ＝６４）に関してはほとんど１００％が達成されている。
上述のようなアーキテクチャを実現するために、ｊページのサイズの物理メモリ
の一つ（連続する）の部分は、任意の実色を有するｊページを保持可能であるこ
とが必要である。
３．１ 固定ページサイズに関する自由な色付け能力
通常、実アドレス空間の一つまたはそれ以上の連続する部分は、物理的に実存す
るメモリ上に１：１でマッピングされる。そして、物理メモリ以外のメモリは実
アドレス空間の残余の部分に連想付けられる。
自由に色付け可能な領域を有する実メモリにおいては、物理メモリの部分、即ち
ｍ−ｊページ、のみが１：１にマッピングされる。物理メモリの残余のページは
、ｊ×ｃページのサイズを有する実アドレス空間の使用されていない部分にマッ
ピングされる。図１は一例の説明図である。
２sバイトのページサイズ，ｍ×２sバイトの従来の実メモリ及びｉ×２tバイト
のｉ−ウェイセットアソシアティブキャッシュに関しては、ｃ＝２t-s個の色（
ｔ＞ｓのとき）が存在する。ｊ×ｃページのサイズの実アドレス空間の自由に色
付け可能な領域は、それぞれｃページのサイズのｊ個のボックスに分割されてい
る。各ボックスは整置された実アドレス２t（ｒモジュロ２t＝０）においてスタ
ートする。一つのボックスの全てのページは物理メモリの同一のページにマッピ
ングされる。図２はそのようなアドレス変換の一例の説明図である。簡単のため
に、図２においては、実アドレス空間の自由に色付け可能な部分は、値ａを有す
る実アドレスの最上位ビットにより特定されると見做される。２u-1＜ｊ≦２uに
対しては、ｕはｂの長さに等しいとすると、この領域は実アドレス２u+1ａにお
いてスタートし、２u+tバイトのサイズを有する。従って、連想付けられている
物理メモリは物理アドレス２u+sａ’においてスタートし、２sｊのサイズを有す
ると見做される（ａ’は、ｔ−ｓビットのａよりも長いビットストリングである
）。
変換されるべき実アドレスｒは、値ａを有する上位部分と、ボックスを特定する
ｕビットのフィールドｂと、実色を含むｔ−ｘビット（図では黒）のフィールド
ｃと、ページ内のオフセットを示すフィ
ールドｘとで構成される。変換されたアドレスｒ’は
−オフセットフィールドｘを変更せずに引き継ぐ、
−ボックスフィールドｂを右へｔ−ｓビットシフトして引き継ぐ、
−残余（上位）部分を値ａ’で置換する。
以上から理解される如く、実色ｃはこの処理で完全に消滅する。実行可能なよう
に、ボックス当たり一ページのみが使用可能であるが、ページ（及びその実色）
は任意に選択可能である。このようにして、任意の色のｊページが同様にｊペー
ジのみのサイズを有する物理メモリに置かれる。
実アドレスから物理アドレスへのこの変換、この明細書では自由色付けと称され
る、は仮想アドレスから実アドレスへの変換と混同されてはならない。自由色付
けは、自由色付け可能な領域に対してのみ有効であり、付加的には仮想アドレス
から実アドレスへの変形にも有効である。
仮想アドレスの変換に比して、プロセッサによる個々のアクセスに対してここで
述べた変換は不要であるが、キャッシュミスの場合にのみ、キャッシュをバイパ
スしてライトバックまたはアクセスする、ということに注意すべきである。なお
更に、実質的にアドレスラインの適切な、即ち余分な時間を必要としない配線の
みが要求される、ということにも注意すべきである。
フィールドｂは上位または隣接しないビットで構成されてもよい。
変形 １
Ａを自由に色付け可能な領域の基底アドレスとして、Ａ’を物理メモリの連想付
けられた部分の基底アドレスとして見做す。Ａ及び／又はＡ’は２u+tまたは２u +s
に整置されるべきではない。（とはいえ、少なくともＡはページスタートアド
レス、即ち２sに整置されるべきである）。
もしもＡ≦ｒ＜Ａ＋２sｊであれば、実アドレスｒは変換されるであろう。この
場合、フィールドｂ及びｘはｒからではなくｒ−Ａから抽出され、またｒ’はＡ
’を加算すること：ｒ’＝Ａ’＋２sｂ＋ｘにより形成される。
整置されていない基底アドレスは、以下の全ての場合と同様に使用される。
変形 ２
実アドレス空間に要求される領域のサイズを減少させる目的で、色ｃの上位ビッ
トはボックスｘを特定するフィールドｂに含むことが可能である（図３参照）。
もし、実色のｋビットが使用されるのであれば、２u-k+tのサイズの実アドレス
空間領域のみが必要であろう。他方、実色のｋビットが残る、即ちボックスｉ内
で任意の色のページをもはや生成出来ないが、色ｃ÷２t-s-k＝ｉを有するペー
ジのみは生成出来る。
最上位ビットに代えて、ｃの他のｋビットも同様に使用されてもよい。
変形 ３
自由な色付け能力を制限することなしに実アドレス空間の要求される領域のサイ
ズを減少させるため、色変換ユニット（Color Translation Unit：ＣＴＵ）（図
４参照）による動的変換が利用されてもよい。またこの場合においても、色フィ
ールドｃのビットはｂ（最上位ビットまたは他のビット）を形成するために使用
される。ＣＴＵはｂでインデクス付けされ、ｂ’を供給する。ｊ（またはそれ以
上）個のエントリを有するメモリがＣＴＵとして使用されてもよい。（ｊより大
きい場合）アクセスはＣＴＵキャッシュ（ＴＬＢと同様）によりスピードアップ
されてもよい。
３．２ マルチプルページサイズを有する自由色付け能力
３．２．１ 簡単な解決
３．１に記述された一つまたは幾つかの方法は一つのページサイズに対して使用
される。そのため、各ページサイズには、実アドレス空間の自由に色付け可能な
異なる領域が存在する。物理メモリの対応する部分は相互に分離されていてもよ
いが、オーバラップされていてもよい。
３．２．２ 洗練された解決
実アドレス空間中の一つの自由に色付け可能な領域は全てのページサイズに対し
て使用可能である。しかし、変換ロジックは実アドレスに加えてページサイズを
も含んでいる。オフセットフィールドｘはページサイズにより動的に決定される
。より大きいフィールドｘに関しては、ｂまたはｂ’の対応する下位ビットは無
視される。その代わり、より大きいｘの上位ビットが使用される。
代わりに、現在のページサイズはオフセットｘの幅，色フィールドｃ及びボック
スフィールドｂを動的に決定することもまた可能である。一般的に、ｘ及びｃは
共に一定幅である。そのとき、ｂは現在のｃの幅に対応して動的に右シフトされ
るであろう。Detailed Description of the Invention
Data storage
The present invention provides the appropriate coloring of a larger number of pages than possible with conventional architectures.
Related to real memory architecture that allows allocation.
Certain virtual index and real-tagged caches, if corresponding
If the pages are appropriately colored and assigned, the processor will
Only cache access is allowed. Therefore, it is assigned with appropriate coloring
The large number of pages available can speed up the program.
Properly colored allocation is also advantageous for some TLB architectures
And will be used to reduce cache crashes.
Furthermore, the real memory architecture allows for random coloring of real pages.
You. This allows large, real-indexed caches, such as two caches.
Next caches are separated according to individual use and they have a predictable miss rate
Can be used with. This is a real-time and multimedia application.
Especially desired. Yet another application is dynamic with page recoloring.
Found in Conflict Reduction.
1. Conventional memory with cache
1.1 Real and virtual cache
Modern processors bridge the gap between fast processors and slow main memory
In order to do so, it requires a cache memory.
Caches with a real index and a virtual index are known. Real index
With cache, as shown in FIG. 5, the virtual add provided by the processor
The reply v is first translated to the real address r by the translation lookaside buffer (TLB).
The cache is then addressed by this real address r. Virtual index
In the cache with index, as shown in FIG.
Directly addressed. Conversion to the corresponding real address r is a cache miss
Occurs only when occurs. Is it because the conversion by TLB is omitted?
The advantage of the cache with virtual index is high speed. The difficulty is the synonym
Or, it is displayed when it becomes an alias.
1.2 Direct map and n-way set associative cache
The direct map cache is cached from the real address r or the virtual address v.
To calculate the index and also select the line of cache for it
To use the map function (as shown in FIGS. 5 and 6). And r or v
Is the memory area currently associated with this cache line (the cache
Entry tag). Hit if match (the cache line is
It is used instead of main memory), otherwise it is a mistake.
Mainly (r modulo cache size) / line size or
(V modulo cache size) / line size is used as a map function
You. With this approach, not all virtual addresses should be cached
, R / cache size or v / cache size may be sufficient.
The direct map cache is simple, but compared to the n-way cache
Produces a high miss rate. Basically, these are relatively small direct map keys.
It consists of cash blocks. It has at most one block for each main memory element.
Guaranteed to be placed on the dock. The map function shows n cache lines
, The cache may contain n elements up to the address equivalent to the map. This n
-Fold associativity reduces the likelihood of crashes and the
Increase traits.
1.3 Virtual index and cache with real tag
Currently proposed cache types are with virtual index and real (physical) tags
It is a cache. It is as high as virtual index and virtual tagged cache.
Fast, but with many of its drawbacks, especially multiprocessor systems, synonyms,
We have not yet avoided the problems of dispersion and coherence.
It is true that real indexed caches also do not have these difficulties
But the full address by the TLB before the cache access can be started
A conversion step (virtual-real) is required. On the other hand, with virtual index and real tag
The cache has room for parallel access between the TLB and the cache (see FIG. 7).
. As a result,
Generally, the idle time of one instruction is set to one clock as the performance of the processor is improved.
In order to reduce it, the processor's instruction pipeline becomes shorter.
All the address bits (i) needed to index the cache are
As long as it is within the range of the dress offset (address within the page),
Mu remains simple. Because this address part is the real address of the virtual address
Is not changed by the conversion to
Addressing (indexing) is possible even before the conversion step.
is there. Only at the end of cache access and parallel conversion of TLB, cache
The real address (tag) associated with the entry is supplied by the TLB.
It is checked whether it is the same as the real address. In doing so,
Only the most significant bits of the addresses adjacent to the index part (i) are compared. Why
If the cache entry indexed in (i) is
Is associated only with the address having the value (i). Therefore
If only the most significant bit is stored as a tag (real address) in the cache,
I won't.
This type of n-way set associative cache is n × 2 in size.P
May be up to. 2PIs the page size. The cache size is
It may be increased by a larger number of pages or increased associativity.
By the way, as an interesting technology, there is page coloring.
This is because the page setup in real memory is always
The least significant address bits of the memory and real page addresses are the same (see FIG. 8)
Is a technique. In this case, virtual page number (vpn) and cache index
(I) will overlap. This overlapping part is black in FIG.
It is shown. The corresponding part of the virtual address is called virtual color c
The part is called real color c '. In the appropriately colored allocation, i.e. virtual
And the actual colors match, the above size n × 2PThe limit of is avoided.
If there is an additional comparison of virtual and real colors, as shown in FIG.
(Real addressing) may be performed without storing the corresponding color bit, and
Only the most significant bit (r ') of the page number has to be compared with the tag.
Of course, if the allocations aren't completely colored appropriately, the cache
It has to work. Therefore, if the first cache access misses, TL
Even if the real color c'supplied by B is different from the virtual color c, it is supplied by TLB.
Real color c '(instead of the virtual color c used for the first cache access) (
(See FIG. 10) and cache addressed by cache index (i)
A color corrected cache access will be attempted to. Improper, like this
Pages colored in are also available, but they are not
Requires an additional step (see Figure 11).
It is important to note that in environments where there are allocations that are not
Two virtual pages that have been colored and are the same real page
If it should be mapped to
And.
1.4 Appropriately colored allocation in real memory
2sPage size in bytes, m × 2sConventional real memory of bytes and i × 2tI-
For wayset associative cash, c = 2tsIndividual color (t> s
When) exists. Suitable for individual virtual colors up to m / c pages in real memory
It is possible to assign them by coloring them for convenience.
The random and uniform distribution of virtual colors of virtual pages allocated in real memory.
Therefore, the probability that n ≦ m pages are appropriately colored is greater than 50% of the actual memory.
It is already lower than when used. In this way, it is colored appropriately
The allocated allocation limits the percentage of real memory available. For example
In a system with 4M real memory and 4K pages, the limit is i
50% for x128K cache, i * 64K cache
Is 60%.
1.5 Predictable cache miss rate
Data from differently colored pages will also map to different parts of the cache.
Be cached between data from differently colored pages.
Conflicts will never occur.
If, for example, the real-time application is a "yellow" real
Page only, and no other application has a "yellow" real page
If not given, the cache miss rate for this application is
Independent of all simultaneously active applications, i.e. predictable
Will Unfortunately, all "yellow" real patterns in traditional memory architectures
Will be blocked for that reason. For 4 colors (c = 4), an appropriate small
Even real-time applications already block 25% of physical memory
Will
1.6 Conflict reduction
If cache conflicts are dynamically reduced, the page is "recolored"
Must be adapted to. In traditional architectures, this means that each color is
A physical copy of one page, because it is irrevocably assigned to the page
Request.
2 purpose / solution
The object of the present invention is to realize the real memory in real memory as compared with the conventional real memory architecture.
Memory arches that allow more pages to be appropriately colored and allocated
It is to provide the texture. In addition, the page for each color can have a different number.
At least some pages of real memory to allow the mori to have
The color of should be free from decisions made by the operating system.
In order to solve this problem, the present invention provides a memory device for data storage, which comprises:
suggest.
-The address represents the page offset address part and page number and is
Group information and page number address part including resident address part.
Information is the page number of the address.
One of the groups, and at least by the page offset address part.
Suitable for being indexed by dress group information, and
Or a cache adapted to be addressed with an address in the real address space
Memory and
-Only the resident address part of the address and the page offset address part, and
An actual memo that is suitable for being indexed by part of the group information, if any
Li.
The group information of the address to which the memory device of the present invention is accessed is the above-mentioned color.
. The page offset address part determines the address within the page. at least,
A part of this page offset address part and the group information are loaded in the cache.
It is also used as the cache index part of the address for indexing.
On the other hand, is group information not used for indexing real memory?
Or only some are used. This allows those pages in real memory to
Reserve the colors that are actually reserved for the application.
I am. This way, all other pages are used for parallel applications.
The real memory workload is improved. Cache memory index
The block information is assigned by the block information and page offset address part or part thereof.
Executed exclusively.
In an advantageous embodiment of the invention at least one first address area and at least one
Also has one second address area, and the entire address has at least one second address area.
It is used to index the real memory by the address of the address area of 1.
For at least the resident address part, page offset address part and
If possible, part of the group information is stored in at least one second address area.
It has the address space used for indexing the real memory by address.
In this embodiment, only part of the real memory can be indexed by the method of the present invention.
It is.
Preferably the address is a real address. Instead, the address is a virtual
However, in this case, the cache memory does not use the page offset address.
Indexed by part of the group and virtual address group information
Similarly, the real memory is the real address translated from the virtual address.
By the resident address part of the virtual address and by the page offset address part of the virtual address.
If possible, the group information of the real address converted from the virtual address
It is possible to index some of the information.
Basically, in terms of address space, pages of the same size or different sizes
Can be included. In the first case, the total length of the address is constant
However, the page offset address part and the length of the group information are kept variable.
It is. Here, it is feasible that the address space has multiple address areas.
Address is the page offset address part and / or a glue of different length.
Page offset address of all addresses for each address area.
The address part has the same length and the group information parts of all addresses have the same length.
And index into the real memory according to the address of the address area.
Regarding and as well as part of the individual group information of the address, if possible
, The respective resident address part and resident page offset address part are used
That is true. Different address areas have different page sizes in the address space
Each is associated. In other words, the page size is determined by the address area
Is done. Address area is a separate and / or overlapping memory of real memory
It may be mapped to a region.
Preferably, for each address in the address space, the page offset address part
And that the length of the group information is indicated, eg stored in memory and
And thereby be prepared to be supplied. This allows the page size and
The fixed association of the dress area is eliminated.
The following is a detailed description of embodiments of the invention with reference to the drawings. The drawings are
Figure 1-Real address space and address when physical real memory is addressed by the present invention
And schematic diagram of comparison of physical real memory associated with each other,
Figure 2-Real Address Space to Addresses Used to Address Real Memory
Illustration of free coloring using address translation,
Figure 3-Real to memory address used to address real memory
Illustration of limited coloring using address space address translation,
Figure 4-Real Address Space to Addresses Used to Address Real Memory
Illustration of dynamic coloring using address translation,
Figure 5-schematic explanatory diagram of cache memory with real index,
FIG. 6-schematic explanatory diagram of cache memory with virtual index and virtual tag,
FIG. 7-schematic explanatory diagram of virtual index and cache memory with real tag,
FIG. 8--a schematic illustration of a cache memory based on appropriately colored allocations,
Figure 9-schematic illustration of a cache memory with appropriate coloring checks,
FIG. 10-An explanatory view of the coloring correction step, and
FIG. 11-Explanation view of an access step.
3. Real memory with freely colorable areas
With c colors and appropriately colored allocations, m pages of real memory are m / c
-Can be regarded as a wayset associative system.
It accepts all m entries, or max m / c entries per color
. Such a system would be implemented with an additional small full associative cache.
You may experience qualitative improvements. This additional cache is a m / c associativity
What color j to accept up to j overlaps of the cache
Entries may also be included. (If k> m / c of one color
This means km-c / c overlaps, if
Thus, in general, the entire system will consist of appropriately colored allocations.
A fairly large portion of real memory can be used as long as the rules are not violated.
In a system with a real memory of 4M, 4K pages and i × 128K cache
Is already limited to a freely colorizable page of 32K (j = 8), for example.
Is 70%. Almost 80% has been achieved for 64K (j = 16)
In addition, almost 100% has been achieved for 256K (j = 64).
Physical memory of the size of j pages to realize the architecture as described above.
One of the (continuous) parts of j can hold j pages with arbitrary real colors.
And are required.
3.1 Free coloring ability for fixed page size
Normally, one or more contiguous parts of the real address space are physically extant.
1: 1 mapping on the memory. And memory other than physical memory is
It is associated with the rest of the address space.
In real memory with freely colorable areas, part of physical memory, ie
Only mj pages are mapped 1: 1. The remaining pages of physical memory are
, The unused address part of the real address space with size j × c pages
Be pinged. FIG. 1 is an explanatory diagram of an example.
2sPage size in bytes, m × 2sConventional real memory of bytes and i × 2tPart-Time Job
C = 2 for the i-way set associative cache oftsIndividual color (
(when t> s) exists. Free color of real address space of size j × c pages
The attachable area is divided into j boxes, each c pages in size.
You. Each box has a real address 2t(R modulo 2t= 0)
To All pages in a box map to the same page in physical memory.
Be used. FIG. 2 is an explanatory diagram of an example of such address conversion. For simplicity
In FIG. 2, the freely colorable part of the real address space has the value a.
Be considered to be specified by the most significant bit of the real address. 2u-1<J ≦ 2uTo
On the other hand, if u is equal to the length of b, this area isu + 1to a
And start 2u + tHas a size of bytes. Therefore, it is associated
Physical memory is physical address 2u + sStart at a ', 2shave a size of j
(A 'is a bit string longer than a of t-s bits)
).
The real address r to be translated specifies the upper part with value a and the box
u-bit field b and t-x-bit (black in the figure) field containing the actual color
c and a file showing the offset within the page
And the field x. The translated address r'is
Take over the offset field x without changing it,
-Shift box field b to the right by ts bits and carry over,
Replace the rest (upper) part with the value a '.
As will be understood from the above, the actual color c is completely eliminated by this processing. To be viable
In addition, only one page per box can be used, but the page (and its actual color)
Can be arbitrarily selected. In this way, page j of any color is
Are placed in physical memory having a size of only
This conversion of real addresses to physical addresses, referred to herein as free coloring
Should not be confused with virtual-to-real-address translation. Free coloring
Is valid only for areas that can be colored freely, and additionally, virtual addresses
It is also effective in transforming from a real address.
Here for each access by the processor as compared to virtual address translation
The conversion mentioned is not necessary, but the cache is bypassed only in case of a cache miss.
It should be noted that access to write back or access is done. Note that
In addition, the wiring of the address lines is substantially adequate, that is, it does not require extra time.
It should also be noted that only that is required.
The field b may be composed of high-order or non-adjacent bits.
Deformation 1
A'is the base address of the area that can be colored freely, and A'is associated with the physical memory.
It is regarded as the base address of the marked part. A and / or A'is 2u + tOr 2u + s
Should not be aligned. (But at least A is a page start ad
Less, ie 2sShould be aligned).
What if A ≦ r <A + 2sIf j, the real address r will be translated. this
, The fields b and x are extracted from r-A instead of r, and r'is A
'Adding: r' = A '+ 2sb + x.
Unaligned base addresses are used as in all cases below.
Transformation 2
In order to reduce the size of the area required for the real address space, the upper bits of color c are
Can be included in the field b that identifies the box x (see FIG. 3).
2 if the real color k bits are usedu-k + tReal address of size
Only the spatial domain will be needed. On the other hand, k bits of the actual color remain, that is, in box i
Can no longer generate pages of any color, but color c / 2tsk= I
Only Ji can be created.
Instead of the most significant bit, the other k bits of c may be used as well.
Deformation 3
Size the required area of the real address space without limiting the free coloring ability.
Color conversion unit (CTU) (Fig.
4) may be used. Also in this case, the color filter
The bits of field c are used to form b (the most significant bit or other bit)
Is done. The CTU is indexed with b and supplies b '. j (or later
A memory with (top) entries may be used as a CTU. (Greater than j
Access is accelerated by CTU cache (similar to TLB)
May be done.
3.2 Free coloring ability with multiple page sizes
3.2.1 Simple solution
One or several methods described in 3.1 can be used for one page size
Is done. Therefore, each page size can be colored freely in the real address space.
There are different areas. Corresponding portions of physical memory may be isolated from each other.
However, they may be overlapped.
3.2.2 A sophisticated solution
One freely colorable area in the real address space for all page sizes
Can be used. However, the translation logic uses the page size in addition to the real address.
Also included. Offset field x is dynamically determined by page size
. For larger fields x, there is no corresponding lower bit of b or b '.
To be seen. Instead, the upper bits of the larger x are used.
Instead, the current page size is offset x width, color field c and box
It is also possible to determine the field b dynamically. In general, x and c are
Both are constant width. Then b is dynamically right shifted according to the current width of c.
Will