【発明の詳細な説明】
ラスタ・エンハンスメン・機構を備えた
再構成可能なビデオ出力アーキテクチャ
発明の背景
本発明はビデオ出力アーキテクチャに関する。詳細にいえば、本発明はシング
ル・チャネル・モードとマルチ・チャネル・モードの間で構成可能なビデオ出力
アーキテクチャに関する。
ビデオ出力アーキテクチャはソースからディジタル・データを入力し、１つま
たは複数のカラー・ビデオ信号またはモノクローム（「モノ」）ビデオ信号を出
力する。たとえば、１つのソースからディジタル・データを入力し、赤、青およ
び緑の信号からなる単一のカラー・ビデオ信号を出力するビデオ出力アーキテク
チャを設計することができる。一方、他のソースからディジタル・データを入力
し、このデータを２つの別々のモノ・ビデオ信号として出力する他のビデオ出力
アーキテクチャを設計することもできる。このような出力アーキテクチャは通常
、ビデオ・コントロール・ボックスのスロットに差し込まれる「ビデオ・カード
」の形態で具体化される。それ故、異なる数またはタイプの表示装置に出力する
ことを望む場合には、ビデオ・カードをその用途に適したものと交換しなければ
ならない。
これらの周知のアーキテクチャには、各種の用途の数に合わせて異なるビデオ
・カードを設計し、手元に維持しておく必要があるという欠点がある。これは多
数のシステムが同時に作動しており、必要なときに適切なカードが利用できるよ
うにするビデオ・カードの「ライブラリ」を維持しておく必要がある場合に、特
に煩わしいものとなる。もちろん、新しい用途を望む場合には、新しいカードを
設計し、構築する費用と不便を負う必要がある。
発明の概要
本発明はシングル・チャネル・モードまたはマルチ・チャネル・モードで作動
し、さまざまな数の表示装置に出力するように構成できる再構成可能なビデオ出
力アーキテクチャを提供することによって、従来技術の上述した欠点を解決する
ものである。具体的にいうと、実施の形態の１つによれば、本発明はシングル・
チャネルのディジタル・ビデオ・データを入力するシングル・チャネル・モード
と、マルチ・チャネルのディジタル・ビデオ・データを入力する少なくとも１つ
のマルチ・チャネル・モードを有している、ディジタル・ビデオ・データを入力
する入力手段と、入力手段がシングル・モードである場合には、シングル・チャ
ネルのディジタル・ビデオ・データをシェード値に変換し、入力手段がマルチ・
モードである場合には、マルチ・チャネルのディジタル・ビデオ・データをシェ
ード値に変換するように構成可能な、ディジタル・ビデオ・データをシェード値
に変換するルックアップ・テーブルと、シェード値をアナログ信号に変換するデ
ィジタル・アナログ変換手段と、少なくとも１つのアナログ・ビデオ信号を出力
する出力手段とを備えている。
態様によっては、再構成可能ビデオ出力はシングル・チャネル・モードとマル
チ・チャネル・モードの間で構成可能なラスタ・エンハンスメント（raster enh
ancement）装置を含んでいる。
態様によっては、シェード値は入力手段がシングル・チャネル・モードである
場合にはカラー値であり、入力手段がマルチ・チャネル・モードである場合には
無彩色値である。
態様によっては、入力手段がマルチ・チャネル・モードである場合に、入力手
段は２チャネルのディジタル・ビデオ・データを入力し、出力手段は少なくとも
２つのアナログ・モノ・ビデオ信号を出力する。実施の形態によっては、入力手
段がマルチ・チャネル・モードである場合に、ルックアップ・テーブルは２つの
部分に分割され、各々には無彩色値がロードされる。
態様によっては、入力手段がマルチ・チャネル・モードである場合に、入力手
段は２チャネルのディジタル・ビデオ・データを入力し、出力手段は少なくとも
１つのアナログ・モノ・ビデオ信号と少なくとも１つのアナログ・カラー・ビデ
オ信号を出力する。実施の形態によっては、入力手段がマルチ・チャネル・モー
ドである場合に、ルックアップ・テーブルは２つの部分に分割され、その部分の
一方には無彩色値がロードされ、他方の部分にはカラー値がロードされる。
態様によっては、入力手段がマルチ・チャネル・モードである場合に、入力手
段は３チャネルのディジタル・ビデオ・データを入力し、出力手段は少なくとも
３つのアナログ・モノ・ビデオ信号を出力する。実施の形態によっては、入力手
段がマルチ・チャネル・モードである場合に、ルックアップ・テーブルは３つの
部分に分割され、各々には無彩色値がロードされる。
態様によっては、入力手段はディジタル・ビデオ・データを一時的に記憶する
メモリと、メモリに記憶されたディジタル・ビデオ・データを選択的に走査する
セレクタを備えている。実施の形態によっては、メモリは少なくとも２つのサブ
メモリを備えており、ディジタル・ビデオ・データはサブメモリの１つに記憶さ
れるとともに、セレクタがサブメモリの他の１つに記憶されているディジタル・
ビデオ・データを走査する。実施の形態によっては、入力手段がシングル・チャ
ネル・モードである場合に、ディジタル・ビデオ・データの偶数ページは第１の
サブメモリに記憶され、ディジタル・ビデオ・デーダの奇数ページは第２のサブ
メモリに記憶され、入力手段がマルチ・チャネル・モードである場合に、第１チ
ャネルのディジタル・ビデオ・データのすべてのページは第１のサブメモリに記
憶され、第２チャネルのディジタル・ビデオ・データのすべてのページは第２の
サブメモリに記憶される。
態様によっては、入力手段がシングル・チャネル・モードである場合に、シン
グル・ビデオ信号に対応するディジタル・ビデオ・データおよびディジタル・オ
ーバレイ・データがメモリに記憶され、セレクタがシングル・ビデオ信号の一部
をオーバレイ・データと置き換える。実施の形態によっては、ディジタル・オー
バレイ・データは所定の幅と高さを有しており、セレクタはシングル・ビデオ信
号の一部を置き換えるときに、ディジタル・オーバレイ・データの幅と高さの少
なくとも一方を増加させる。
他の実施の形態において、再構成可能ビデオ出力アーキテクチャはディジタル
・ビデオ・データを一時的に記憶するメモリを備えており、このメモリはシング
ル・チャネル・モードの間で構成可能である。ディジタル・ビデオ・データはシ
ングル・ビデオ・チャネル・モードと、ディジタル・ビデオ・データが第１と第
２のビデオ・チャネルを備えているダブル・チャネル・モードを備えている。メ
モリを選択的に読み取るセレクタが含まれており、またシングル・チャネル・モ
ードとダブル・チャネル・モードの間で構成可能な、ディジタル・ビデオ・デー
タをディジタルシェード値に変換するルックアップ・テーブルが設けられている
。ディジタル・アナログ変換手段がディジタルシェード値をアナログ・シェード
値に変換し、また出力手段が少なくとも１つのアナログ・ビデオ信号を出力する
。
態様によっては、メモリとルックアップ・テーブルはさらにトリプル・チャネ
ル・モードに構成可能である。
態様によっては、メモリとルックアップ・テーブルがダブル・チャネル・モー
ドである場合に、ルックアップ・テーブルが少なくとも２つの部分に分割され、
出力手段が少なくとも２つのアナログ・ビデオ信号を出力する。実施の形態によ
っては、第１の部分がカラー・シェード値を含んでおり、第２の部分がモノ・シ
ェード値を含んでおり、出力手段がカラー・ビデオ信号とモノ・ビデオ信号を出
力する。
態様によっては、メモリとルックアップ・テーブルがトリプル・チャネル・モ
ードである場合に、ルックアップ・テーブルが少なくとも３つの部分に分割され
、出力手段が少なくとも３つのアナログ・ビデオ信号を出力する。実施の形態に
よっては、これらの部分がモノシェード値を含んでおり、出力手段が少なくとも
３つのモノ・ビデオ信号を出力する。
図面の簡単な説明
第１ａ図は、実施の形態の１つによる本発明の再構成可能ビデオ出力アーキテ
クチャを説明するブロック図である。
第１ｂ図は、第１ａ図の実施の形態のタイミング図である。
第２ａ図は、本発明の書込み／走査機能を説明する流れ図である。
第２ｂ図は、本発明のダブル・ドロー機能を説明する流れ図である。
第３ａ図は、シングル・チャネル・モードで構成された本発明の第１の実施の
形態の略図である。
第３ｂ図は、ダブル・チャネル・モードで構成された第３ａ図の実施の形態の
略図である。
第４ａ図は、シングル・チャネル・モードで構成された第２の実施の形態の略
図である。
第４ｂ図は、ダブル・チャネル・モードで構成された第４ａ図の実施の形態の
略図である。
第４ｃ図は、トリプル・チャネル・モードで構成された第４ａ図の実施の形態
の略図である。
好ましい実施の形態の説明
本発明の好ましい実施の形態を添付図面を参照して詳細に説明する。
第１図は本発明の再構成可能ビデオ出力アーキテクチャの実施の形態の１つの
ブロック図である。この実施の形態において、ディジタル・ビデオ・データが２
つのデータ・ソース３Ａ、３Ｂに格納されているか、これらによって生成される
。これら２つのデータ・ソースの各々は異なるビデオ・チャネルを出力してもよ
いし、あるいは一方がシングル・ビデオ・チャネルを供給し、他方がビデオ画像
に重畳される文字などのオーバレイ・データを供給してもよい。再構成可能ビデ
オ出力アーキテクチャはシングル・ビデオ・チャネルを出力するように構成する
ことも、マルチ・ビデオ・チャネルを出力するように構成することもできる。
ビデオ出力アーキテクチャ１は両方とも両方のソース３Ａ、３Ｂからのデータ
を受け入れるピン・メモリ５Ａとポン・メモリ５Ｂからなるメモリ５を含んでい
る。ピン・メモリ５Ａとポン・メモリ５Ｂに読み込まれるビデオ・データはマス
タ・タイマ９の出力にしたがってメモリ選択部７によって走査される。独立した
ピン・メモリ５Ａおよびポン・メモリ５Ｂは、一方のメモリが更新されている間
に、他方のメモリを走査できるように設けられている。たとえば、ピン・メモリ
５Ａのデータがメモリ選択部７によって走査されている間に、ポン・メモリ５Ｂ
が更新される。データ・ソース３Ａ、３Ｂの一方がビデオ・チャネルであり、他
方がオーバレイ・データを含んでいる場合、更新手順中に両方のデータ・ソース
からのデータがポン・メモリに読み込まれる。一方、データ・ソースの各々が個
別のチャネルを表している場合、ソースの一方のみからのデータが一度にポン・
メモリに読み込まれる。この場合、垂直ブランク期間中に、メモリ選択部７はマ
スタ・タイマ９の制御によりポン・メモリに切り換えられ、ピン・メモリが更新
されている間に、ポン・メモリが走査される。
メモリ選択部７の出力はラスタ・エンハンスメント装置１１に印加され、この
装置はビデオ画像にオーバレイされる文字の外観を改善するように機能する。ラ
スタ・エンハンスメント装置１１の動作を以下で詳細に説明する。ラスタ・エン
ハンスメントデータがシェード値がプリロードされているルックアップ・テーブ
ル（ＬＵＴ）１３に印加される。シェード値は周知のＲＧＢビデオ信号を出力す
る場合には、赤、緑、青のカラー値でよく、１つまたは複数のモノ信号を出力す
る場合には、無彩色値でよく、あるいはこれらの任意の組合せでよい。
ＬＵＴ１３がディジタル・データをディジタルシェード値に「デコード」する
と、シェード値はＤ／Ａ変換器１５によってアナログ値に変換される。アナログ
信号は次いで、出力回路１７に印加され、この回路は必要な増幅およびバッファ
機能を実行して、１つまたは複数のカラーまたはモノ・ビデオ信号を出力する。
希望するビデオ・フォーマットに必要な任意の同期信号が、マスタ・タイマから
もたらされ、出力回路１７によって挿入される。
第１ｂ図に示すように、メモリ選択部７はピン／ポン選択信号を生成し、この
信号は一方のメモリが更新されている間に、メモリのもう一方が走査されること
を可能とする。ピン・メモリおよびポン・メモリは両方とも、データの偶数およ
び奇数フィールドのそれぞれを記憶するための偶数および奇数ページに分割され
ている。それ故、メモリ選択部７は各メモリ走査シーケンスの間に偶数および奇
数フィールドの間で交番する偶数／奇数選択信号も生成する。第１ｂ図に示すよ
うに、垂直ブランク信号の間の期間は通常５０ｍｓである。各メモリ走査シーケ
ンスは５０ｍｓの境界で開始され、次の境界に到達する前に完了しなければなら
ない。
第２ａ図の書込み／走査機能を説明する流れ図を参照すると、状態ＳＴ１にお
いて、５０ｍｓの境界に達するまでシステムは待機し、変数「ｆｉｅｌｄ」をゼ
ロに初期化する（ＳＴ２）。次に、ピン／ポン選択信号が高であるか、低である
か、すなわちこのシーケンス中に、ピン・メモリが走査されるのか、ポン・メモ
リが走査されるのかを判定する（ＳＴ３）。ピン・メモリを走査する場合には、
マスタ・タイマにはピン・メモリへのアクセスが与えられ（ＳＴ４）、新しいデ
ータがポン・メモリに書き込まれる（ＳＴ５）。一方、ポン・メモリが選択され
た場合には、マスタ・タイマにはポン・メモリへのアクセスが与えられ（ＳＴ６
）、新しいデータがピン・メモリに書き込まれる（ＳＴ７）。
次に、変数ＸおよびＹがゼロに初期化される（ＳＴ８）。これらの変数は画像
内の所与のピクセルに対応しており、これはこの実施の形態においては、５１２
×２５６ピクセルのグリッドからなっている。ＳＴ９において、変数ＦＩＥＬＤ
が偶数であるか、奇数であるかが判定される。この変数がゼロに初期化されてい
るから、シーケンスはまず偶数ブランチに進む。ＳＴ１０において、マスタ・タ
イマはアドレス（Ｘ，２Ｙ）を走査し、次いで、ＸがＳＴ１１において１だけ増
分される。このループはＸがＳＴ１２において５１２に達するまで継続し、その
時点で、Ｙは２だけ増分され（ＳＴ１３）、Ｘはゼロに再初期化される（ＳＴ１
４）。このループは次いで、Ｙが５１２に達するまで継続し（ＳＴ１５）、その
時点で、ＦＩＥＬＤ変数は１だけ増分され（ＳＴ１６）、手順はＳＴ８に戻る。
手順は次いで上述のように進むが、ただし、奇数フィールド・アドレス（Ｘ，２
Ｙ＋１）が走査される（ＳＴ１８）。手順はフィールドが３に達するまで反復さ
れる（ＳＴ１７）。第３のフィールドが走査されると、手順は終了し、次の５０
ｍｓの境界が生じるのを待機する（ＳＴ１９）。
ピンまたはポン・メモリに記憶されているデータがオーバレイ・データを含ん
でいる場合、このようなデータはビデオ信号の幅が１ピクセルだけであると、こ
れに重ねたときに、外観が望ましくないものとなることがある。これを防止する
ために、データがピンまたはポン・メモリから走査されたときに、メモリ選択部
７は「ダブル・ドロー」機能を実行する。ダブル・ドロー機能は読み込みプロセ
ス中にオーバレイ・データを水平および垂直両方向に１ピクセル拡張し、外観を
改善する。詳細にいえば、第２ｈ図のダブル・ドロー機能の流れ図を参照すると
、ステップＳＴ２０において、走査される所与のデータ・ポイントｄ（ｘ，ｙ）
がオーバーレイであるかどうかを、まず判定する。そうである場合には、データ
・ポイントが出力され（ＳＴ２１）、手順は終了する。そうでない場合には、デ
ー
タ・ポイントｄ（ｘ−１，ｙ）がこれがオーバレイ・データを含んでいるかどう
かを判定するために検査される（ＳＴ２２）。含んでいる場合には、そのポイン
トにおけるオーバレイ・データが出力され、ｄ（ｘ，ｙ）と置き換えられる（Ｓ
Ｔ２３）。ｄ（ｘ−１，ｙ）がオーバレイ・データを含んでいない場合には、ポ
イントｄ（ｘ，ｙ−１）が検査され（ＳＴ２４）、オーバレイ・データを含んで
いる場合には、その内部のデータがｄ（ｘ，ｙ）と置き換えられる（ＳＴ２５）
。含んでいない場合には、ポイントｄ（ｘ−１，ｙ−１）が検査され、このポイ
ントがオーバレイ・データを含んでいる場合には、その値が出力され、ｄ（ｘ，
ｙ）と置き換えられる（ＳＴ２７）。ｄ（ｘ−１，ｙ−１）がオーバレイ・デー
タを含んでいない場合には、ポイントｄ（ｘ，ｙ）におけるデータが出力され（
ＳＴ２８）、手順は次のポイントに移動する（ＳＴ２９）。この手順の結果は左
上コーナのｄ（ｘ−１，ｙ−１）と右下コーナのｄ（ｘ，ｙ）で定義された２×
２の正方形内のポイントのいずれかがオーバレイ・データを含んでいる場合に、
そのデータがｄ（ｘ，ｙ）と置き換えられ、それ故オーバレイ・データが水平お
よび垂直両方向に１ピクセル増やされるというものである。
上述のように、第１図のビデオ出力アーキテクチャ１はデータを１つまたは複
数のソースから受け入れ、１つまたは複数のカラーまたはモノ・ビデオ表示装置
を駆動するよう再構成することができる。第３ａ図はシングル・チャネル・モー
ドで構成された本発明の第１の実施の形態のブロック図である。第３ｂ図はダブ
ル・チャネル・モードで構成された同じ実施の形態のブロック図である。この実
施の形態を以下で詳細に説明する。
第３ａ図において、シングル・ビデオ・チャネルが５１２×５１２×８の容量
を有するメモリ３１に書き込まれる。メモリ３１は第１図のピン・メモリ５Ａま
たはポン・メモリ５Ｂのいずれかに対応しているが、上記で詳述したデュアル・
メモリを使用すること、およびこれからの走査は、説明を単純とするため、この
説明では省かれている。メモリ３１は内部で奇数ページ３１Ａと偶数ページ３１
Ｂに分割されており、これらの各々は５１２×２５６×８である。ビデオ入力の
奇数番目の走査線は奇数ページ３１Ａに書き込まれ、偶数番目の走査線は偶数ペ
ージ３１Ｂに書き込まれる。
データは２本の８ビット・データ・バスの一方を介して、データ・セレクタ３
３によって、メモリ３１の奇数ページ３１Ａまたは偶数ページ３１Ｂのいずれか
から読み出される。セレクタ３３は外部コントローラ（図示せず）によって生成
される、線３５上の選択信号の制御の下で、偶数ページと奇数ページの間で切り
換えられる。
セレクタ３３の出力は、ＤＱフリップフロップ３９、線４０に印加される選択
信号によって制御されるセレクタ４１、および第２のＤＱフリップフロップ４３
からなるラスタ・エンハンスメント回路３７に印加される。
ラスタ・エンハンスメント回路３７の出力は赤、緑および青（ＲＧＢ）のカラ
ー・データがプリロードされている２５６×２４のルックアップ・テーブル（Ｌ
ＵＴ）４５に印加される。ＬＵＴ４５はラスタ・エンハンスメント装置３７が出
力する８ビット・データに対応するディジタルＲＧＢ値を出力する。これらのデ
ィジタルＲＧＢ値は３つの個別のディジタル・アナログ（Ｄ／Ａ）変換器４７Ａ
、４７Ｂ、および４７Ｃに印加され、これらの変換器はこの値をアナログＲＧＢ
信号に変換する。アナログＲＧＢ信号は次いで、スルー・レートがきわめて高く
、帯域幅が高い３つの増幅器４９Ａ、４９Ｂ、および４９Ｃによって増幅される
。同期入力線５１、５３が増幅器４９Ｂおよび４９Ｃの出力にそれぞれ接続され
ており、必要なコンポジット同期信号を挿入する。第３ａ図に示したシングル・
チャネル・モードにおいて、線５１における同期挿入はオフになっており、緑チ
ャネルに印加される線５３における同期挿入はオンになっている。増幅器４９Ａ
、４９Ｂ、および４９Ｃの出力は、スルー・レートが高く、帯域幅が高い出力電
流バッファ５５Ａ、５５Ｂ、５５Ｃに印加され、これらのバッファの出力は周知
のＲＧＢ主表示装置とリピータ（重複）表示装置を駆動するために使用される。
第３ｂ図はダブル・チャネル・モードで構成された第３ａ図の実施の形態を示
す。この場合、２つの個別のチャネルが、２つの５１２×５１２×４のサブメモ
リ３１Ｃ、３１Ｄに内部で分割されているメモリ３１に入力される。データが次
いで、これらのメモリから読み取られ、２つの同一の並列なモノ・チャネルに印
加される。これらのモノ・チャネルはシングル・チャネル・モードについて上述
した構成要素を再構成し、単一のカラー信号に対してではなく、２つの個別のモ
ノ信号で作動するようにすることによって、作成される。
詳細にいえば、データ・セレクタ３３が２つのデータ・セレクタ３３Ａ、３３
Ｂに分割されており、これらは線３５Ａ、３５Ｂに印加される選択信号に応じて
、２つの４ビット入力のうち一方を選択する。ラスタ・エンハンスメント回路３
７も２つの回路３７Ａ、３７Ｂに分割されており、これらの各々は４ビットＤＱ
フリップフロップ３９Ａ、３９Ｂ、４ビット・セレクタ４１Ａ、４１Ｂ、および
他の４ビットＤＱフリップフロップ４３Ａ、４３Ｂからなっている。ＬＵＴ４５
は使用されない２５６×８の部分４５Ａ、モノクロシェード値がプリロードされ
ている１６×８の部分４５Ｂ、およびモノクロ・シェード値がロードされた第２
の１６×８の部分４５Ｃに分割されている。ＬＵＴの部分４５Ｂおよび４５Ｃの
出力は、上述の態様で、Ｄ／Ａ変換器４７Ｂ、４７Ｃ、増幅器４９Ｂ、４９Ｃ、
およびバッファ５５Ｂ、５５Ｃに印加される。同期信号が線５１および５３によ
って各チャネルに挿入され、バッファ５５Ｂ、５５Ｃは２つの別個のモノ・チャ
ネルと２つのリピータ・チャネルを出力する。Ｄ／Ａ変換器４７Ａ、増幅器４９
Ａ、およびバッファ５５Ａはこの構成では使用されない。
第４ａ図、第４ｂ図、および第４ｃ図は本発明の第２の実施の形態を示してお
り、これはシングル、ダブルおよびトリプル・チャネル・モードの間で構成可能
である。第４ａ図において、この実施の形態はシングル・チャネル・モードで構
成されている。この構成において、シングル・ビデオ・チャネルからのデータは
メモリ１０１の奇数ページ１０１ａおよび偶数ページ１０１ｂに入力される。奇
数ページ・メモリと偶数ページ・メモリは各々５１２×２５６×１２である。デ
ータ・セレクタ装置１０３は２つの１２ビット・データ・バスの１本を介して、
奇数ページ・メモリと偶数ページ・メモリの一方からデータを読み取り、選択し
たデータをラスタ・エンハンスメント回路１０５の入力に印加する。ラスタ・エ
ンハンスメント回路の動作は第３ａ図、第３ｂ図を参照して説明したものと同様
であるから、ここでは繰り返さない。ラスタ・エンハンスメント回路１０５の出
力はＬＵＴ１０７に印加され、このＬＵＴはカラーＬＵＴ１０７Ａ（４Ｋ×２４
）とモノＬＵＴ１０７Ｂ（４Ｋ×８）に分割されている。カラーＬＵＴ１０７Ａ
は、８ビットのデータ・バスを介してＤ／Ａ変換器１０９Ａ、１０９Ｂおよび１
０９
Ｃのそれぞれに印加されるディジタル・カラー値を生成する。Ｄ／Ａ変換器はデ
ィジタル・カラー値をアナログ信号に変換し、この信号は次いで出力回路１１１
Ａ、１１１Ｂおよび１１１Ｃに印加される。同時に、モノＬＵＴ１０７Ｂは８ビ
ットのデータ・バスを介してＤ／Ａ変換器１０９Ｄにモノ・データ値を出力する
。この変換器はアナログ・モノ信号を出力装置１１１Ｄに出力する。出力装置１
１１Ａ Ｄは第３ａ図および第３ｂ図を参照して説明したものと同様な増幅器と
バッファ出力回路を含んでおり、上述したように任意の必要な同期信号を挿入す
る。出力装置１１１Ａ、１１１Ｂ、および１１１Ｃの出力は周知のＲＧＢカラー
・ビデオ信号の赤、青、および緑の成分からなっている。一方、１１１Ｄの出力
は同じピクチャのモノ・バージョンに対応している。
第４ｂ図はダブル・チャネル・モードで構成された第４ａ図の実施の形態を示
している。この場合、メモリ１０１は３つの部分、すなわち奇数ページ１０１Ｃ
、偶数ページ１０１Ｄ、およびフレーム・ページ１０１Ｅに分割されている。第
１のビデオ・チャネルは奇数および偶数ページに印加され、第２のビデオ・チャ
ネルはフレーム・ページに印加される。ページ１０１Ｃ、１０１Ｄ、および１０
１Ｅに記憶されているデータはデータ・セレクタ１０３（セレクタ１０３Ａ、１
０３Ｂに分割されている）によって選択され、８ビット部分１０５Ａと４ビット
部分１０５Ｂに分割されているラスタ・エンハンスメント装置１０５に印加され
る。ラスタ・エンハンスメント回路１０５の出力はカラーＬＵＴ１０７Ｃ（２５
６×２４）およびモノＬＵＴ１０７Ｄ（１６×８）に分割されているカラーＬＵ
Ｔ１０７に印加される。ＬＵＴ１０７の出力は次いで、上述した態様で、Ｄ／Ａ
変換器１０９Ａ−１０９Ｄおよび出力回路１１１Ａ−１１１Ｄに印加される。し
かしながら、第４ｂ図の構成において、出力回路１１１Ｄからのモノ出力は出力
回路１１１Ａ−１１１Ｃから出力されるコンポジット・カラー・ビデオ信号とは
異なるビデオ・チャネルに対応している。
第４ｃ図はトリプル・チャネル・モードで構成された第４ａ図および第４ｂ図
の実施の形態を示している。この実施の形態において、メモリ１０１は３つのフ
レーム・ページ１０１Ｆ−１０１Ｈに分割されている。フレーム・ページは３本
の４ビット・データ・バスを介してデータ・セレクタ１０３（３つの４ビット・
セレクタ１０３Ｃ、１０３Ｄ、１０３Ｅに分割されている）によって読み取られ
、その出力は３つの４ビット部分１０５Ｃ、１０５Ｄ、および１０５Ｅに分割さ
れているラスタ・エンハンスメント装置１０５に印加される。ラスタ・エンハン
スメント装置１０５の出力は４つの１６×８のモノＬＵＴ１０７Ｅ、１０７Ｆ、
１０７Ｇ、および１０７Ｈに分割されているＬＵＴ１０７に印加される。これら
４つのモノＬＵＴの出力は次いで、４本の個別のチャネルとしてＤ／Ａ変換器１
０９Ａ−１０９Ｄおよび出力回路１１１Ａ−１１１Ｄに印加され、４つの個別の
モノ出力をもたらす。出力回路１１１Ｃおよび１１１Ｄからのモノ出力は２重で
あるから、出力は実際にはメモリ１０１に当初印加された３つの個別のチャネル
に対応している。
特許法規に準拠し、新規な原理を応用し、必要に応じ特別な構成要素を構築し
、使用するのに必要な情報を当分野の技術者に与えるために、本発明をかなり詳
細に説明した。しかしながら、本質的に異なる機器によって本発明を実施できる
こと、および機器の詳細および動作手順の両方に関する各種の改変形を本発明自
体の範囲を逸脱することなく達成できることを理解すべきである。
【手続補正書】特許法第１８４条の８
【提出日】１９９６年１月４日
【補正内容】
補正請求の範囲
１．シングル・チャネル入力のディジタル・ビデオ・データを受け取るように
、あるいはマルチ・チャネル入力モードのマルチ・チャネルのディジタル・ビデ
オ・データを同時に受け取るように構成可能な、ディジタル・ビデオ・データを
受け取り、記憶するメモリ手段と、
タイミング信号に応じてメモリに記憶されたディジタル・ビデオ・データを選
択的に走査するセレクタと、
前記入力手段がシングル・モードである場合には、シングル・チャネルのディ
ジタル・ビデオ・データをシェード値に変換し、前記入力手段がマルチ・チャネ
ル・モードである場合には、前記マルチ・チャネルのディジタル・ビデオ・デー
タをシェード値に変換するように構成可能な、前記ディジタル・ビデオ・データ
をメモリ手段から検索し、前記ディジタル・ビデオ・データをシェード値に変換
するルックアップ・テーブルと、
前記シェード値をアナログ信号に変換するディジタル・アナログ変換器と、
少なくとも１つのアナログ・ビデオ信号を出力する出力手段と
を備えている再構成可能ビデオ出力アーキテクチャ。
２．シングル・チャネル・モードとマルチ・チャネル・モードの間で構成可能
なラスタ・エンハンスメント装置をさらに備えている、請求項１に記載の再構成
可能ビデオ出力アーキテクチャ。
３．前記入力手段がシングル・チャネル・モードである場合に、前記シェード
値がカラー値であり、前記入力手段が前記マルチ・チャネル・モードである場合
に、前記シェード値が無彩色値である、請求項１に記載の再構成可能ビデオ出力
アーキテクチャ。
４．前記入力手段が前記マルチ・チャネル・モードである場合に、前記入力手
段が２チャネルのディジタル・ビデオ・データを入力し、前記出力手段が少なく
とも２つのアナログ・モノ・ビデオ信号を出力する、請求項１に記載の再構成可
能ビデオ出力アーキテクチャ。
５．前記入力手段が前記マルチ・チャネル・モードである場合に、前記ルック
アップ・テーブルが、各々に無彩色値がロードされる２つの部分に分割されてい
る、請求項４に記載の再構成可能ビデオ出力アーキテクチャ。
６．前記入力手段が前記マルチ・チャネル・モードである場合に、前記入力手
段が２チャネルのディジタル・ビデオ・データを入力し、前記出力手段が少なく
とも１つのアナログ・モノ・ビデオ信号と少なくとも１つのアナログ・カラー・
ビデオ信号を出力する、請求項１に記載の再構成可能ビデオ出力アーキテクチャ
。
７．前記入力手段が前記マルチ・チャネル・モードである場合に、前記ルック
アップ・テーブルが２つの部分に分割されており、該部分の一方に無彩色値がロ
ードされ、該部分の他方にカラー値がロードされる、請求項６に記載の再構成可
能ビデオ出力アーキテクチャ。
８．前記入力手段が前記マルチ・チャネル・モードである場合に、前記入力手
段が３チャネルのディジタル・ビデオ・データを入力し、前記出力手段が少なく
とも３つのアナログ・モノ・ビデオ信号を出力する、請求項１に記載の再構成可
能ビデオ出力アーキテクチャ。
９．前記入力手段が前記マルチ・チャネル・モードである場合に、前記ルック
アップ・テーブルが３つの部分に分割されており、各々に無彩色値がロードされ
る、請求項８に記載の再構成可能ビデオ出力アーキテクチャ。
１０．前記メモリが少なくとも２つのサブメモリからなっており、ディジタル
・ビデオ・データが前記サブメモリの一方に記憶されるとともに、前記セレクタ
が前記サブメモリの他方に記憶されたディジタル・ビデオ・データを走査する、
請求項１に記載の再構成可能ビデオ出力アーキテクチャ。
１１．前記入力手段がシングル・チャネル・モードである場合に、ディジタル
・ビデオ・データの偶数ページが第１のサブメモリに記憶され、ディジタル・ビ
デオ・データの奇数ページが第２のサブメモリに記憶され、前記入力手段がマル
チ・チャネル・モードである場合に、第１のチャネルのディジタル・ビデオ・デ
ータのすべてのページが前記第１のサブメモリに記憶され、第２のチャネルのデ
ィジタル・ビデオ・データのすべてのページが前記第２のサブメモリに記憶され
る、請求項１０に記載の再構成可能ビデオ出力アーキテクチャ。
１２．前記入力手段が前記シングル・チャネル・モードである場合に、シング
ル・ビデオ信号とディジタル・オーバレイ・データに対応するディジタル・ビデ
オ・データが前記メモリに記憶され、前記セレクタが前記オーバレイ・データを
前記シングル・ビデオ信号の一部と置き換える、請求項１に記載の再構成可能ビ
デオ出力アーキテクチャ。
１３．前記ディジタル・オーバレイ・データが所定の幅と高さを有しており、
前記シングル・ビデオ信号の一部と置き換えられたときに、前記セレクタがディ
ジタル・オーバレイ・データの前記幅と高さの少なくとも一方を増やす、請求項
１２に記載の再構成可能ビデオ出力アーキテクチャ。
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(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ
Ｈ０４Ｎ 5/44 8113−5Ｃ Ｈ０４Ｎ 5/44 Ａ