【発明の詳細な説明】
発明の名称
ＢｉＣＭＯＳ電流モードドライバ及びレシーバ
発明の分野
本発明は回路設計に関するものであり、特に集積回路における差動信号の伝達
に関するものである。
発明の背景
デジタル論理回路では、特定の仕事や機能を果すようにデジタル信号形式の情
報が処理される。デジタル信号は一般に２つの状態、すなわちハイレベル状態と
ローレベル状態とを有する。各論理状態はある電位に対応している。すなわち、
ハイレベル論理状態は第１の電位に対応づけられ、ローレベル論理状態は第２の
電位に対応づけられる。各電位は論理回路の設計によって決定される。デジタル
信号はまたピークツーピーク電圧によっても特徴付けられる。ここで、あるデジ
タル信号のピークツーピーク電圧とは、最大信号電位（即ち、ハイ論理状態を表
す電位）と最小信号電位（即ち、ロー論理状態を表す電位）との差のことである
。
論理回路では、デジタル信号とそのデジタル信号の反転（差動信号と呼ぶ）の
使用を必要とすることが多い。代表的な例として、集積回路（ＩＣ）の一方から
他方へ差動信号を伝達する場合には、差動信号で２本の相互連絡線を駆動するト
ランミッタと、その相互連絡線上の信号を検出するレシーバが必要である。
差動信号の伝達の従来の手法としては、相互接続線を駆動するために高出力バ
ッファを用いる手法が使われている。そのバッフア（ラインドライバとも呼ばれ
る）は、２つのエミッタ結合のトランジスタからなる差動増幅器であり、各トラ
ンジスタはコレクタと電源電圧間に負荷抵抗を有している。差動信号の伝達のた
めに、信号とその反転信号がそれぞれエミッタ結合トラジスタの各々の
ベース部に接続されている。差動増幅器は２つのベースへの入力信号を比較する
。一方のベース信号が他方のベース信号より小さいか大きいかに従って、差動増
幅器は、エミッタ結合トランジスタの一方を通して、電流源によって安定した電
流を操作する。この電流は一方の負荷抵抗のみを通過して対応する電圧降下が生
じる。
同時に、他方のトランジスタを通して電流が流れないので、そのトランジスタ
のコレクタはほとんど接地電位に保たれる。差動増幅器の出力は、一般に各エミ
ッタ結合トランジスタのコレクタで得られる。このように、一方のコレクタは常
にロー論理レベルに対応する電位であり、他方のコレクタはハイ論理レベルに対
応する電位となる。コレクタに出力される差動電位信号は、ＩＣの他の部分のレ
シーバへの伝達のために相互連絡線に接続される。
ラインドライバと同様に、レシーバは一対のエミッタ結合トランジスタからな
り、各トランジスタは電源電圧とコレクタ間とをつなぐ負荷抵抗を有している。
電流源は共通のエミッタに接続されている。伝達された差動信号はエミッタ結合
トランジスタのベースに接続されており、レシーバの出力はコレクタで得られる
。レシーバでは、相互連絡線の電圧変動に応答して、対応する差動信号を出力す
る。この種の伝達システムは、伝達された信号の電圧の変化を検出するように機
能するため、電圧モード伝達システムと呼ばれている。
ＩＣ内では比較的長い配線に沿って信号を伝達する必要が頻繁にある。そのよ
うな場合には、信号がトランスミッタの出力で出力される時点からレシーバの入
力で信号を検出する時点までに有限の遅延が生じる。この遅延は、直接に配線の
負荷抵抗や関連する容量に結びついている。非常に長い線では遅延が大きくなる
。
線容量のために生じる伝達された信号の遅延量は、信号のピークツーピーク電
圧によっても決定される。特定の線容量と負荷抵抗をもつ所定の線に対して、ピ
ークツーピーク電圧が比較的高い伝達信号の場合は、ピークツーピーク電圧が低
い場合よりも遅延は大きくなる。例えば、特定の相互連絡線上で同じ電流のもと
では、７００ｍＶのピークツーピーク値を持つ信号の方が２０ｍＶのピークツー
ピーク値をもつ信号よりも伝達遅延は大きくなる。これは、信号が７００
ｍＶのピーク電圧に達するまでにかかる時間が、２０ｍＶのピーク電圧に達する
時間よりも長いためである。このように、低いピークツーピーク値をもつ伝達信
号は遅延時間を減少させることができる。
ピークツーピーク電圧を減らすことによって遅延を減少させる伝達システムの
１つは、相互連絡線上の差動電圧変動を検出する代わりに差動電流変動を検出す
る手法である。差動電流変動を検出するシステムでは、信号は電流モード信号と
呼ばれる（電圧変動を検出するシステムでは電圧モード信号と呼ばれていた）。
このように、比較的に大きな電圧をもつ差動電圧モード信号で相互連絡線を駆動
する代わりに、比較的大きな電流変動を有し、且つ小さなピークツーピーク電圧
変動をもつ電流モード信号で相互連絡線を駆動する。ピーク電圧の減少によって
、伝達遅延も同時に減少する。なお、普通のモード信号を駆動する回路の例は、
E．Seevinck達による論文”ＣＭＯＳ ＳＲＡＭに電流センスアンプを適用した
高速ＶＬＳＩ回路の電流モード技術(Current-Mode Techniques For High Speed
VLSI Circuits With Application To Current Sense Amplifier For CMOS SRAM'
s)",IJSSC Vo1．26，No.4 April，1991に記載されている。
電流モードドライバは、エミッタ結合レジスタのコレクタに接続された負荷抵
抗がない点を除けば、電圧モードドライバと基本的に同じである。特に、エミッ
タ結合トランジスタのコレクタは、直接相互連絡線に接続されている。このよう
に、相互連絡線間に発生する差動電圧の代わりに、基準電流が一方または他方の
相互連絡線を通して流れ込む。このようにして、相互連絡線間に差動電流信号が
発生する。この差動電流信号は電流モードレシーバによって検出される。
従来の電流モードレシーバの１つであるカスコードクランプでは、相互連絡線
の電圧を約６０ｍＶにクランプしたままで、電流モード信号を差動電圧モード信
号に変換する。カスコードクランプは２つのトランジスタからなり、各トランジ
スタは参照電圧ＶＤＤに接続されるベースを有している。抵抗も各々のコレクタ
とＶＤＤとの間に接続されている。差動相互連絡線の各々はカスコードされた対
のエミッタの１つに接続されている。差動電流はカスコード対のエミッタで検出
され、対応する差動電圧がエミッタ間に形成される。この差動電圧の大きさ
は、カスコード対のエミッタの差動電流の比の指数関数として表される。このよ
うにバイポーラトランジスタを用いると、２５℃のもとで１０：１の差分電流の
比はエミッタ間で６０ｍＶの差動電圧となって表れる。このように、バイポーラ
カスコードトランジスタの対を用いた電流モード伝達システムでは、カスコード
回路が相互連絡線における差動ピークツーピーク電圧をクランプするので、伝達
遅延は減少する。しかしながら、それでもまだ減少したピークツーピーク電圧の
振れは、非常に長距離の信号伝達において大きな遅延を生じる程大きい。
本発明は、電流モード信号を伝達するための回路設計に関するものである。本
発明の電流モード伝達システムでは、差動増幅フィードバック回路を用いて相互
連絡線間のピークツーピーク電圧をクランプし、出力信号に関してはＥＣＬ（Em
itter Coupled Logic）回路と同等の出力信号のピーク電圧の変動幅が提供され
る。その結果、線容量によって生じる伝達遅延は大幅に減少する。
発明の概要
本発明は電流モード信号伝達回路に関するものである。該伝達回路は電流モー
ドドライバとレシーバを含んでいる。レシーバではフィードバックにより差動相
互連絡線上の信号のピークツーピーク電圧をクランプし、ＥＣＬ(Emitter Coupl
ed Logic）回路設計と同等のピークツーピークの変動幅の信号を出力する。
本発明の電流モードドライバは、第１のエミッタ結合トランジスタ対を有して
いる。この第１のトランジスタ対のエミッタは、電流源に接続されている。一実
施例では、電流源はゲートが参照電圧に接続されているＮＭＯＳ（n-type metal
oxide silicon）デバイスである。エミッタ結合対のコレクタ間に電流モードの
差動信号を発生するエミッタ結合対のベースに、伝達される入力差動信号が接続
される。コレクタは相互連絡線の対に接続される。
この電流モード差動信号は、相互連絡線に沿って本発明の電流モードレシーバ
に伝達される。レシーバでは電流モード信号をそれよりも大きなピークツーピー
ク電圧変動幅をもつ電圧モード信号に変換する。レシーバは第２のトランジスタ
対を含む。第２のトランジスタ対の各エミッタは、相互連絡線のうちの１つに接
続される。本発明の一実施例では、第２のトランジスタ対の各エミッタに接続
されるＭＯＳ電流源を有し、低抵抗動作領域内でエミッタにバイアスをかける。
第３と第４のトランジスタのベースはフィードバック回路に接続されている。
フィードバック回路は、第３のエミッタ結合トランジスタ対と、電流源と、負
荷抵抗対を含む差動増幅器である。差動増幅器の機能は、第２のトランジスタ対
のベースをその対応するエミッタの変動方向とは逆の方向に駆動することである
。このようにして、相互連絡線上ではレシーバが達成しようとしている電圧振動
幅よりもかなり小さな電圧振動幅にクランプされる。
一実施例では、１つの電流モードドライバが１つの電流モードレシーバに接続
されている。この実施例では、レシーバの出力は第２のトランジスタ対のコレク
タで得られている。
また、他の実施例では、複数のドライバが１つのレシーバに接続されている。
この場合には、レシーバの出力は第３のエミッタ結合トランジスタ対のコレクタ
で得られる。
図面の簡単な説明
本発明は具体例により示されているが、添付図面に限られるものではない。尚
、類似の参照は同様の要素を示すものである。
図１は本発明の電流モードドライバ及びレシーバを表す回路図である。
図２は複数のドライバが１つのレシーバに接続されている本発明の他の実施例
である。
発明の詳細な説明
以下の説明では、電流モードドライバとレシーバを説明するにあたって、本発
明の全体的な理解を得るために、特定の伝導型や回路構成等のように、多くの特
定の詳細を挙げる。しかしながら、当業者にとっては明らかなように、本発明を
実施するにあたってこのような特定の詳細を使用する必要はない。他の例では、
良く知られた構成や回路について、不必要に本発明の内容を曖昧にすることを避
けるため、詳細を示さない。
図１は本発明の一実施例の回路構成を示している。並列ＮＰＮバイポーラ
トランジスタＱ１，Ｑ２とＮＭＯＳトランジスタＭ１は、本発明における電流モ
ードラインドライバ部を構成している。Ｑ１とＱ２のエミッタは、Ｍ１のドレイ
ンに接続されている。Ｍ１のソースは第１の電源電圧（ＶＳＳ）に接続されてい
る。好適な実施例としては、ＶＳＳは−３ボルトが好ましいが、５ボルトＶＳＳ
でも構わない。Ｍ１のゲートは参照電圧ＶＲＥＦに接続されている。ＶＲＥＦは
、Ｍ１がＩＲＥＦに等しい電流を供給する定電流源として機能するようにＭ１に
バイアスをかける。入力差動信号ＩＮとＩＮ/は、それぞれＱ１とＱ２のベース
に接続されている。なお、ＩＮ/はＩＮの反転信号である。すなわち、ＩＮがハ
イであればＩＮ/はローとなり、ＩＮ/がハイであればＩＮはローとなる。結果と
して、入力差動信号はＱ１かＱ２のいずれか一方をバイアスオンにし他方をバイ
アスオフにする。差動増幅器でよく見られるように、電流源Ｍ１から供給された
電流は、Ｑ１あるいはＱ２の一方を通って相互連絡線１０あるいは１１の一方へ
と流れる。このように、正常状態では、相互連絡線の一方を通る電流は０となり
、相互連絡線の他方を通る電流はＩＲＥＦとなる。
相互連絡線１０と１１は、本発明の電流モードレシーバに接続される。なお、
相互連絡線１０，１１は比較的短く描かれているが、その長さはいかなる長さに
もなり得る。
電流モードレシーバは、カスコードクランプ部とフィードバック部とから構成
される。レシーバのカスコードクランプ部は、並列ＮＰＮトランジスタＱ５，Ｑ
６と、それに付随する負荷抵抗Ｒ３，Ｒ４と、バイアスされた電流源のＮＭＯＳ
デバイスＭ２，Ｍ４とを含んでいる。フィードバック部は、並列トランジスタＱ
３，Ｑ４と、それに付随する抵抗Ｒ１，Ｒ２と、バイアスされた電流源のＮＭＯ
ＳデバイスＭ３とを含んでいる。図に見られるように、ＶＲＥＦは、Ｍ２，Ｍ３
，Ｍ４のゲートにバイアス電圧を供給する。これらのトランジスタは、各々が要
求される電流を供給するように設計される。
レシーバの差動増幅部は、Ｑ３とＱ４のベースエミッタ電圧が等しいときに、
Ｍ３によって供給された電流Ｉ３がＱ３とＱ４に等配分されるように機能する。
このようにＶbe（Ｑ３）＝Ｖbe（Ｑ４）である場合、差動増幅器の各ブランチ
を通る電流は（Ｉ３）／２となる。しかしながら、トランジスタの一方のベース
エミッタ電圧が他方よりも大きい場合には、高いベースエミッタ電圧を持つトラ
ンジスタにより多くの電流が流れる。一方のブランチの電流は多くなり、他方の
ブランチの電流は少なくなるため、エミッタ結合トランジスタのコレクタの一方
の電圧は降下し、他方は上昇する。言い換えれば、差動電圧信号がＱ３とＱ４の
コレクタ間に誘起される。レシーバのカスコード部は、従来のカスコードクラン
プ技術と類似して機能し、エミッタを流れる電流が等しくない場合にはそのベー
スエミッタ電圧がそれに応じて調整される。特に、Ｑ５とＱ６のベース抵抗（Ｒ
ｂ）を無視した場合には、Ｖbe（Ｑ５）−Ｖbe（Ｑ６）＝（ＶＴ）×ｌｎ（Ｉ５
／Ｉ６）となる。
図１に示したカスコード対はＮＰＮトランジスタである、実施例では、Ｑ５と
Ｑ６のエミッタ電流の比が１０：１の場合、そのベースエミッタ間の電位差は約
６０ｍＶとなる（２５℃の場合）。
もし、電流モードドライバが相互連絡線１０，１１にどんな電流も供給してい
ない状態、すなわちＩ（線１０）＝Ｉ（線１１）＝０の状態であるとすると、Ｉ
５＝Ｉ２、Ｉ６＝Ｉ４、Ｉ３はレシーバの差動増幅器のブランチ間で等しく分割
される。結果として、電位はレシーバ内では全て対称となる。すなわち、Ｖ（ノ
ード１）＝Ｖ（ノード３）、Ｖ（ノード２）＝Ｖ（ノード４）となる。さらに、
Ｖ（ＯＵＴ）＝Ｖ（ＯＵＴ／）なので、出力線ＯＵＴとＯＵＴ／の間の電位差は
０となる。
ＩＮがハイであり、ＩＮ／がローである場合には、ＩＲＥＦはＱ１の方に流れ
る。その結果、線１０を通過する電流はＩＲＥＦとなり、線１１を通過する電流
は実質的に０となる。このためＩ５は増加し始め、Ｉ６はＩ４に等しいままとな
る。
Ｑ５とＱ６はカスコード対として機能するので、１５が増加し始めるとＱ５の
エミッタ（ノード２）はＱ６のエミッタ（ノード４）より下に降下し始める。さ
らに、Ｉ５が増加するにつれ、Ｑ３のコレクタ電流は減少する。Ｑ３は、コレク
タ電流がベースエミッタ電圧ＶbeとＩｃ＝ＩＳ（ｅVbe/VT）の関係となる範囲で
動作する（ここで、ＩＳはＱ３の飽和電流であり、Ｑ３のベース抵抗は無視して
いる）。従って、Ｉ５が増加するにつれ、Ｑ３のＶbeは減少するので、Ｉｃ
（Ｑ３）は減少する。これは、ノード２の電位がノード４よりも低くなるためで
ある。
この時点で、Ｉ３はもはや差動増幅器のブランチ間では均等に分割されない。
代りに、Ｉ３はＱ４，Ｒ２の方へよりたくさん流れるようになる。このようにＲ
１を通過する電流は少なくなり、Ｒ２を通過する電流は増加する。これに伴って
、ノード１の電位は上昇し、ノード３の電位は降下する。
ノード２の電位は、Ｑ５とＱ６の差分（ΔＶbe）が前記の等式を満たすまで降
下するため、ノード１の電位は上昇し、ノード３の電位は降下する。上述のよう
に、ノード２（Ｑ５のエミッタ）はノード４（Ｑ６のエミッタ）よりも［ＶＴ×
ｌｎ（Ｉ５／Ｉ６）］だけ低い電位に近づこうとする。しかしながら、実際には
ノード１，３の電位も変動するために、ノード２は前記電位には到達しない。言
い換えると、ノード２の電位をノード４よりも［ＶＴ×ｌｎ（Ｉ５／Ｉ６）］低
い電位に下げてＱ５，Ｑ６間の電流の違いを調整するかわりに、ノード１と３の
電位がＱ５とＱ６の差分（ΔＶbe）の一部に寄与するようになる。抵抗Ｒ１とＲ
２は、ノード２とノード４での最小安定差動電圧を達成するために、ベースＱ５
，Ｑ６に適切な電位を供給するように選定される。
これまで見てきたように、相互連絡線１０のピークツーピーク電圧は［ＶＴ×
ｌｎ（Ｉ５／Ｉ６）］よりも低い電圧にクランプされる（すなわち、ＮＰＮカス
コード対のクランプを用いた場合には２５℃で６０ｍＶ以下となる）。ノード１
と３での電圧変動幅は、ノード２と４での変動幅よりもずっと大きい。しかしな
がら、ノード１と３は一般に相互連絡線１０と１１に比べて小容量の短い相互連
絡線であるため、これらの相互連絡線における信号遅延は微小である。このよう
に、本発明では、論理回路の相互連絡線１０，１１を通して差動信号を送る際の
電圧変動幅を減らすことによって、伝達遅延の減少を可能にしている。
レシーバの出力ＯＵＴ，ＯＵＴ／は、Ｑ５とＱ６のコレクタで得られる。ＩＲ
ＥＦが相互連絡線１０を通って流れる場合には、ＯＵＴ／はＶＤＤ−（Ｒ３×Ｉ
ＲＥＦ）に等しくなり、ＯＵＴはＶＤＤ−（Ｒ４×Ｉ４）に等しくなる。ＩＲＥ
ＦはＩ４よりも非常に大きいので、ＯＵＴはハイになりＯＵＴ／はローになる。
抵抗Ｒ３、Ｒ４は、レシーバが所望のピークツーピーク電圧を出力する
ように選ばれる。レシーバ出力では、後続の論理ゲートとインタフェースするピ
ークツーピークの変動幅が必要とされる。従って、ピークツーピーク電圧の変動
幅（さらにＲ３、Ｒ４）は、使われる論理設計の型による。例えば、ＥＣＬ（em
itter-coupled logic）では、代表的なピークツーピーク電圧は７５０ｍＶであ
る。一般的に、論理出力のピークツーピーク電圧は、２５０ｍＶから７５０ｍＶ
の範囲である。
図１において電流源Ｍ２とＭ４は、低抵抗領域内でカスコードクランプトラン
ジスタをバイアスする低レベル電流源を提供するよう機能する。これによって相
互連絡線１０，１１上での信号遷移の際の回復時間が短縮される。図１で見られ
るように、Ｍ２はＱ５をバイアスし、Ｍ４はＱ６をバイアスする。
上述のように、ＩＮがハイでＩＮ／がローの場合には、ＩＲＥＦは全て相互連
絡線１０を通って流れる。一方、ＩＮがローでＩＮ／がハイの場合には、ＩＲＥ
Ｆは全て相互連絡線１１を通って流れる。この場合には、Ｉ６が増加し始め、Ｉ
５はＩ２と等しいままとなる。この場合には、Ｉ６が増加を始め、Ｉ５はＩ２の
ままとなる。前述の場合と同様に、ノード４とレシーバの内部のノード３、１は
、Ｑ５，Ｑ６間の差分ΔＶbeが式（Ｑ５，Ｑ６間のΔＶbe）＝［（ＶＴ）×ｌｎ
（Ｉ６／Ｉ５）］を満たすようになるまで、調整される。ノード４（Ｑ６のエミ
ッタ）は、ノード２（Ｑ５のエミッタ）よりも［（ＶＴ）×ｌｎ（Ｉ６／Ｉ５）
］低い電位に近づこうとする。しかしながら、ノード１，３の電位の変動のため
に、ノード４は前記電位には到達しない。このように、相互連絡線１１のピーク
ツーピーク電圧は［ＶＴ×ｌｎ（Ｉ５／Ｉ６）］よりも低い電圧にクランプされ
る（すなわち、ＮＰＮカスコード対のクランプを用いた場合には２５℃で６０ｍ
Ｖ以下となる）。
ＩＲＥＦは相互連絡線１１を通って流れるので、ＯＵＴはＶＤＤ−（Ｒ４×Ｉ
ＲＥＦ＋Ｉ４）に等しくなり、ＯＵＴ／はＶＤＤ−（Ｒ３×Ｉ２）に等しくなる
。ＩＲＥＦはＩ２よりも非常に大きいので、ＯＵＴはローになり０ＵＴ／はハイ
になる。
図２は本発明の他の実施例を示している。この実施例では、複数の電流モード
ドライバが一対の相互連絡線と１つのレシーバに接続されている。図２におい
て、電流モードドライバ１，２は近接して置かれているが、両者はＩＣ内部でど
のような位置関係にあっても構わない。さらに、２つ以上のドライバが相互連絡
線１０，１１に接続されても構わない。
電流モードドライバ１はＮＰＮトランジスタＱ１，Ｑ２を含んでおり、電流モ
ードドライバ２はＱ８とＱ９を含んでいる。ＮＭＯＳデバイスＭ１はＶＲＥＦに
よって電流源として作用するようにバイアスされている。Ｍ１は制御信号Ｓ１，
Ｓ２に従ってドライバのいずれか一方にＩＲＥＦを供給する。
選択トランジスタＱ７，Ｑ１０は信号Ｓ１，Ｓ２によって制御される。制御信
号Ｓ１，Ｓ２はどの電流モードドライバが電流モードレシーバにデータを伝達す
るかを決定する。例えば、Ｓ１がハイ、Ｓ２がローの場合には、ＩＲＥＦはＱ７
と電流モードドライバ１を通って流れる。この場合には、電流モードドライバ１
の入力上のデータ、すなわちＩＮ１，ＩＮ１／は、電流モード信号の形で電流モ
ードレシーバに伝達される。電流モードドライバ２は、Ｑ１０がオフでありＱ８
、Ｑ９に電流が流れていないため、相互連絡線１０，１１に全く影響を及ぼさな
い。
同様に、Ｓ１がローでＳ２がハイの場合には、ＩＲＥＦはＱ１０と電流モード
ドライバ２を通って流れる。この場合には、電流モードドライバ２の入力上のデ
ータ、すなわちＩＮ２，ＩＮ２／が、電流モード信号の形で電流モードレシーバ
に送信される。電流モードドライバ１は、Ｑ７がオフでありＱ１，Ｑ２に電流が
流れていないため、相互連絡線１０，１１に全く影響を及ぼさない。
電流モードレシーバは、選択されたドライバからの電流モード信号を差動電圧
モード信号に変換する。図２における電流モードレシーバは、カスコードクラン
プトランジスタＱ５，Ｑ６と、それぞれに対応したＮＭＯＳバイアス電流源Ｍ２
、Ｍ４とを含んでいる。Ｍ２とＭ４はＶＲＥＦによってバイアスされ、選定され
たバイアス電流を供給できるよう設計される。デバイスＭ２とＭ４は、信号の遷
移に対してすばやく回復するために低抵抗領域でＱ５，Ｑ６をバイアスするよう
機能する。
レシーバのカスコードクランプ部は、並列抵抗Ｒ５，Ｒ６を含んでいる。これ
らの抵抗はフィードバック増幅器の負荷であり、ノード１，３の電圧の
不安定性を減少させる。ドライバ間のスイッチング中のある状態において、伝達
線に注入された全電流はＩＲＥＦよりも大きくなる。これによって、カスコード
増幅器は飽和してしまう場合もある。従って、出力はカスコード増幅器のコレク
タからは取らず、フィードバック増幅器Ｑ３，Ｑ４のコレクタから得る。Ｒ７と
Ｒ８は所望の振動幅を提供し、ゲインを増加させるために挿入されている。
図２における電流モードレシーバは、図１に示されている前述の電流モードレ
シーバと同様に機能する。このように、図１に示されている実施例と同様に、相
互連絡線（ノード２，４）上では電圧の振幅が小さいのに対し、レシーバの内部
のノード１，３では電圧振動幅は相対的に大きくなっている。結果として、相互
連絡線でのピークツーピーク電圧の振動幅は減少しているので、伝達遅延は減少
する。さらに、ピークツーピークの振れ幅が６０ｍＶまでに制限されている従来
の電流モードレシーバと比較すると、本発明のレシーバの出力における振動幅の
大きさはより融通性が大きい。
本発明は特定の実施例を用いて説明されてきたが、本発明は他のさまざまな状
況で適用することが可能である。例えば、本発明の手法は必ずしもＢｉＣＭＯＳ
回路に限定されるものではない。バイポーラデバイスに対しても適用することが
できる。従って、これまでに示してきた具体的な実施例は何ら限界として考えら
れるものではない。ここでは実施例の詳細についてのみ言及したが、これは本発
明の本質と考えられる部分のみを示す請求の範囲を制限しようとするのものでは
ない。Description: FIELD OF THE INVENTION The present invention relates to circuit design and, more particularly, to differential signal transfer in integrated circuits. BACKGROUND OF THE INVENTION Digital logic circuits process information in the form of digital signals to perform specific tasks or functions. Digital signals generally have two states, a high level state and a low level state. Each logic state corresponds to a potential. That is, the high level logic state is associated with the first potential and the low level logic state is associated with the second potential. Each potential is determined by the design of the logic circuit. Digital signals are also characterized by peak-to-peak voltage. Here, the peak-to-peak voltage of a certain digital signal is the difference between the maximum signal potential (that is, the potential that represents a high logic state) and the minimum signal potential (that is, a potential that represents a low logic state). Logic circuits often require the use of digital signals and their inversions (called differential signals). As a typical example, when a differential signal is transmitted from one side of an integrated circuit (IC) to the other side, a transmitter for driving two interconnection lines with the differential signal and a signal on the interconnection line are detected. Need a receiver to work. The conventional method of transmitting differential signals is to use high power buffers to drive the interconnect lines. The buffer (also called a line driver) is a differential amplifier including two emitter-coupled transistors, and each transistor has a load resistance between the collector and the power supply voltage. A signal and its inverted signal are connected to the respective bases of the emitter-coupled transistors for the transmission of the differential signals. The differential amplifier compares the input signals to the two bases. Depending on whether one base signal is less than or greater than the other base signal, the differential amplifier steers a stable current through a current source through one of the emitter coupled transistors. This current passes through only one load resistance, causing a corresponding voltage drop. At the same time, since no current flows through the other transistor, the collector of that transistor is kept at almost ground potential. The output of the differential amplifier is generally available at the collector of each emitter coupled transistor. Thus, one collector is always at a potential corresponding to a low logic level and the other collector is at a potential corresponding to a high logic level. The differential potential signal output to the collector is connected to the interconnection line for transmission to the receiver of the other part of the IC. Similar to the line driver, the receiver is composed of a pair of emitter-coupled transistors, and each transistor has a load resistance connecting the power supply voltage and the collector. The current sources are connected to a common emitter. The transmitted differential signal is connected to the base of the emitter coupled transistor, and the output of the receiver is obtained at the collector. The receiver outputs corresponding differential signals in response to voltage fluctuations on the interconnection lines. This type of transmission system is called a voltage mode transmission system because it functions to detect changes in the voltage of the transmitted signal. Within ICs, it is often necessary to propagate signals along relatively long wires. In such a case, there is a finite delay from the time the signal is output at the transmitter output to the time the signal is detected at the receiver input. This delay is directly linked to the wire load resistance and associated capacitance. The delay is large for very long lines. The amount of delay of the transmitted signal due to line capacitance is also determined by the peak-to-peak voltage of the signal. For a given line with a particular line capacitance and load resistance, the delay will be greater for a transfer signal with a relatively high peak-to-peak voltage than for a low peak-to-peak voltage. For example, under the same current on a particular interconnect, a signal with a peak-to-peak value of 700 mV will have a larger propagation delay than a signal with a peak-to-peak value of 20 mV. This is because it takes longer for the signal to reach the peak voltage of 700 mV than it takes to reach the peak voltage of 20 mV. Thus, a transmission signal with a low peak-to-peak value can reduce the delay time. One of the transmission systems that reduces the delay by reducing the peak-to-peak voltage is to detect differential current variations instead of detecting differential voltage variations on the interconnection lines. In systems that detect differential current variations, the signals are called current mode signals (previously called voltage mode signals in systems that detect voltage variations). Thus, instead of driving the interconnection line with a differential voltage mode signal having a relatively large voltage, the interconnection with a current mode signal having a relatively large current variation and a small peak-to-peak voltage variation. Drive the wire. As the peak voltage decreases, so does the propagation delay. An example of a circuit that drives a normal mode signal is described in E. Seevinck et al. "Current-Mode Techniques For High Speed VLSI Circuits With Application To Current Sense Amplifier For CMOS SRAM's", IJSSC Vo1.26, No. 4 April, 1991. Current mode drivers are essentially the same as voltage mode drivers, except that there is no load resistor connected to the collector of the emitter coupled resistor. In particular, the collector of the emitter-coupled transistor is directly connected to the interconnection line. In this way, instead of the differential voltage generated between the interconnection lines, the reference current flows through one or the other interconnection line. In this way, a differential current signal is generated between the interconnection lines. This differential current signal is detected by the current mode receiver. A cascode clamp, which is one of the conventional current mode receivers, converts the current mode signal to a differential voltage mode signal while clamping the interconnection line voltage to about 60 mV. The cascode clamp consists of two transistors, each transistor having a base connected to a reference voltage VDD. Resistors are also connected between each collector and VDD. Each of the differential interconnection lines is connected to one of the cascoded pairs of emitters. A differential current is detected at the emitter of the cascode pair and a corresponding differential voltage is formed between the emitters. The magnitude of this differential voltage is expressed as an exponential function of the ratio of the differential currents of the emitters of the cascode pair. When a bipolar transistor is used in this way, a differential current ratio of 10: 1 at 25 ° C. appears as a differential voltage of 60 mV between the emitters. Thus, in a current mode transfer system using a pair of bipolar cascode transistors, the transfer delay is reduced because the cascode circuit clamps the differential peak-to-peak voltage on the interconnect. However, the still reduced peak-to-peak voltage swing is large enough to cause a large delay in very long distance signal transmission. The present invention relates to circuit design for transmitting current mode signals. In the current mode transmission system of the present invention, the differential amplifier feedback circuit is used to clamp the peak-to-peak voltage between interconnection lines, and the output signal has a peak voltage equivalent to that of an ECL (Emitter Coupled Logic) circuit. Fluctuation range is provided. As a result, the propagation delay caused by the line capacitance is greatly reduced. SUMMARY OF THE INVENTION The present invention relates to current mode signal transfer circuits. The transfer circuit includes a current mode driver and a receiver. The receiver clamps the peak-to-peak voltage of the signal on the differential interconnection line by feedback, and outputs a signal with a peak-to-peak fluctuation width equivalent to that of an ECL (Emitter Coupled Logic) circuit design. The current mode driver of the present invention has a first emitter coupled transistor pair. The emitter of this first transistor pair is connected to a current source. In one embodiment, the current source is an n-type metal oxide silicon (NMOS) device whose gate is connected to a reference voltage. The transmitted input differential signal is connected to the base of the emitter-coupled pair that generates a current mode differential signal between the collectors of the emitter-coupled pair. The collectors are connected to pairs of interconnection lines. This current mode differential signal is transmitted along the interconnection line to the current mode receiver of the present invention. The receiver converts the current mode signal into a voltage mode signal having a larger peak-to-peak voltage fluctuation range. The receiver includes a second transistor pair. Each emitter of the second transistor pair is connected to one of the interconnection lines. One embodiment of the present invention has a MOS current source connected to each emitter of the second pair of transistors to bias the emitters in the low resistance operating region. The bases of the third and fourth transistors are connected to the feedback circuit. The feedback circuit is a differential amplifier including a third emitter coupled transistor pair, a current source and a load resistor pair. The function of the differential amplifier is to drive the base of the second transistor pair in the direction opposite to the direction of variation of its corresponding emitter. In this way, the interconnection line is clamped to a voltage swing substantially smaller than the voltage swing that the receiver is trying to achieve. In one embodiment, one current mode driver is connected to one current mode receiver. In this embodiment, the output of the receiver is obtained at the collector of the second transistor pair. In another embodiment, multiple drivers are connected to one receiver. In this case, the output of the receiver is available at the collector of the third emitter-coupled transistor pair. BRIEF DESCRIPTION OF THE DRAWINGS The present invention is illustrated by way of example, but not by way of limitation in the accompanying drawings. Note that similar references indicate similar elements. FIG. 1 is a circuit diagram showing a current mode driver and receiver of the present invention. FIG. 2 shows another embodiment of the present invention in which a plurality of drivers are connected to one receiver. DETAILED DESCRIPTION OF THE INVENTION In the following description, many specific details are set forth in describing current mode drivers and receivers, such as specific conductivity types, circuit configurations, etc., in order to provide a thorough understanding of the invention. I will give you. However, it will be apparent to one of ordinary skill in the art that it is not necessary to use such specific details to practice the invention. In other instances, well-known structures and circuits have not been shown in detail in order to avoid unnecessarily obscuring the present invention. FIG. 1 shows the circuit configuration of an embodiment of the present invention. The parallel NPN bipolar transistors Q1 and Q2 and the NMOS transistor M1 form a current mode line driver section in the present invention. The emitters of Q1 and Q2 are connected to the drain of M1. The source of M1 is connected to the first power supply voltage (VSS). In the preferred embodiment, VSS is preferably -3 volts, but may be 5 volts VSS. The gate of M1 is connected to the reference voltage VREF. VREF biases M1 to act as a constant current source that supplies a current equal to IREF. The input differential signals IN and IN / are connected to the bases of Q1 and Q2, respectively. IN / is an inverted signal of IN. That is, if IN is high, IN / is low, and if IN / is high, IN is low. As a result, the input differential signal biases on either Q1 or Q2 and biases the other off. As is often the case with differential amplifiers, the current provided by current source M1 flows through one of Q1 or Q2 to one of interconnection lines 10 or 11. Thus, in the normal state, the current passing through one of the interconnection lines becomes 0, and the current passing through the other interconnection line becomes IREF. Interconnects 10 and 11 are connected to the current mode receiver of the present invention. It should be noted that although the interconnection lines 10 and 11 are drawn relatively short, their length can be any length. The current mode receiver is composed of a cascode clamp unit and a feedback unit. The cascode clamp portion of the receiver includes parallel NPN transistors Q5 and Q6, associated load resistors R3 and R4, and biased current source NMOS devices M2 and M4. The feedback section includes parallel transistors Q3 and Q4, associated resistors R1 and R2, and a biased current source NMOS device M3. As can be seen, VREF supplies a bias voltage to the gates of M2, M3 and M4. These transistors are each designed to supply the required current. The differential amplifier section of the receiver functions so that the current I3 supplied by M3 is equally distributed to Q3 and Q4 when the base-emitter voltages of Q3 and Q4 are equal. Thus, when Vbe (Q3) = Vbe (Q4), the current passing through each branch of the differential amplifier is (I3) / 2. However, if the base-emitter voltage of one of the transistors is higher than the other, more current will flow through the transistor with the higher base-emitter voltage. The current in one branch is high and the current in the other branch is low, so that the voltage at one of the collectors of the emitter coupled transistor drops and the other rises. In other words, a differential voltage signal is induced between the collectors of Q3 and Q4. The cascode portion of the receiver functions similarly to conventional cascode clamping techniques, where the base-emitter voltage is adjusted accordingly if the currents through the emitters are unequal. In particular, when the base resistance (R b) of Q5 and Q6 is ignored, Vbe (Q5) −Vbe (Q6) = (VT) × ln (I5 / I6). The cascode pair shown in FIG. 1 is an NPN transistor. In the embodiment, when the ratio of the emitter currents of Q5 and Q6 is 10: 1, the potential difference between the base and emitter is about 60 mV (at 25 ° C.). If the current mode driver is not supplying any current to the interconnection lines 10, 11, ie I (line 10) = I (line 11) = 0, then I 5 = I 2, I 6 = I4 and I3 are equally divided between the branches of the receiver differential amplifier. As a result, the potentials are all symmetrical within the receiver. That is, V (node 1) = V (node 3) and V (node 2) = V (node 4). Furthermore, since V (OUT) = V (OUT /), the potential difference between the output lines OUT and OUT / becomes zero. When IN is high and IN / is low, IREF flows toward Q1. As a result, the current passing through line 10 will be IREF and the current passing through line 11 will be substantially zero. Therefore I5 begins to increase and I6 remains equal to I4. Since Q5 and Q6 act as a cascode pair, the emitter of Q5 (node 2) begins to fall below the emitter of Q6 (node 4) as 15 begins to increase. Furthermore, as I5 increases, the collector current of Q3 decreases. Q3 operates in a range in which the collector current has a relation of Ic = IS (e Vbe / VT ) with the base-emitter voltage Vbe (where IS is the saturation current of Q3 and the base resistance of Q3 is ignored). ). Therefore, as I5 increases, Vbe of Q3 decreases, so Ic (Q3) decreases. This is because the potential of the node 2 becomes lower than that of the node 4. At this point, I3 is no longer split evenly between the branches of the differential amplifier. Instead, I3 will flow more towards Q4 and R2. Thus, less current passes through R 1 and more current passes through R 2. Along with this, the potential of the node 1 rises and the potential of the node 3 falls. Since the potential of node 2 drops until the difference (ΔVbe) between Q5 and Q6 satisfies the above equation, the potential of node 1 rises and the potential of node 3 falls. As described above, the node 2 (emitter of Q5) attempts to approach a potential lower than the node 4 (emitter of Q6) by [VT × ln (I5 / I6)]. However, in reality, the potentials of the nodes 1 and 3 also fluctuate, so that the node 2 does not reach the potential. In other words, instead of lowering the potential of the node 2 to [VT × ln (I5 / I6)] lower than that of the node 4 to adjust the current difference between Q5 and Q6, the potentials of the nodes 1 and 3 become Q5. It contributes to a part of the difference (ΔVbe) of Q6. Resistors R1 and R2 are selected to provide the proper potentials at bases Q5, Q6 to achieve the minimum stable differential voltage at node 2 and node 4. As we have seen, the peak-to-peak voltage on interconnection line 10 is clamped to a voltage lower than [VT × ln (I5 / I6)] (ie, using the NPN cascode pair clamp). It becomes 60 mV or less at 25 ° C). The voltage swings at nodes 1 and 3 are much larger than the swings at nodes 2 and 4. However, since the nodes 1 and 3 are generally short interconnection lines having a small capacity as compared with the interconnection lines 10 and 11, the signal delay in these interconnection lines is minute. As described above, in the present invention, the transmission delay can be reduced by reducing the voltage fluctuation width when the differential signal is sent through the interconnection lines 10 and 11 of the logic circuit. The outputs OUT and OUT / of the receiver are obtained at the collectors of Q5 and Q6. If IR EF flows through interconnect 10, OUT / will be equal to VDD− (R3 × I REF) and OUT will be equal to VDD− (R4 × I4). Since IREF is much larger than I4, OUT goes high and OUT / goes low. The resistors R3, R4 are chosen so that the receiver outputs the desired peak-to-peak voltage. The receiver output requires a peak-to-peak swing to interface with subsequent logic gates. Therefore, the variation range of the peak-to-peak voltage (further R3, R4) depends on the type of logic design used. For example, in ECL (emitter-coupled logic), a typical peak-to-peak voltage is 750 mV. Generally, the peak-to-peak voltage of the logic output is in the range of 250 mV to 750 mV. In FIG. 1, current sources M2 and M4 function to provide a low level current source that biases the cascode clamp transistor in the low resistance region. This reduces the recovery time during signal transitions on the interconnection lines 10, 11. As seen in FIG. 1, M2 biases Q5 and M4 biases Q6. As mentioned above, when IN is high and IN / is low, all IREF flows through interconnection line 10. On the other hand, if IN is low and IN / is high, then IRE F will all flow through interconnection line 11. In this case, I6 begins to increase and I5 remains equal to I2. In this case, I6 starts increasing and I5 remains I2. As in the case described above, the difference ΔVbe between Q5 and Q6 in the node 4 and the nodes 3 and 1 inside the receiver is expressed by the formula (ΔVbe between Q5 and Q6) = [(VT) × ln (I6 / I5)]. It is adjusted until it meets. Node 4 (the emitter of Q6) attempts to approach a potential that is [(VT) × ln (I6 / I5)] lower than node 2 (the emitter of Q5). However, due to the fluctuations in the potentials of nodes 1 and 3, node 4 does not reach said potential. Thus, the peak-to-peak voltage of interconnection line 11 is clamped to a voltage lower than [VT × ln (I5 / I6)] (ie 60 m at 25 ° C. when using NPN cascode pair clamps). V or less). Since IREF flows through interconnection line 11, OUT equals VDD- (R4 * IREF + I4) and OUT / equals VDD- (R3 * I2). Since IREF is much larger than I2, OUT goes low and 0UT / goes high. FIG. 2 shows another embodiment of the present invention. In this embodiment, multiple current mode drivers are connected to a pair of interconnect lines and a receiver. In FIG. 2, the current mode drivers 1 and 2 are placed close to each other, but they may have any positional relationship inside the IC. Further, two or more drivers may be connected to the interconnection lines 10 and 11. The current mode driver 1 includes NPN transistors Q1 and Q2, and the current mode driver 2 includes Q8 and Q9. NMOS device M1 is biased by VREF to act as a current source. M1 supplies IREF to either one of the drivers according to the control signals S1 and S2. The selection transistors Q7 and Q10 are controlled by the signals S1 and S2. The control signals S1, S2 determine which current mode driver transmits the data to the current mode receiver. For example, if S1 is high and S2 is low, IREF will flow through Q7 and current mode driver 1. In this case, the data on the input of the current mode driver 1, ie IN1, IN1 /, is transmitted to the current mode receiver in the form of a current mode signal. The current mode driver 2 has no effect on the interconnection lines 10 and 11 because Q10 is off and no current flows to Q8 and Q9. Similarly, when S1 is low and S2 is high, IREF flows through Q10 and current mode driver 2. In this case, the data on the input of the current mode driver 2, i.e. IN2, IN2 /, is sent to the current mode receiver in the form of a current mode signal. In the current mode driver 1, since Q7 is off and no current flows in Q1 and Q2, the mutual connection lines 10 and 11 are not affected at all. The current mode receiver converts the current mode signal from the selected driver into a differential voltage mode signal. The current mode receiver in FIG. 2 includes cascode clamp transistors Q5 and Q6 and corresponding NMOS bias current sources M2 and M4. M2 and M4 are biased by VREF and are designed to provide a selected bias current. Devices M2 and M4 function to bias Q5 and Q6 in the low resistance region for quick recovery on signal transitions. The cascode clamp part of the receiver includes parallel resistors R5 and R6. These resistors are the load of the feedback amplifier and reduce the instability of the voltage at nodes 1,3. In some situations during switching between drivers, the total current injected into the transmission line will be greater than IREF. This may saturate the cascode amplifier. Therefore, the output is not taken from the collector of the cascode amplifier, but from the collectors of the feedback amplifiers Q3 and Q4. R7 and R8 are inserted to provide the desired amplitude and increase the gain. The current mode receiver in FIG. 2 functions similarly to the previously described current mode receiver shown in FIG. Thus, similar to the embodiment shown in FIG. 1, the amplitude of the voltage is small on the interconnection lines (nodes 2 and 4), while the voltage swing width at nodes 1 and 3 inside the receiver is It is relatively large. As a result, the amplitude of peak-to-peak voltage swing at the interconnection line is reduced, thus reducing the propagation delay. Further, the magnitude of the swing at the output of the receiver of the present invention is more flexible as compared to conventional current mode receivers where the peak-to-peak swing is limited to 60 mV. Although the present invention has been described with particular embodiments, it can be applied in various other situations. For example, the technique of the present invention is not necessarily limited to BiCMOS circuits. It can also be applied to bipolar devices. Therefore, the specific embodiments shown so far are not considered to be limits. Although only the details of the embodiments have been mentioned here, this is not intended to limit the scope of the claims, which shows only those parts considered essential to the invention.
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