JPH0946175A - 可変抵抗回路、可変アッテネータ回路、利得可変回路及びトランジスタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 製品ばらつきや温度変動による特性劣化が少
ない可変抵抗回路や可変アッテネータ回路を提供する。 【解決手段】 入力された制御電圧を増幅する、１以上
のトランジスタを備えて構成された制御電圧増幅器（Ｒ
１、Ｒ２、Ｑ１）と、この制御電圧増幅器による増幅後
の制御電圧が制御電極に与えられ、この与えられた制御
電圧に応じて第１電極及び第２電極間の抵抗値が変化す
る抵抗として用いられる第１のトランジスタＱ１とで、
可変抵抗回路を構成した。また、この可変抵抗回路の構
成に加えて、信号入力端子と、信号出力端子と、これら
信号入力端子及び信号出力端子間の信号ラインに直列に
接続された、少なくとも一端が第１のトランジスタの第
２電極に接続されている１又は複数の減衰用抵抗とを設
けて可変アッテネータ回路を構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は可変抵抗回路、可変
アッテネータ回路、利得可変回路及びトランジスタ回路
に関し、例えば、高周波用半導体集積回路に搭載して好
適なものである。

【０００２】

【従来の技術】

文献『「GaAs MESFET Circuit Design」、pp.497-507、
ARTECH HOUSE,INC.1988 年発行、ISDN0-89006-267-6 」 一般に、半導体集積回路上に形成される可変抵抗回路
は、上記文献に記載されているように、電界効果型トラ
ンジスタ（以下、ＦＥＴ又はトランジスタと略称する）
のドレイン・ソース間電圧ＶDSをほぼ０Ｖに保った状態
で、ゲート・ソース間電圧ＶGSを可変させることによ
り、ドレイン・ソース間抵抗ＲDSを可変させるものであ
る。

【０００３】図２は、このような可変抵抗回路のゲート
・ソース間電圧ＶGSに対するドレイン・ソース間抵抗Ｒ
DSの変化の様子を示した特性曲線図である。なお、ドレ
イン・ソース間の電位差ＶDSは上述したようにほぼ０Ｖ
に保たれている。

【０００４】図２において、ゲート・ソース間電圧ＶGS
がＦＥＴのしきい値電圧Ｖthよりも小さい場合には、ド
レイン・ソース間抵抗ＲDSは飽和している。一方、ゲー
ト・ソース間電圧ＶGSを大きくしていくと、ＦＥＴのし
きい値電圧Ｖthを境にして、ドレイン・ソース間抵抗Ｒ
DSは急激に減少し、かかる単調減少領域において可変抵
抗回路として用いることができる。

【０００５】図３は、従来の可変アッテネータ回路を示
す回路図である。図３において、従来の可変アッテネー
タ回路は、信号入力端子Ｔ01及び信号出力端子Ｔ02間の
信号ライン上に介挿された固定抵抗Ｒ01と、端子Ｔ04か
らの制御電圧によって抵抗値を可変させる上述した可変
抵抗回路を構成しているトランジスタ（ＦＥＴ）Ｑ01と
で構成されている。そして、直流レベルが端子Ｔ03の電
位（例えば０Ｖ）に等しい端子Ｔ01から入力された交流
信号を、可変抵抗としてのトランジスタＱ01と、固定抵
抗Ｒ01とで分圧することを通じて減衰させて端子Ｔ02か
ら出力させる。

【０００６】

【発明が解決しようとする課題】ところで、上述した図
２における３本の曲線Ｍ１、Ｍ２、Ｍ３はそれぞれ、可
変抵抗回路として使用されたＦＥＴのしきい値電圧Ｖth
が−１．２Ｖ、−１．０Ｖ、−０．８Ｖの場合であり、
ＦＥＴのしきい値電圧Ｖthによって、可変抵抗回路とし
ての特性（ＲDS−ＶGS特性）が変化することが分かる。

【０００７】従って、従来の可変抵抗回路は、ＦＥＴの
製造工程においてしきい値電圧Ｖthがばらつくと、図２
に見られるように、ＲDS−ＶGS特性が大きくばらついて
しまうので、装置にこの可変抵抗回路を組み込んだ場
合、装置内にしきい値電圧Ｖthのばらつきを調整する回
路を設けて装置毎に調整する必要があった。また、ＦＥ
Ｔのしきい値電圧Ｖthは温度依存性を有するため、周囲
温度の変化に応じて、ＲDS−ＶGS特性が変化してしまう
といった問題があった。

【０００８】このような可変抵抗回路についての特性が
製品や温度によってばらつくという課題は、かかる可変
抵抗回路を用いた図３に示す可変アッテネータ回路にそ
のまま引き継がれ、可変アッテネータ回路における課題
にもなっている。

【０００９】また、上述した可変抵抗回路や可変アッテ
ネータ回路を利用して利得可変回路を構成しようとした
場合にも、上述した課題がついてまわる。

【００１０】

【課題を解決するための手段】本発明による可変抵抗回
路は、入力された制御電圧を増幅する、１以上のトラン
ジスタを備えて構成された制御電圧増幅器と、この制御
電圧増幅器による増幅後の制御電圧が制御電極に与えら
れ、この与えられた制御電圧に応じて第１電極及び第２
電極間の抵抗値が変化する抵抗として用いられる第１の
トランジスタとを備えたことを特徴とするものである。

【００１１】この本発明による可変抵抗回路において
は、抵抗として用いられる第１のトランジスタの特性の
製品ばらつきや温度変動を補償すべく、外部からの制御
電圧を直接第１のトランジスタに入力するのではなく、
この第１のトランジスタの特性を補償し得るトランジス
タを備えた制御電圧増幅器によって増幅した後、第１の
トランジスタに与えるようにしている。

【００１２】本発明による可変アッテネータ回路は、本
発明による可変抵抗回路の構成に加えて、信号入力端子
と、信号出力端子と、これら信号入力端子及び信号出力
端子間の信号ラインに直列に接続された、少なくとも一
端が第１のトランジスタの第２電極に接続されている１
又は複数の減衰用抵抗とを有することを特徴とするもの
である。

【００１３】このように本発明の可変抵抗回路を用いて
本発明の可変アッテネータ回路を構成しているので、製
品ばらつきや温度変動による特性変動が少ない可変アッ
テネータ回路を実現できる。

【００１４】他の本発明による可変アッテネータ回路
は、信号入力端子及び信号出力端子間の信号ライン上に
直列に接続された２個以上の抵抗と、これらの抵抗の
間、又は、抵抗と上記信号入力端子の間に重複すること
なく接続された第２の電極と、接地された第１の電極
と、制御端子に接続された制御電極とを有する抵抗数と
同数の可変抵抗として用いられるトランジスタとを備え
たことを特徴とする。

【００１５】この本発明による可変アッテネータ回路
は、１個の可変抵抗用のトランジスタを用いた場合に比
較して、滑らかな制御電圧−出力電圧（減衰量）特性を
得ることができると共に、抵抗の抵抗値の選定により所
望の制御電圧−出力電圧（減衰量）特性を実現し易い。

【００１６】本発明による利得可変回路は、本発明によ
る可変アッテネータ回路と、その信号入力端子の前段に
設けられた、交流信号を増幅する増幅器とを備えること
を特徴とするものである。

【００１７】この本発明による利得可変回路は、本発明
による可変アッテネータ回路を利用しているので、製品
ばらつきや温度変動による特性変動が少なく、又は、所
望する滑らかな利得可変特性を実現できる。

【００１８】本発明によるトランジスタ回路は、特性の
ばらつきや特性の変動を補償し合う各トランジスタの電
極パターンを同一形状として、半導体チップ上に近接配
置したことを特徴とするものである。

【００１９】上述したように、本発明の可変抵抗回路や
可変アッテネータ回路や利得可変回路においては、特性
変動を補償し合う複数のトランジスタが存在し、これら
トランジスタの特性は同一であることが望ましい。しか
し、同一特性を意図していても、電極パターン形状が異
なっていたり、同一電極パターン形状であっても配置位
置が異なっていると、その製造工程や製造条件のための
同一特性を実現し難い。そこで、本発明によるトランジ
スタ回路は、特性変動を補償し合う各トランジスタの電
極パターンを同一形状として、半導体チップ上に近接配
置することとした。

【００２０】

【発明の実施の形態】

（Ａ）可変抵抗回路の第１の実施形態 以下、本発明による可変抵抗回路の第１の実施形態を図
面を参照しながら詳述する。ここで、図１が、第１の実
施形態の可変抵抗回路を示す回路図である。

【００２１】図１において、端子Ｔ１は可変抵抗の抵抗
値を制御するための制御電圧ＶCONTが印加されるもので
あり、この端子Ｔ１はトランジスタＱ１のゲートに接続
されている。トランジスタＱ１及び後述するトランジス
タＱ２は、ディプレッション型の例えばＧａＡｓ基板に
構成されたＭＥＳＦＥＴである。トランジスタＱ１は、
そのソースがセルフバイアス抵抗Ｒ２を介して接地され
ており、そのドレインが負荷抵抗Ｒ１を介して電源電圧
端子Ｔ２に接続されている。すなわち、トランジスタＱ
１はソース接地型の増幅器として機能するものである。

【００２２】このトランジスタＱ１のドレインはまた、
トランジスタＱ２のゲートに接続されている。このトラ
ンジスタＱ２は可変抵抗として機能するものであり、そ
のドレイン及びソースはそれぞれ、端子Ｔ３及び端子Ｔ
４に接続されている。言い換えると、このトランジスタ
Ｑ２の部分だけを取り出してみた場合には、従来の可変
抵抗回路と同様になされている。そのため、このトラン
ジスタＱ２のドレイン・ソース間電圧ＶDSをほぼ０Ｖに
するように、端子Ｔ３の電位は端子Ｔ４と同じか、ほぼ
同じ電位に保つようにしなければならない。これは、電
位が異なるほど非線型性の大きい抵抗になり歪が発生し
易くなるからである。

【００２３】第１の実施形態の可変抵抗回路を構成する
全ての要素は、同一の半導体チップ（例えばＧａＡｓチ
ップ）に集積化される。

【００２４】第１の実施形態の可変抵抗回路において
は、可変抵抗を構成するトランジスタＱ２のゲートに直
接制御電圧ＶCONTを印加するのではなく、制御端子Ｔ１
からの制御電圧ＶCONTを、トランジスタＱ１を中心に構
成されたソース接地型の増幅器を介して増幅してトラン
ジスタＱ２のゲートに印加し、端子Ｔ３及びＴ４間の抵
抗（従ってトランジスタＱ２のドレイン・ソース間抵
抗）ＲQ2を可変させるようになされている。

【００２５】図４は、この可変抵抗回路におけるＶCONT
−ＲQ2特性（制御電圧−抵抗特性）を示す特性曲線図で
ある。負荷抵抗Ｒ１が１．３ｋΩ、セルフバイアス抵抗
Ｒ２が１ｋΩ、各トランジスタＱ１、Ｑ２の相互コンダ
クタンスがそれぞれ１０ｍＳであって、端子Ｔ２及びＴ
３に３Ｖを印加した場合の特性を示している。

【００２６】図４において、ディプレッション型のトラ
ンジスタＱ１のゲートに、そのソース電位（接地電位）
より小さな制御電圧ＶCONTを印加させ、その増幅された
ドレイン電位をディプレッション型のトランジスタＱ２
のゲートに印加するようにしているので、制御電圧ＶCO
NTが負の範囲で増加するに従って、端子Ｔ３及びＴ４間
の抵抗（従ってトランジスタＱ２のドレイン・ソース間
抵抗）ＲQ2は単調増加する。

【００２７】ここで、両トランジスタＱ１及びＱ２は同
一の半導体チップ上に集積化されているため、ほとんど
同じ特性を有し、両トランジスタＱ１及びＱ２のしきい
値電圧Ｖthも、同一と考えることができる。

【００２８】そのため、負荷抵抗Ｒ１及びセルフバイア
ス抵抗Ｒ２の抵抗値を上述した例のように適宜選定する
ことにより、トランジスタＱ２のしきい値電圧Ｖthの製
造ばらつきをトランジスタＱ１で相殺することが可能で
ある。ここで、しきい値電圧Ｖthの設計値に対するある
可変抵抗回路製品でのばらつき分の偏差をΔＶthとする
と、ソース接地型の増幅器からの出力電圧はほぼ設計値
からほぼ−ΔＶthだけずれたものとなってトランジスタ
Ｑ２のゲートに印加され、このトランジスタＱ２のしき
い値電圧Ｖthのばらつき分ΔＶthと相殺される。

【００２９】実際上、この第１の実施形態の可変抵抗回
路において、トランジスタＱ１及びＱ２のしきい値電圧
Ｖthが−０．５Ｖより−１．５Ｖの範囲でばらついて
も、図４に示した特性曲線はほとんど変動せず、同一特
性曲線上にほとんど重なる。

【００３０】以上のように、第１の実施形態の可変抵抗
回路によれば、可変抵抗用トランジスタ（ＦＥＴ）のゲ
ートの前段にソース接地型の増幅器を設けて制御電圧を
増幅して可変抵抗用トランジスタのゲートに印加すると
共に、可変抵抗用トランジスタ（ＦＥＴ）及びソース接
地型の増幅器を同一の半導体チップ上に集積化したの
で、制御電圧−抵抗特性の製品ばらつきが小さい可変抵
抗回路を実現することができる。

【００３１】また、周囲温度が変化してしきい値電圧が
変化しても、制御電圧−抵抗特性が変化しない可変抵抗
回路を実現することができる。

【００３２】（Ｂ）可変抵抗回路の第２の実施形態 次に、本発明による可変抵抗回路の第２の実施形態を図
面を参照しながら詳述する。ここで、図５が、第２の実
施形態の可変抵抗回路を示す回路図であり、図１との同
一、対応部分には同一、対応符号を付して示している。

【００３３】図５において、この第２の実施形態の可変
抵抗回路は、第１の実施形態におけるトランジスタＱ１
の負荷抵抗Ｒ１を複数（ここでは３個）の抵抗Ｒ１−１
〜Ｒ１−３に分割して直列に接続し、かつ、第１の実施
形態における可変抵抗用トランジスタＱ２に代えて、負
荷抵抗の分割数分の可変抵抗用トランジスタ（ＦＥＴ）
Ｑ２−１１〜Ｑ２−１３を端子Ｔ３及びＴ４間に並列に
設け、新たに設けられた各可変抵抗用トランジスタＱ２
−１１、…、Ｑ２−１３のゲートにそれぞれ、分割負荷
抵抗群Ｒ１−１〜Ｒ１−３の機能により得られた異なる
制御電圧を印加するようにしたものである。

【００３４】この第２の実施形態において、負荷抵抗Ｒ
１−１〜Ｒ１−３のそれぞれの値は、例えば、第１の実
施形態で用いた負荷抵抗Ｒ１の１／３の値（Ｒ１が１．
３ｋΩであればほぼ４３０Ω）に選定する。また、各可
変抵抗用トランジスタＱ２−１１、…、Ｑ２−１３のゲ
ート幅はそれぞれ、例えば、第１の実施形態で用いた可
変抵抗用トランジスタＱ２のゲート幅の１／３に選定
し、相互コンダクタンスがそれぞれ、第１の実施形態の
ものの１／３（ほぼ３．３ｍＳ）に選定する。他のパラ
メータは全て、第１の実施形態の場合と同様にする。

【００３５】この第２実施形態の可変抵抗回路も、基本
的な技術思想は第１の実施形態と同様である。すなわ
ち、第２実施形態の可変抵抗回路も、可変抵抗用トラン
ジスタＱ２−１１〜Ｑ２−１３のゲートの前段にソース
接地型の増幅器を設けて制御電圧を増幅して可変抵抗用
トランジスタＱ２−１１〜Ｑ２−１３のゲートに印加す
ると共に、可変抵抗用トランジスタＱ２−１１〜Ｑ２−
１３及びソース接地型の増幅器を同一の半導体チップ上
に集積化することにより、可変抵抗用トランジスタＱ２
−１１〜Ｑ２−１３のしきい値電圧の製品や温度による
変動分と、ソース接地型の増幅器内のトランジスタＱ１
のしきい値電圧の製品や温度による変動分とを相殺さ
せ、良好な制御電圧−可変抵抗特性を得るようにしたも
のである。

【００３６】しかし、上述した構成の相違は、制御電圧
−可変抵抗特性（ＶCONT−ＲQ 特性）の曲線における滑
らかさを増すためになされている。なお、この第２の実
施形態においては、端末Ｔ３及びＴ４間の抵抗をＲQ で
表している。

【００３７】図６は、第１の実施形態の制御電圧−可変
抵抗特性曲線Ｍ１１（実線；図４と同じであるが再掲載
する）と、第２の実施形態の制御電圧−可変抵抗特性曲
線Ｍ１２（破線）とを示したものである。この図６か
ら、特性曲線Ｍ１２が特性曲線Ｍ１１より緩やかな変化
を呈していることが分かる。このような相違は、以下の
ような理由により生じている。

【００３８】すなわち、第１の実施形態においては、制
御電圧ＶCONTを負より徐々に大きくしていくと、ある電
圧を境に急激に可変抵抗用トランジスタ（ＦＥＴ）Ｑ２
がピンチオフして抵抗ＲQ （ＲQ2) が大きくなる。これ
に対して、第２の実施形態においては、複数の可変抵抗
用トランジスタ（ＦＥＴ）Ｑ２−１１〜Ｑ２−１３を並
列に接続し、かつ複数の負荷抵抗Ｒ１−１〜Ｒ１−３に
よる電圧分圧によって異なるゲート電圧が加わるように
したので、それぞれの可変抵抗用トランジスタＱ２−１
１、…、Ｑ２−１３は異なる制御電圧で動作する。その
ため、各可変抵抗用トランジスタＱ２−１１、…、Ｑ２
−１３がピンチオフする入力制御電圧ＶCONTの値は異な
り、これにより、特性曲線Ｍ１２の変化形状が緩和され
る。また、端子Ｔ３及びＴ４間の抵抗ＲQ は、各可変抵
抗用トランジスタＱ２−１１、…、Ｑ２−１３のドレイ
ン・ソース間抵抗の並列合成値であるので、各々の可変
抵抗用トランジスタＱ２−１１、…、Ｑ２−１３単体で
の抵抗値より小さくなり、これによっても、特性曲線Ｍ
１２の変化形状が緩和される。

【００３９】従って、第２の実施形態の可変抵抗回路に
よれば、第１の実施形態における効果に加えて、以下の
効果を奏することができる。

【００４０】すなわち、ソース接地型の増幅器の負荷抵
抗を分割し、分割したノードによりそれぞれ異なる電圧
を引き出して、複数の可変抵抗用トランジスタ（ＦＥ
Ｔ）のゲートにそれぞれ印加するようにしたので、緩や
かに変化する制御電圧−抵抗特性を有する可変抵抗回路
を得ることができる。

【００４１】なお、負荷抵抗の分割数及び可変抵抗用ト
ランジスタの個数を任意に選定すると共に、負荷抵抗の
分圧比を任意に選定することにより、任意の変化形状を
呈する制御電圧−抵抗特性を有する可変抵抗回路を得る
ことができる。

【００４２】（Ｃ）可変アッテネータ回路の第１の実施
形態 次に、本発明による可変アッテネータ回路の第１の実施
形態を図面を参照しながら詳述する。ここで、図７が、
第１の実施形態の可変アッテネータ回路を示す回路図で
あり、上述した図１との同一、対応部分には同一符号を
付して示している。

【００４３】この第１の実施形態の可変アッテネータ回
路は、上述した図１に示す第１の実施形態の可変抵抗回
路を利用して構成したものである。図７及び図１の比較
から明らかなように、図１の構成に加えて、新たな入力
端子Ｔ５と、端子Ｔ４及びＴ５間に介挿された抵抗Ｒ３
とを設けたものであり、可変抵抗回路を用いて可変アッ
テネータ回路を構成する従来の考え方（図３参照）に準
拠してなされたものである。

【００４４】すなわち、交流信号が入力される信号入力
端子Ｔ５と信号出力端子Ｔ４との間の信号ライン上に介
挿された固定抵抗Ｒ３と、抵抗値（ドレイン・ソース間
抵抗値）を可変させるトランジスタ（ＦＥＴ）Ｑ２と
で、直流レベルが端子Ｔ３の電位（例えば３Ｖ）に等し
い端子Ｔ５から入力された交流信号レベルを分圧するこ
とを通じて減衰させ、端子Ｔ４から出力させるものであ
る。

【００４５】ここで、端子Ｔ５には、直流阻止用コンデ
ンサを介した後、端子Ｔ３の直流レベルに等しいレベル
だけ持ち上げられた（直流レベルが０Ｖであれば持ち上
げ動作は不要である）、その交流成分だけを取り出した
場合には、例えば実効値が１ｍＶで、周波数が１００Ｍ
Ｈｚの交流信号が入力される。また、信号出力端子Ｔ４
から出力された減衰信号は、例えば、図示しない直流阻
止コンデンサを介して次段の処理回路に送出される。入
力信号の振幅を実効値で１ｍＶ程度に選定しているの
は、トランジスタＱ２を可変抵抗として使用する場合の
前提となるトランジスタＱ２のドレイン及びソース間の
電位差をほぼ０Ｖにするという条件を考慮したものであ
る。

【００４６】なお、端子Ｔ３は、第１の実施形態の可変
抵抗回路の例では上述したように端子Ｔ２と同じ直流電
源に接続されていると述べた。このように同じ直流電源
に接続される場合であっても、端子Ｔ３には、グランド
との間にコンデンサ（図示せず）を接続して、端子Ｔ３
を交流的に接地し、端子Ｔ５からの交流信号入力に影響
を受けないようにすることが好ましい。

【００４７】また、固定抵抗Ｒ３の値は所望する減衰量
との関係で定まるが、トランジスタＱ２を可変抵抗とし
て使用する場合の前提となるトランジスタＱ２のドレイ
ン及びソース間の電位差をほぼ０Ｖにするという条件を
も満足するように定めることを要する。例えば、トラン
ジスタＱ２のドレイン・ソース間抵抗ＲQ2が図４に示す
ような可変範囲（最大１ｋΩ程度）をとる場合には、固
定抵抗Ｒ３の値を１ｋΩ程度に選定して、トランジスタ
Ｑ２のドレイン・ソース間の電位差が交流信号入力に対
する分圧動作によって変動しても上記前提を満たすとみ
なせるようにする。

【００４８】さらに、端子Ｔ４及び端子Ｔ５の電位を端
子Ｔ３と同電位に安定に保つために、端子Ｔ３及びＴ４
間に、トランジスタＱ２の可変抵抗範囲より抵抗値がか
なり大きい抵抗（図示せず；例えば１０ｋΩ）を接続し
て、交流信号の変動によるトランジスタＱ２の抵抗値の
変動を押さえるようにすることが好ましい。

【００４９】その他のパラメータは、例えば、可変抵抗
回路の第１の実施形態について説明したような値に選定
する。

【００５０】図８は、可変アッテネータ回路の第１の実
施形態における制御電圧−出力電圧特性を示した特性曲
線図である。すなわち、端子Ｔ１に印加された制御電圧
ＶCONTの変化に対して、端子Ｔ４からの出力電圧（実効
値）ＶOUT が変化する様子を表わしている。この図８か
らは、制御電圧ＶCONTを変化させることにより、入力信
号レベルが同一であってもその減衰量（出力電圧）が変
化し、可変アッテネータ回路が構成されていることが分
かる。

【００５１】この可変アッテネータ回路の構成要素は、
同一の半導体チップ上に集積化されているため、第１の
実施形態の可変抵抗回路について説明したように、可変
抵抗としてのトランジスタ（ＦＥＴ）Ｑ２のしきい値電
圧Ｖthのばらつきは前段のソース接地型の増幅器におけ
るばらつきと相殺される。その結果、図８に示した特性
曲線は、トランジスタＱ１、Ｑ２のしきい値電圧Ｖthが
−０．５Ｖ〜−１．５Ｖの範囲でばらついても、その影
響はほとんど受けない。

【００５２】以上のように、第１の実施形態の可変アッ
テネータ回路によれば、第１の実施形態の可変抵抗回路
におけるトランジスタＱ２のソース側に抵抗Ｒ３を設け
て構成したので、制御電圧−出力電圧（減衰量）特性の
製品ばらつきが小さい可変アッテネータ回路を実現する
ことができる。

【００５３】また、周囲温度が変化しても、制御電圧−
出力電圧（減衰量）特性が変化しない可変アッテネータ
回路を実現することができる。

【００５４】（Ｄ）可変アッテネータ回路の第２の実施
形態 次に、本発明による可変アッテネータ回路の第２の実施
形態を図面を参照しながら詳述する。ここで、図９が、
第２の実施形態の可変アッテネータ回路を示す回路図で
あり、上述した従来に係る図３との同一、対応部分には
同一符号を付して示している。

【００５５】図９において、第２の実施形態の可変アッ
テネータ回路も、従来の可変アッテネータ回路（図３）
と同様に、交流信号入力端子Ｔ01、信号出力端子Ｔ02、
交流的なグランドに接続する端子Ｔ03及び減衰量の制御
端子Ｔ04を備えている。

【００５６】しかし、この第２の実施形態の可変アッテ
ネータ回路においては、従来における固定抵抗Ｒ01を、
抵抗値が例えば等分になるように複数（図示のものは３
個）の固定抵抗Ｒ01−１、Ｒ01−２、Ｒ01−３に分割し
てラダー抵抗を構成すると共に、従来においては１個だ
けであった可変抵抗として機能するトランジスタ（ＦＥ
Ｔ）を固定抵抗の分割数と等しい数だけ設け、各トラン
ジスタＱ01−１、Ｑ01−２、Ｑ01−３のドレインを共通
に端子Ｔ03に接続し、ゲートを共通に端子Ｔ04に接続
し、ソースをラダー抵抗の異なるノード（分割点）に接
続するようにしている。なお、これらのトランジスタＱ
01−１、Ｑ01−２及びＱ01−３の並列回路が、従来の１
個のトランジスタＱ01と等価になるように、各トランジ
スタＱ01−１、Ｑ01−２、Ｑ01−３の特性が選定されて
いる。

【００５７】ここで、端子Ｔ01及び端子Ｔ02の直流電位
は、常時、端子Ｔ03の電位にできるだけ等しくさせるよ
うに保つ必要がある。これは、電位が異なるほど、端子
Ｔ02から出力される信号が歪んでしまうためである。

【００５８】例えば、端子Ｔ03をグランドに接続した場
合には、端子Ｔ01には直流阻止コンデンサを介して直流
レベルが０Ｖとされた振幅が小さい交流信号を入力す
る。また、端子Ｔ02からも、直流阻止コンデンサを介し
て交流信号を次段の処理回路に出力させるようにし、次
段の処理回路側での直流レベルに影響されないようにす
る。さらに、端子Ｔ01及び端子Ｔ02の電位を端子Ｔ03と
同じグランド電位に保つために、端子Ｔ03及びＴ02間
に、抵抗Ｒ01−１、Ｒ01−２、Ｒ01−３の抵抗値よりも
十分に大きく、ピンチオフしたときのトランジスタＱ01
−１、Ｑ01−２、Ｑ01−３のソース・ドレイン間抵抗よ
りも十分に小さい抵抗を接続する。

【００５９】ここで、図３に示した従来の可変アッテネ
ータ回路における減衰動作及び減衰量を検討する。

【００６０】端子Ｔ01から入力された交流信号は可変抵
抗としてのトランジスタＱ01と固定抵抗Ｒ01で分圧され
て端子Ｔ02から出力される。今、固定抵抗Ｒ01が１ｋΩ
であり、トランジスタＱ01のドレイン・ソース間抵抗Ｒ
Q01 が１００Ωであるとする。この場合、端子Ｔ01に入
力された信号ＶINは、次の(1) 式により、９．１％にな
って端子Ｔ02から出力される。

【００６１】 ＶOUT ＝ＲQ01 ×ＶIN／（Ｒ01＋ＲQ01 ） …(1) 次に、第２の実施形態の可変アッテネータ回路における
減衰動作及び減衰量を検討する。

【００６２】ここで、固定抵抗Ｒ01−１、Ｒ01−２、Ｒ
01−３がそれぞれ３３３Ωであり（図３のＲ01を３等分
したため）、従来回路と同じ制御電圧Ｖｃがトランジス
タＱ01−１、Ｑ01−２、Ｑ01−３に加えられたとする
と、それぞれのドレイン・ソース間抵抗は、各トランジ
スタＱ01−１、Ｑ01−２、Ｑ01−３が図３のトランジス
タＱ01を３等分したときと等価になるように設定すると
それぞれは３００Ωになる。このとき、端子Ｔ01に加え
られた信号ＶINは、詳細な計算式は省略するがキルヒホ
ッフの法則を用いて計算すると６．６％になって端子Ｔ
02から出力される。

【００６３】すなわち、信号ラインに直列に挿入された
固定抵抗の値が同じでも、従来の回路に比べて、より大
きな減衰量を得ることができる。

【００６４】次に、端子Ｔ01から入力された信号を減衰
しないで出力する場合のロスについて検討する。

【００６５】図３に示した従来の回路において、固定抵
抗Ｒ01が前記同様に１ｋΩ、端子Ｔ04に加えられた任意
の制御電圧Ｖｃに対して、トランジスタＱ01のドレイン
・ソース間抵抗ＲQ01 が１０ｋΩだったとすると、計算
式は省略するが、端子Ｔ01に加えられた信号ＶINの９
０．９％が端子Ｔ02から出力される。

【００６６】一方、第２の実施形態の可変アッテネータ
回路において、固定抵抗Ｒ01−１、Ｒ01−２、Ｒ01−３
がそれぞれ３３３Ωであり、トランジスタＱ01−１、Ｑ
01−２、Ｑ01−３のドレイン・ソース間抵抗が３０ｋΩ
だったとする。この場合、入力信号ＶINは９３．７％に
なって端子Ｔ02から出力される。

【００６７】すなわち、信号ラインに直列に挿入された
抵抗の値が同じでも、より小さな損失で信号を伝送する
ことができる。

【００６８】以上のように、第２の実施形態の可変アッ
テネータ回路によれば、可変抵抗として動作するトラン
ジスタ（ＦＥＴ）を複数に分割して並列に接続し、かつ
信号ラインに設けられた抵抗も同数分割し、分割した可
変抵抗用トランジスタのソースの間に接続したので、信
号ライン上の抵抗値を大きくすることなく、アッテネー
ションの可変範囲が大きく、しかも、（最小アッテネー
ション時に）挿入損失の小さい可変アッテネータ回路を
実現することができる。

【００６９】また、従来と同程度のアッテネーション可
変範囲を得るのであれば、信号ライン上の抵抗を小さく
できるので、ノイズの発生を低減できると共に、入出力
に容量性や誘導性の負荷があっても周波数による伝送特
性の変化を押さえることができる。

【００７０】（Ｅ）可変アッテネータ回路の第３の実施
形態 次に、本発明による可変アッテネータ回路の第３の実施
形態を図面を参照しながら詳述する。ここで、図１０
が、第３の実施形態の可変アッテネータ回路を示す回路
図であり、上述した図７との同一、対応部分には同一符
号を付して示している。

【００７１】この第３の実施形態の可変アッテネータ回
路は、図１０を、図７及び図９と比較することから明ら
かなように、第１の実施形態の可変アッテネータ回路に
対して、第２の実施形態の可変アッテネータ回路におけ
る技術思想を導入したものである。

【００７２】すなわち、第１の実施形態において可変抵
抗として動作するトランジスタ（ＦＥＴ）Ｑ２を複数
（ここでは３個）のトランジスタＱ２−１〜Ｑ２−３に
分割して並列に接続し、かつ、端子Ｔ５から端子Ｔ４へ
の信号ラインに設けられた固定抵抗Ｒ３も同数の抵抗Ｒ
３−１〜Ｒ３−３に分割し、分割された各可変抵抗用ト
ランジスタＱ２−１、…、Ｑ２−３のソース間に接続し
たものである。

【００７３】従って、抵抗Ｒ３が１ｋΩであれば各抵抗
Ｒ３−１、…、Ｒ３−３はそれぞれ３３３Ωとなり、ト
ランジスタＱ２の相互コンダクタンスが１０ｍＳであれ
ば、各トランジスタＱ２−１、…、Ｑ２−３の相互コン
ダクタンスはそれぞれ３．３ｍＳとなる。

【００７４】なお、各可変抵抗用トランジスタＱ２−
１、…、Ｑ２−３のゲートへの電圧を出力するソース接
地型増幅器の構成は、第１の実施形態のものと同一であ
る。

【００７５】図１１は、第１の実施形態の可変アッテネ
ータ回路の制御電圧−出力電圧特性曲線Ｍ２１（実線；
図８と同じであるが再掲載する）と、第２の実施形態の
可変アッテネータ回路の制御電圧−出力電圧特性曲線Ｍ
２２（破線）とを示したものである。

【００７６】この図１１から、第３の実施形態に係る特
性曲線Ｍ２２は、第１の実施形態に係る特性曲線Ｍ２１
に比較して、制御電圧ＶCONTが小さい領域で出力電圧Ｖ
OUTが小さくなっていることが分かる。言い換えると、
大きなアッテネーションが得られていることが分かる。
このような特性の相違は、第２の実施形態の可変アッテ
ネータ回路と従来の可変アッテネータ回路との上述した
減衰動作及び減衰量との相違による。

【００７７】従って、この第３の実施形態の可変アッテ
ネータ回路によれば、第１及び第２の実施形態の可変ア
ッテネータ回路による効果を共に奏することができる。

【００７８】すなわち、制御電圧−出力電圧（減衰量）
特性の製品ばらつきが小さい、また、周囲温度が変化し
ても、制御電圧−出力電圧（減衰量）特性が変化しない
可変アッテネータ回路を提供できる。また、信号ライン
上の抵抗値を大きくすることなく、アッテネーションの
可変範囲が大きく、しかも、（最小アッテネーション時
に）挿入損失の小さい可変アッテネータ回路を提供でき
る。従来と同程度のアッテネーション可変範囲を得るの
であれば、信号ライン上の抵抗を小さくできるので、ノ
イズの発生を低減できると共に、周波数による伝送特性
の変化を押さえることができる。

【００７９】（Ｆ）利得可変回路の実施形態 次に、本発明による利得可変回路の実施形態を図面を参
照しながら詳述する。ここで、図１２が、この実施形態
の利得可変回路を示す回路図であり、上述した図１０と
の同一、対応部分には同一、対応符号を付して示してい
る。

【００８０】この実施形態の利得可変回路は、第３の実
施形態の可変アッテネータ回路の構成における信号入力
側に、ソース接地型の増幅器構成を設けて構成したもの
である。

【００８１】従って、第３の実施形態の可変アッテネー
タ回路の構成をそのまま含んでいる。すなわち、端子Ｔ
１から入力された制御電圧ＶCONTの増幅用のソース接地
型の増幅器構成（Ｑ１、Ｒ１、Ｒ２）と、可変抵抗とし
て動作する複数（図示のものは６個）のトランジスタ
（ＦＥＴ）Ｑ２−１〜Ｑ２−６と、隣合う可変抵抗用ト
ランジスタのソース間に接続された複数（６個）の固定
抵抗Ｒ３−１〜Ｒ３−６を備えている。

【００８２】なお、図１０ではなかったが、制御電圧Ｖ
CONTの増幅用のソース接地型の増幅器の要素として設け
られている抵抗Ｒ８は、セルフバイアス抵抗Ｒ２に一定
の電流を流すための抵抗であり、トランジスタＱ１のソ
ース電位をプラスにバイアスさせる働きをするものであ
る。すなわち、トランジスタＱ１がディプレッション型
のＦＥＴであっても、端子Ｔ１に正の電圧のみを印加し
て当該利得可変回路を制御し得るようにしたものであ
る。

【００８３】この図１２においては、以上のような可変
アッテネータ回路を介して減衰された信号の直流分を阻
止するコンデンサＣ４も示しており、直流分が阻止され
た出力信号が端子Ｔ４−１から出力される。

【００８４】次に、以上のような第３の実施形態の可変
アッテネータ回路と同様な構成に加えて設けられた入力
信号の増幅器構成を説明する。

【００８５】トランジスタ（ＦＥＴ）Ｑ３が増幅動作を
行なうものであり、信号入力端子Ｔ５−１からの交流信
号（高周波信号）は、コンデンサＣ１を介して交流成分
だけとなってトランジスタＱ３のゲートに入力されるよ
うになされている。

【００８６】トランジスタＱ３のゲート及び接地（ＧＮ
Ｄ）間には、ゲートバイアス電位を接地電位に固定する
ための高抵抗値の抵抗Ｒ４が接続されている。また、ト
ランジスタＱ３のソースは、セルフバイアス抵抗Ｒ５、
及び、そのソースを高周波的に接地するためのコンデン
サＣ２でなる並列回路を介して接地されている。さら
に、トランジスタＱ３のドレインは、負荷抵抗Ｒ６を介
して電源電圧端子Ｔ２（Ｔ３）に接続されている。

【００８７】トランジスタＱ３のドレインからの増幅信
号は、交流結合コンデンサ（直流阻止コンデンサ）Ｃ３
を介して可変アッテネータ回路側に与えられるようにな
されている。この可変アッテネータ回路への入力点（コ
ンデンサＣ３の出力点）と、電源電圧端子Ｔ２（Ｔ３）
との間に接続されている高抵抗値の抵抗Ｒ７は、コンデ
ンサＣ３の出力点からコンデンサＣ４の入力点までの信
号ライン上の電位を、電源電圧端子Ｔ２（Ｔ３）に保つ
ためのものである。言い換えると、可変抵抗として動作
するトランジスタＱ２−１〜Ｑ２−６のドレイン及びソ
ース間の電位差をほぼ０Ｖにさせるものである。

【００８８】電源電圧端子Ｔ２（Ｔ３）には正の直流電
圧が加えられるが、高周波的には接地されている。ま
た、全ての構成要素は同一の半導体チップ上に構成され
ることが好ましい。特に、可変アッテネータ回路の構成
要素であるトランジスタ（ＦＥＴ）Ｑ１、Ｑ２−１〜Ｑ
２−６は、同一プロセス、かつ、同一条件で作られる必
要がある。

【００８９】この利得可変回路は、入力された交流信号
をトランジスタＱ３を中心に構成されたソース接地型増
幅器によって固定利得で増幅した後、可変アッテネータ
回路に入力し、端子Ｔ１への制御電圧によって減衰特性
が可変される可変アッテネータ回路で減衰することを通
じて、入力信号に対する出力信号の利得を可変してい
る。

【００９０】この実施形態の利得可変回路によれば、入
力段に設けられた増幅器と、減衰特性の可変範囲が広い
可変アッテネータ回路とを接続して構成しているため、
利得可変範囲が大きい利得可変回路を実現できる。

【００９１】また、上述した効果を発揮する第３の実施
形態の可変アッテネータ回路構成を適用しているため、
トランジスタ（ＦＥＴ）の製造ばらつきと温度による制
御電圧−利得特性の変動の影響を受けにくい低雑音、低
消費電力、低歪特性を有する利得可変回路を実現するこ
とができる。

【００９２】さらに、トランジスタＱ２−１〜Ｑ２−６
のソース及びドレインを電源電位とすると共に、抵抗Ｒ
８によりトランジスタＱ１のソースをバイアスしている
ため、電源電位と同じ符号の電位で（電源がプラスなら
ばプラスの電圧で）利得を制御することができる。

【００９３】（Ｇ）可変抵抗回路の第３の実施形態 次に、本発明による可変抵抗回路の第３の実施形態を図
面を参照しながら詳述する。ここで、図１３が、この第
３の実施形態の可変抵抗回路を示す回路図である。

【００９４】上述した図１に示した第１の実施形態の可
変抵抗回路においては、可変抵抗用トランジスタ（ＦＥ
Ｔ）の製品や周囲温度によるしきい値電圧の変動を相殺
させるために、その可変抵抗用トランジスタのゲートに
ソース接地型の増幅器を接続したものであった。この第
３の実施形態の可変抵抗回路も、同様な技術思想により
なされたものであるが、可変抵抗用トランジスタ（ＦＥ
Ｔ）の製品や周囲温度によるしきい値電圧の変動を相殺
させるための増幅器として、シングルエンド型の差動増
幅器を適用している点が、第１の実施形態と異なってい
る。

【００９５】図１３において、ドレイン及びソースがそ
れぞれ端子Ｔ１３、Ｔ１４に接続されていてほぼ同電位
であるトランジスタＱ１４が可変抵抗用のトランジスタ
であり、このトランジスタＱ１４のゲートが後述する差
動増幅器の出力端子に接続されている。

【００９６】一対のトランジスタＱ１１及びＱ１２が差
動増幅を行なうトランジスタであり、一方のトランジス
タＱ１１のゲートは、制御電圧ＶCONTの入力端子Ｔ１１
に接続されていると共に、他方のトランジスタＱ１２の
ゲートがバイアス電源Ｖ１１に接続されてシングルエン
ド型の差動増幅器を構成している。これらトランジスタ
Ｑ１１及びＱ１２のドレインはそれぞれ対応する負荷抵
抗Ｒ１１、Ｒ１２を介して電源電圧端子Ｔ１２に接続さ
れている。また、トランジスタＱ１１及びＱ１２のソー
スは共通に、差動増幅器の電流源としてのトランジスタ
Ｑ１３のドレインに接続されており、トランジスタＱ１
３のゲートは接地されており、そのソースはセルフバイ
アス抵抗Ｒ１３を介して接地されている。

【００９７】そして、トランジスタＱ１２のドレインが
可変抵抗用のトランジスタＱ１４のゲートに接続されて
いる。

【００９８】なお、各トランジスタＱ１１、…、Ｑ１４
としては、ディプレッション型の例えばＧａＡｓ基板上
に形成されたＭＥＳＦＥＴを適用する。また、当該可変
抵抗回路の全ての構成要素を同一の半導体チップ（例え
ばＧａＡｓチップ）に形成する。

【００９９】従って、この第３の実施形態の可変抵抗回
路においても、端子Ｔ１１に印加された制御電圧ＶCONT
が増幅されて可変抵抗用のトランジスタＱ１４のゲート
に印加され、ほぼ同電位に設定されている端子Ｔ１３及
びＴ１４間の抵抗（従って、トランジスタＱ１４のドレ
イン・ソース間抵抗）ＲQ14 を可変させる。

【０１００】ここで、各回路素子の値の選定例を挙げる
と、以下の通りである。負荷抵抗Ｒ１１、Ｒ１２の抵抗
値をともに１ｋΩにし、セルフバイアス抵抗Ｒ１３を２
００Ωとする。トランジスタＱ１１〜Ｑ１３の相互コン
ダクタンスを１ｍＳにし、トランジスタＱ１２のゲート
には０．５Ｖの直流バイアス電圧を与える。また、トラ
ンジスタＱ１４の相互コンダクタンスを１０ｍＳとし、
端子Ｔ１３の電位を端子Ｔ１２と同じ３Ｖとした。

【０１０１】図１４は、この第３の実施形態の可変抵抗
回路における制御電圧−抵抗特性を示す特性曲線図であ
る。

【０１０２】実線の特性曲線Ｍ３１は、各回路素子の値
を上述のように選定した場合のものであり、制御電圧Ｖ
CONTを正の範囲で増加させるに従って抵抗ＲQ14 は単調
減少する。

【０１０３】ここで、トランジスタＱ１１〜Ｑ１４は同
一の半導体チップ上に集積化されているため、ほとんど
同じ特性を有する。すなわち、トランジスタＱ１１〜Ｑ
１４のしきい値電圧Ｖthは同一と考えることができる。
このため、各抵抗Ｒ１１〜Ｒ１３に適当な抵抗値を与え
ることにより、トランジスタＱ１４のしきい値電圧Ｖth
の製造バラツキをトランジスタＱ１１〜Ｑ１３を含んで
構成されている差動増幅によって相殺することが可能で
ある。

【０１０４】すなわち、しきい値電圧Ｖthが−０．５Ｖ
より−１．５Ｖの範囲でばらついても、図１４に示す特
性曲線Ｍ３１はほとんど変動せず、同一曲線上に重な
る。

【０１０５】図１３では、トランジスタＱ１２のドレイ
ンの出力を可変抵抗用のトランジスタＱ１４のゲートに
接続したものを示したが、差動増幅対を構成する他方の
トランジスタＱ１１のドレインを可変抵抗用のトランジ
スタＱ１４のゲートに接続することも可能であり、この
場合の制御電圧−抵抗特性は、図１４に破線で示した特
性曲線Ｍ３２となり、制御電圧ＶCONTを増加させるに従
って抵抗ＲQ14 は単調増加する。

【０１０６】すなわち、制御電圧−抵抗特性の極性を、
可変抵抗用のトランジスタＱ１４のゲートにドレインを
接続する差動増幅対を構成するトランジスタの選定によ
り、自由に選ぶことができる。また、第１の実施形態の
場合には、マイナスの制御電圧で抵抗値を制御していた
が（図４参照）、この第５の実施形態においては、図１
４に示す通り、正の制御電圧ＶCONTで抵抗値ＲQ14 を制
御することも可能である。

【０１０７】図１４における上述した特性曲線Ｍ３１は
トランジスタＱ１２に対するバイアス電圧が０．５Ｖの
場合であるが、このバイアス電圧を１Ｖに変更すると、
その場合の特性曲線は、１点鎖線曲線Ｍ３３となる。す
なわち、他のパラメータを変更することなく、トランジ
スタＱ１２のゲートに印加するバイアス電圧を可変する
ことにより、制御電圧−抵抗特性を任意にシフトさせる
ことができる。

【０１０８】以上のように、第３の実施形態の可変抵抗
回路によれば、可変抵抗用トランジスタのゲートの前段
に差動増幅器を同一半導体チップ上に集積化して設けた
ので、制御電圧−抵抗特性の製品ばらつきが小さい可変
抵抗回路を実現することができる。

【０１０９】また、周囲温度が変化しても、制御電圧−
抵抗特性が変化しない可変抵抗回路を実現することがで
きる。

【０１１０】さらに、増幅後の制御電圧を取出す差動増
幅対の一方のトランジスタの選定や、差動増幅対の一方
のトランジスタに対する固定バイアスの変更を通じて、
制御電圧−抵抗特性の極性を任意に設定したり、制御電
圧−抵抗特性曲線を任意にシフトさせたりすることに容
易の対応することができる。

【０１１１】（Ｈ）可変抵抗回路の第４の実施形態 図１５は、本発明による可変抵抗回路の第４の実施形態
を示す回路図であり、図１３との同一、対応部分には同
一、対応符号を付して示したものである。

【０１１２】第４の実施形態の可変抵抗回路は、第３の
実施形態の可変抵抗回路の技術思想に、第２の実施形態
の可変抵抗回路の技術思想を導入したものである。

【０１１３】すなわち、第３の実施形態におけるトラン
ジスタＱ１２の負荷抵抗Ｒ１２を複数（ここでは３個）
の抵抗Ｒ１２−１〜Ｒ１２−３に分割して直列に接続
し、かつ、第３の実施形態における可変抵抗用トランジ
スタＱ１４に代えて、負荷抵抗の分割数分の可変抵抗用
トランジスタＱ１４−１１〜Ｑ１４−１３を端子Ｔ１３
及びＴ１４間に並列に設け、新たに設けられた各可変抵
抗用トランジスタＱ１４−１１、…、Ｑ１４−１３のゲ
ートにそれぞれ、分割負荷抵抗群Ｒ１２−１〜Ｒ１２−
３の機能により得られた異なる電圧を印加するようにし
たものである。

【０１１４】従って、差動増幅器としての動作は第３の
実施形態と同様であり、増幅後の異なる制御電圧で可変
抵抗用トランジスタＱ１４−１１〜Ｑ１４−１３による
合成抵抗が変化する動作は第２の実施形態と同様であ
る。

【０１１５】その結果、この第４の実施形態の可変抵抗
回路によれば、第１及び第２の実施形態の可変抵抗回路
による効果を共に奏することができる。

【０１１６】（Ｉ）可変アッテネータ回路の第４の実施
形態 図１６は、本発明による可変アッテネータ回路の第４の
実施形態を示す回路図であり、図１３との同一、対応部
分には同一符号を付して示したものである。

【０１１７】この第４の実施形態の可変アッテネータ回
路は、図１３に示した第３の可変抵抗回路の構成に、固
定抵抗Ｒ１５、信号入力端子Ｔ１５及び信号出力端子Ｔ
１４を設けて可変アッテネータ回路化したものである。
すなわち、固定抵抗Ｒ１５の両端をそれぞれ可変抵抗用
トランジスタＱ１４のソースと信号入力端子Ｔ１５とに
接続し、可変抵抗用トランジスタＱ１４のソースの電位
を信号出力端子Ｔ１４から取出すようにしたものであ
る。

【０１１８】この第４の実施形態の可変アッテネータ回
路の動作及び効果は、図１３に示した第３の実施形態の
可変抵抗回路及び図７に示した第１の実施形態の可変ア
ッテネータ回路の動作及び効果と同様であるので、その
説明は省略する。

【０１１９】（Ｊ）可変アッテネータ回路の第５の実施
形態 図１７は、本発明による可変アッテネータ回路の第５の
実施形態を示す回路図であり、図１６との同一、対応部
分には同一、対応符号を付して示したものである。

【０１２０】この第５の実施形態の可変アッテネータ回
路は、図１６に示した第４の実施形態の可変アッテネー
タ回路の技術思想に、第２の実施形態の可変アッテネー
タ回路の技術思想を導入したものである。

【０１２１】すなわち、第４の実施形態において可変抵
抗として動作するトランジスタ（ＦＥＴ）Ｑ１４を複数
（ここでは３個）のトランジスタＱ１４−１〜Ｑ１４−
３に分割して並列に接続し、かつ、端子Ｔ１５から端子
Ｔ１４への信号ラインに設けられた固定抵抗Ｒ１５も同
数の抵抗Ｒ１５−１〜Ｒ１５−３に分割し、分割された
各可変抵抗用トランジスタＱ１４−１、…、Ｑ１４−３
のソース間に接続したものである。

【０１２２】この第５の実施形態の可変アッテネータ回
路の動作及び効果は、図１６に示した第４の実施形態の
可変アッテネータ回路及び図９に示した第２の実施形態
の可変アッテネータ回路の動作及び効果と同様であるの
で、その説明は省略する。

【０１２３】（Ｋ）可変アッテネータ回路の第６の実施
形態 次に、本発明による可変アッテネータ回路の第６の実施
形態を図面を参照しなあら詳述する。ここで、図１８
は、第６の実施形態の可変アッテネータ回路を示す回路
図であり、図１６との同一、対応部分には同一、対応符
号を付して示したものである。

【０１２４】この第６の実施形態の可変アッテネータ回
路は、図１８及び図１６の比較から明らかなように、第
４の実施形態の可変アッテネータ回路における減衰動作
用の固定抵抗Ｒ１５に代えて、可変抵抗として動作する
トランジスタＱ１７を信号ライン上に介挿したものであ
る。この可変抵抗用トランジスタタＱ１７のゲートに
は、トランジスタＱ１１のドレインに得られた増幅後の
制御電圧が印加されるようになされている。

【０１２５】すなわち、端子Ｔ１４に印加される制御電
圧ＶCONTによって２個の可変抵抗用のトランジスタＱ１
７及びＱ１４の抵抗値を同時に制御することができるよ
うな構成になっている。

【０１２６】なお、この実施形態においても、信号入力
端子Ｔ１５には直流阻止コンデンサを介して交流信号が
入力され、信号出力端子Ｔ１４からは直流阻止コンデン
サを介して信号が出力されるようになされている。ま
た、固定抵抗Ｒ１５をトランジスタＱ１７に置き換えた
にせよ、端子Ｔ１５及び端子Ｔ１４は端子Ｔ１３とでき
るだけ同じ電位に保つ必要がある。

【０１２７】端子Ｔ１１に印加される制御電圧ＶCONTに
対する差動増幅器の動作により、一方の可変抵抗用トラ
ンジスタＱ１７のゲートには制御電圧ＶCONTと逆相の増
幅後の制御電圧が印加され、他方の可変抵抗用トランジ
スタＱ１４のゲートには制御電圧ＶCONTと同相の増幅後
の制御電圧が印加される。

【０１２８】従って、端子Ｔ１１に印加される制御電圧
ＶCONTを大きくしていくと、一方の可変抵抗用のトラン
ジスタＱ１７のドレイン・ソース間抵抗は大きくなるの
に対して、他方の可変抵抗用のトランジスタＱ１４のド
レイン・ソース間抵抗は小さくなる（図１４参照）。

【０１２９】これら２個の可変抵抗用トランジスタＱ１
４及びＱ１７の分圧動作によって、入力交流信号を減衰
した信号出力端子Ｔ１４から出力する出力信号のレベル
を最大にする場合は、トランジスタＱ１７のソース・ド
レイン間抵抗をできるだけ小さくし、トランジスタＱ１
４のドレイン・ソース間抵抗をできるだけ大きくすれば
良い。逆に、信号出力端子Ｔ１４からの出力信号レベル
を最小にする場合には、トランジスタＱ１７のソース・
ドレイン間抵抗をできるだけ大きくし、トランジスタＱ
１４のドレイン・ソース間抵抗をできるだけ小さくすれ
ば良い。

【０１３０】上述したように、可変抵抗用の両トランジ
スタＱ１４、Ｑ１７の抵抗値は相補的に変化するので、
このような出力信号レベルの制御に容易に対応すること
ができる。

【０１３１】なお、トランジスタＱ１４及びＱ１７のし
きい値電圧Ｖthの製品ばらつきも、前段の差動増幅器に
より相殺されるため、ばらつきの小さい制御電圧−出力
電圧（減衰量）特性を得ることができる。

【０１３２】以上のように、第６の実施形態の可変アッ
テネータ回路によれば、差動増幅器の反転出力と非反転
出力とを異なる２つの可変抵抗用トランジスタ（ＦＥ
Ｔ）のゲートに接続して可変アッテネータ回路を構成し
たので、信号ライン上に固定抵抗を配した場合に比較し
てダイナミックレンジを大きくとることができる。

【０１３３】また、第６の実施形態の可変アッテネータ
回路によれば、固定抵抗に代えて、可変抵抗用トランジ
スタを適用しているため、最小減衰時には信号ライン上
の抵抗（トランジスタＱ１７の抵抗）を小さくでき、ノ
イズの発生を低減できると共に、挿入損失を小さくする
ことができる。

【０１３４】なお、第４の実施形態の可変アッテネータ
回路が奏する効果は、この第６の実施形態の可変アッテ
ネータ回路によっても得ることができる。

【０１３５】（Ｌ）可変アッテネータ回路の第７の実施
形態 次に、本発明による可変アッテネータ回路の第７の実施
形態を図面を参照しなあら詳述する。ここで、図１９
は、第７の実施形態の可変アッテネータ回路を示す回路
図であり、図１８との同一、対応部分には同一符号を付
して示したものである。

【０１３６】この第７の実施形態の可変アッテネータ回
路は、上述した第６の実施形態の可変アッテネータ回路
の構成に加えて、可変抵抗用のトランジスタ（ＦＥＴ）
Ｑ１８を設けたものである。この可変抵抗用トランジス
タＱ１８は、信号入力端子Ｔ１５及び信号出力端子Ｔ１
４間の信号ライン上であって、上述した可変抵抗用のト
ランジスタＱ１７より端子Ｔ１４側の介挿されたもので
あり、両トランジスタＱ１７及びＱ１８の接続点が、ト
ランジスタＱ１４のソースに接続されている。可変抵抗
用トランジスタＱ１８は、トランジスタＱ１７と同じゲ
ート電圧で動作するようになされている。

【０１３７】従って、３個の可変抵抗用のトランジスタ
Ｑ１４、Ｑ１７及びＱ１８の接続構成は、対称的になっ
ている。

【０１３８】なお、この実施形態においても、信号入力
端子Ｔ１５には直流阻止コンデンサを介して交流信号が
入力され、信号出力端子Ｔ１４から直流阻止コンデンサ
を介して信号が出力される。また、端子Ｔ１５及び端子
Ｔ１４は端子Ｔ１３とできるだけ同じ電位に保つ必要が
ある。

【０１３９】第６の実施形態と同様に、トランジスタＱ
１７及びＱ１８のゲートには端子Ｔ１１への制御電圧Ｖ
CONTに対して逆相の電圧が印加され、トランジスタＱ１
４のゲートには端子Ｔ１１への制御電圧ＶCONTに対して
同相の電圧が印加される。

【０１４０】そのため、信号出力端子Ｔ１４からの出力
信号レベルを最小にする場合には（減衰量を最大にする
場合には）、トランジスタＱ１７及びＱ１８のソース・
ドレイン間抵抗をできるだけ大きくし、トランジスタＱ
１４のドレイン・ソース間抵抗をできるだけ小さくする
ような制御電圧ＶCONTを印加すれば良い。

【０１４１】上述した第６の実施形態においては、この
ような減衰量を最大としたときに、信号出力端子Ｔ１４
から見た端子Ｔ１３に対するインピーダンスが非常に小
さくなってしまい、端子Ｔ１５及び端子Ｔ１４と端子Ｔ
１３とを同電位に保つことが若干損なわれる。しかし、
この第７の実施形態の可変アッテネータ回路において
は、トランジスタＱ１８のドレイン・ソース間抵抗が最
大になるために、信号出力端子Ｔ１４から見た端子Ｔ１
３に対するインピーダンスを常に高く保つことができ
る。

【０１４２】なお、上述した第６の実施形態及びこの第
７の実施形態の可変アッテネータ回路は共に、減衰量の
最大時における信号出力端子Ｔ１５から見た端子Ｔ１３
に対するインピーダンスを高く保つことはできる。ま
た、上述した第６の実施形態及びこの第７の実施形態の
可変アッテネータ回路共に、減衰量の最小時における信
号出力端子Ｔ１５から見た端子Ｔ１３に対するインピー
ダンスを、トランジスタＱ１４のドレイン・ソース間抵
抗が高抵抗値になることにより、高く保つことはでき
る。

【０１４３】従って、この第７の実施形態の可変アッテ
ネータ回路によれば、信号出力側にも可変抵抗用のトラ
ンジスタを設けたので、信号入出力端子Ｔ１５及びＴ１
４ともに、減衰量に拘らず、端子Ｔ１３から見たインピ
ーダンスが小さくなることを防止することが可能であ
り、同電位という条件を安定に計ることができる。

【０１４４】なお、第６の実施形態の可変アッテネータ
回路が奏する効果は、この第７の実施形態の可変アッテ
ネータ回路によっても得ることができる。

【０１４５】（Ｍ）可変アッテネータ回路の第８の実施
形態 図２０は、本発明による可変アッテネータ回路の第８の
実施形態を示す回路図であり、図１９との同一、対応部
分には同一、対応符号を付して示したものである。

【０１４６】この第８の実施形態の可変アッテネータ回
路は、第７の実施形態の可変アッテネータ回路における
技術思想に、第４の実施形態の可変抵抗回路における特
徴的な技術思想を導入したものである。

【０１４７】すなわち、この第８の実施形態の可変アッ
テネータ回路は、第７の実施形態における差動増幅器に
おける各負荷抵抗Ｒ１１、Ｒ１２をそれぞれ複数（図示
のものは３個）の抵抗Ｒ１１−１〜Ｒ１１−３、Ｒ１１
−１〜Ｒ１１−３に分割すると共に、可変抵抗用の各ト
ランジスタＱ１４、Ｑ１７、Ｑ１８もそれぞれ、並列接
続された同数のトランジスタＱ１４−１１〜Ｑ１４−１
３、Ｑ１７−１１〜Ｑ１７−１３、Ｑ１８−１１〜Ｑ１
８−１３に分割し、第１組のトランジスタＱ１４−１１
〜Ｑ１４−１３のゲートには、抵抗Ｒ１１−１〜Ｒ１１
−３による異なる制御電圧を印加し、第２組及び第３組
のトランジスタＱ１４−１１〜Ｑ１４−１３、Ｑ１７−
１１〜Ｑ１７−１３、Ｑ１８−１１〜Ｑ１８−１３のゲ
ートには、抵抗Ｒ１２−１〜Ｒ１２−３による異なる制
御電圧を印加するようにしたものである。

【０１４８】第２又は第４の実施形態の可変抵抗回路の
ように、端子Ｔ１１から与えられた制御電圧ＶCONTに対
して、所望の傾きを持つ可変抵抗特性を、３個（３組）
の可変抵抗用のトランジスタＱ１４、Ｑ１７、Ｑ１８に
与えることができる。

【０１４９】従って、第８の実施形態の可変アッテネー
タ回路によれば、各可変抵抗用のトランジスタに、所望
の可変抵抗特性を与えることができるため、信号入出力
端子Ｔ１５及びＴ１４から見た、端子Ｔ１３に対するイ
ンピーダンスを減衰量に拘らず、一定に保つことができ
る。

【０１５０】なお、第７の実施形態の可変アッテネータ
回路が奏する効果は、この第８の実施形態の可変アッテ
ネータ回路によっても得ることができる。

【０１５１】（Ｎ）可変抵抗回路の第５の実施形態 次に、本発明による可変抵抗回路の第５の実施形態を図
面を参照しながら詳述する。ここで、図２１が、第５の
実施形態の可変抵抗回路の半導体チップ上のレイアウト
を示す概略平面図である。

【０１５２】第１の実施形態の可変抵抗回路の説明で
は、半導体チップ上のレイアウトに対する説明は行なわ
なかったが、その好適なレイアウトを採用したものが、
この第５の実施形態の可変抵抗回路を構成する。

【０１５３】第１の実施形態の可変抵抗回路は、可変抵
抗用のトランジスタＱ１のしきい値電圧Ｖthの製品ばら
つきや温度変動を補償すべく、トランジスタＱ２を中心
としたソース接地型の増幅器を設けた点が特徴をなして
おり、そのため、しきい値電圧Ｖthのばらつきを補償し
合うトランジスタＱ１及びＱ２が同一特性であることを
前提としている。

【０１５４】この第５の実施形態の可変抵抗回路は、し
きい値電圧Ｖthのばらつきを補償し合うトランジスタＱ
１及びＱ２が同一特性であることを達成するために、図
２１に示すように、両トランジスタＱ１及びＱ２を同一
形状とし、できるだけ近接させたものである。

【０１５５】すなわち、トランジスタＱ１のゲートＧ
１、ドレインＤ１及びソースＳ１はそれぞれ、トランジ
スタＱ２のゲートＧ２、ドレインＤ２及びソースＳ２と
同じ形状にしており、トランジスタＱ１のソースＳ１と
トランジスタＱ２のドレインＤ２とが、そのパターン幅
より短い間隔で近接されている。

【０１５６】一般的に言えば、たとえ同一半導体チップ
上に２つのトランジスタ（ＦＥＴ）Ｑ１及びＱ２があっ
たとしても、ステッパの照度の面内分布等により製造上
必ずわずかな特性の違いが生じる。このわずかな特性の
相違は近接していればいるほど小さくなるため、この第
５の実施形態においては、両トランジスタＱ１及びＱ２
を並べて配置したものである。

【０１５７】また、両トランジスタＱ１及びＱ２でパタ
ーン形状が異なると、同一特性を意図していても、エッ
チングのマイクロ・ローディング効果等により、両トラ
ンジスタＱ１及びＱ２で特性のわずかな相違が生じる。
そこで、この第５の実施形態においては、両トランジス
タＱ１及びＱ２のパターン形状を同一とした。

【０１５８】なお、近接していればチップの内外に熱源
があったとしても、両トランジスタＱ１及びＱ２はかな
り近い温度に保たれるため、しきい値電圧Ｖthの温度依
存性によるトランジスタＱ１及びＱ２のしきい値電圧Ｖ
thの違いを低くおさえることができる。

【０１５９】従って、第５の実施形態の可変抵抗回路に
よれば、しきい値電圧Ｖthのばらつきを補償し合うトラ
ンジスタ（ＦＥＴ）を同一形状とし、近接して配置した
ので、製造上のしきい値電圧Ｖthのばらつきの影響を受
けにくく、また、しきい値電圧Ｖthの温度依存性による
しきい値電圧Ｖthのばらつきの影響を受けにくい回路を
実現することができる。

【０１６０】（Ｏ）可変抵抗回路の第６の実施形態 次に、本発明による可変抵抗回路の第６の実施形態を図
面を参照しながら詳述する。ここで、図２２が、第６の
実施形態の可変抵抗回路の半導体チップ上のレイアウト
を示す概略平面図である。

【０１６１】この第６の実施形態の可変抵抗回路も、第
５の実施形態の可変抵抗回路と同様に、しきい値電圧Ｖ
thを補償し合う２個のトランジスタＱ１及びＱ２の電極
パターンのレイアウトに特徴を有するものである。

【０１６２】この第６の実施形態の可変抵抗回路は、各
トランジスタＱ１、Ｑ２がそれぞれ、複数のゲートＧ１
ａ〜Ｇ１ｃ、Ｇ２ａ〜Ｇ２ｃと、複数のドレインＤ１ａ
〜Ｄ１ｃ、Ｄ２ａ〜Ｄ２ｃと、複数のソースＳ１ａ〜Ｓ
１ｃ、Ｓ２ａ〜Ｓ２ｃとを備えてなり、同一のトランジ
スタＱ１又はＱ２を構成する同種の電極Ｇ１ａ〜Ｇ１
ｃ、Ｇ２ａ〜Ｇ２ｃ、Ｄ１ａ〜Ｄ１ｃ、Ｄ２ａ〜Ｄ２
ｃ、Ｓ１ａ〜Ｓ１ｃ及びＳ２ａ〜Ｓ２ｃは、図示しない
配線によって接続されている。また、トランジスタＱ１
の各部分トランジスタＱ１ａ（Ｇ１ａ、Ｄ１ａ及びＳ１
ａでなる）〜Ｑ１ｃと、トランジスタＱ２の各部分トラ
ンジスタＱ２ａ〜Ｑ２ｃとは、交互にしかも近接して配
置されている。

【０１６３】両トランジスタＱ１及びＱ２のしきい値電
圧Ｖthの相違を、第５の実施形態よりさらに小さくする
ために、トランジスタＱ１の部分トランジスタＱ１ａ〜
Ｑ１ｃと、トランジスタＱ２の部分トランジスタＱ２ａ
〜Ｑ２ｃとを交互に配置してそれぞれのばらつきを平均
化し、結果的に両トランジスタＱ１とＱ２のしきい値電
圧Ｖthを一致させるようにした。

【０１６４】従って、第６の実施形態の可変抵抗回路に
よれば、トランジスタＱ１及びＱ２を部分トランジスタ
に分割して交互配置したので、第５の実施形態以上に、
製造上のしきい値電圧Ｖthのばらつきの影響を受けにく
く、また、しきい値電圧Ｖthの温度依存性によるしきい
値電圧Ｖthのばらつきの影響を受けにくい回路を実現す
ることができる。

【０１６５】（Ｐ）他の実施形態 本発明による可変抵抗回路、可変アッテネータ回路及び
利得可変回路等は、上記実施形態のものに限定されるも
のではなく、その一部を変形したものも本発明を構成す
る。いくつかを例示すると以下の通りである。

【０１６６】(P-1) トランジスタがディプレッション型
のＧａＡｓを基板としたＭＥＳＦＥＴであるとして説明
を行なったが、ディプレッション型でもエンハンスメン
ト型でも適用可能であり、また、Ｓｉを基板としたＭＯ
ＳＦＥＴ、Ｊ−ＦＥＴ、ＭＥＳＦＥＴをはじめ、どのよ
うなＦＥＴや真空管（特許請求の範囲におけるトランジ
スタの用語は必要に応じてこの真空管を含むものとす
る）でも適用可能であり、導電型もＮ形に限定されな
い。

【０１６７】(P-2) 全ての回路素子を同一の半導体チッ
プ上に集積化するように説明したが、回路素子の一部だ
けを集積化して構成しても良く、また、全てを個別部品
で構成するようにしても良い。

【０１６８】(P-3) ソース接地型の増幅器を有する回路
においては、その増幅器にセルフバイアス抵抗Ｒ２、Ｒ
５を用いたものを示したが、セルフバイアス抵抗Ｒ２、
Ｒ５を省略することも可能である。

【０１６９】(P-4) 差動増幅器を有する回路において
は、その電流源用トランジスタＱ１３にセルフバイアス
抵抗Ｒ１３を用い、トランジスタＱ１３のゲートをグラ
ンドに接続したものを示したが、セルフバイアス抵抗を
省略することも可能であり、また、任意の電圧をトラン
ジスタＱ１３のゲートに加えることも可能である。

【０１７０】(P-5) 上記においては、可変抵抗用のトラ
ンジスタの特性を補償するための増幅器（ソース接地型
増幅器又は差動増幅器）や信号入力段の増幅器の高電源
電位が正の電位で低電源電位がグランド電位のものを示
したが、高電源電位をグランド電位にし低電源電位を負
の電位にしても良いことは勿論である。

【０１７１】(P-6) 上記においては、信号ライン上に介
挿されていない可変抵抗用トランジスタのドレイン電位
を規定する端子Ｔ３又はＴ１３に電源電位を印加するも
のを示したが、グランドあるいは、いかなる電位のポイ
ントに接続することも可能である。この場合も、もちろ
ん端子Ｔ３又はＴ１３の電位と、端子Ｔ４又はＴ１４の
電位を同じ電位に保つことが必要であり、また、信号入
力端子Ｔ５又はＴ１５を有するものである場合には、端
子Ｔ３又はＴ１３の電位と、端子Ｔ５又はＴ１５の電位
を同じ電位に保つことが必要でる。

【０１７２】但し、端子Ｔ３又はＴ１３はもちろん交流
的には接地されていなければならない。

【０１７３】(P-7) 上記においては、端子Ｔ３又はＴ１
３に、可変抵抗用のトランジスタのドレインを接続した
ものを示したが、ソースとドレインを逆接続することも
可能である。

【０１７４】(P-8) 第５及び第６の実施形態の可変抵抗
回路における技術的特徴、すなわち、第１の実施形態の
可変抵抗回路におけるトランジスタＱ１及びＱ２の電極
パターン形状を同一にして近接配置するという技術的特
徴は、他の可変抵抗回路や可変アッテネータ回路や利得
可変回路等における互いにしきい値電圧Ｖthを補償し合
う複数のトランジスタに対して適用しても良く、３つ以
上のトランジスタに対してももちろん適用可能である。

【０１７５】(P-9) 第２又は第４の実施形態の可変抵抗
回路に固定抵抗、信号入力端子及び信号出力端子を付加
して可変アッテネータ回路を構成しても良い。

【０１７６】(P-10)上記実施形態の利得可変回路は、第
３の実施形態の可変アッテネータ回路の信号入力段に増
幅器を設けて構成したものであるが、他の実施形態の可
変アッテネータ回路の信号入力段に増幅器を設けて本発
明の利得可変回路を構成することもできる。この場合
に、信号入力段に設ける増幅器はソース接地型のものに
限定されず、差動増幅器等の他の構成のものであっても
良い。

【０１７７】(P-11)制御電圧が与えられる可変抵抗用の
トランジスタが１個の場合であっても、負荷抵抗の分割
点からの増幅後の制御電圧を与えるようにしても良い。

【０１７８】

【発明の効果】本発明による可変抵抗回路によれば、入
力された制御電圧を増幅する、１以上のトランジスタを
備えて構成された制御電圧増幅器と、この制御電圧増幅
器による増幅後の制御電圧が制御電極に与えられ、この
与えられた制御電圧に応じて第１電極及び第２電極間の
抵抗値が変化する抵抗として用いられる第１のトランジ
スタとを備えたので、抵抗として用いられる第１のトラ
ンジスタの特性の製品ばらつきや温度変動を補償し得る
可変抵抗回路を実現できる。

【０１７９】本発明による可変アッテネータ回路によれ
ば、本発明による可変抵抗回路の構成に加えて、信号入
力端子と、信号出力端子と、これら信号入力端子及び信
号出力端子間の信号ラインに直列に接続された、少なく
とも一端が第１のトランジスタの第２電極に接続されて
いる１又は複数の減衰用抵抗とを設けて構成したので、
製品ばらつきや温度変動による特性変動が少ない可変ア
ッテネータ回路を実現できる。

【０１８０】他の本発明による可変アッテネータ回路に
よれば、信号入力端子及び信号出力端子間の信号ライン
上に直列に接続された２個以上の抵抗と、これらの抵抗
の間、又は、抵抗と信号入力端子の間に重複することな
く接続された第２の電極と、接地された第１の電極と、
制御端子に接続された制御電極とを有する抵抗数と同数
の可変抵抗として用いられるトランジスタとを備えて構
成したので、１個の可変抵抗用のトランジスタを用いた
場合に比較して、滑らかな制御電圧−出力電圧（減衰
量）特性を得ることができると共に、抵抗の抵抗値の選
定により所望の制御電圧−出力電圧特性を実現し易くで
きる。

【０１８１】本発明による利得可変回路によれば、本発
明による可変アッテネータ回路と、その信号入力端子の
前段に設けられた、交流信号を増幅する増幅器とを備え
るので、製品ばらつきや温度変動による特性変動を少な
くでき、又は、所望する滑らかな利得可変特性を実現で
きる。

【０１８２】本発明によるトランジスタ回路によれば、
特性ばらつきや特性変動を補償し合う各トランジスタの
電極パターンを同一形状として、半導体チップ上に近接
配置したので、各トランジスタでの特性変動を十分に補
償させることができる。

【図面の簡単な説明】

【図１】可変抵抗回路の第１の実施形態の回路図であ
る。

【図２】従来の可変抵抗回路の課題説明用の特性曲線図
である。

【図３】従来の可変アッテネータ回路の回路図である。

【図４】可変抵抗回路の第１の実施形態の特性曲線図で
ある。

【図５】可変抵抗回路の第２の実施形態の回路図であ
る。

【図６】可変抵抗回路の第２の実施形態の特性曲線図で
ある。

【図７】可変アッテネータ回路の第１の実施形態の回路
図である。

【図８】可変アッテネータ回路の第１の実施形態の特性
曲線図である。

【図９】可変アッテネータ回路の第２の実施形態の回路
図である。

【図１０】可変アッテネータ回路の第３の実施形態の回
路図である。

【図１１】可変アッテネータ回路の第３の実施形態の特
性曲線図である。

【図１２】利得可変回路の実施形態の回路図である。

【図１３】可変抵抗回路の第３の実施形態の回路図であ
る。

【図１４】可変抵抗回路の第３の実施形態の特性曲線図
である。

【図１５】可変抵抗回路の第４の実施形態の回路図であ
る。

【図１６】可変アッテネータ回路の第４の実施形態の回
路図である。

【図１７】可変アッテネータ回路の第５の実施形態の回
路図である。

【図１８】可変アッテネータ回路の第６の実施形態の回
路図である。

【図１９】可変アッテネータ回路の第７の実施形態の回
路図である。

【図２０】可変アッテネータ回路の第８の実施形態の回
路図である。

【図２１】可変抵抗回路の第５の実施形態の電極パター
ンのレイアウト図である。

【図２２】可変抵抗回路の第６の実施形態の電極パター
ンのレイアウト図である。

【符号の説明】

Ｑｘ（ｘは１桁以上の数字）…トランジスタ（ＦＥ
Ｔ）、 Ｒｙ（ｙは１桁以上の数字）…抵抗、 Ｔｚ（ｚは１桁以上の数字）…端子、 Ｃｖ（ｖは１桁以上の数字）…コンデンサ。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 入力された制御電圧を増幅する、１以上
   のトランジスタを備えて構成された制御電圧増幅器と、 この制御電圧増幅器による増幅後の制御電圧が制御電極
   に与えられ、この与えられた制御電圧に応じて第１電極
   及び第２電極間の抵抗値が変化する抵抗として用いられ
   る第１のトランジスタとを備えたことを特徴とする可変
   抵抗回路。
2. 【請求項２】 第１電極同士、第２電極同士が接続され
   た複数の上記第１のトランジスタを備え、上記各第１の
   トランジスタの制御電極に、上記制御電圧増幅器からの
   異なる増幅後の制御電圧を印加することを特徴とする請
   求項１に記載の可変抵抗回路。
3. 【請求項３】 上記制御電圧増幅器が、 制御電極とこの制御電極の電位に基づき導通状態の変化
   する第１電極及び接地された第２電極を有し、この制御
   電極に与えられた制御電圧を増幅する第２のトランジス
   タと、この第２のトランジスタの第１電極と電源間に接
   続された負荷抵抗とでなり、 上記第２のトランジスタの第１電極、及び又は、上記負
   荷抵抗を複数に分割した分割点における増幅後の制御電
   圧を上記第１のトランジスタの制御電極に与えることを
   特徴とする請求項１又は２に記載の可変抵抗回路。
4. 【請求項４】 上記制御電圧増幅器が、 第２電極が共通に接続されて差動増幅対を構成する第３
   及び第４のトランジスタと、上記第３のトランジスタの
   第１電極と電源間に接続された第１の負荷抵抗と、上記
   第４のトランジスタの第１電極と電源間に接続された第
   ２の負荷抵抗とを少なくとも有する差動増幅器であり、 上記第３又は第４のトランジスタの一方の制御電極に、
   入力された制御電圧を印加すると共に、上記第３又は第
   ４のトランジスタの他方の制御電極を所定電圧にバイア
   スし、 上記第３又は第４のトランジスタの第１電極を、及び又
   は、この第１電極に接続されている上記第１又は第２の
   負荷抵抗を複数に分割した分割点における増幅後の制御
   電圧を上記第１のトランジスタの制御電極に与えること
   を特徴とする請求項１又は２に記載の可変抵抗回路。
5. 【請求項５】 請求項１〜４のいずれかに記載の可変抵
   抗回路の構成に加えて、 信号入力端子と、信号出力端子と、これら信号入力端子
   及び信号出力端子間の信号ラインに直列に接続された、
   少なくとも一端が上記第１のトランジスタの第２電極に
   接続されている１又は複数の減衰用抵抗とを有すること
   を特徴とする可変アッテネータ回路。
6. 【請求項６】 同一の増幅後の制御電圧が与えられる複
   数の上記第１のトランジスタと、それと同数の上記減衰
   用抵抗を備える可変アッテネータ回路であって、 一端が上記信号入力端子に接続されている減衰用抵抗以
   外の上記各減衰用抵抗の両端が、異なる上記第１のトラ
   ンジスタの第２電極に接続されていることを特徴とする
   請求項５に記載の可変アッテネータ回路。
7. 【請求項７】 上記制御電圧増幅器が差動増幅器構成の
   ものであると共に、両端が上記信号入力端子及び上記第
   １のトランジスタの第２電極に接続されている１個の減
   衰用抵抗を備える可変アッテネータ回路であって、 上記各減衰用抵抗として、制御電極への印加電位によっ
   て抵抗値を可変する第５のトランジスタを適用すると共
   に、 上記第１のトランジスタの制御電極に与える増幅後の制
   御電圧に対して逆相の制御電圧を上記制御電圧増幅器か
   ら出力させて、上記第５のトランジスタの制御電極に印
   加させること特徴とする請求項５に記載の可変アッテネ
   ータ回路。
8. 【請求項８】 上記制御電圧増幅器が差動増幅器構成の
   ものであると共に、両端が上記信号入力端子及び上記第
   １のトランジスタの第２電極に接続されている減衰用抵
   抗と、両端が上記信号出力端子及び上記第１のトランジ
   スタの第２電極に接続されている減衰用抵抗との２個の
   減衰用抵抗を備える可変アッテネータ回路であって、 上記各減衰用抵抗として、制御電極への印加電位によっ
   て抵抗値を可変する第５、第６のトランジスタを適用す
   ると共に、 上記第１のトランジスタの制御電極に与える増幅後の制
   御電圧に対して逆相の制御電圧を上記制御電圧増幅器か
   ら出力させて、上記第５及び第６のトランジスタの制御
   電極に印加させること特徴とする請求項５に記載の可変
   アッテネータ回路。
9. 【請求項９】 第１電極同士、第２電極同士が接続され
   た複数の上記第５のトランジスタを備え、及び又は、第
   １電極同士、第２電極同士が接続された複数の上記第６
   のトランジスタを備え、上記第５及び又は第６のトラン
   ジスタの制御電極に、上記制御電圧増幅器からの異なる
   増幅後の制御電圧を印加することを特徴とする請求項７
   又は８に記載の可変アッテネータ回路。
10. 【請求項１０】 信号入力端子及び信号出力端子間の信
    号ライン上に直列に接続された２個以上の抵抗と、 これらの抵抗の間、又は、抵抗と上記信号入力端子の間
    に重複することなく接続された第２の電極と、接地され
    た第１の電極と、制御端子に接続された制御電極とを有
    する上記抵抗の数と同数の可変抵抗として用いられるト
    ランジスタとを備えたことを特徴とする可変アッテネー
    タ回路。
11. 【請求項１１】 請求項５〜１０のいずれかに記載の可
    変アッテネータ回路と、その上記信号入力端子の前段に
    設けられた、交流信号を増幅する増幅器とを備えること
    を特徴とする利得可変回路。
12. 【請求項１２】 特性変動を補償し合う複数のトランジ
    スタを有するトランジスタ回路において、 各トランジスタの電極パターンを同一形状として、半導
    体チップ上に近接配置したことを特徴とするトランジス
    タ回路。
13. 【請求項１３】 特性変動を補償し合う第１〜第Ｎのト
    ランジスタをそれぞれ並列に分割し、上記第１〜第Ｎの
    トランジスタの分割されたトランジスタ部分の電極パタ
    ーンを全て同一形状とすると共に、上記第１〜第Ｎのト
    ランジスタの分割トランジスタ部分を巡回的に混在させ
    て半導体チップ上に近接配置したことを特徴とする請求
    項１２に記載のトランジスタ回路。