JPH0944276A - Power saving system - Google Patents
Power saving systemInfo
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- JPH0944276A JPH0944276A JP7192235A JP19223595A JPH0944276A JP H0944276 A JPH0944276 A JP H0944276A JP 7192235 A JP7192235 A JP 7192235A JP 19223595 A JP19223595 A JP 19223595A JP H0944276 A JPH0944276 A JP H0944276A
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- cpu
- stop
- timer
- power saving
- idle
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、情報処理装置に関
し、特に、情報処理装置の省電力システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus, and more particularly to a power saving system for the information processing apparatus.
【０００２】[0002]
【従来の技術】従来の情報処理装置の省電力システムに
ついて図面を参照して説明する。2. Description of the Related Art A conventional power saving system for an information processing apparatus will be described with reference to the drawings.
【０００３】図２は従来例の省電力システムを示すブロ
ック図である。FIG. 2 is a block diagram showing a conventional power saving system.
【０００４】アイドル検出回路１３は、ＣＰＵのアクセ
スや入出力装置１４からのアクセスを監視して、ＣＰＵ
１１がアイドル状態かどうかを判定する。アイドル検出
回路１３がアイドル状態だと判断すると、ＣＰＵ動作・
停止制御回路１２に対してＣＰＵ停止リクエスト信号１
５をイネーブルにする。ＣＰＵ動作・停止制御回路１２
は、ＣＰＵ１１に対してＣＰＵ停止信号１６をイネーブ
ルにし、ＣＰＵ１１は動作を停止する。ＣＰＵ１１が停
止しているためアイドル検出回路１３は、入出力装置１
４からのアクセスがあるまでＣＰＵ停止リクエスト信号
１５をイネーブルにし続ける。入出力装置１４からアク
セスがあると、アイドル検出装置１３はＣＰＵ停止リク
エスト信号１５をディセーブルにする。ＣＰＵ動作・停
止制御回路１２はＣＰＵ停止信号１６をディセーブルに
しＣＰＵ１１は動作を再開する。The idle detection circuit 13 monitors the CPU access and the access from the input / output device 14 to detect the CPU.
11. Determine if 11 is idle. When it is determined that the idle detection circuit 13 is in the idle state, the CPU operation
CPU stop request signal 1 to stop control circuit 12
Enable 5 CPU operation / stop control circuit 12
Enables the CPU stop signal 16 to the CPU 11, and the CPU 11 stops the operation. Since the CPU 11 is stopped, the idle detection circuit 13 is
The CPU stop request signal 15 is continuously enabled until there is an access from 4. When accessed by the input / output device 14, the idle detection device 13 disables the CPU stop request signal 15. The CPU operation / stop control circuit 12 disables the CPU stop signal 16 and the CPU 11 restarts the operation.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の省電力
システムでは、現在ＣＰＵがアイドル状態か計算処理中
なのかを見極めることに主眼をおき、計算処理中はＣＰ
Ｕを停止しないように苦心している。しかし、アイドル
時の動作はＳＷの作りなどに依存しするため、計算処理
状態とアイドル状態を完全に区別することは困難であ
る。In the above conventional power saving system, the main purpose is to determine whether the CPU is currently in the idle state or in the process of calculation, and the CP is in process during the process of calculation.
I'm trying not to stop U. However, it is difficult to completely distinguish the calculation processing state and the idle state from each other, because the operation at the time of idling depends on the formation of the SW.
【０００６】従って、計算処理中に誤ってＣＰＵを停止
状態に移行すると、入出力装置などからの外部入力要因
がないとＣＰＵを動作状態に復帰できないため、ＳＷの
動作が停止し、計算処理が完了しないという問題があっ
た。Therefore, if the CPU is erroneously shifted to the stopped state during the calculation process, the CPU cannot be returned to the operating state unless there is an external input factor from the input / output device, so that the SW operation is stopped and the calculation process is stopped. There was a problem of not completing.
【０００７】[0007]
【課題を解決するための手段】本発明の省電力システム
は、ＣＰＵのアイドル状態を検出してＣＰＵを停止させ
る省電力機能を有する情報処理装置の省電力システムで
あって、ＣＰＵのアイドル状態を検出しＣＰＵ停止信号
を出力するアイドル検出回路と、設定された時間が経過
する毎にＣＰＵ停止解除信号を出力するタイマと、アイ
ドル検出回路とタイマとからの入力信号によって規定時
間停止状態を強制的に解除する機能を有しＣＰＵの動作
および停止を制御するＣＰＵ動作・停止制御回路と、Ｃ
ＰＵからの命令によりタイマに対するカウント時間を設
定するＩＯポートとから構成されている。A power-saving system of the present invention is a power-saving system for an information processing apparatus having a power-saving function for detecting the idle state of a CPU and stopping the CPU. An idle detection circuit that detects and outputs a CPU stop signal, a timer that outputs a CPU stop release signal each time a set time elapses, and an input signal from the idle detection circuit and the timer to force a stop state for a specified time. A CPU operation / stop control circuit for controlling the operation and stop of the CPU,
It is composed of an IO port that sets a count time for a timer according to an instruction from the PU.
【０００８】[0008]
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.
【０００９】図１は本発明の省電力システムの一実施の
形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a power saving system of the present invention.
【００１０】ＣＰＵ１は、タイマ制御ＩＯ２に対してデ
ータを設定し、カウントする時間をタイマに設定してお
く。アイドル検出回路５は、ＣＰＵ１のアクセスや入出
力装置９からのアクセスなどを監視してＣＰＵ１がアイ
ドル状態かどうかを判定する。アイドル検出回路５は、
ＣＰＵ１が現在アイドル状態にあると判断すると、ＣＰ
Ｕ１を停止させるようにＣＰＵ動作・停止制御回路４に
ＣＰＵ停止リクエスト信号８を送出する。ＣＰＵ動作・
停止制御回路４は、ＣＰＵ停止リクエスト信号８を検出
し、ＣＰＵ１にＣＰＵ停止信号７を送出する。これを受
けてＣＰＵ１は動作を停止する。ＣＰＵ１が停止状態に
あるためアイドル検出回路５は、入出力装置９からのア
クセス等がなければ常にＣＰＵ１はアイドル状態だと判
断してＣＰＵ停止リクエスト信号８をアクティブにし続
ける。The CPU 1 sets data for the timer control IO2 and sets the counting time in the timer. The idle detection circuit 5 monitors the access of the CPU 1 and the access from the input / output device 9 and determines whether the CPU 1 is in the idle state. The idle detection circuit 5 is
When it is determined that the CPU1 is currently in the idle state, CP
A CPU stop request signal 8 is sent to the CPU operation / stop control circuit 4 so as to stop U1. CPU operation
The stop control circuit 4 detects the CPU stop request signal 8 and sends the CPU stop signal 7 to the CPU 1. In response to this, the CPU 1 stops its operation. Since the CPU 1 is in the stopped state, the idle detection circuit 5 always determines that the CPU 1 is in the idle state and keeps the CPU stop request signal 8 active unless there is an access from the input / output device 9.
【００１１】タイマ３は、制御ＩＯ２に設定された時間
が経過する毎に、ＣＰＵ停止解除信号６を出力する。Ｃ
ＰＵ動作・停止制御回路４は、ＣＰＵ停止解除信号６を
検出すると、規定時間ＣＰＵ停止信号７をディセーブル
にする。従って、ＣＰＵ１は動作状態に復帰する。規定
時間が経過した後、ＣＰＵ停止制御回路４はＣＰＵ停止
信号７を再度イネーブルにする。ＣＰＵ停止信号７が再
度アクティブとなったため、ＣＰＵ１は再び動作を停止
する。The timer 3 outputs a CPU stop release signal 6 every time the time set in the control IO 2 has elapsed. C
Upon detecting the CPU stop release signal 6, the PU operation / stop control circuit 4 disables the CPU stop signal 7 for a specified time. Therefore, the CPU 1 returns to the operating state. After the specified time has elapsed, the CPU stop control circuit 4 enables the CPU stop signal 7 again. Since the CPU stop signal 7 becomes active again, the CPU 1 stops operating again.
【００１２】アイドル検出回路５は、ＫＢ入力などの入
力装置からのアクセスを検出すると、ＣＰＵ停止リクエ
スト信号８をインアクティブにする。これを検出する
と、ＣＰＵ動作・停止制御回路４はＣＰＵ停止信号６を
ディセーブルにする。ＣＰＵ１は動作を再開する。When the idle detection circuit 5 detects an access from an input device such as a KB input, it makes the CPU stop request signal 8 inactive. When this is detected, the CPU operation / stop control circuit 4 disables the CPU stop signal 6. The CPU 1 resumes its operation.
【００１３】[0013]
【発明の効果】以上説明したように、本発明の省電力シ
ステムは、ＣＰＵのアイドル状態を検出しＣＰＵ停止信
号を出力するアイドル検出回路と、設定された時間が経
過する毎にＣＰＵ停止解除信号を出力するタイマと、ア
イドル検出回路とタイマとからの入力信号によって規定
時間停止状態を強制的に解除する機能を有しＣＰＵの動
作および停止を制御するＣＰＵ動作・停止制御回路とを
有することにより、ＣＰＵを停止させ省電力機能を実現
できると共に、計算処理中に誤ってＣＰＵが停止状態に
移行しても、ＣＰＵ動作・停止制御回路により規定時間
停止状態を強制的に解除してその計算処理を完了できる
という効果がある。As described above, in the power saving system of the present invention, the idle detection circuit that detects the idle state of the CPU and outputs the CPU stop signal, and the CPU stop release signal every time the set time elapses. And a CPU operation / stop control circuit that has a function of forcibly canceling the stopped state for a specified time by an input signal from the idle detection circuit and the timer and that controls the operation and stop of the CPU. In addition to realizing the power saving function by stopping the CPU, even if the CPU accidentally shifts to the stopped state during the calculation process, the CPU operation / stop control circuit forcibly cancels the stop state for the specified time and performs the calculation process. There is an effect that can be completed.
【図１】本発明の省電力システムの一実施の形態を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a power saving system of the present invention.
【図２】従来例の省電力システムを示すブロック図であ
る。FIG. 2 is a block diagram showing a conventional power saving system.
【符号の説明】 １ ＣＰＵ ２ タイマ制御ＩＯ ３ タイマ ４ ＣＰＵ動作・停止制御回路 ５ アイドル検出回路 ６ ＣＰＵ停止解除信号 ７ ＣＰＵ停止信号 ８ ＣＰＵ停止リクエスト信号 １１ ＣＰＵ １２ ＣＰＵ動作・停止制御回路 １３ アイドル検出回路 １４ 入出力装置 １５ ＣＰＵ停止リクエスト信号 １６ ＣＰＵ停止信号[Description of Codes] 1 CPU 2 Timer control IO 3 Timer 4 CPU operation / stop control circuit 5 Idle detection circuit 6 CPU stop release signal 7 CPU stop signal 8 CPU stop request signal 11 CPU 12 CPU operation / stop control circuit 13 Idle detection Circuit 14 Input / output device 15 CPU stop request signal 16 CPU stop signal
Claims (1)
ＰＵを停止させる省電力機能を有する情報処理装置の省
電力システムであって、 前記ＣＰＵのアイドル状態を検出しＣＰＵ停止信号を出
力するアイドル検出回路と、設定された時間が経過する
毎にＣＰＵ停止解除信号を出力するタイマと、前記アイ
ドル検出回路と前記タイマとからの入力信号によって規
定時間停止状態を強制的に解除する機能を有し前記ＣＰ
Ｕの動作および停止を制御するＣＰＵ動作・停止制御回
路と、前記ＣＰＵからの命令により前記タイマに対する
カウント時間を設定するＩＯポートとから構成されるこ
とを特徴とする省電力システム。1. The CPU detects an idle state of a CPU to detect the C
A power saving system for an information processing apparatus having a power saving function for stopping a PU, comprising: an idle detection circuit that detects an idle state of the CPU and outputs a CPU stop signal; and a CPU stop every time a set time elapses. The CP having a timer for outputting a cancellation signal and a function for forcibly canceling the stopped state for a prescribed time by an input signal from the idle detection circuit and the timer
A power-saving system comprising a CPU operation / stop control circuit for controlling the operation and stop of U, and an IO port for setting a count time for the timer in response to an instruction from the CPU.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192235A JPH0944276A (en) | 1995-07-27 | 1995-07-27 | Power saving system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192235A JPH0944276A (en) | 1995-07-27 | 1995-07-27 | Power saving system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0944276A true JPH0944276A (en) | 1997-02-14 |
Family
ID=16287906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7192235A Pending JPH0944276A (en) | 1995-07-27 | 1995-07-27 | Power saving system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0944276A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788698B1 (en) | 1999-03-23 | 2004-09-07 | Kabushiki Kaisha Toshiba | Data switching apparatus and data switching method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175754A (en) * | 1992-12-02 | 1994-06-24 | Hitachi Ltd | Automatic storing mechanism for main contents of storage |
-
1995
- 1995-07-27 JP JP7192235A patent/JPH0944276A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175754A (en) * | 1992-12-02 | 1994-06-24 | Hitachi Ltd | Automatic storing mechanism for main contents of storage |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788698B1 (en) | 1999-03-23 | 2004-09-07 | Kabushiki Kaisha Toshiba | Data switching apparatus and data switching method |
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| A02 | Decision of refusal |
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