JPH0943568A - Liquid crystal driving power source circuit - Google Patents
Liquid crystal driving power source circuitInfo
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- JPH0943568A JPH0943568A JP19478095A JP19478095A JPH0943568A JP H0943568 A JPH0943568 A JP H0943568A JP 19478095 A JP19478095 A JP 19478095A JP 19478095 A JP19478095 A JP 19478095A JP H0943568 A JPH0943568 A JP H0943568A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶駆動用バイア
ス電圧を発生させる液晶駆動用電源回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal driving power supply circuit for generating a liquid crystal driving bias voltage.
【０００２】[0002]
【従来の技術】液晶表示装置を時分割駆動する場合、液
晶駆動用電源回路にて、必要な数の所定のバイアス電圧
を発生させ、表示データ等により制御スイッチをオン，
オフ制御して上記バイアス電圧を選択的に出力させるこ
とにより、液晶駆動信号、すなわち、コモン出力信号と
セグメント出力信号を形成する。図２に、その一例を示
す。Ｖ１〜Ｖ５が電源回路にて生成されたバイアス電圧
であり、該各バイアス電圧及び接地電圧（ＧＮＤ）が液
晶駆動信号の各出力レベルを構成している。2. Description of the Related Art When a liquid crystal display device is driven in a time-division manner, a necessary number of predetermined bias voltages are generated in a liquid crystal driving power supply circuit, and a control switch is turned on according to display data or the like.
The liquid crystal drive signal, that is, the common output signal and the segment output signal are formed by turning off the control and selectively outputting the bias voltage. FIG. 2 shows an example thereof. V1 to V5 are bias voltages generated by the power supply circuit, and the bias voltages and the ground voltage (GND) configure the output levels of the liquid crystal drive signal.
【０００３】上記バイアス電圧を生成するための電源回
路として、最も基本的なものに、抵抗分割にて分圧回路
を構成するものがある。その構成を図３に示す。この方
法では、電源回路の全消費電流の内、負荷（液晶）に供
給される成分が非常に少なく、電源から各抵抗を介して
ＧＮＤに直接流れ込んでしまう無駄な成分が大きくなっ
てしまう。大規模な液晶表示装置を駆動する場合、バイ
アス電圧の安定度を上げるために、電源を低インピーダ
ンス化する必要があり、分圧抵抗の抵抗値を下げなけれ
ばならず、非常に大きな電流を無駄に消費することにな
ってしまう。As a power supply circuit for generating the bias voltage, the most basic one is a voltage dividing circuit formed by resistance division. The configuration is shown in FIG. In this method, of the total current consumption of the power supply circuit, the component supplied to the load (liquid crystal) is very small, and the useless component flowing directly into the GND from the power supply through each resistor becomes large. When driving a large-scale liquid crystal display device, in order to increase the stability of the bias voltage, it is necessary to lower the impedance of the power supply, and the resistance value of the voltage dividing resistor must be lowered, which wastes a very large current. It will be consumed to.
【０００４】上記の電源の低インピーダンス化と低消費
電流化を考慮して考案されたのが、コンパレータとＭＯ
Ｓトランジスタとを用いてバイアス電圧を生成する方法
である。図４に、その構成を示す。この方法では、高抵
抗値の抵抗Ｒ１〜Ｒ６を用いた抵抗分割にて低消費電流
の分圧回路を構成し、該回路の出力を、バイアス電圧の
基準電圧としてコンパレータＣ１〜Ｃ５の反転入力端子
に印加し、非反転入力端子には、それぞれ、バイアス電
圧Ｖ１〜Ｖ５を供給する低インピーダンスなＰチャネル
ＭＯＳトランジスタＴ１〜Ｔ５のドレインを接続し、各
コンパレータＣ１〜Ｃ５の出力を、それぞれ、各トラン
ジスタＴ１〜Ｔ５のゲートに接続する構成になってい
る。上記構成によれば、コンパレータＣ１〜Ｃ５にて、
基準電圧とバイアス電圧を比較し、バイアス電圧が基準
電圧に対して低下していれば、コンパレータＣ１〜Ｃ５
から“Ｌ”が出力され、ＭＯＳトランジスタＴ１〜Ｔ５
がオンし、負荷を充電してバイアス電圧を引き上げ、バ
イアス電圧が基準電圧に達すると、コンパレータから
“Ｈ”が出力され、ＭＯＳトランジスタはオフし、バイ
アス電圧はそれ以上上がらなくなる。この方法であれ
ば、低インピーダンスでバイアス電圧が供給されると共
に、電源回路に於ける大幅な低消費電流化が実現できる
ものである。A comparator and an MO were devised in consideration of the low impedance and low current consumption of the power source.
This is a method of generating a bias voltage using an S transistor. FIG. 4 shows its configuration. In this method, a voltage dividing circuit with low current consumption is configured by resistance division using resistors R1 to R6 having high resistance values, and the output of the circuit is used as a reference voltage of a bias voltage for inverting input terminals of comparators C1 to C5. To the non-inverting input terminals, the drains of the low-impedance P-channel MOS transistors T1 to T5 for supplying the bias voltages V1 to V5 are connected, and the outputs of the comparators C1 to C5 are connected to the respective transistors. It is configured to be connected to the gates of T1 to T5. According to the above configuration, in the comparators C1 to C5,
The reference voltage and the bias voltage are compared, and if the bias voltage is lower than the reference voltage, the comparators C1 to C5
"L" is output from the MOS transistors T1 to T5
Is turned on, the load is charged to raise the bias voltage, and when the bias voltage reaches the reference voltage, "H" is output from the comparator, the MOS transistor is turned off, and the bias voltage cannot rise any further. With this method, a bias voltage can be supplied with low impedance and a large reduction in current consumption in the power supply circuit can be realized.
【０００５】しかしながら、バイアス電圧にて容量性の
液晶負荷を駆動することを考えると、液晶駆動信号が低
バイアス電圧から高バイアス電圧へ遷移するときは、高
バイアス電圧から負荷へ充電することになるが、高バイ
アス電圧から低バイアス電圧へ遷移するときは、負荷か
ら低バイアス電圧へ放電されることになる。バイアス電
圧は負荷への（からの）充放電に従って変動することに
なり、これを基準電圧に制御するには、充電のみに対応
可能なＭＯＳトランジスタを、充放電に対応可能なＣＭ
ＯＳバッファ（ＣＭＯＳインバータ）に置き換える必要
がある。その場合の構成図を図５に示す。図４に於ける
ＭＯＳトランジスタＴ１〜Ｔ５がＣＭＯＳインバータＣ
Ｉ１〜ＣＩ５に置き換わっている。これにより、充放電
の何れにも対応可能となるものである。However, considering that a capacitive liquid crystal load is driven by a bias voltage, when the liquid crystal drive signal transits from a low bias voltage to a high bias voltage, the high bias voltage charges the load. However, when the high bias voltage changes to the low bias voltage, the load is discharged to the low bias voltage. The bias voltage fluctuates according to charging / discharging to / from the load. To control this to the reference voltage, use a MOS transistor capable of only charging and a CM capable of charging / discharging.
It is necessary to replace it with an OS buffer (CMOS inverter). A configuration diagram in that case is shown in FIG. The MOS transistors T1 to T5 in FIG. 4 are CMOS inverters C
It is replaced by I1 to CI5. This makes it possible to handle both charging and discharging.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記図
５の構成では、ＣＭＯＳバッファ（ＣＭＯＳインバー
タ）にてバイアス電圧の制御をしているため、負荷への
充放電の何れかが常に行われることになり、バイアス電
圧が基準電圧に制御されても、更に充放電がなされてし
まい、無駄な電流を消費することになってしまう。However, in the configuration shown in FIG. 5, since the bias voltage is controlled by the CMOS buffer (CMOS inverter), either charging or discharging the load is always performed. Therefore, even if the bias voltage is controlled to the reference voltage, charging and discharging are further performed, resulting in wasting current.
【０００７】この無駄な充放電を防ぐ技術として、特開
昭５５−１４６４８７に開示されるものがある。これ
は、ＣＭＯＳバッファのＰチャネル及びＮチャネルＭＯ
Ｓトランジスタのゲートを、別々のコンパレータで制御
し、両コンパレータの一方の入力に、液晶駆動電圧を形
成する第１の抵抗分圧回路とＣＭＯＳバッファの出力が
接続され、それぞれの他方の入力は、第２の抵抗分圧回
路の中の変動許容電圧幅を設定する抵抗の両端にそれぞ
れ接続されることにより、液晶駆動電圧が変動して許容
電圧幅を超えた時のみ、ＣＭＯＳバッファを働かせよう
とするものである。As a technique for preventing this useless charging / discharging, there is one disclosed in Japanese Patent Laid-Open No. 146487/1988. This is a CMOS buffer P-channel and N-channel MO
The gates of the S-transistors are controlled by separate comparators, one input of both comparators is connected to the output of the first resistance voltage divider circuit that forms the liquid crystal drive voltage and the CMOS buffer, and the other input of each is By connecting to both ends of the resistor that sets the fluctuation allowable voltage width in the second resistance voltage dividing circuit, the CMOS buffer is operated only when the liquid crystal drive voltage fluctuates and exceeds the allowable voltage width. To do.
【０００８】しかしながら、この技術では、ＣＭＯＳバ
ッファ部での消費電流を消費電流を抑えることはできる
ものの、一電源当たり２つのコンパレータが必要である
ため、図４や図５に示した従来の技術と比較して、コン
パレータ部での消費電流が２倍になるといった欠点があ
り、また、コンパレータ数の増加に伴う回路規模の増大
により、液晶駆動電源回路のコストアップにつながると
いう問題点があった。However, with this technique, although the current consumption in the CMOS buffer section can be suppressed, two comparators are required for each power supply, so that the conventional technique shown in FIGS. 4 and 5 is required. In comparison, there is a drawback that the current consumption in the comparator section is doubled, and there is a problem that the cost of the liquid crystal drive power supply circuit is increased due to the increase in the circuit scale accompanying the increase in the number of comparators.
【０００９】本発明は、上記に鑑みなされたものであ
り、最小限の回路規模の増大で、低消費電流化が可能な
液晶駆動用電源回路を提供するものである。The present invention has been made in view of the above and provides a liquid crystal driving power supply circuit capable of reducing current consumption with a minimum increase in circuit scale.
【００１０】[0010]
【課題を解決するための手段】本発明の液晶駆動用電源
回路は、電源電圧を抵抗分割して所定の基準電圧を発生
させる手段と、上記基準電圧と液晶表示装置に印加され
るバイアス電圧とをその入力とし、その比較結果を出力
するコンパレータと、該コンパレータの出力に応じてオ
ン，オフ制御されるバイアス電圧制御用ＣＭＯＳインバ
ータとを有する液晶駆動用電源回路に於いて、上記コン
パレータ出力が、上記バイアス電圧が上記基準電圧に等
しいことを示す値を中心とする所定範囲内にあるとき
は、上記ＣＭＯＳインバータを構成するＰチャネル・ト
ランジスタ及びＮチャネル・トランジスタの双方をオフ
させ、上記コンパレータ出力が、上記所定範囲外にある
ときは、該出力に応じて、上記ＣＭＯＳインバータを構
成するＰチャネル・トランジスタ及びＮチャネル・トラ
ンジスタの何れか一方をオンさせる制御手段を設けてな
ることを特徴とするものである。A liquid crystal driving power supply circuit of the present invention comprises means for generating a predetermined reference voltage by resistively dividing the power supply voltage, the reference voltage and a bias voltage applied to a liquid crystal display device. In a liquid crystal drive power supply circuit having a comparator for outputting the comparison result and a bias voltage control CMOS inverter which is on / off controlled according to the output of the comparator, When the bias voltage is within a predetermined range centered on a value indicating that it is equal to the reference voltage, both the P-channel transistor and the N-channel transistor forming the CMOS inverter are turned off, and the comparator output becomes , P channel that constitutes the CMOS inverter according to the output when it is out of the predetermined range. It is provided with any control means for one of the ON transistor and N-channel transistor is characterized in.
【００１１】更に、上記コンパレータの出力を、入力反
転電圧が異なる２つのインバータを介して、それぞれ、
上記ＣＭＯＳインバータのＰチャネル・トランジスタ及
びＮチャネル・トランジスタに入力してなることを特徴
とするものである。Further, the output of the comparator is respectively passed through two inverters having different input inversion voltages,
It is characterized in that it is inputted to the P-channel transistor and the N-channel transistor of the CMOS inverter.
【００１２】かかる本発明の液晶駆動用電源回路では、
バイアス電圧が基準電圧に制御されていくと、コンパレ
ータの出力電圧は２つのインバータの入力反転電圧の間
へ制御されていき、この間の電圧になると、ＣＭＯＳイ
ンバータ出力がディセーブルされ（Ｐチャネル及びＮチ
ャネルトランジスタ共にオフ）、無駄な充放電が防止さ
れて低消費電流化を実現する。In the liquid crystal driving power supply circuit of the present invention,
When the bias voltage is controlled to the reference voltage, the output voltage of the comparator is controlled between the input inversion voltage of the two inverters, and when the voltage is in between, the CMOS inverter output is disabled (P channel and N channel). Both channel transistors are turned off), useless charging / discharging is prevented, and low current consumption is realized.
【００１３】[0013]
【発明の実施の形態】以下、実施例に基づいて本発明を
詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on embodiments.
【００１４】図１は、本発明の一実施例の構成図であ
る。図に於いては、バイアス電圧Ｖ５に係る部分のみを
示しているが、Ｖ１〜Ｖ４についても全く同一の回路が
設けられるものである。抵抗分割回路は、図４或は図５
に示す従来技術と同様、高抵抗値の抵抗Ｒ１〜Ｒ６を用
いて構成されている。これにより作成された基準電圧
は、コンパレータＣ５の非反転入力端子に印加され、一
方、反転入力端子には、バイアス電圧Ｖ５を供給する低
インピーダンスなＣＭＯＳインバータＣＩ５の出力が接
続されている。そして、コンパレータＣ５の出力は、入
力反転電圧が高いインバータＩＡを介して、ＣＭＯＳイ
ンバータＣＩ５のＰチャネルＭＯＳトランジスタＰＴの
ゲートに与えられており、また、入力反転電圧の低いイ
ンバータＩＢを介してＣＭＯＳインバータＣＩ５のＮチ
ャネルＭＯＳトランジスタＮＴのゲートに与えられてい
る。かかる構成により、バイアス電圧が基準電圧に制御
されていくと、ＣＭＯＳインバータＣＩ５の両トランジ
スタは共にオフとなり、無駄な充放電が防止されるもの
である。FIG. 1 is a block diagram of an embodiment of the present invention. Although only the portion related to the bias voltage V5 is shown in the figure, the same circuits are provided for V1 to V4. The resistance division circuit is shown in FIG. 4 or FIG.
Similar to the prior art shown in FIG. 1, it is configured using high resistance resistors R1 to R6. The reference voltage thus created is applied to the non-inverting input terminal of the comparator C5, while the inverting input terminal is connected to the output of the low-impedance CMOS inverter CI5 that supplies the bias voltage V5. The output of the comparator C5 is given to the gate of the P-channel MOS transistor PT of the CMOS inverter CI5 via the inverter IA having a high input inversion voltage, and the CMOS inverter via the inverter IB having a low input inversion voltage. It is given to the gate of the N-channel MOS transistor NT of CI5. With such a configuration, when the bias voltage is controlled to the reference voltage, both transistors of the CMOS inverter CI5 are turned off, and useless charging / discharging is prevented.
【００１５】以下、更に詳細に説明する。The details will be described below.
【００１６】ＣＭＯＳバッファにてバイアス電圧を制御
すると、バイアス電圧が基準電圧にまで達した後は非常
に短周期での負荷への小さな充放電を繰り返して、バイ
アス電圧が基準電圧付近を狭い範囲で上下動することに
なる。この時、コンパレータの出力はバッファの入力反
転電圧付近に制御されている。コンパレータ出力が入力
反転電圧付近にいると、出力が少し変動する（短時間で
可能）だけでバッファ出力が大きく変動し充放電できる
ためである。When the bias voltage is controlled by the CMOS buffer, after the bias voltage reaches the reference voltage, small charging / discharging of the load is repeated in a very short cycle so that the bias voltage is within a narrow range near the reference voltage. It will move up and down. At this time, the output of the comparator is controlled near the input inversion voltage of the buffer. This is because when the output of the comparator is near the input inversion voltage, the output of the buffer slightly fluctuates (it can be done in a short time), and the output of the buffer largely fluctuates and charging / discharging can be performed.
【００１７】そこで、コンパレータの出力に入力反転電
圧の異なるインバータＩＡ，ＩＢを挿入し、このインバ
ータで、ＣＭＯＳインバータを構成するＰ，Ｎチャネル
トランジスタを制御することを考える。インバータＩＡ
の入力反転電圧をＶA ,インバータＩＢの入力反転電圧
をＶB とし、ＶA ≫ＶB となるように設計する。Therefore, it is considered that the inverters IA and IB having different input inversion voltages are inserted in the output of the comparator and the inverter controls the P and N channel transistors forming the CMOS inverter. Inverter IA
The input inversion voltage V A, the input inversion voltage of the inverter IB and V B, is designed to be V A >> V B.
【００１８】例えば、電源電圧５Ｖで、インバータＩＡ
の反転電圧を３．５Ｖに設定しようとした場合、インバ
ータＩＡを形成するＰチャネル・トランジスタのチャネ
ル長Ｌｐに対して、Ｎチャネル・トランジスタのチャネ
ル長Ｌｎを３０倍程度とすれば良く、また、同電源電圧
において、インバータＩＢの反転電圧を１．５Ｖに設定
しようとした場合、インバータＩＢを形成するＮチャネ
ル・トランジスタのチャネル長Ｌｎに対して、Ｐチャネ
ル・トランジスタのチャネル長Ｌｐを１０倍程度とすれ
ば良い。（但し、ここで示したチャネルト長の比は一般
的な例であり、数値そのものは製造プロセス条件等によ
り異なる） また、本例ではチャネル長による反転電圧の設定を示し
たが、これ以外の方法により反転電圧を設定しても良
い。For example, with a power supply voltage of 5 V, the inverter IA
, The channel length Ln of the N-channel transistor should be about 30 times the channel length Lp of the P-channel transistor forming the inverter IA. If the inversion voltage of the inverter IB is set to 1.5 V at the same power supply voltage, the channel length Lp of the P-channel transistor is about 10 times the channel length Ln of the N-channel transistor forming the inverter IB. It should be done. (However, the ratio of the channel lengths shown here is a general example, and the numerical value itself varies depending on the manufacturing process conditions, etc.) Further, although the inversion voltage is set according to the channel length in this example, other than this The inversion voltage may be set by a method.
【００１９】こうすると、バイアス電圧が基準電圧より
もある程度高く、コンパレータの出力電圧がＶB より低
いと、インバータＩＡ，ＩＢの出力は共に“Ｈ”とな
り、Ｎチャネル・トランジスタがオンして放電がなされ
る。また、バイアス電圧が基準電圧よりもある程度低
く、コンパレータの出力電圧がＶA より高いと、インバ
ータＩＡ，ＩＢの出力は共に“Ｌ”となり、Ｐチャネル
・トランジスタがオンして充電がなされる。バイアス電
圧が基準電圧に十分近付くと、コンパレータの出力電圧
がＶB より大きくＶA より小さい範囲の値となり、イン
バータＩＡの出力は“Ｈ”、インバータＩＢの出力は
“Ｌ”となり、Ｐ，Ｎチャネル・トランジスタ共にオフ
し制御が停止される。In this way, when the bias voltage is higher than the reference voltage to some extent and the output voltage of the comparator is lower than V B , the outputs of the inverters IA and IB both become “H”, the N-channel transistor turns on and discharge occurs. Done. Further, when the bias voltage is lower than the reference voltage to some extent and the output voltage of the comparator is higher than V A , the outputs of the inverters IA and IB are both "L", and the P-channel transistor is turned on to be charged. When the bias voltage approaches the reference voltage sufficiently, the output voltage of the comparator becomes a value in the range larger than V B and smaller than V A , the output of the inverter IA becomes “H”, the output of the inverter IB becomes “L”, and P, N Both the channel and transistor are turned off and the control is stopped.
【００２０】例えば、前記の如く、電源電圧５Ｖ、反転
電圧を、インバータＩＡ：３．５Ｖ、インバータＩＢ：
１．５Ｖに設定した場合において、ゲインが２０００倍
のコンパレータを用いたとすると、バイアス電圧のばら
つき範囲は、 （３．５Ｖ−１．５Ｖ）／２０００＝１ｍＶ となり、基準電圧を中心として１ｍＶ幅に制御される。For example, as described above, the power supply voltage of 5 V and the inversion voltage are the inverter IA: 3.5 V and the inverter IB:
If a comparator with a gain of 2000 times is used in the case of setting to 1.5V, the bias voltage variation range is (3.5V-1.5V) / 2000 = 1 mV, which is 1 mV width centered on the reference voltage. Controlled.
【００２１】図６にタイミングチャートを示す。FIG. 6 shows a timing chart.
【００２２】これにより、バッファによる充放電にてバ
イアス電圧を制御し、基準電圧まで制御がなされると、
自動的にバッファをディセーブルして制御を停止させる
ことができる。As a result, when the bias voltage is controlled by charging / discharging by the buffer and the control is performed up to the reference voltage,
You can automatically disable the buffer and stop the control.
【００２３】図７は、本発明の他の実施例である。本実
施例においては、抵抗分割回路により作成された基準電
圧は、コンパレータＣ５の反転入力端子に印加され、非
反転入力端子側にＣＭＯＳインバータＣＩ５の出力が接
続されている。そして、コンパレータＣ５の出力は、入
力反転電圧の低いインバータＩＢ及び通常のインバータ
Ｉの２段のインバータを介して、ＣＭＯＳインバータＣ
Ｉ５のＰチャネルＭＯＳトランジスタＰＴのゲートに与
えられており、また、入力反転電圧の高いインバータＩ
Ａ及び通常のインバータＩの２段のインバータを介し
て、ＣＭＯＳインバータＣＩ５のＮチャネルＭＯＳトラ
ンジスタＮＴのゲートに与えられている。かかる構成に
よっても、同様の機能が達成されるものである。FIG. 7 shows another embodiment of the present invention. In the present embodiment, the reference voltage created by the resistance divider circuit is applied to the inverting input terminal of the comparator C5, and the output of the CMOS inverter CI5 is connected to the non-inverting input terminal side. Then, the output of the comparator C5 is passed through a two-stage inverter including an inverter IB having a low input inversion voltage and a normal inverter I, and a CMOS inverter C5.
An inverter I having a high input inversion voltage is provided to the gate of the P-channel MOS transistor PT of I5.
It is given to the gate of the N-channel MOS transistor NT of the CMOS inverter CI5 via A and the two-stage inverter of the normal inverter I. With such a configuration, the same function can be achieved.
【００２４】[0024]
【発明の効果】以上述べてきたように、本発明によれ
ば、バイアス電圧が基準電圧まで制御されると、自動的
に制御を停止し無駄な充放電を防ぐため、低消費電流化
が実現でき、実用上極めて有効である。As described above, according to the present invention, when the bias voltage is controlled up to the reference voltage, the control is automatically stopped to prevent unnecessary charging / discharging, so that the current consumption can be reduced. It is possible and extremely effective in practice.
【図１】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.
【図２】液晶駆動信号の波形例を示す信号波形図であ
る。FIG. 2 is a signal waveform diagram showing a waveform example of a liquid crystal drive signal.
【図３】従来の電源回路の構成図である。FIG. 3 is a configuration diagram of a conventional power supply circuit.
【図４】従来の電源回路の構成図である。FIG. 4 is a configuration diagram of a conventional power supply circuit.
【図５】従来の電源回路の構成図である。FIG. 5 is a configuration diagram of a conventional power supply circuit.
【図６】図１の実施例の動作説明に供するタイミングチ
ャートである。FIG. 6 is a timing chart for explaining the operation of the embodiment of FIG.
【図７】本発明の他の実施例の構成図である。FIG. 7 is a configuration diagram of another embodiment of the present invention.
Ｒ１〜Ｒ６ 抵抗 Ｃ１〜Ｃ５ コンパレータ ＣＩ１〜ＣＩ５ ＣＭＯＳインバータ ＩＡ，ＩＢ，Ｉ インバータ ＰＴ ＰチャネルＭＯＳトランジスタ ＮＴ ＮチャネルＭＯＳトランジスタ R1 to R6 resistors C1 to C5 comparators CI1 to CI5 CMOS inverters IA, IB, I inverters PT P channel MOS transistor NT N channel MOS transistor
Claims (2)
を発生させる手段と、上記基準電圧と液晶表示装置に印
加されるバイアス電圧とをその入力とし、その比較結果
を出力するコンパレータと、該コンパレータの出力に応
じてオン，オフ制御されるバイアス電圧制御用ＣＭＯＳ
インバータとを有する液晶駆動用電源回路に於いて、 上記コンパレータ出力が、上記バイアス電圧が上記基準
電圧に等しいことを示す値を中心とする所定範囲内にあ
るときは、上記ＣＭＯＳインバータを構成するＰチャネ
ル・トランジスタ及びＮチャネル・トランジスタの双方
をオフさせ、上記コンパレータ出力が、上記所定範囲外
にあるときは、該出力に応じて、上記ＣＭＯＳインバー
タを構成するＰチャネル・トランジスタ及びＮチャネル
・トランジスタの何れか一方をオンさせる制御手段を設
けてなることを特徴とする液晶駆動用電源回路。1. A means for resistively dividing a power supply voltage to generate a predetermined reference voltage, and a comparator for inputting the reference voltage and a bias voltage applied to a liquid crystal display device and outputting a comparison result thereof. Bias voltage control CMOS that is on / off controlled according to the output of the comparator
In a liquid crystal driving power supply circuit having an inverter, when the output of the comparator is within a predetermined range centered on a value indicating that the bias voltage is equal to the reference voltage, the P which constitutes the CMOS inverter is formed. When both the channel transistor and the N-channel transistor are turned off and the comparator output is out of the predetermined range, the P-channel transistor and the N-channel transistor of the CMOS inverter corresponding to the output are output. A liquid crystal driving power supply circuit comprising a control means for turning on one of the two.
圧が異なる２つのインバータを介して、それぞれ、上記
ＣＭＯＳインバータのＰチャネル・トランジスタ及びＮ
チャネル・トランジスタに入力してなることを特徴とす
る、請求項１に記載の液晶駆動用電源回路。2. The output of the comparator is passed through two inverters having different input inversion voltages, and the P-channel transistor and the N-channel of the CMOS inverter are respectively provided.
2. The liquid crystal drive power supply circuit according to claim 1, wherein the liquid crystal drive power supply circuit is input to a channel transistor.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19478095A JP3218168B2 (en) | 1995-07-31 | 1995-07-31 | Power supply circuit for driving LCD |
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|---|---|
| JPH0943568A true JPH0943568A (en) | 1997-02-14 |
| JP3218168B2 JP3218168B2 (en) | 2001-10-15 |
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| Country | Link |
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| JP (1) | JP3218168B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342782B1 (en) | 1999-01-08 | 2002-01-29 | Seiko Epson Corporation | Power supply device for driving liquid crystal, liquid crystal device and electronic equipment using the same |
-
1995
- 1995-07-31 JP JP19478095A patent/JP3218168B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342782B1 (en) | 1999-01-08 | 2002-01-29 | Seiko Epson Corporation | Power supply device for driving liquid crystal, liquid crystal device and electronic equipment using the same |
| US6476591B2 (en) | 1999-01-08 | 2002-11-05 | Seiko Epson Corporation | Power supply device for driving liquid crystal, liquid crystal device and electronic equipment using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3218168B2 (en) | 2001-10-15 |
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