JPH0936233A - セルレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩ・ＣＡＤの分野で、半導体製造技術の
変化に対して容易に対応することが可能で、さらに人手
並みに柔軟なレイアウト設計を行なうことのできる、セ
ル・レイアウト設計方法を提供する。 【構成】 入出力端子を通じて外部と接続要求を持つト
ランジスタを少なくとも一つ以上含むセルについて、半
導体製造技術から導かれるマスク設計ルール及び、トラ
ンジスタの接続要求とトランジスタ・サイズに関するネ
ットリストを用いて、前記セルを計算機を利用してレイ
アウト設計する方法であって、前記セル内でトランジス
タをマスクパターンとしてレイアウトする際の条件を、
半導体製造技術を含むセル設計条件の変化に対して不変
な意味を持つパラメータの集合によって定義し、各トラ
ンジスタに対して与えられた前記パラメータの値に従っ
て、前記トランジスタをマスクパターンにレイアウトす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ・ＬＳＩ等の
電気回路に使用される、スタンダードセル、データパス
・モジュール用セル等の、ＬＳＩのリーフセルのレイア
ウト設計方法に関する。

【０００２】特にトランジスタに関するレイアウト条件
のパラメータ表現による、リーフセル・レイアウトの半
導体製造技術に対する普遍化を図る方法に関する。

【０００３】

【従来の技術】近年、半導体製造技術の微細化及び多様
化が飛躍的に進んだことに伴って、ＬＳＩのレイアウト
設計の基本単位として用いられるリーフセルの設計工数
は著しく増大しており、ＬＳＩ設計においてリーフセル
設計の効率化が重要な課題となっている。

【０００４】トランジスタを並べてリーフセルをレイア
ウト設計する場合、前記トランジスタにはレイアウト上
の様々な条件が課せられる。例えば、トランジスタの近
傍に基板コンタクトを形成しなければならないとか、ト
ランジスタ上に第一金属層の配線を通すために前記トラ
ンジスタの拡散コンタクトを当該トランジスタ・サイズ
よりも縮小して形成しなければならないとか、特定の組
み合わせでトランジスタ同士で拡散領域を共有させなけ
ればならないとか、あるいはネットリスト上で一つのト
ランジスタを二つ以上の小トランジスタにゲート分割し
たり逆に分割されていたトランジスタを一つのゲートに
合体させたりしなければならない、といった多様な条件
を満たさなければならないのである。

【０００５】上の条件は計算機によるセル・レイアウト
を人手並みに最適化するためのトランジスタ・レイアウ
ト条件の一部の例であるが、半導体製造技術が変化すれ
ば、最適化条件としての上記条件も変更しなければなら
ない。その他に、最も一般的なトランジスタ・レイアウ
ト条件としてトランジスタ・マスクパターンの幾何学的
形状に関する条件がある。もちろん半導体製造技術が変
われば、ほとんどの場合ゲート長が変わり、必要な駆動
力を得るためにゲート幅も変えなくてはならない。

【０００６】このようにセル・レイアウト設計における
トランジスタ・レイアウト条件は多様で、半導体製造技
術に代表されるセル設計条件の変化に対して、柔軟な変
更が容易にできることが望ましい。

【０００７】半導体製造技術が変化すれば、呼応して上
記のようなトランジスタ・レイアウト条件を変更しなけ
ればならないことは当然であり、さらに同一の半導体製
造技術に対しても、レイアウトの最適化のために上記条
件を修正しなければならない場面が頻繁に起こる。

【０００８】しかしながら、従来技術においては、トラ
ンジスタ・レイアウト条件の内でパラメータ化がされて
容易に変更が可能なものとしては、前記トランジスタ・
マスクパターンの幾何学的形状に関する条件すなわちト
ランジスタ・サイズくらいしか見当たらない。

【０００９】例えば、セルのレイアウト設計を半導体製
造技術に対して普遍的に表現する方法として、シンボリ
ックレイアウトという設計方法がある。これは、配置要
素であるトランジスタを、トランジスタ・サイズと仮想
のスケールでの配置位置と接続関係のみで表わしたシン
ボリックデータと、前記トランジスタのマスクパターン
を実現するための半導体製造技術に依存するマスク設計
ルールとを用いて表現したものである。シンボリックデ
ータにおいてトランジスタ・サイズのパラメータに値を
与えるだけで、後はシンボリックデータ上のトランジス
タの相対位置関係を守りながらマスク設計ルールに従っ
て配線、コンパクションを行なってくれるものであり、
半導体製造技術の変化への対応は容易になっている。し
かしながら、シンボリックデータでは、拡散領域を共有
するトランジスタの組み合わせを変更したり、基板コン
タクトの形成を指示したり、といった多様な条件の制御
までは対応できないので、各半導体製造技術においてセ
ル・レイアウトを最適化するには人手でマスクパターン
を修正しなければならない、という問題があった。

【００１０】以上で述べた通り、セルのレイアウトを最
適化するには、配置要素であるトランジスタに対する多
様なレイアウト条件を柔軟に制御できることが必要不可
欠であるが、一つのセル・レイアウトシステムで多様な
半導体製造技術に簡便に対応するには、トランジスタ・
レイアウト条件を半導体製造技術に対して普遍な言葉で
表わしてパラメータ化しておくことが非常に重要であ
る。しかしながら、従来の技術では、トランジスタ・サ
イズの普遍的パラメータ化くらいしか実現されておら
ず、各半導体製造技術に対して十分なレイアウト結果を
得ることができなかった。

【００１１】

【発明が解決しようとする課題】本発明は、従来のセル
・レイアウト設計において、最適化のためにトランジス
タのレイアウト条件を柔軟に制御するという方法あるい
は概念がなかったということ及び、多様な半導体製造技
術に簡便に対応するためには、前記トランジスタのレイ
アウト条件の半導体製造技術に対する普遍的な言葉によ
るパラメータ表現がなくてはならない、という問題点に
鑑みてなされたものである。

【００１２】その目的は、半導体製造技術の変化に対し
て容易に対応することが可能で、さらに人手並みに柔軟
なレイアウト設計を行なうことのできるセル・レイアウ
ト設計方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明のセル・レイアウト設計方法は、入出力端子
を通じて外部と接続要求を持つトランジスタを少なくと
も一つ以上含むセルについて、半導体製造技術から導か
れるマスク設計ルール及び、トランジスタの接続要求と
トランジスタ・サイズに関するネットリストを用いて、
前記セルを計算機を利用してレイアウト設計する方法で
あって、前記セル内でトランジスタをマスクパターンと
してレイアウトする際の条件を、半導体製造技術を含む
セル設計条件の変化に対して不変な意味を持つパラメー
タの集合によって定義し、各トランジスタに対して与え
られた前記パラメータの値に従って、前記トランジスタ
をマスクパターンにレイアウトする、ことを特徴とする
セル・レイアウト設計方法である。

【００１４】また、入出力端子を通じて外部と接続要求
を持つトランジスタを少なくとも一つ以上含むセルにつ
いて、半導体製造技術から導かれるマスク設計ルール及
び、トランジスタの接続要求とトランジスタ・サイズに
関するネットリストを用いて、前記セルを計算機を利用
してレイアウト設計する方法であって、前記セル内でト
ランジスタをマスクパターンとしてレイアウトする際の
条件を、半導体製造技術を含むセル設計条件の変化に対
して不変な意味を持つパラメータの集合によって定義
し、配置要素であるトランジスタの、当該トランジスタ
・レイアウト条件を表わす前記パラメータの値に関する
記述から構成されるトランジスタ・生成モデルと、配置
要素であるトランジスタの、当該マスクパターンの外形
を表わすレクトリニア図形に関する記述と当該配線接続
点を表わす端子に関する記述から構成されるトランジス
タ・外形モデルとを定義し、配置要素である全てのトラ
ンジスタについてトランジスタ・生成モデルを作成し、
前記トランジスタ・生成モデルとマスク設計ルールとか
ら、前記全トランジスタについて、当該トランジスタ・
レイアウト条件を反映したトランジスタ・外形モデルを
生成し、マスク設計ルールとネットリストに従って、全
トランジスタ・外形モデルを対象としてレイアウトを行
ない、前記レイアウト処理の結果において、全トランジ
スタ・外形モデルを、当該トランジスタ・生成モデルか
ら生成される、当該トランジスタ・マスクパターンに置
き換えることによって、セルのレイアウト設計を行なう
ことを特徴とするセル・レイアウト設計方法である。

【００１５】

【作用】本発明のセル・レイアウト設計方法によれば、
セル内でトランジスタをマスクパターンとしてレイアウ
トする際の条件を、異なる半導体製造技術の間で共通な
言葉を用いて表現するので、トランジスタ・サイズだけ
でなくトランジスタの多様なレイアウトパターンに関す
る条件をもパラメータ化することができ、半導体製造技
術を含むセル設計条件の変化に伴うレイアウト修正に対
して容易に対応することができる。さらに、上記パラメ
ータ化された多様なトランジスタ・レイアウト条件をイ
ンタラクティブに制御することができるので、人手並み
に柔軟性のあるレイアウトを実現することも可能とな
る。

【００１６】

【実施例】以下、本発明の実施例について図面に基づ
き、説明する。

【００１７】（実施例１）図１及び図２は、本発明のセ
ル・レイアウト設計方法の第１の実施例を示すものであ
り、図１は処理の流れを、図２はデータの流れを示して
いる。

【００１８】図１において、１のトランジスタ・レイア
ウト条件を半導体製造技術に対して普遍的に表現するパ
ラメータの定義づけの部分は、多様な半導体製造技術に
対して共通に用いることのできる言葉でトランジスタ・
レイアウト条件を表現するために、幾つかのパラメータ
を定義する。これによって、半導体製造技術の変化に対
しても、従来複雑であったレイアウト・パターンの変更
が、前記パラメータの値を変更するだけで済んでしまう
ことになる。

【００１９】最も簡単なパラメータの例はトランジスタ
・サイズに関するものである。トランジスタが矩型であ
り、ゲートが前記矩型の一方の辺と平行に真直ぐに置か
れることから、トランジスタの形状に関する条件を、ゲ
ートに平行な幅とゲートに垂直な長さという二つのパラ
メータで表現することができるわけで、これらは半導体
製造技術に対して普遍的に通用する表現となっている。
各半導体製造技術に対して、個々のトランジスタに前記
幅と長さの数値を与えることによって、当該トランジス
タ単体のマスクパターンを実現することができる。

【００２０】２の半導体製造技術の選択によって、用い
る半導体製造技術が与えられると、３のトランジスタ・
レイアウト条件に関するパラメータ値を設定において、
各トランジスタが満たさなければならないレイアウト条
件がパラメータ値の形で与えられ、また４のマスク設計
ルール作成では、マスク設計ルールの値を設定すること
が行われる。５のトランジスタ・マスクパターン生成
は、個々のトランジスタのレイアウト条件を表わしたパ
ラメータの値から、前記レイアウト条件を満たすマスク
パターンを生成するもので、６のトランジスタ・マスク
パターンを対象としてセル・レイアウトにおいて、上記
５で生成されたマスクパターンをレイアウト対象として
セルのレイアウト設計が行われる。図１の流れによる処
理によって、多様な半導体製造技術に対して簡便に対応
することが可能となるものである。

【００２１】図２において、半導体製造技術１１は複数
の半導体製造技術の中の任意の一つであり、セル設計仕
様１２はセルの回路種類や駆動能力あるいは、セルのサ
イズや端子位置等について記述されたものである。これ
ら二つの情報から、マスク設計ルール１３及び、トラン
ジスタの接続要求とトランジスタ・サイズに関するネッ
トリスト１４が導き出される。また、トランジスタ・レ
イアウト条件・パラメータ定義１５は、トランジスタ・
レイアウト条件を、半導体製造技術を含むセル設計条件
の変化に対して不変な意味を持つすなわち半導体製造技
術に対して普遍な、パラメータの集合によって定義した
ものであり、トランジスタ・レイアウト条件・パラメー
タ値１６は、前記パラメータ定義１５を具体的な半導体
製造技術１１及びセル設計仕様１２に適用して得られる
パラメータの値であり、個々の半導体製造技術を含むセ
ル設計条件におけるトランジスタ・レイアウト条件を表
わしている。そして、トランジスタ・マスクパターン１
７は、前記パラメータ値１６による前記トランジスタ・
レイアウト条件をマスクパターンに実現したもので、最
後のセル・レイアウト１８は、前記トランジスタ・マス
クパターン１７をレイアウト対象としてセルをレイアウ
ト処理した結果である。この図からも、本発明によるセ
ル・レイアウト設計方法が半導体製造技術に対して普遍
であることがわかる。

【００２２】（実施例２）次に図３は、本発明のセル・
レイアウト設計方法の第２の実施例を示すものであり、
処理の流れを表わしている。マスク設計ルール修正２１
は、トランジスタ・レイアウト条件に何も影響を及ぼさ
ずに行うことができる。そして、２２のトランジスタ・
レイアウト条件に関するパラメータ値を修正というの
は、トランジスタ・レイアウト条件は、半導体製造技術
の変化に対応して変更するのみでなく、レイアウトの最
適化のために有効に利用することができることを示して
いる。

【００２３】次に、セル内でトランジスタをマスクパタ
ーンとしてレイアウトする際の条件を半導体製造技術の
変化に対して不変な意味を持つパラメータによって定義
する例を、幾つか紹介する。

【００２４】まず一つ目のパラメータは、トランジスタ
の拡散領域上での拡散コンタクト形成に関するパラメー
タである。面積的な制約からトランジスタを電源あるい
はグランド配線等の外部ノードを持つ第一金属配線下に
潜り込ませてレイアウトしなければならないことがある
が、この拡散コンタクト形成に関するパラメータは、前
記潜り込みによる拡散コンタクトの縮小形成を扱うもの
である。図４を参照のこと。パラメータによる指定内容
としては、トランジスタ・サイズ一杯のコンタクトを形
成した場合のコンタクト・ホールの数に対して最大何％
のホール数を削ることが許されるのか、を与える。そし
て、レイアウト処理はトランジスタの電源、グランド配
線下への潜り込みを上記の許容範囲で行うことになる。

【００２５】二つ目のパラメータは、トランジスタ近傍
での基板コンタクト形成に関するパラメータである。こ
れは、トランジスタに近接して基板コンタクトを形成し
なければならないという条件が与えられた場合、当該ト
ランジスタを基準にして基板コンタクトの形成位置を最
大二ヵ所に限定し、それ以上の自由度は必要ないと考え
て、前記二ヵ所の内から形成位置をパラメータで指定す
るというものである。図５に基板コンタクトの形成位置
として指定可能な場所を示す。図中では４ヵ所挙げられ
ているが、回路上のトランジスタのソース側とドレイン
側のうち電源あるいはグランドと同電位になるのは一方
だけなので、実際には最大２ヵ所を指定可能となる。な
お、当該トランジスタのマスクパターン生成に際して
は、指定された位置に形成された基板コンタクトをも同
時にマスクパターン生成されるが、トランジスタのゲー
トが伸びる方向に沿ってＯＤ層の拡大が最小になるよう
にという制約の下で配置形成される。

【００２６】三つ目のパラメータは、トランジスタ間の
拡散領域共有に関するパラメータである。レイアウトを
最適化するために、トランジスタ間の拡散領域の共有状
態を制御するのがこのパラメータの主旨であり、拡散領
域を共有してレイアウトする複数のトランジスタ同士
を、左から右へ、あるいは下から上への順でリスト形式
で連結するポインター及び、隣接トランジスタとの間の
位置関係に関して、ゲート方向にスライド移動すること
が許されるか否かを示す符号パラメータの二つから構成
される。図６を参照のこと。

【００２７】最後に四つ目のパラメータは、トランジス
タのゲート分割と合体に関するパラメータである。これ
は、トランジスタをゲート分割して並列に配置するとか
逆に分割されていたトランジスタを一つのゲートに合体
させることについて、制御するためのパラメータであ
る。一つのゲートから分割されたトランジスタ同士をリ
スト形式で連結するポインター及び、前記一つのゲート
を幾つのゲートに分割しなければならないかを示す分割
数指定パラメータの二つから構成される。ちなみに現在
の分割数は前記連結ポインターを辿ってトランジスタ数
をカウントすれば認識することができる。指定分割数が
現在の分割数よりも小さければ、分割数の減少すなわち
合体を行い、逆に指定分割数が現在の分割数よりも大き
ければさらに分割を進める、ということになる。図７を
参照のこと。

【００２８】（実施例３）図８は、本発明のセル・レイ
アウト設計方法の第３の実施例を示すものである。上で
説明してきたように、セル内でトランジスタをマスクパ
ターンとしてレイアウトする際の条件を、半導体製造技
術の変化に対して不変な意味を持つパラメータによって
定義すれば、半導体製造技術の変化に対してトランジス
タ周辺のマスクパターンを容易に生成することが可能と
なり、トランジスタ周辺のレイアウトの最適化度合も大
きく向上すると考えられる。図８によるレイアウト方法
は、トランジスタ周辺をマスクパターンの外形のみで表
現したモデルを導入することによって、セル・レイアウ
ト方法全体を半導体製造技術に対して普遍的なものにす
る例である。

【００２９】図８を処理順にしたがって説明すると、３
１でマスク設計ルールとネットリストを読み込み、３２
でトランジスタ・生成モデルを作成する。ここで、トラ
ンジスタ・生成モデルは、配置要素であるトランジスタ
の当該トランジスタ・レイアウト条件を、上で説明して
きた一連のパラメータの値で表現したものである。次に
３３でトランジスタ・外形モデルを生成する。ここで、
トランジスタ・外形モデルは、当該トランジスタ・生成
モデルから生成される当該トランジスタ・マスクパター
ンの外形を表わすレクトリニア図形と端子から構成され
るものである。３４で、前記トランジスタ・外形モデル
を配置要素としてレイアウト処理を行い、３５で、３４
のレイアウト結果においてトランジスタ・外形モデルを
当該トランジスタ・マスクパターンに置き換える。３６
は最終のレイアウト結果である。トランジスタ・外形モ
デルを用いることによって、レイアウト処理は複雑なト
ランジスタ・マスクパターンを意識する必要がないの
で、レイアウト方法全体が半導体製造技術に対して普遍
的になるものである。

【００３０】図９にトランジスタ・外形モデルの例を示
す。基板コンタクトを近傍に形成することを指定された
トランジスタの場合は、基板コンタクトを含めてトラン
ジスタのパターンとみなす。

【００３１】本実施例のセル・レイアウト設計方法にお
いて、トランジスタ・外形モデルが、当該トランジスタ
の外形を表わす図形と他のトランジスタの当該外形を表
わす図形との間の相互関係に関する記述を含むものにな
っている。これは、トランジスタ間の拡散領域の共有状
態を、トランジスタ・外形モデルに反映させるためであ
り、トランジスタ・外形モデルをレイアウト対象とする
レイアウト３４は、前記相互関係に関する記述を、前記
記述が存在すれば、認識してレイアウトをおこなうもの
である。図１０に、トランジスタ・外形モデルにおける
上記相互関係を例示する。

【００３２】（実施例４）図１１は、本発明のセル・レ
イアウト設計方法の第４の実施例を示すものであり、ト
ランジスタ・生成モデルに、当該トランジスタのゲート
分割と合体に関する条件を含ませたことが特徴である。
トランジスタのゲート分割と合体に関するパラメータの
定義と構成は第２の実施例で既に述べたが、前記パラメ
ータを第３の実施例のレイアウト設計方法に適応する方
法として、また第３の実施例のレイアウト設計方法の拡
張版として提案するものである。

【００３３】図中、第一次のトランジスタ・生成モデル
を作成４１して得られる第一次のトランジスタ・生成モ
デルには、上で説明した分割数指定パラメータが記述さ
れており、前記パラメータの内容を実現した結果である
第二次のトランジスタから、第二次のトランジスタ・生
成モデルを生成４２する。３５でトランジスタ・外形モ
デルを当該マスクパターンに置き換えて、一通りのレイ
アウトが終了した後、トランジスタのレイアウト条件を
修正する場合には、ゲート分割数に関する条件を修正す
るなら４１まで戻って第一次のトランジスタ・生成モデ
ルを修正すればよいし、ゲート分割数に関する条件は修
正しないのなら４２に戻って第二次のトランジスタ・生
成モデルを修正して、各々以降の処理を繰り返せばよ
い。

【００３４】本発明のセル・レイアウト設計方法に関す
る実施例による説明は以上であるが、半導体製造技術と
してサリサイドを使用する場合でも、トランジスタに関
する拡散コンタクトの形成位置をパラメータ化してゲー
ト折曲げを含むマスクパターンを生成することは可能で
あるし、上記トランジスタ・外形モデルを用いれば、複
雑なゲート形状を全く意識せずにレイアウトを行うこと
ができる。従って、サリサイドを使用しない半導体製造
技術からサリサイドを使用する半導体製造技術に移行す
る場合のセル・レイアウト設計の変更にも容易に対応で
きるものである。

【００３５】

【発明の効果】上記の説明からもわかるように、半導体
製造技術に対して普遍な形でトランジスタ・レイアウト
条件を表現することによって及び、配置要素であるトラ
ンジスタのマスクパターンを外形に代表させてレイアウ
ト対象とすることによって、セル・レイアウト設計を半
導体製造技術に対して高度に普遍可させることができる
ものであり、従って本発明のセル・レイアウト設計方法
によれば、半導体製造技術の変化に対応したセル・レイ
アウト設計の変更を従来に比べて極めて容易に行うこと
ができるのである。

【００３６】さらに、半導体製造技術に対して普遍な形
で、という制約の下でも、多様なトランジスタ・レイア
ウト条件を柔軟に扱うことができるので、本発明のセル
・レイアウト設計方法によれば、従来に比べて非常に最
適化の進んだレイアウトを得ることができるものであ
る。

【図面の簡単な説明】

【図１】第１の実施例に係るセル・レイアウト設計手順
を示すフローチャート

【図２】同実施例に係るセル・レイアウト設計データの
流れを示す図

【図３】第２の実施例に係るセル・レイアウト設計手順
を示すフローチャート

【図４】トランジスタ上の拡散コンタクトの縮小形成に
関する説明図

【図５】トランジスタ近傍での基板コンタクト形成に関
するパラメータ内容の説明図

【図６】トランジスタの拡散領域共有に関するパラメー
タ内容の説明図

【図７】トランジスタのゲート分割と合体に関するパラ
メータ内容の説明図

【図８】第３の実施例に係るセル・レイアウト設計手順
を示すフローチャート

【図９】トランジスタ・外形モデルの例を示す図

【図１０】トランジスタ・外形モデルの間の相互関係に
関する説明図

【図１１】第４の実施例に係わセル・レイアウト設計手
順を示すフローチャート

【符号の説明】

１ トランジスタ・レイアウト条件を表現するパラメー
タの定義づけ処理 ２ 半導体製造技術の選択処理 ３ トランジスタ・レイアウト条件のパラメータ値化処
理 ４ マスク設計ルールの作成処理 ５ トランジスタ・マスクパターンの生成処理 ６ セル・レイアウト処理 ７ レイアウト結果の出力処理 １１ 半導体製造技術 １２ セル設計仕様 １３ マスク設計ルール １４ ネットリスト １５ トランジスタ・レイアウト条件に関するパラメー
タ定義集 １６ 特定トランジスタ・レイアウト条件によるパラメ
ータ値 １７ トランジスタ・マスクパターン １８ セル・レイアウト結果 ２１ マスク設計ルール修正処理 ２２ パラメータ値の修正処理 ３１ マスク設計ルール、ネットリストの読み込み処理 ３２ トランジスタ・生成モデルの作成／修正処理 ３３ トランジスタ・外形モデルの生成処理 ３４ トランジスタ・外形モデルによるレイアウト処理 ３５ トランジスタ・外形モデルのマスクパターンへの
置き換え処理 ３６ セル・マスクパターンの出力処理 ４１ 第一次のトランジスタ・生成モデルの作成／修正
処理 ４２ 第二次のトランジスタ・生成モデルの生成／修正
処理

Claims (8)

【特許請求の範囲】
1. 【請求項１】入出力端子を通じて外部と接続要求を持つ
   トランジスタを少なくとも一つ以上含むセルについて、
   半導体製造技術から導かれるマスク設計ルール及び、ト
   ランジスタの接続要求とトランジスタサイズに関するネ
   ットリストを用いて、前記セルを計算機を利用してレイ
   アウト設計する方法であって、 前記セル内でトランジスタをマスクパターンとしてレイ
   アウトする際の条件を、半導体製造技術を含むセル設計
   条件の変化に対して不変な意味を持つパラメータの集合
   によって定義し、 各トランジスタに対して与えられた前記パラメータの値
   に従って、前記トランジスタをマスクパターンにレイア
   ウトする、 ことを特徴とするセルレイアウト設計方法。
2. 【請求項２】入出力端子を通じて外部と接続要求を持つ
   トランジスタを少なくとも一つ以上含むセルについて、
   半導体製造技術から導かれるマスク設計ルール及び、ト
   ランジスタの接続要求とトランジスタサイズに関するネ
   ットリストを用いて、前記セルを計算機を利用してレイ
   アウト設計する方法であって、 前記セル内でトランジスタをマスクパターンとしてレイ
   アウトする際の条件を、半導体製造技術を含むセル設計
   条件の変化に対して不変な意味を持つパラメータの集合
   によって定義し、 各トランジスタに対して与えられた前記パラメータの値
   に従って、前記トランジスタをマスクパターンにレイア
   ウトする際に、 前記半導体製造技術及びマスク設計ルールと、個々のト
   ランジスタについてのトランジスタレイアウト条件を表
   わす前記パラメータの値とを、独立に管理及び修正す
   る、 ことを特徴とするセルレイアウト設計方法。
3. 【請求項３】トランジスタレイアウト条件を表わすパラ
   メータの集合は、当該トランジスタの拡散領域上での拡
   散コンタクト形成に関するパラメータ及び、当該トラン
   ジスタ近傍での基板コンタクト形成に関するパラメー
   タ、の任意の一部あるいは全てを含む、 ことを特徴とする請求項１または２記載のセルレイアウ
   ト設計方法。
4. 【請求項４】トランジスタレイアウト条件を表わすパラ
   メータの集合は、当該トランジスタと他のトランジスタ
   の間の拡散領域共有に関するパラメータを含む、 ことを特徴とする請求項１、２または３記載のセルレイ
   アウト設計方法。
5. 【請求項５】トランジスタレイアウト条件を表わすパラ
   メータの集合は、当該トランジスタのゲート分割と合体
   に関するパラメータを含む、 ことを特徴とする請求項１〜４何れかに記載のセルレイ
   アウト設計方法。
6. 【請求項６】入出力端子を通じて外部と接続要求を持つ
   トランジスタを少なくとも一つ以上含むセルについて、
   半導体製造技術から導かれるマスク設計ルール及び、ト
   ランジスタの接続要求とトランジスタサイズに関するネ
   ットリストを用いて、前記セルを計算機を利用してレイ
   アウト設計する方法であって、 前記セル内でトランジスタをマスクパターンとしてレイ
   アウトする際の条件を、半導体製造技術を含むセル設計
   条件の変化に対して不変な意味を持つパラメータの集合
   によって定義し、 配置要素であるトランジスタの、当該トランジスタレイ
   アウト条件を表わす前記パラメータの値に関する記述か
   ら構成されるトランジスタ生成モデルと、 配置要素であるトランジスタの、当該マスクパターンの
   外形を表わすレクトリニア図形に関する記述と当該配線
   接続点を表わす端子に関する記述から構成されるトラン
   ジスタ外形モデルとを定義し、 配置要素である全てのトランジスタについてトランジス
   タ生成モデルを作成し、 前記トランジスタ生成モデルとマスク設計ルールとか
   ら、前記全トランジスタについて、当該トランジスタレ
   イアウト条件を反映したトランジスタ外形モデルを生成
   し、 マスク設計ルールとネットリストに従って、全トランジ
   スタ外形モデルを対象としてレイアウトを行ない、 前記レイアウト処理の結果において、全トランジスタ外
   形モデルを、当該トランジスタ生成モデルから生成され
   る、当該トランジスタマスクパターンに置き換えること
   によって、 セルのレイアウト設計を行なうことを特徴とするセルレ
   イアウト設計方法。
7. 【請求項７】入出力端子を通じて外部と接続要求を持つ
   トランジスタを少なくとも一つ以上含むセルについて、
   半導体製造技術から導かれるマスク設計ルール及び、ト
   ランジスタの接続要求とトランジスタサイズに関するネ
   ットリストを用いて、前記セルを計算機を利用してレイ
   アウト設計する方法であって、 前記セル内でトランジスタをマスクパターンとしてレイ
   アウトする際の条件を、トランジスタ間の相互関係に関
   する条件をも含めて、半導体製造技術を含むセル設計条
   件の変化に対して不変な意味を持つパラメータの集合に
   よって定義し、 配置要素であるトランジスタの、当該トランジスタレイ
   アウト条件を表わす前記パラメータの値に関する記述か
   ら構成されるトランジスタ生成モデルと、 配置要素であるトランジスタの、当該マスクパターンの
   外形を表わすレクトリニア図形に関する記述、当該配線
   接続点を表わす端子に関する記述及び、当該トランジス
   タの前記レクトリニア図形と他のトランジスタの同様の
   レクトリニア図形との間の相互関係に関する記述とから
   構成されるトランジスタ外形モデルとを定義し、 配置要素である全てのトランジスタについてトランジス
   タ生成モデルを作成し、 前記トランジスタ生成モデルとマスク設計ルールとか
   ら、前記全トランジスタについて、当該トランジスタと
   他のトランジスタの間の相互関係に関する条件を含む、
   当該トランジスタレイアウト条件を反映した、トランジ
   スタ外形モデルを生成し、 マスク設計ルールとネットリストに従って、全トランジ
   スタ外形モデルを対象として、トランジスタ間の相互関
   係に関する条件を満たしながらレイアウトを行ない、 前記レイアウト処理の結果において、全トランジスタ外
   形モデルを、当該トランジスタ生成モデルから生成され
   る、当該トランジスタマスクパターンに置き換えること
   によって、 セルのレイアウト設計を行なうことを特徴とするセルレ
   イアウト設計方法。
8. 【請求項８】セル内でトランジスタをマスクパターンと
   してレイアウトする際の条件の一つとして、トランジス
   タのゲート分割と合体に関する条件を、半導体製造技術
   を含むセル設計条件の変化に対して不変な意味を持つパ
   ラメータによって定義し、 配置要素である全てのトランジスタについて、当該トラ
   ンジスタのゲート分割と合体に関する条件を含ませた第
   一次のトランジスタ生成モデルを作成し、配置要素であ
   る全てのトランジスタについて、当該する前記第一次の
   トランジスタ生成モデルに記述された当該トランジスタ
   のゲート分割と合体に関する条件を実現した、第二次の
   配置要素であるトランジスタを、前記トランジスタの新
   たな当該トランジスタレイアウト条件に関する記述によ
   って表現した、第二次のトランジスタ生成モデルを生成
   し、 以下、トランジスタ生成モデルとして、前記第二次のト
   ランジスタ生成モデルを用いることを特徴とする請求項
   ７記載のセルレイアウト設計方法。