JPH0936130A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0936130A JPH0936130A JP18290895A JP18290895A JPH0936130A JP H0936130 A JPH0936130 A JP H0936130A JP 18290895 A JP18290895 A JP 18290895A JP 18290895 A JP18290895 A JP 18290895A JP H0936130 A JPH0936130 A JP H0936130A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- collector contact
- semiconductor device
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置に関するも
ので、特にディープトレンチ素子分離を用いるバイポー
ラトランジスタの素子構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a device structure of a bipolar transistor using deep trench device isolation.
【0002】[0002]
【従来の技術】近年、バイポーラトランジスタの高速化
を実現する技術としてディープトレンチを用いた素子分
離が注目され、多用されてきている。従来、ディープト
レンチを用いた素子分離構造は、ディープトレンチで囲
まれた内側にエミッターベース拡散層が存在するエミッ
ターベース領域とコレクタを引き出すコレクタコンタク
ト領域を持ち、この二つの領域がLOCOS(Local Oxi
dation of Silicon)酸化膜やシャロートレンチを用いて
分離されていた。このLOCOS酸化膜で分離されたデ
バイス構造を有する従来の半導体装置の平面図を図6
(a)に示し、エミッターベース領域6とコレクタコン
タクト領域7を横切る切断線C−C′で切断した場合の
断面を図6(b)に示す。2. Description of the Related Art In recent years, element isolation using a deep trench has attracted attention and has been widely used as a technique for realizing high speed operation of a bipolar transistor. Conventionally, an element isolation structure using a deep trench has an emitter base region in which an emitter base diffusion layer is present inside a deep trench and a collector contact region for extracting a collector, and these two regions are LOCOS (Local Oxi).
dation of Silicon) It was separated by using an oxide film and a shallow trench. FIG. 6 is a plan view of a conventional semiconductor device having a device structure separated by this LOCOS oxide film.
FIG. 6B shows a cross section taken along the line C-C ′ shown in FIG. 6A, which crosses the emitter base region 6 and the collector contact region 7.
【0003】図6において、n+ 埋め込み層2およびn
型のエピタキシャル層3が形成されたp型シリコン基板
1にはディープトレンチが形成され、このディープトレ
ンチに絶縁膜4を埋め込むことによって素子分離が行わ
れる。このディープトレンチ絶縁膜4で囲まれた素子形
成領域にはエミッターベース領域6とコレクタコンタク
ト領域7が存在している。エミッターベース領域6とコ
レクタ領域7はLOCOS酸化膜5aによって分離され
ている。エミッターベース領域6にはp型のベース拡散
層とn型のエミッタ拡散層が設けられている。ベース拡
散層はベース引き出し電極11を介してベース電極15
に接続され、エミッタ拡散層はエミッタ引き出し電極1
4を介してエミッタ電極16に接続されている。そして
ベース引き出し電極11とエミッタ引き出し電極14は
絶縁膜12および13によって電気的に絶縁されてい
る。また、コレクタコンタクト領域7はコレクタ引き出
し電極10を介してコレクタ電極17に接続されてい
る。In FIG. 6, n + buried layers 2 and n
A deep trench is formed in the p-type silicon substrate 1 on which the type epitaxial layer 3 is formed, and an element isolation is performed by embedding an insulating film 4 in the deep trench. An emitter base region 6 and a collector contact region 7 exist in the element forming region surrounded by the deep trench insulating film 4. The emitter base region 6 and the collector region 7 are separated by the LOCOS oxide film 5a. The emitter base region 6 is provided with a p-type base diffusion layer and an n-type emitter diffusion layer. The base diffusion layer has a base electrode 15 through a base lead electrode 11.
And the emitter diffusion layer is connected to
It is connected to the emitter electrode 16 via 4. The base extraction electrode 11 and the emitter extraction electrode 14 are electrically insulated by the insulating films 12 and 13. Further, the collector contact region 7 is connected to the collector electrode 17 via the collector extraction electrode 10.
【0004】なお、ディープトレンチ4はエミッターベ
ース領域6とコレクタコンタクト領域7の端からある程
度の距離Xだけ離れた位置に設けられている。これは、
ディープトレンチ4とエミッターベース領域6、コレク
タコンタクト領域7のマスク合わせやLOCOS法を用
いる場合のバーズビーク領域などを考慮したプロセスマ
ージンXが必要であるからである。エミッターベース領
域6とコレクタコンタクト領域7の間および広いシリコ
ン基板表面の領域の分離に、RIE(ReactiveIon Etch
ing) 法等により溝を形成して、この溝に絶縁膜を埋め
ることにより形成されるシャロートレンチ埋め込み素子
分離5を用いると、加工形状の制御性の良さからこのプ
ロセスマージンXを縮小することができる。このシャロ
ートレンチ埋め込み素子分離を用いた場合の平面図と断
面図を図7(a)、(b)に各々示す。The deep trench 4 is provided at a position separated from the ends of the emitter base region 6 and the collector contact region 7 by a certain distance X. this is,
This is because a process margin X considering the mask alignment of the deep trench 4, the emitter base region 6, and the collector contact region 7 and the bird's beak region when using the LOCOS method is necessary. RIE (Reactive Ion Etch) is used to separate the area between the emitter base region 6 and the collector contact region 7 and the wide silicon substrate surface.
ing) method or the like to form a groove, and by using the shallow trench-embedded element isolation 5 formed by filling the groove with an insulating film, the process margin X can be reduced due to good controllability of the processed shape. it can. A plan view and a cross-sectional view when this shallow trench buried element isolation is used are shown in FIGS. 7A and 7B, respectively.
【0005】図6および図7に示す従来のバイポーラト
ランジスタにおいて、エミッターベース領域6が長方形
型に長い形状をしているのは、エミッタ開口幅がエミッ
タ周りのエミッターベース接合容量8やベース抵抗の低
減の目的でエミータ開口幅を最小加工寸法に近くする必
要がある。このため必要な電流を流すための接合面積は
通常エミッタの長さでコントロールする。このエミッタ
ーベース領域6に並行してコレクタコンタクト領域7が
配置される。コレクタコンタクト領域7の長さはエミッ
ターベース領域の長手方向の長さにほぼ等くなるように
形成されている。In the conventional bipolar transistors shown in FIGS. 6 and 7, the emitter base region 6 has a long rectangular shape because the emitter opening width is reduced in the emitter-base junction capacitance 8 and the base resistance around the emitter. For the purpose of, it is necessary to make the emitter opening width close to the minimum processing size. Therefore, the junction area for passing the necessary current is usually controlled by the length of the emitter. A collector contact region 7 is arranged in parallel with the emitter base region 6. The length of the collector contact region 7 is formed to be substantially equal to the length of the emitter base region in the longitudinal direction.
【0006】[0006]
【発明が解決しようとする課題】高速バイポーラトラン
ジスタの高速性に寄与する重要な要因として構造に起因
する寄生容量があげられる。npn型トランジスタの場
合、ディープトレンチを用いた素子分離構造において、
ディープトレンチの内側の素子領域の面積できまるn+
埋め込みコレクタ層2とp型基板1の接合容量(Cjs)
の低減が素子動作の高速化に大きく影響する。図6に示
したような従来型の素子構造では、エミッターベース領
域6の長手方向に並行にコレクタコンタクト領域7が配
置されるため、接合容量Cjsはエミッターベース領域
6、コレクタコンタクト領域7の面積と、エミッターベ
ース領域6とコレクタコンタクト領域7との間の分離領
域の間の面積と、さらにプロセスマージンの面積を合わ
せた面積の接合容量となるから、非常に大きくなる。An important factor contributing to the high speed operation of the high speed bipolar transistor is the parasitic capacitance due to the structure. In the case of an npn-type transistor, in an element isolation structure using a deep trench,
The area of the device region inside the deep trench is n +
Junction capacitance (C js ) between the buried collector layer 2 and the p-type substrate 1
Is greatly affected by the high speed operation of the device. In the conventional device structure as shown in FIG. 6, since the collector contact region 7 is arranged in parallel with the longitudinal direction of the emitter base region 6, the junction capacitance C js is the area of the emitter base region 6 and the collector contact region 7. And the area between the isolation region between the emitter base region 6 and the collector contact region 7 and the area of the process margin, the junction capacitance is very large.
【0007】図7に示した素子構造ではプロセスマージ
ン分の面積は減少するがエミッターベース領域6とコレ
クタコンタクト領域7とその間の領域の面積は縮小する
ことはできない。またシャロートレンチを用いてプロセ
スマージンXを縮小し、接合容量を減らすとしても、エ
ミッタ長が長くなるとエミッタ、コレクタ、エミッター
コレクタ間の分離幅にエミッタ長をかけた面積の容量が
接合容量Cjsとして残る。In the device structure shown in FIG. 7, the area corresponding to the process margin is reduced, but the area of the emitter base region 6, the collector contact region 7 and the region between them cannot be reduced. Also, even if the process margin X is reduced by using a shallow trench to reduce the junction capacitance, when the emitter length becomes long, the capacitance of the area obtained by multiplying the emitter-collector and the separation width between the emitter and the collector length by the emitter length becomes the junction capacitance C js. Remain.
【0008】したがって従来の半導体装置において、接
合容量Cjsは小さくならずより高速な素子動作を行わせ
るには限界があった。Therefore, in the conventional semiconductor device, the junction capacitance C js is not small, and there is a limit in performing higher-speed element operation.
【0009】本発明は上記事情を考慮してなされたもの
であって、素子動作を可及的に高速に行わせることので
きる半導体装置を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of operating an element as fast as possible.
【0010】[0010]
【課題を解決するための手段】本発明による半導体装置
は、第1導電型の埋め込み層を有する前記第1導電型と
は異なる第2導電型の半導体基板と、この基板の表面に
形成された絶縁膜と、この絶縁膜によって囲まれた素子
形成領域内に形成されたエミッタ拡散層およびベース拡
散層を有するエミッターベース領域と、前記エミッター
ベース領域の長手方向の延長上に形成され、コレクタ電
極とのコンタクトが行われるコレクタコンタクト領域と
を備え、ていることを特徴とする。A semiconductor device according to the present invention includes a semiconductor substrate of a second conductivity type different from the first conductivity type having a buried layer of the first conductivity type, and formed on the surface of the substrate. An emitter base region having an insulating film, an emitter diffusion layer and a base diffusion layer formed in an element formation region surrounded by the insulating film, and a collector electrode formed on an extension of the emitter base region in the longitudinal direction. And a collector contact region to which the contact is made.
【0011】なお、エミッターベース領域とコレクタコ
ンタクト領域の分離は素子領域内に形成されたシャロー
トレンチに埋め込まれた絶縁物によって行っても良い。The emitter base region and the collector contact region may be separated by an insulator embedded in the shallow trench formed in the element region.
【0012】また上記絶縁膜は基板に形成されたディー
プトレンチに埋め込まれた絶縁膜であり、エミッターベ
ース領域およびコレクタコンタクト領域に各々開口を有
し、素子形成領域を覆ってディープトレンチに埋め込ま
れた絶縁物上迄延びるように形成された絶縁膜によって
分離しても良い。The insulating film is an insulating film embedded in a deep trench formed in the substrate, has openings in the emitter base region and collector contact region, respectively, and is embedded in the deep trench covering the element forming region. They may be separated by an insulating film formed so as to extend over the insulator.
【0013】[0013]
【作用】上述のように構成された本発明による半導体装
置によれば、長方形型のエミッターベース領域の長辺の
延長上にコレクタコンタクト領域が形成されるため、エ
ミッターベース領域とコレクタコンタクト領域の間の分
離幅が従来の場合と同じとしても分離の長さがエミッタ
ーベース領域の短辺と同じ長さになることから、このエ
ミッターベース領域とコレクタコンタクト領域の分離に
必要な面積が大幅に縮小できる。According to the semiconductor device of the present invention configured as described above, since the collector contact region is formed on the extension of the long side of the rectangular emitter base region, the collector contact region is formed between the emitter base region and the collector contact region. Even if the isolation width is the same as in the conventional case, the length of the isolation is the same as the short side of the emitter base region, so that the area required for separating the emitter base region and the collector contact region can be greatly reduced. .
【0014】また、コレクタコンタクト領域の長さもこ
の領域が従来の場合のようにエミッターベース領域に並
行して配置されないため、コンタクトを取るのに必要十
分な長さとすることができ、コレクタコンタクト領域下
の面積も縮小できる。これにより素子形成領域の面積を
減少することが可能となり、上記素子形成領域下の埋め
込み層と半導体基板との接合面積、すなわち接合容量を
減小することができ、素子に高速動作を行わせることが
できる。Further, the length of the collector contact region can be set to a length necessary and sufficient for making a contact because this region is not arranged in parallel with the emitter base region as in the conventional case, and the length of the collector contact region is lower. The area of can be reduced. As a result, the area of the element formation region can be reduced, and the junction area between the buried layer below the element formation region and the semiconductor substrate, that is, the junction capacitance can be reduced, and the element can operate at high speed. You can
【0015】なお、エミッターベース領域およびコレク
タコンタクト領域に各々開口を有し、素子形成領域を覆
ってディープトレンチに埋め込まれた絶縁物上迄延びる
ように形成された絶縁膜によってエミッターベース領域
とコレクタコンタクト領域との分離を行えば、エミッタ
ーベース領域とコレクタコンタクト領域のディープトレ
ンチと接する辺はディープトレンチのマスクのみで決ま
り、エミッターベース領域とコレクタコンタクト領域の
間の分離は形成した絶縁膜の開口マスクの辺で決まるた
め、エミッターベース領域、コレクタコンタクト領域と
ディープトレンチのマスク合わせの合わせマージンがい
らなくなる。これにより更に接合面積、すなわち接合容
量を小さくすることができ、一層の高速化を行わせるこ
とができる。It should be noted that the emitter base region and the collector contact region are each formed with an opening, and the emitter base region and the collector contact are formed by an insulating film formed so as to cover the element formation region and extend over the insulator filled in the deep trench. When the region is separated, the sides of the emitter base region and the collector contact region that contact the deep trench are determined only by the deep trench mask, and the separation between the emitter base region and the collector contact region is determined by the opening mask of the formed insulating film. Since it is determined by the sides, the alignment margin for mask alignment of the emitter base region, the collector contact region and the deep trench is unnecessary. As a result, the junction area, that is, the junction capacitance can be further reduced, and the speed can be further increased.
【0016】[0016]
【実施例】本発明による半導体装置の第1の実施例の構
成を図1に示す。この実施例の半導体装置の平面図を図
1(a)に示し、図1(a)に示す切断線A−A′で切
断した断面を図1(b)に示し、図1(a)に示す切断
線B−B′で切断した断面を図1(c)示す。この実施
例の半導体装置においては、p型シリコン基板1上にn
+ 埋め込み層2が形成され、このn+ 埋め込み層2上に
n型のエピタキシャル層3が形成されている。そしてこ
の基板には素子分離のためのディープトレンチ4が形成
され、このディープトレンチ4には絶縁膜が埋め込まれ
ている。このディープトレンチ4に囲まれた素子領域に
はエミッターベース領域6とコレクタコンタクト領域7
が形成されている。1 shows the configuration of a first embodiment of a semiconductor device according to the present invention. A plan view of the semiconductor device of this embodiment is shown in FIG. 1A, and a cross section taken along a cutting line AA 'shown in FIG. 1A is shown in FIG. A cross section cut along a cutting line BB 'shown in FIG. In the semiconductor device of this embodiment, n is formed on the p-type silicon substrate 1.
The + buried layer 2 is formed, and the n type epitaxial layer 3 is formed on the n + buried layer 2. Then, a deep trench 4 for element isolation is formed in this substrate, and an insulating film is buried in this deep trench 4. An emitter base region 6 and a collector contact region 7 are provided in the element region surrounded by the deep trench 4.
Are formed.
【0017】コレクタコンタクト領域7は従来の場合と
異なり、エミッターベース領域6の長手方向の延長上に
設けられている(図1(a)参照)。そしてこのエミッ
ターベース領域6とコレクタコンタクト領域7はシャロ
ートレンチ5に埋め込まれた絶縁膜によって分離されて
いる。エミッターベース領域6にはp型のベース拡散層
とn型のエミッタ拡散層が設けられ、ベース拡散層はベ
ース引き出し電極11からの固相拡散によって形成され
てベース引き出し電極11を介してベース電極15に接
続され、エミッタ拡散層はエミッタ引き出し電極14か
らの固相拡散によって形成されてエミッタ引き出し電極
14を介してエミッタ電極16に接続される。そしてベ
ース引き出し電極11とエミッタ引き出し電極14は絶
縁膜12および13によって電気的に絶縁されている。
またコレクタコンタクト領域7はコレクタ引き出し電極
10を介してコレクタ電極17に接続されている。Unlike the conventional case, the collector contact region 7 is provided on the extension of the emitter base region 6 in the longitudinal direction (see FIG. 1A). The emitter base region 6 and the collector contact region 7 are separated by the insulating film embedded in the shallow trench 5. A p-type base diffusion layer and an n-type emitter diffusion layer are provided in the emitter base region 6, and the base diffusion layer is formed by solid phase diffusion from the base extraction electrode 11 and the base electrode 15 via the base extraction electrode 11. The emitter diffusion layer is formed by solid phase diffusion from the emitter extraction electrode 14 and is connected to the emitter electrode 16 via the emitter extraction electrode 14. The base extraction electrode 11 and the emitter extraction electrode 14 are electrically insulated by the insulating films 12 and 13.
The collector contact region 7 is connected to the collector electrode 17 via the collector extraction electrode 10.
【0018】高速バイポーラトランジスタのエミッター
ベース領域6は、エミッタ開口幅が寄生成分低減のため
プロセスの最小加工幅寸法程度で決まり、エミッタ長は
回路動作の必要電流量で決まるため図1(a)に示すよ
うに縦長の長方形のパターンを持つのが一般的である。In the emitter base region 6 of the high speed bipolar transistor, the emitter opening width is determined by the minimum processing width dimension of the process to reduce parasitic components, and the emitter length is determined by the amount of current required for circuit operation. Generally, it has a vertically long rectangular pattern as shown.
【0019】このような本実施例の半導体装置において
は、図1(a)に示すようにエミッターベース領域2の
長手方向の延長上にコレクタコンタクト領域7が設けら
れているため、コレクタコンタクト領域7の幅はエミッ
ターベース領域6の幅と同じ幅となり、その長さはコン
タクトを取るのに必要十分な長ささえあれば良い。これ
により、コレクタコンタクト領域7の面積を従来の場合
に比べて低減することができる。またエミッターベース
領域6とコレクタコンタクト領域7の間の分離領域も、
分離距離が従来の場合と同じであっても、図6に示す従
来のコレクタコンタクト領域7の長手方向の長さ、すな
わちエミッターベース領域6の長手方向の長さからコレ
クタ領域7の幅を引いた分に上記分離距離を乗じただけ
の面積を低減することができる。更に図6に示す従来の
構造では必要であったプロセスマージンXも必要なくな
る。In the semiconductor device of this embodiment as described above, the collector contact region 7 is provided on the extension of the emitter base region 2 in the longitudinal direction as shown in FIG. Has the same width as the width of the emitter base region 6, and its length is only required to be sufficient for making contact. Thereby, the area of the collector contact region 7 can be reduced as compared with the conventional case. The isolation region between the emitter base region 6 and the collector contact region 7 is also
Even if the separation distance is the same as the conventional case, the width of the collector region 7 is subtracted from the length of the conventional collector contact region 7 shown in FIG. 6 in the longitudinal direction, that is, the length of the emitter base region 6 in the longitudinal direction. It is possible to reduce the area obtained by multiplying the above by the separation distance. Further, the process margin X, which was necessary in the conventional structure shown in FIG. 6, is also unnecessary.
【0020】以上説明したように、本実施例によればデ
ィープトレンチ4で囲まれた素子領域の面積、すなわち
n+ 埋め込みコレクタ層2とp型基板1との接合面積を
縮小することが可能となり、素子の高速化を図ることが
できる。As described above, according to this embodiment, the area of the element region surrounded by the deep trench 4, that is, the junction area between the n + buried collector layer 2 and the p-type substrate 1 can be reduced. Therefore, the speed of the device can be increased.
【0021】次に本発明による半導体装置の製造方法の
第1の実施例の製造工程を図2に示す。この実施例の製
造方法は、図1に示す半導体装置を製造するものであっ
て、まず、図2(a)に示すようにp型シリコン基板1
上にn+ 埋め込み層2を形成し、そのn型のエピタキシ
ャル層3を形成する。続いて、フォトレジストのパター
ンを形成し、このレジストのパターンをマスクにしてR
IE法を用いて上記シリコン基板を約0.7μm程度エ
ッチングすることによって図2(a)に示すようなシャ
ロートレンチを形成する。なお、上記エッチングにおい
て、シリコン基板が通常のフォトレジストとの十分なエ
ッチング選択比が取れない場合は、上記基板上にいった
ん酸化膜を堆積し、この酸化膜をフォトリソグラフィを
用いてパターニングしてマスクを形成し、このマスクを
利用してRIEを行ってシャロートレンチを形成しても
良い。Next, FIG. 2 shows the manufacturing process of the first embodiment of the method of manufacturing a semiconductor device according to the present invention. The manufacturing method of this embodiment is for manufacturing the semiconductor device shown in FIG. 1. First, as shown in FIG.
An n + buried layer 2 is formed thereon, and an n type epitaxial layer 3 thereof is formed. Subsequently, a photoresist pattern is formed and R is used as a mask with this resist pattern.
The shallow trench as shown in FIG. 2A is formed by etching the silicon substrate by about 0.7 μm using the IE method. In addition, in the above etching, if the silicon substrate cannot obtain a sufficient etching selection ratio with a normal photoresist, an oxide film is once deposited on the substrate, and the oxide film is patterned using photolithography to form a mask. Alternatively, the shallow trench may be formed by performing RIE using this mask.
【0022】次に上記マスクを除去した後、図2(b)
に示すように全面に酸化膜41を形成した後、フォトレ
ジストパターン42を形成する。このレジストパターン
42をマスクにしてRIEを用いて酸化膜41をエッチ
ングしてディープトレンチ形成用のマスクを形成する。
この酸化膜41のマスクを用いてRIEを行うことによ
りシリコン基板にディープトレンチを形成する(図2
(c)参照)。このときのシャロートレンチとディープ
トレンチのパターンはフォトレジストのマスク合わせ分
とRIE工程までの加工変換差のみを考えれば良い。エ
ミッターベース領域6(図1参照)の幅は1μm以上、
ディープトレンチの幅も最小で1μm程度必要であるこ
とに対して、この加工変換差は0.1μm程度のオーダ
であるため、図2中においてはこのプロセスマージは示
されていない。Next, after removing the mask, FIG.
After forming an oxide film 41 on the entire surface as shown in FIG. 3, a photoresist pattern 42 is formed. The oxide film 41 is etched by RIE using the resist pattern 42 as a mask to form a mask for forming a deep trench.
RIE is performed using the mask of the oxide film 41 to form a deep trench in the silicon substrate (FIG. 2).
(C)). At this time, regarding the patterns of the shallow trench and the deep trench, only the mask alignment of the photoresist and the processing conversion difference up to the RIE process may be considered. The width of the emitter base region 6 (see FIG. 1) is 1 μm or more,
The minimum width of the deep trench is about 1 μm, whereas the processing conversion difference is on the order of 0.1 μm. Therefore, this process merge is not shown in FIG.
【0023】次に上記マスクを除去した後、シャロート
レンチとディープトレンチを絶縁膜によって埋め込み、
表面を平坦化し、エミッターベース領域6およびコレク
タコンタクト領域7上のシリコン基板表面を露出する
(図2(d)参照)。Next, after removing the mask, the shallow trench and the deep trench are filled with an insulating film,
The surface is planarized to expose the surface of the silicon substrate on the emitter base region 6 and the collector contact region 7 (see FIG. 2D).
【0024】実際の埋め込み工程は、トレンチ中のシリ
コン表面を表面状態の安定と電気的特性の安定を考慮し
て薄い熱酸化膜を形成した後に、ステップカバレッジの
良い低圧化学気相成長法(LPCVD)等により酸化膜
を堆積してトレンチを埋め込む。最初の熱酸化膜は、熱
酸化膜自体の形成によって生じる形状変化や応力の発生
が小さくなるように数十nm程度あれば良い。その後、
ケミカルメカニカルポリッシング(CMP)やエッチバ
ック等の技術を用いて、埋め込み平坦化を行う。以上の
ようにして素子分離を形成した後に、周知の技術を用い
てベース引き出しポリ11、エミッタポリ14、配線1
5、16加工等の素子形成工程を行う(図2(d)参
照)。図中には、ダブルポリシリコンセルフアライン構
造のトランジスタの構造が示してある。In the actual burying process, a thin thermal oxide film is formed on the silicon surface in the trench in consideration of the stability of the surface state and the electrical characteristics, and then the low pressure chemical vapor deposition method (LPCVD) with good step coverage is formed. ) Etc. to deposit an oxide film and fill the trench. The initial thermal oxide film may have a thickness of about several tens of nm so that the shape change and the stress generated by the formation of the thermal oxide film itself are reduced. afterwards,
Embedding planarization is performed by using a technique such as chemical mechanical polishing (CMP) or etch back. After the element isolation is formed as described above, the base drawing poly 11, the emitter poly 14, the wiring 1 are formed by using a well-known technique.
An element forming process such as 5 and 16 processing is performed (see FIG. 2D). In the figure, the structure of a transistor having a double polysilicon self-aligned structure is shown.
【0025】次に本発明による半導体装置の第2の実施
例の構成を図3に示す。図3(a)はこの実施例の半導
体装置の平面図、図3(b)は上記半導体装置を図3
(a)に示す切断線A−A′で切断した断面図、図3
(c)は図3(a)に示す切断線B−B′で切断した断
面図である。図3(b)はエミッターベース接合が存在
するエミッターベース領域6の断面を含み、図3(c)
はエミッターベース領域6とコレクタコンタクト領域7
を含む断面を含む。Next, the configuration of the second embodiment of the semiconductor device according to the present invention is shown in FIG. FIG. 3A is a plan view of the semiconductor device of this embodiment, and FIG. 3B is a plan view of the semiconductor device.
FIG. 3 is a sectional view taken along the line AA ′ shown in FIG.
FIG. 3C is a sectional view taken along the line BB ′ shown in FIG. FIG. 3B includes a cross section of the emitter base region 6 in which the emitter base junction exists, and FIG.
Is an emitter base region 6 and a collector contact region 7
Including a cross section including.
【0026】この第2の実施例の半導体装置において
は、エミッターベース領域6とコレクタコンタクト領域
7の配置は第1の実施例の半導体装置のそれと同一であ
り、またこれらのエミッターベース領域6とコレクタコ
ンタクト領域7も第1の実施例の場合と同様にディープ
トレンチに埋め込まれた絶縁膜4に取り囲まれている。
そしてこの第2の実施例の場合ディープトレンチの内側
にあるエミッターベース領域6とコレクタコンタクト領
域7の間の分離と、ディープトレンチの外側のベース引
き出し電極11とシリコン基板との電気的分離は、絶縁
膜9を堆積したものをエミッターベース領域6とコレク
タコンタクト領域7の部分で開口することによって行っ
ている。この分離以外は第1の実施例と場合とほぼ同一
である。このエミッターベース領域6とコレクタ領域7
を開口するパターン19は、エミッターベース領域6と
コレクタコンタクト領域7の間の分離部分以外のディー
プトレンチと接する部分は、絶縁物が埋め込まれたディ
ープトレンチ4の途中まで延びている。このパターンを
用いることによってエミッターベース領域6の幅はディ
ープトレンチ4の加工幅で決まり、ディープトレンチ4
とこのパターン19の合わせズレの影響を受けない。こ
のため先に述べた、製造方法の第1の実施例におけるシ
ャロートレンチとディープトレンチとの間のわずかな合
わせズレさえ考慮する必要が無くなる。この第2の実施
例において実際に合わせズレが起こったとしても絶縁物
を埋め込んだディープトレンチの幅が約1μmあるとす
ると、エミッターベース領域6とコレクタコンタクト領
域7が開口し、ディープトレンチの外側のシリコンの領
域上で開口しないためには、エミッターベース領域6と
コレクタコンタクト領域7の周りに最大0.5μmのマ
ージンを持たせたときに最大0.5μm未満の合わせズ
レまで許容できることになる。In the semiconductor device of the second embodiment, the arrangement of the emitter base region 6 and the collector contact region 7 is the same as that of the semiconductor device of the first embodiment, and the emitter base region 6 and the collector contact region 7 are also arranged. The contact region 7 is also surrounded by the insulating film 4 embedded in the deep trench as in the case of the first embodiment.
In the case of the second embodiment, the isolation between the emitter base region 6 and the collector contact region 7 inside the deep trench and the electrical isolation between the base extraction electrode 11 outside the deep trench and the silicon substrate are insulated. This is performed by opening the deposited film 9 at the emitter base region 6 and the collector contact region 7. Except for this separation, it is almost the same as the case of the first embodiment. This emitter base region 6 and collector region 7
In the pattern 19 which opens, the portion which contacts the deep trench other than the isolation portion between the emitter base region 6 and the collector contact region 7 extends to the middle of the deep trench 4 in which the insulator is buried. By using this pattern, the width of the emitter base region 6 is determined by the processing width of the deep trench 4,
Therefore, the pattern 19 is not affected by the misalignment. Therefore, it is not necessary to consider even the slight misalignment between the shallow trench and the deep trench in the first embodiment of the manufacturing method described above. Even if the misalignment actually occurs in this second embodiment, if the width of the deep trench filled with the insulator is about 1 μm, the emitter base region 6 and the collector contact region 7 are opened, and the outside of the deep trench is opened. In order not to open on the silicon region, when a maximum margin of 0.5 μm is provided around the emitter base region 6 and the collector contact region 7, a maximum misalignment of less than 0.5 μm can be allowed.
【0027】また、第1の実施例の製造方法で用いたシ
ャロートレンチとディープトレンチの埋め込み表面を平
坦化し、エミッターベース領域6とコレクタコンタクト
領域7のシリコン表面のみを均一に露出する為のプロセ
スは、さまざまな幅のシャロートレンチパターンの間に
埋め込み材を残すための技術に技術的難しさを伴うが、
本実施例のように均一の幅のディープトレンチのみに埋
め込み材を残すプロセスの場合、技術的難易度が低い。The process for flattening the buried surfaces of the shallow trench and the deep trench used in the manufacturing method of the first embodiment to uniformly expose only the silicon surface of the emitter base region 6 and the collector contact region 7 is as follows. , The technique for leaving the filling material between the shallow trench patterns of various widths involves technical difficulties,
In the case of the process of leaving the filling material only in the deep trench having a uniform width as in this embodiment, the technical difficulty is low.
【0028】以上説明したように、この第2の実施例の
半導体装置はエミッターベース領域6、コレクタコンタ
クト領域7とディープトレンチ4のマスク合わせのマー
ジンがいらなくなり、第1の実施例の半導体装置よりも
更に接合面積、すなわち接合容量を小さくすることがで
き、より高速動作を行わせることが可能となる。As described above, in the semiconductor device of the second embodiment, the margin for mask alignment of the emitter base region 6, the collector contact region 7 and the deep trench 4 is unnecessary, and the semiconductor device of the first embodiment is different from that of the semiconductor device of the first embodiment. Also, the junction area, that is, the junction capacitance can be further reduced, and higher speed operation can be performed.
【0029】次にこの第2の実施例の半導体装置の製造
工程を図4を参照して説明する。まず、n+ 埋め込み層
2、n型エピタキシャル層3が形成されたp型のシリコ
ン基板1に、酸化膜(図示せず)からなるディープトレ
ンチ形成用のマスクを形成し、このマスクを用いて基板
をRIE法を用いてエッチングすることにより、図4
(a)に示すようにディープトレンチを形成する。続い
て図4(b)に示すようにディープトレンチを絶縁物で
埋め込み、表面を平坦化し、エミッターベース領域6お
よびコレクタコンタクト領域7上のシリコン基板表面を
露出する(図4(b)参照)。この埋め込み工程も第1
の実施例の場合と同様に、ディープトレンチに薄い熱酸
化膜をつけた後、絶縁物を堆積すると良い。絶縁物をデ
ィープトレンチ4のみに残すためには、前述のCMPを
用いても良いが、絶縁物を堆積した表面はディープトレ
ンチが埋まりきった後にほとんど平坦になっているた
め、比較的容易なプロセス、例えば酸化膜のRIEやウ
エットエッチング等を用いることが可能である。Next, the manufacturing process of the semiconductor device of the second embodiment will be described with reference to FIG. First, a mask for deep trench formation made of an oxide film (not shown) is formed on the p-type silicon substrate 1 on which the n + buried layer 2 and the n-type epitaxial layer 3 are formed, and the substrate is formed using this mask. Is etched by using the RIE method.
A deep trench is formed as shown in FIG. Subsequently, as shown in FIG. 4B, the deep trench is filled with an insulator, the surface is flattened, and the surface of the silicon substrate on the emitter base region 6 and the collector contact region 7 is exposed (see FIG. 4B). This embedding process is also the first
As in the case of the above embodiment, it is preferable to deposit a thin thermal oxide film on the deep trench and then deposit an insulator. In order to leave the insulator only in the deep trench 4, the above-mentioned CMP may be used, but since the surface on which the insulator is deposited is almost flat after the deep trench is completely filled, a relatively easy process is possible. For example, RIE of an oxide film, wet etching, or the like can be used.
【0030】次に、全面に絶縁膜9を形成しエミッター
ベース領域6とコレクタコンタクト領域7のみ開口する
(図4(c)参照)。このときの絶縁膜は、酸化膜でも
窒化膜(SiN)でも、またはこれらの複合膜でも良
い。その後は図2に示す第1の実施例の製造方法と同様
にして素子構造を形成する(図4(d)参照)。Next, an insulating film 9 is formed on the entire surface, and only the emitter base region 6 and the collector contact region 7 are opened (see FIG. 4C). The insulating film at this time may be an oxide film, a nitride film (SiN), or a composite film of these. After that, an element structure is formed in the same manner as in the manufacturing method of the first embodiment shown in FIG. 2 (see FIG. 4D).
【0031】上記製造工程では素子領域以外の広い領域
のシリコン基板表面は上記の絶縁膜9で覆われて、ベー
ス等の引き出しポリ11や抵抗として用いる不純物ドー
ピングされたポリや配線などとシリコン基板との分離を
行っているが、ディープトレンチで囲まれた領域の外側
の領域にLOCOS酸化膜やシャロートレンチを形成し
てから上記第2の実施例の素子分離構造を形成しても良
い。特にLOCOS法による素子分離と組み合わせるこ
とにより、図5に示すようにCMOS部分30は実績の
あるLOCOS分離25で行い、バイポーラ部分は高性
能化を狙って上記実施例の素子分離構造と言った具合
に、容易にBiCMOS化に対応することが可能であ
る。図5はこのようにしてBiCMOS化した本発明に
よる半導体装置の第3の実施例の構成断面図である。In the above manufacturing process, the surface of the silicon substrate in a wide region other than the element region is covered with the insulating film 9, and the lead poly 11 for the base or the like, the impurity-doped poly or wiring used as the resistor, the silicon substrate and the like. However, the element isolation structure of the second embodiment may be formed after forming a LOCOS oxide film or a shallow trench in a region outside the region surrounded by the deep trench. In particular, by combining with the element isolation by the LOCOS method, the CMOS portion 30 is formed by the proven LOCOS isolation 25 as shown in FIG. 5, and the bipolar portion is the element isolation structure of the above embodiment aiming at high performance. In addition, it is possible to easily support BiCMOS. FIG. 5 is a sectional view of the configuration of a third embodiment of the semiconductor device according to the present invention which is thus formed into BiCMOS.
【0032】図4に示した製造工程を用いることによ
り、トレンチ埋め込み工程、マスク合わせ工程等の半導
体装置の製造工程が容易になり、素子の歩留まり、信頼
性を向上することが可能になる。更に、この製造工程を
用いることによりバイポーラトランジスタにLOCOS
素子分離を用いて作られたCMOSトランジスタを組み
合わせ、BiCMOS化するプロセスの構築を容易にす
ることが可能になる。By using the manufacturing process shown in FIG. 4, the manufacturing process of the semiconductor device such as the trench filling process and the mask aligning process is facilitated, and the yield and reliability of the device can be improved. Furthermore, by using this manufacturing process, the LOCOS can be applied to the bipolar transistor.
It becomes possible to easily construct a BiCMOS process by combining CMOS transistors formed using element isolation.
【0033】上記実施例においては、npn型バイポー
ラトランジスタについて説明してきたが、n型とp型を
置き換えることによってpnp型バイポーラトランジス
タについても適用可能であることは言うまでもない。Although the npn-type bipolar transistor has been described in the above embodiment, it is needless to say that it can be applied to a pnp-type bipolar transistor by replacing the n-type and the p-type.
【0034】[0034]
【発明の効果】以上述べたように本発明によれば、ディ
ープトレンチによって囲まれた内側のエミッターベース
領域やコレクタコンタクト領域等の素子領域の面積を縮
小することが可能で、これによってn+ 埋め込みコレク
タ層とp型基板間の接合面積できまる寄生容量Cjsを削
減することが可能になり、素子の高速動作を可能にする
ことができる。As described above, according to the present invention, it is possible to reduce the area of the element region such as the emitter base region and the collector contact region inside which is surrounded by the deep trench, and thereby the n + buried region is formed. It is possible to reduce the parasitic capacitance C js, which is caused by the junction area between the collector layer and the p-type substrate, and to enable high-speed operation of the device.
【図1】本発明による半導体装置の第1の実施例の構成
図。FIG. 1 is a configuration diagram of a first embodiment of a semiconductor device according to the present invention.
【図2】図1に示す半導体装置の一製造工程を示す工程
断面図。FIG. 2 is a process sectional view showing a manufacturing process of the semiconductor device shown in FIG.
【図3】本発明による半導体装置の第2の実施例の構成
図。FIG. 3 is a configuration diagram of a second embodiment of a semiconductor device according to the present invention.
【図4】図3に示す半導体装置の一製造工程を示す工程
断面図。4A to 4C are process cross-sectional views showing a manufacturing process of the semiconductor device shown in FIG.
【図5】本発明による半導体装置の第3の実施例の構成
を示す断面図。FIG. 5 is a sectional view showing the configuration of a third embodiment of the semiconductor device according to the present invention.
【図6】従来の半導体装置の構成図。FIG. 6 is a configuration diagram of a conventional semiconductor device.
【図7】従来の半導体装置の他の例の構成図。FIG. 7 is a configuration diagram of another example of a conventional semiconductor device.
1 p型シリコン基板 2 n+ 埋め込み層 3 n型エピタキシャル層 4 ディープトレンチ(素子分離絶縁膜) 6 エミッターベース領域 7 コレクタコンタクト領域 8 エミッターベース接合 9 絶縁膜 10 コレクタ引き出し電極 11 ベース引き出し電極 12 絶縁膜 13 側壁 14 エミッタ引き出し電極 15 ベース電極 16 エミッタ電極 17 コレクタ電極 19 パターン1 p-type silicon substrate 2 n + buried layer 3 n-type epitaxial layer 4 deep trench (element isolation insulating film) 6 emitter base region 7 collector contact region 8 emitter base junction 9 insulating film 10 collector extraction electrode 11 base extraction electrode 12 insulation film 13 Side Walls 14 Emitter Extraction Electrodes 15 Base Electrodes 16 Emitter Electrodes 17 Collector Electrodes 19 Patterns
Claims (3)
電型とは異なる第2導電型の半導体基板と、この基板の
表面に形成された絶縁膜と、この絶縁膜によって囲まれ
た素子形成領域内に形成されたエミッタ拡散層およびベ
ース拡散層を有するエミッターベース領域と、前記エミ
ッターベース領域の長手方向の延長上に形成され、コレ
クタ電極とのコンタクトが行われるコレクタコンタクト
領域とを備えていることを特徴とする半導体装置。1. A semiconductor substrate of a second conductivity type different from the first conductivity type having a buried layer of the first conductivity type, an insulating film formed on the surface of the substrate, and surrounded by the insulating film. An emitter base region having an emitter diffusion layer and a base diffusion layer formed in the element formation region, and a collector contact region formed on an extension of the emitter base region in the longitudinal direction and contacting the collector electrode. A semiconductor device characterized by being provided.
コンタクト領域とは前記素子形成領域内に形成されたシ
ャロートレンチに埋め込まれた絶縁物によって分離され
ていることを特徴とする請求項1記載の半導体装置。2. The semiconductor device according to claim 1, wherein the emitter base region and the collector contact region are separated by an insulator embedded in a shallow trench formed in the element formation region. .
プトレンチに埋め込まれた絶縁膜であり、前記エミッタ
ーベース領域と前記コレクタコンタクト領域とは、前記
エミッターベース領域および前記コレクタコンタクト領
域に各々開口を有し、前記素子形成領域を覆って前記デ
ィープトレンチに埋め込まれた絶縁物上迄延びるように
形成された絶縁膜によって分離されていることを特徴と
する請求項1記載の半導体装置。3. The insulating film is an insulating film embedded in a deep trench formed in the substrate, and the emitter base region and the collector contact region have openings in the emitter base region and the collector contact region, respectively. 2. The semiconductor device according to claim 1, wherein the semiconductor device is separated by an insulating film formed so as to cover the element formation region and extend over an insulator embedded in the deep trench.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18290895A JPH0936130A (en) | 1995-07-19 | 1995-07-19 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18290895A JPH0936130A (en) | 1995-07-19 | 1995-07-19 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0936130A true JPH0936130A (en) | 1997-02-07 |
Family
ID=16126492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18290895A Pending JPH0936130A (en) | 1995-07-19 | 1995-07-19 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0936130A (en) |
-
1995
- 1995-07-19 JP JP18290895A patent/JPH0936130A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7180157B2 (en) | Bipolar transistor with a very narrow emitter feature | |
GB2296376A (en) | Bipolar transistor fabrication with trench isolation | |
JP3014012B2 (en) | Method for manufacturing semiconductor device | |
US6218725B1 (en) | Bipolar transistors with isolation trenches to reduce collector resistance | |
US4738624A (en) | Bipolar transistor structure with self-aligned device and isolation and fabrication process therefor | |
US7906403B2 (en) | Bipolar transistor and method of fabricating the same | |
US6265276B1 (en) | Structure and fabrication of bipolar transistor | |
US5574306A (en) | Lateral bipolar transistor and FET | |
KR100218538B1 (en) | Semiconductor substrate and making method thereof | |
JPH0936244A (en) | Integrated circuit with cmos structure and its preparation | |
JP2809025B2 (en) | Bipolar transistor | |
KR100373709B1 (en) | Semiconductor devices and manufacturing method thereof | |
JPH0936130A (en) | Semiconductor device | |
JP2568638B2 (en) | Method for manufacturing semiconductor device | |
JP2731811B2 (en) | Columnar bipolar transistor and method of manufacturing the same | |
JP3352941B2 (en) | Semiconductor device | |
JP3257523B2 (en) | Method for manufacturing semiconductor device | |
JPH09306924A (en) | Manufacture of semiconductor device | |
KR0137568B1 (en) | Method of making a bipolar transistor | |
JPH09326399A (en) | Semiconductor device and its manufacture | |
JP2762449B2 (en) | Semiconductor device manufacturing method | |
JP2004503091A (en) | Method of manufacturing bipolar transistor semiconductor device | |
JP2531680B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH02137233A (en) | Manufacture of semiconductor integrated circuit device | |
JPH05315343A (en) | Manufacture of semiconductor device |