JPH09320277A - Writing circuit for ram - Google Patents
Writing circuit for ramInfo
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- JPH09320277A JPH09320277A JP8139211A JP13921196A JPH09320277A JP H09320277 A JPH09320277 A JP H09320277A JP 8139211 A JP8139211 A JP 8139211A JP 13921196 A JP13921196 A JP 13921196A JP H09320277 A JPH09320277 A JP H09320277A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＲＡＭへのデータ
書き込み時間を短縮するのに好適なＲＡＭの書き込み回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a RAM write circuit suitable for reducing the data write time to RAM.
【０００２】[0002]
【従来の技術】図２は従来のＲＡＭの書き込み回路を示
す回路ブロック図である。尚、説明の便宜上、前記ＲＡ
Ｍの記憶容量は、各アドレスが８ビット（０〜Ｎ−１）
で且つ１６アドレス設けられているものとする。図２に
おいて、（１）はスタティックのメモリセルであり、図
３に示す如く、個々のメモリセル（１）は、２個のＮチ
ャンネル型ＭＯＳトランジスタ（２）（３）及び２個の
インバータ（４）（５）から成り、各Ｎチャンネル型Ｍ
ＯＳトランジスタ（２）（３）のドレインソースはビッ
ト線（６）（６’）と接続され、Ｎチャンネル型ＭＯＳ
トランジスタ（２）（３）の共通ゲートはワード線
（７）と接続された構成となっている。さて、このメモ
リセル（１）であるが、上記したＲＡＭの記憶容量が１
６アドレスの為、各ビット０〜Ｎ−１毎のメモリセル数
は１６個ずつとなる。図２には、ビット０における１６
個のメモリセル（１）が代表して示されている。このメ
モリセル（１）はロー４列及びカラム４列で配置された
メモリセル群となっている。（８）はメモリセル群に対
してデータの書き込み又は読み出しを行う書き込み読み
出し制御回路であり、各ビット０〜７のメモリセル群毎
に８個設けられている。書き込み読み出し制御回路
（８）は、データバス（９）と接続され、また、Ｎチャ
ンネル型ＭＯＳトランジスタ（１０）（１０’）のドレ
インソース路を介して各メモリセル（１）のビット線
（６）（６’）と接続されている。このビット０におけ
る破線の構成が、ビット１〜７にも同一構成で設けられ
ている。2. Description of the Related Art FIG. 2 is a circuit block diagram showing a conventional RAM write circuit. For convenience of explanation, the RA
The storage capacity of M is 8 bits for each address (0 to N-1)
And 16 addresses are provided. In FIG. 2, (1) is a static memory cell, and as shown in FIG. 3, each memory cell (1) has two N-channel type MOS transistors (2) and (3) and two inverters ( 4) (5), each N channel type M
The drain and source of the OS transistors (2) and (3) are connected to the bit lines (6) and (6 '), and the N-channel type MOS
The common gates of the transistors (2) and (3) are connected to the word line (7). Now, regarding this memory cell (1), the storage capacity of the above-mentioned RAM is 1
Since there are 6 addresses, the number of memory cells for each bit 0 to N-1 is 16. In FIG. 2, 16 in bit 0
One memory cell (1) is shown as a representative. This memory cell (1) is a memory cell group arranged in four rows and four columns. Reference numeral (8) denotes a write / read control circuit for writing or reading data to / from the memory cell group, and eight write / read control circuits are provided for each memory cell group of bits 0 to 7. The write / read control circuit (8) is connected to the data bus (9), and the bit line (6) of each memory cell (1) is connected via the drain / source paths of the N-channel MOS transistors (10) and (10 ′). ) (6 '). The configuration of the broken line in bit 0 is also provided in bits 1 to 7 with the same configuration.
【０００３】（１１）は２ビットのローアドレスレジス
タであり、ワード線（７）であるＲＯＷ０、ＲＯＷ１、
ＲＯＷ２、ＲＯＷ３の何れか１本を選択する為のローア
ドレスデータがデータバス（９）からセットされるもの
である。（１２）はローアドレスデコーダであり、２個
のインバータ（１３）（１４）及び４個のＡＮＤゲート
（１５）（１６）（１７）（１８）を所定接続して構成
される。即ち、ローアドレスレジスタ（１１）の値ＲＡ
０、ＲＡ１が「００」の時、ＡＮＤゲート（１５）の出
力が「１」となってワード線ＲＯＷ０に接続された各メ
モリセル群のメモリセル（１）が選択される。また、ロ
ーアドレスレジスタ（１１）の値ＲＡ０、ＲＡ１が「１
０」の時、ＡＮＤゲート（１６）の出力が「１」となっ
てワード線ＲＯＷ１に接続された各メモリセル群のメモ
リセル（１）が選択される。また、ローアドレスレジス
タ（１１）の値ＲＡ０、ＲＡ１が「０１」の時、ＡＮＤ
ゲート（１７）の出力が「１」となってワード線ＲＯＷ
２に接続された各メモリセル群のメモリセル（１）が選
択される。また、ローアドレスレジスタ（１１）の値Ｒ
Ａ０、ＲＡ１が「１１」の時、ＡＮＤゲート（１８）の
出力が「１」となってワード線ＲＯＷ３に接続された各
メモリセル群のメモリセル（１）が選択される。Reference numeral (11) is a 2-bit row address register, and word lines (7) ROW0, ROW1,
Row address data for selecting one of ROW2 and ROW3 is set from the data bus (9). Reference numeral (12) is a row address decoder, which is configured by connecting two inverters (13) and (14) and four AND gates (15), (16), (17) and (18) in a predetermined manner. That is, the value RA of the row address register (11)
When 0 and RA1 are "00", the output of the AND gate (15) becomes "1" and the memory cell (1) of each memory cell group connected to the word line ROW0 is selected. Further, the values RA0 and RA1 of the row address register (11) are "1".
When it is "0", the output of the AND gate (16) becomes "1" and the memory cell (1) of each memory cell group connected to the word line ROW1 is selected. When the values RA0 and RA1 of the row address register (11) are "01", AND
The output of the gate (17) becomes "1" and the word line ROW
The memory cell (1) of each memory cell group connected to 2 is selected. Also, the value R of the row address register (11)
When A0 and RA1 are "11", the output of the AND gate (18) becomes "1" and the memory cell (1) of each memory cell group connected to the word line ROW3 is selected.
【０００４】（１９）は２ビットのカラムアドレスレジ
スタであり、各メモリセル群におけるカラム４列の何れ
かの１列を選択する為の２ビットのカラムアドレスデー
タがデータバス（９）からセットされるものである。
（２０）はカラムアドレスデコーダであり、２個のイン
バータ（２１）（２２）及び４個のＡＮＤゲート（２
３）（２４）（２５）（２６）を所定接続して構成され
る。即ち、カラムアドレスレジスタ（１９）の値ＣＡ
０、ＣＡ１が「００」の時、ＡＮＤゲート（２３）の出
力であるＣＯＬ０が「１」となって各メモリセル群の最
右列に対応するＮチャンネル型ＭＯＳトランジスタ（１
０）（１０’）がオンし、各メモリセル群の最右列の縦
４個のメモリセル（１）が選択される。また、カラムア
ドレスレジスタ（１９）の値ＣＡ０、ＣＡ１が「１０」
の時、ＡＮＤゲート（２４）の出力であるＣＯＬ１が
「１」となって各メモリセル群の右から２列目に対応す
るＮチャンネル型ＭＯＳトランジスタ（１０）（１
０’）がオンし、各メモリセル群の右から２列目の縦４
個のメモリセル（１）が選択される。また、カラムアド
レスレジスタ（１９）の値ＣＡ０、ＣＡ１が「０１」の
時、ＡＮＤゲート（２５）の出力であるＣＯＬ２が
「１」となって各メモリセル群の左から２列目に対応す
るＮチャンネル型ＭＯＳトランジスタ（１０）（１
０’）がオンし、各メモリセル群の左から２列目の縦４
個のメモリセル（１）が選択される。また、カラムアド
レスレジスタ（１９）の値ＣＡ０、ＣＡ１が「１１」の
時、ＡＮＤゲート（２６）の出力であるＣＯＬ３が
「１」となって各メモリセル群の最左列に対応するＮチ
ャンネル型ＭＯＳトランジスタ（１０）（１０’）がオ
ンし、各メモリセル群の最左列の縦４個のメモリセル
（１）が選択される。Reference numeral (19) is a 2-bit column address register, and 2-bit column address data for selecting one of the four columns in each memory cell group is set from the data bus (9). It is something.
A column address decoder (20) includes two inverters (21) and (22) and four AND gates (2).
3) (24) (25) (26) are connected in a predetermined manner. That is, the value CA of the column address register (19)
When 0 and CA1 are "00", the output COL0 of the AND gate (23) becomes "1" and the N-channel MOS transistor (1
0) and (10 ′) are turned on, and the vertical four memory cells (1) in the rightmost column of each memory cell group are selected. Further, the values CA0 and CA1 of the column address register (19) are "10".
At this time, the output COL1 of the AND gate (24) becomes "1" and the N-channel type MOS transistor (10) (1) corresponding to the second column from the right of each memory cell group.
0 ') is turned on, and the vertical 4th column in the second column from the right of each memory cell group
Memory cells (1) are selected. When the values CA0 and CA1 of the column address register (19) are "01", the output COL2 of the AND gate (25) becomes "1", which corresponds to the second column from the left of each memory cell group. N-channel MOS transistor (10) (1
0 ') is turned on and the vertical 4th column of the second column from the left of each memory cell group
Memory cells (1) are selected. Further, when the values CA0 and CA1 of the column address register (19) are "11", the output COL3 of the AND gate (26) becomes "1" and the N channel corresponding to the leftmost column of each memory cell group. The type MOS transistors (10) and (10 ') are turned on, and the four vertical memory cells (1) in the leftmost column of each memory cell group are selected.
【０００５】上記の如くして、ローアドレスデコーダ
（１２）及びカラムアドレスデコーダ（２０）により同
時に選択された各メモリセル群の同一配置位置における
８個のメモリセル（１）に対して、個々の８個の書き込
み読み出し制御回路（８）から「１」又は「０」のデー
タが書き込まれたり、或いは、読み出しが行われたりす
る。即ち、上記ＲＡＭに対するデータの書き込み及び読
み出し動作は、１アドレスずつ行われるものである。As described above, with respect to the eight memory cells (1) at the same arrangement position of each memory cell group which are simultaneously selected by the row address decoder (12) and the column address decoder (20), individual Data of "1" or "0" is written or read from the eight write / read control circuits (8). That is, the data write and read operations to and from the RAM are performed for each address.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記Ｒ
ＡＭにおいて、１６アドレスの全データを書き換えるに
は、ローアドレスデコーダ（１２）及びカラムアドレス
デコーダ（２０）によるメモリセル（１）の指定、即
ち、上記ＲＡＭのアドレス指定を１６回行わなければな
らず、書き換え処理の時間が長くなる問題があった。However, the above R
In the AM, in order to rewrite all the data of 16 addresses, it is necessary to specify the memory cell (1) by the row address decoder (12) and the column address decoder (20), that is, to specify the RAM address 16 times. However, there is a problem that the rewriting process takes a long time.
【０００７】特に、上記ＲＡＭがテレビジョン受像機の
オンスクリーン機能に使用されるビデオＲＡＭ等の場
合、当該ビデオＲＡＭのデータはテレビジョン信号の１
フィールド毎に書き換える必要があり、この為には、短
時間でデータ書き換えができることが望ましい。ビデオ
ＲＡＭのアドレス配置はテレビジョン受像機のディスプ
レイ上の文字表示位置に１対１に対応しており（図２で
は４文字４行表示）、場合によっては、ディスプレイ上
のある１行を無表示（空白）にしたいことがある。この
場合、この空白部分に対応するビデオＲＡＭのアドレス
には同一データを書き込んでおけばよいが、同一データ
の書き込みであるにも関わらず、この空白部分に対応す
るアドレスを個々に指定しなければならず、時間がかか
る問題があった。Particularly, when the RAM is a video RAM used for the on-screen function of the television receiver, the data of the video RAM is 1 of the television signal.
It is necessary to rewrite every field, and for this purpose, it is desirable that data can be rewritten in a short time. The address arrangement of the video RAM has a one-to-one correspondence with the character display position on the display of the television receiver (in FIG. 2, four characters and four lines are displayed), and in some cases, one line on the display is not displayed. I want to leave it blank. In this case, the same data may be written in the address of the video RAM corresponding to this blank portion, but even if the same data is written, the address corresponding to this blank portion must be specified individually. However, there was a problem that it took time.
【０００８】そこで、本発明は、ＲＡＭの書き込み時間
を、その使用に応じて短縮することのできるＲＡＭの書
き込み回路を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a RAM writing circuit which can shorten the RAM writing time according to its use.
【０００９】[0009]
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、各アドレスに書き込まれるワードがＮビット（０
〜Ｎ−１）で構成されたＲＡＭの書き込み回路であっ
て、前記ＲＡＭのメモリセルを各ビット０〜Ｎ−１毎に
分割すると共に、この分割後の各ビット毎のメモリセル
をロー側ｍ列及びカラム側ｎ列に配置して成るＮ個のメ
モリセル群と、ローアドレスデータの解読結果に基づい
て、Ｎ個のメモリセル群に共通する所定のロー１列を選
択させるローアドレスデコーダと、カラムアドレスデー
タの解読結果に基づいて、Ｎ個のメモリセル群に共通す
る所定のカラム１列を選択させるカラムアドレスデコー
ダと、各メモリセル群毎に設けられ、各メモリセルに対
してデータの書き込み又は読み出しを行う書き込み読み
出し制御回路と、前記カラムアドレスデコーダの出力を
使用するか否かを選択する選択フラグと、前記選択フラ
グが前記カラムアドレスデコーダの出力を使用しない値
に設定されている時、当該選択フラグの値に基づいて、
前記カラムアドレスデコーダの出力に関係なく、Ｎ個の
メモリセル群のカラム全列を選択させる選択回路と、を
備え、選択されたＮ個のメモリセル群に共通する所定の
ロー１列に存在する全カラムのメモリセルにデータを一
括書き込みする点である。The present invention has been made to solve the above-mentioned problems, and is characterized in that the word written to each address is N bits (0
To N-1), the memory cell of the RAM is divided into bits 0 to N-1, and the memory cells for each bit after the division are arranged on the low side m. A group of N memory cells arranged in columns and n columns on the column side, and a row address decoder for selecting a predetermined row 1 column common to the N memory cell groups based on the decoding result of the row address data. , A column address decoder for selecting a predetermined column 1 column common to N memory cell groups based on the decoding result of the column address data, and a column address decoder provided for each memory cell group, A write / read control circuit for writing or reading, a selection flag for selecting whether to use the output of the column address decoder, and the selection flag for the column add When set to a value that does not use the output of Sudekoda, based on the value of the selection flag,
A selection circuit for selecting all columns of N memory cell groups, regardless of the output of the column address decoder, and existing in a predetermined row 1 column common to the selected N memory cell groups. The point is that data is collectively written in the memory cells of all columns.
【００１０】[0010]
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のＲＡＭの書き込み回路を
示す回路ブロック図である。尚、図１の構成は、例えば
１チップマイクロコンピュータに内蔵されているものと
する。また、図１の構成の中で図２と同一のものについ
ては、同一番号を記すと共にその説明を省略するものと
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be specifically described with reference to the drawings. FIG. 1 is a circuit block diagram showing a write circuit of a RAM of the present invention. The configuration shown in FIG. 1 is incorporated in, for example, a one-chip microcomputer. Further, in the configuration of FIG. 1, the same components as those of FIG. 2 are denoted by the same reference numerals and the description thereof will be omitted.
【００１１】図１において、（２７）は１ビットの選択
フラグであり、カラムアドレスデコーダ（２０）の出力
を使用する時にはデータバス（９）から「０」がセット
され、一方、カラムアドレスデコーダ（２０）の出力を
使用しない場合はデータバス（９）から「１」がセット
される。（２８）（２９）（３０）（３１）はＯＲゲー
トであり、一方の入力は各々ＡＮＤゲート（２３）（２
４）（２５）（２６）の出力と接続され、他方の入力は
選択フラグ（２７）と共通接続されている。即ち、選択
フラグ（２７）が「０」の場合、ＯＲゲート（２８）
（２９）（３０）（３１）からはＡＮＤゲート（２３）
（２４）（２５）（２６）の出力がそのまま出力され、
つまり、図２の従来技術と変わらない動作となる。ま
た、選択フラグ（２７）が「１」の場合、ＯＲゲート
（２８）（２９）（３０）（３１）の出力は常に「１」
となり、ＡＮＤゲート（２３）（２４）（２５）（２
６）の出力は無視されることになる。このＯＲゲート
（２８）（２９）（３０）（３１）より特許請求の範囲
に言う選択回路が構成される。In FIG. 1, (27) is a 1-bit selection flag, and when the output of the column address decoder (20) is used, "0" is set from the data bus (9), while the column address decoder ( When the output of 20) is not used, "1" is set from the data bus (9). (28), (29), (30) and (31) are OR gates, and one input of each is an AND gate (23) (2).
4) The outputs of (25) and (26) are connected, and the other input is commonly connected to the selection flag (27). That is, when the selection flag (27) is "0", the OR gate (28)
AND gate (23) from (29) (30) (31)
The outputs of (24), (25) and (26) are output as they are,
That is, the operation is the same as that of the conventional technique shown in FIG. When the selection flag (27) is "1", the outputs of the OR gates (28) (29) (30) (31) are always "1".
And AND gates (23) (24) (25) (2
The output of 6) will be ignored. The OR gates (28), (29), (30) and (31) form a selection circuit in the claims.
【００１２】以下、選択フラグ（２７）が「１」にセッ
トされた場合の動作を説明する。例えば、ローアドレス
レジスタ（１１）に「００」がセットされ、且つ、選択
フラグ（２７）に「１」がセットされると、ＡＮＤゲー
ト（１５）の出力が「１」となる為、各ビット０〜７の
メモリセル群の中で、ワード線（７）であるＲＯＷ０と
共通接続された３２個のメモリセル（１）が選択され
る。この時、カラムアドレスレジスタ（１９）の値は無
視される為、各メモリセル群の全カラム列が選択され
る。従って、結果的に、ワード線（７）であるＲＯＷ０
と接続された全メモリセル群の中の上記３２個のメモリ
セル（１）のみが選択される。具体的には、ビット０、
１、・・・７のメモリセル群毎に４個のメモリセル
（１）が選択され、個々のビット０、１、・・・７に対
応する８個の書き込み読み出し制御回路（８）により、
各メモリセル群毎の４個のメモリセル毎に同一データの
書き込みが行われる。The operation when the selection flag (27) is set to "1" will be described below. For example, when "00" is set in the row address register (11) and "1" is set in the selection flag (27), the output of the AND gate (15) becomes "1", so that each bit In the memory cell group of 0 to 7, 32 memory cells (1) commonly connected to ROW0 which is the word line (7) are selected. At this time, since the value of the column address register (19) is ignored, all the column columns of each memory cell group are selected. Therefore, as a result, the word line (7) ROW0
Only the above-mentioned 32 memory cells (1) among all the memory cell groups connected with are selected. Specifically, bit 0,
Four memory cells (1) are selected for each memory cell group of 1, ... 7 and eight write / read control circuits (8) corresponding to individual bits 0, 1 ,.
The same data is written in each of the four memory cells in each memory cell group.
【００１３】よって、ＲＡＭの４つのアドレスに対して
同一データを一括書き込みできることになる。これよ
り、選択フラグ（２７）が「１」となっている時に、ワ
ード線（７）である、ＲＯＷ０、ＲＯＷ１、ＲＯＷ２、
ＲＯＷ３に接続された各々の３２個のメモリセル（１）
に同一データを書き込む場合は、従来に比べて書き込み
時間が１／４で済むことになる。Therefore, the same data can be collectively written to four addresses of the RAM. From this, when the selection flag (27) is "1", the word lines (7) ROW0, ROW1, ROW2,
32 memory cells (1) each connected to ROW3
When the same data is written in, the writing time is reduced to 1/4 as compared with the conventional case.
【００１４】本発明の実施の形態の使用例としては、オ
ンスクリーン機能を有するテレビジョン受像機が挙げら
れる。オンスクリーン機能を有するマイクロコンピュー
タには、ディスプレイ上にキャラクタ表示を行う為の構
成として、ビデオＲＡＭ及びキャラクタジェネレータＲ
ＯＭが内蔵されている。本発明で言うＲＡＭはこのビデ
オＲＡＭ等に使用して好適である。キャラクタジェネレ
ータとは、ディスプレイ上に表示すべきキャラクタのフ
ォントデータが各アドレスに記憶されたものであり、例
えば縦８ドット×横５ドットのドットパターンに展開す
べき縦８ビット×横５ビット（表示時「１」、無表示時
「０」）のドットデータが各アドレスに記憶されたもの
である。このキャラクタジェネレータＲＯＭには、ディ
スプレイ上に表示すべき各種キャラクタデータが記憶さ
れている。ビデオＲＡＭのアドレス配置は、ディスプレ
イ上に表示すべきキャラクタ位置と１対１に対応してお
り、本発明の実施の形態では、ディスプレイに横４文字
×縦４文字表示できる構成となっており、ビデオＲＡＭ
には、ディスプレイに表示すべきキャラクタに対応した
キャラクタジェネレータＲＯＭのアドレスをアクセスす
る為のアドレスデータが書き込まれる。An example of the use of the embodiment of the present invention is a television receiver having an on-screen function. A microcomputer having an on-screen function has a video RAM and a character generator R as a configuration for displaying characters on a display.
Built-in OM. The RAM referred to in the present invention is suitable for use as this video RAM or the like. The character generator is one in which font data of a character to be displayed on the display is stored at each address. For example, vertical 8 bits × horizontal 5 bits (display) The dot data of "1" at the time of display and "0" at the time of no display) are stored at each address. The character generator ROM stores various character data to be displayed on the display. The address arrangement of the video RAM has a one-to-one correspondence with the character position to be displayed on the display, and in the embodiment of the present invention, the display is capable of displaying four horizontal characters × four vertical characters. Video ram
Address data for accessing the address of the character generator ROM corresponding to the character to be displayed on the display is written in.
【００１５】例えば、オンスクリーン機能としては、所
定の横１行のみを空白又は同一キャラクタとする場合が
ある。この場合に、選択フラグ（２７）を「１」にして
ローアドレスデータのみでＲＯＷ０、ＲＯＷ１、ＲＯＷ
２、ＲＯＷ３の何れか１本のワード線（７）のみを選択
し、ビット０〜７毎に書き込み読み出し制御回路（８）
により各ビット毎の４個ずつのメモリセル（１）に同一
データを書き込んでやればよい。こうすることにより、
書き込み時間を短縮でき、ソフトの負担を軽減できる。For example, as the on-screen function, there is a case where only one predetermined horizontal line is blank or the same character. In this case, the selection flag (27) is set to "1" and only row address data is used for ROW0, ROW1, ROW.
2 or ROW3, only one of the word lines (7) is selected, and the write / read control circuit (8) is set for each bit 0-7.
Therefore, the same data may be written in four memory cells (1) for each bit. By doing this,
The writing time can be shortened and the burden on the software can be reduced.
【００１６】また、一般的なＲＡＭの場合は、イニシャ
ルクリアの際のデータ書き込みが同一データ「０」の
為、本発明の実施の形態を利用でき、従来に比べて短時
間での書き込みが可能となる。Further, in the case of a general RAM, since the same data "0" is used for the data write at the time of initial clear, the embodiment of the present invention can be used and the write can be performed in a shorter time than the conventional one. Becomes
【００１７】[0017]
【発明の効果】本発明によれば、ＲＡＭの書き込み時間
を従来に比べて短縮できる。前記ＲＡＭはオンスクリー
ン機能を実現するマイクロコンピュータ内部のビデオＲ
ＡＭに適用すれば、所定の横の行に同一キャラクタを表
示するか或いは無表示とする場合に同一データの一括書
き込みが可能となり、書き込み時間の短縮が可能とな
る。また、一般的なＲＡＭであれば、イニシャルクリア
時のデータ一括書き込みが可能となり、書き込み時間の
短縮を図ることができる。According to the present invention, the writing time of the RAM can be shortened as compared with the conventional case. The RAM is a video R inside the microcomputer that realizes an on-screen function.
When applied to AM, the same data can be collectively written when the same character is displayed or not displayed on a predetermined horizontal row, and the writing time can be shortened. Further, in the case of a general RAM, data batch writing at the time of initial clear becomes possible, and the writing time can be shortened.
【図１】本発明のＲＡＭの書き込み回路を示す回路ブロ
ック図である。FIG. 1 is a circuit block diagram showing a write circuit of a RAM of the present invention.
【図２】従来のＲＡＭの書き込み回路を示す回路ブロッ
ク図である。FIG. 2 is a circuit block diagram showing a write circuit of a conventional RAM.
【図３】メモリセルを示す回路図である。FIG. 3 is a circuit diagram showing a memory cell.
（１） メモリセル （８） 書き込み読み出し制御回路 （１２） ローアドレスデコーダ （２０） カラムアドレスデコーダ （２７） 選択フラグ （２８）（２９）（３０）（３１） ＯＲゲート (1) Memory cell (8) Write / read control circuit (12) Row address decoder (20) Column address decoder (27) Selection flag (28) (29) (30) (31) OR gate
Claims (2)
ット（０〜Ｎ−１）で構成されたＲＡＭの書き込み回路
であって、 前記ＲＡＭのメモリセルを各ビット０〜Ｎ−１毎に分割
すると共に、この分割後の各ビット毎のメモリセルをロ
ー側ｍ列及びカラム側ｎ列に配置して成るＮ個のメモリ
セル群と、 ローアドレスデータの解読結果に基づいて、Ｎ個のメモ
リセル群に共通する所定のロー１列を選択させるローア
ドレスデコーダと、 カラムアドレスデータの解読結果に基づいて、Ｎ個のメ
モリセル群に共通する所定のカラム１列を選択させるカ
ラムアドレスデコーダと、 各メモリセル群毎に設けられ、各メモリセルに対してデ
ータの書き込み又は読み出しを行う書き込み読み出し制
御回路と、 前記カラムアドレスデコーダの出力を使用するか否かを
選択する選択フラグと、 前記選択フラグが前記カラムアドレスデコーダの出力を
使用しない値に設定されている時、当該選択フラグの値
に基づいて、前記カラムアドレスデコーダの出力に関係
なく、Ｎ個のメモリセル群のカラム全列を選択させる選
択回路と、を備え、 選択されたＮ個のメモリセル群に共通する所定のロー１
列に存在する全カラムのメモリセルにデータを一括書き
込みすることを特徴とするＲＡＭの書き込み回路。1. A write circuit of a RAM in which a word written to each address is composed of N bits (0 to N-1), and a memory cell of the RAM is divided into bits 0 to N-1. At the same time, the memory cells for each bit after this division are arranged in m rows on the row side and n columns on the column side, and N memory cells based on the decoding result of the row address data. A row address decoder for selecting a predetermined row 1 column common to a group, a column address decoder for selecting a predetermined column 1 column common to N memory cell groups based on a decoding result of column address data, A write / read control circuit that is provided for each memory cell group and that writes or reads data to or from each memory cell and uses the output of the column address decoder A selection flag for selecting whether or not to output, and when the selection flag is set to a value that does not use the output of the column address decoder, N is selected based on the value of the selection flag regardless of the output of the column address decoder. A selection circuit for selecting all columns of the memory cell groups, and a predetermined row 1 common to the selected N memory cell groups.
A write circuit for a RAM, which writes data in a batch to the memory cells of all columns existing in a column.
る所定のロー１列に存在する全カラムにデータを一括書
き込みする時、各メモリセル群毎に共通データを書き込
ませることを特徴とする請求項１記載のＲＡＭの書き込
み回路。2. When data is collectively written to all columns existing in a predetermined row common to a selected N memory cell group, common data is written to each memory cell group. The RAM write circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8139211A JPH09320277A (en) | 1996-05-31 | 1996-05-31 | Writing circuit for ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8139211A JPH09320277A (en) | 1996-05-31 | 1996-05-31 | Writing circuit for ram |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320277A true JPH09320277A (en) | 1997-12-12 |
Family
ID=15240122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8139211A Pending JPH09320277A (en) | 1996-05-31 | 1996-05-31 | Writing circuit for ram |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320277A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (en) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Method for writing data for semiconductor memory and semiconductor memory |
-
1996
- 1996-05-31 JP JP8139211A patent/JPH09320277A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (en) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Method for writing data for semiconductor memory and semiconductor memory |
| US6377513B2 (en) | 1998-09-25 | 2002-04-23 | Fujitsu Limited | Method for writing data to semiconductor memory and semiconductor memory |
| KR100571737B1 (en) * | 1998-09-25 | 2006-04-18 | 후지쯔 가부시끼가이샤 | Method for writing data for semiconductor memory and semiconductor memory |
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