JPH09319453A - Low power consumption microprocessor - Google Patents

Low power consumption microprocessor

Info

Publication number
JPH09319453A
JPH09319453A JP8136698A JP13669896A JPH09319453A JP H09319453 A JPH09319453 A JP H09319453A JP 8136698 A JP8136698 A JP 8136698A JP 13669896 A JP13669896 A JP 13669896A JP H09319453 A JPH09319453 A JP H09319453A
Authority
JP
Japan
Prior art keywords
register
instruction
data
bit
arithmetic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8136698A
Other languages
Japanese (ja)
Other versions
JP2778583B2 (en
Inventor
Masakazu Chiba
雅一 千葉
Mitsuo Ouchi
光郎 大内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8136698A priority Critical patent/JP2778583B2/en
Priority to US08/866,125 priority patent/US5935237A/en
Publication of JPH09319453A publication Critical patent/JPH09319453A/en
Application granted granted Critical
Publication of JP2778583B2 publication Critical patent/JP2778583B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)
  • Microcomputers (AREA)
  • Power Sources (AREA)

Abstract

PROBLEM TO BE SOLVED: To reduce the power consumption by operating only a register and an arithmetic circuit corresponding to the size of width of data path under execution of which data length of execution instruction is predetermined based on processing contents. SOLUTION: A control signal generator 102 inputs instruction information from an instruction decoder 101 and outputs a control signal for commanding operations to respective registers A111, B112 and C113 and arithmetic circuits B112 and C123 and the supply of clocks to the respective inactive registers and arithmetic circuits is stopped. Therefore, when the reduction of power consumption is requested, only the register and arithmetic circuit to be operated can be operated corresponding to the length of data to be processed, and power consumption can be reduced without generating any data path part to be uselessly operated.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は低消費電力マイクロ
プロセッサに係わり、特に実行中の命令から抽出された
ビット長情報にそれぞれ対応するレジスタおよび演算回
路のみを動作させ、非実行中の命令で扱うビット長をも
つレジスタおよび演算回路に供給されるクロックを停止
するようにした低消費電力マイクロプロセッサに関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low-power microprocessor, and more particularly to a microprocessor and a non-executing instruction which operate only registers and arithmetic circuits corresponding to bit length information extracted from an instruction being executed. The present invention relates to a low power consumption microprocessor that stops a clock supplied to a register having a bit length and an arithmetic circuit.

【0002】[0002]

【従来の技術】一般的なコンピュータは、フォンノイマ
ンが提案した技術以来、次に述べるような構成要素を備
えるようになった。すなわち、中央処理装置(CP
U)、記憶装置(メモリ)、入出力装置(I/O)の3
要素である。中央処理装置、すなわちプロセッサはさら
に演算部と制御部とからなる。
2. Description of the Related Art A general computer has been provided with the following components since the technology proposed by von Neumann. That is, the central processing unit (CP
U), storage device (memory), input / output device (I / O)
Element. The central processing unit, that is, the processor, further includes a calculation unit and a control unit.

【0003】ここでいう演算部とは、現在データパスと
呼ばれるものであり、次の3つ構成要素、すなわち、A
LUやシフタ等の演算回路およびレジスタと、これら相
互間を接続するとともにデータを伝達するための通信バ
スである。
The operation unit referred to here is what is currently called a data path, and has the following three components:
An arithmetic circuit such as an LU and a shifter and a register, and a communication bus for connecting these components and transmitting data.

【0004】また、コピュータの構成は、その時代に使
用可能なハードウェア技術に強く依存している。つま
り、プロセッサが出現した当時は、上述したデータパス
が4ビット構成であった。すなわち、レジスタおよび演
算回路等で処理が可能なデータ等が4ビットの幅であっ
た。
[0004] Further, the configuration of the computer strongly depends on the hardware technology available at that time. That is, when the processor appeared, the data path described above had a 4-bit configuration. That is, data and the like that can be processed by the register and the arithmetic circuit have a width of 4 bits.

【0005】同様にこれらのハードウェア間を接続して
いる通信バスも4本であった。しかし、半導体の微細化
技術が進歩してくると、プロセッサ内にインプリメント
可能ハードェア量が膨大なものとなってきたために、レ
ジスタおよび演算回路の機能が飛躍的に向上してきた。
Similarly, there were four communication buses connecting these pieces of hardware. However, as semiconductor miniaturization technology has advanced, the amount of hardware that can be implemented in a processor has become enormous, so that the functions of registers and arithmetic circuits have dramatically improved.

【0006】この機能向上とともに、処理の可能なデー
タ長、つまりデータパスの幅がビットから8ビットヘ、
8ビットから16ビットへと拡張され、現在の高性能プ
ロセッサでは、データパスの幅が64ビットへと増加し
てきている。
With the improvement of this function, the data length that can be processed, that is, the width of the data path changes from bit to 8 bits.
Expanded from 8 bits to 16 bits, modern high performance processors have increased the width of the data path to 64 bits.

【0007】また、プロセッサは従来の計算装置として
のコンピュータなどの処理装置から電気製品の計算処理
装置へとその応用分野はすます広がってきている。
[0007] Further, the application field of the processor has been expanding from a processing device such as a computer as a conventional computing device to a computing device for electric appliances.

【0008】最近では、電池駆動型の電気製品にも用い
られ、その処理能力への要求が高まるにつれて、高性能
なプロセッサを用いるケースが増加している。このよう
な場合、電力源が電池であるということで、消費電力の
低減に対する要求が高まってきている。
[0008] Recently, it is also used in battery-operated electric products, and as the demand for processing capacity increases, the use of high-performance processors has increased. In such a case, since the power source is a battery, a demand for reduction in power consumption is increasing.

【0009】上述したように進歩してきたプロセッサ
は、データパス幅の増大と、消費電力の低減という相反
する課題に直面している。データパス幅の増大は、半導
体微細化技術により、現在では容易に実現しているが、
消費電力の低減に関しては、回路等の設計方法を工夫す
ることによって実現している。
[0009] As described above, the processor which has advanced faces the contradictory issues of increasing the data path width and reducing the power consumption. The increase in data path width is now easily realized by semiconductor miniaturization technology,
Reduction of power consumption is realized by devising a method of designing a circuit and the like.

【0010】例えば、日経BP社発行の「コンピュータ
アーキクチァ」、ヘネシー・アンド・パターソン著、1
992年12月発行を参照すると、動作スピードを上げ
るために、動的な処理回路(ダイナミッ回路)が用いら
れていたが、これを静的な処理回路(スタテック回路)
を用いることで、無駄な電流を排除したり、内部の実行
回路をパイプライン化することで、不用な回路に対する
電力供給を停止し、消費電力を低減している。
For example, "Computer Architecture" published by Nikkei BP, Hennessy and Patterson, 1
Referring to the December 1999 issue, a dynamic processing circuit (dynamic circuit) was used to increase the operation speed, but this was replaced with a static processing circuit (static circuit).
Is used, unnecessary power is eliminated, and power supply to unnecessary circuits is stopped by using an internal execution circuit as a pipeline to reduce power consumption.

【0011】また、高機能なプロセッサでは、処理する
ことの出来るデータ長を数種類用意しているが、演算回
路、すなわち、ALU、シフタなどの演算を行なう回路
およびレジスタなどは、分割されることなく、常にデー
タパスの幅で動作していた。
In a high-performance processor, several types of data lengths that can be processed are prepared. However, an arithmetic circuit, that is, a circuit for performing an arithmetic operation such as an ALU or a shifter and a register are not divided. , Always worked with the width of the data path.

【0012】例えば、8、16、および64ビットのデ
ータそれぞれのデータを処理することのできる64ビッ
トプロセッサにおいて、それぞれのデータを処理する場
合でも常に演算回路を動作させていた。つまり、ビット
のデータを処理する場合64ビット幅の演算回路を動作
させていたために、処理をするデータ長に関わらず、消
費電力が一定であった。
For example, in a 64-bit processor capable of processing 8-, 16-, and 64-bit data, the arithmetic circuit is always operated even when processing each data. In other words, when processing bit data, the 64-bit width arithmetic circuit was operated, so that power consumption was constant regardless of the data length to be processed.

【0013】ここで、従来のマイクロプロセッサの構成
例を示した図3を参照すると、このマイクロプロセッサ
300は8ビット、16ビットおよび32ビットのデー
タを処理することが可能な32ビット幅のデータパスを
備えた32ビットプロセッサである。
Referring to FIG. 3 showing a configuration example of a conventional microprocessor, the microprocessor 300 has a 32-bit wide data path capable of processing 8-bit, 16-bit and 32-bit data. Is a 32-bit processor equipped with.

【0014】このプロセッサの演算回路321は32ビ
ット幅で構成さている。また、レジスタ311も32ビ
ットになっている。制御信号生成器302は命令デコー
ダ301より命令情報を入力し、レジスタ311、演算
回路321に動作を指示する制御信号331および34
1を出力する。つまり、扱うデータ長の大きさに関かわ
らず、常に全てのレジスタおよび演算回路が動作してい
た。
The arithmetic circuit 321 of this processor has a 32-bit width. The register 311 also has 32 bits. The control signal generator 302 receives instruction information from the instruction decoder 301 and controls signals 331 and 34 for instructing the register 311 and the arithmetic circuit 321 to operate.
Outputs 1. That is, all registers and arithmetic circuits always operate regardless of the size of the data length to be handled.

【0015】[0015]

【発明が解決しようとする課題】上述したように従来の
プロセッサは、ビットのデータを処理する場合、処理を
行なうための実行命令のデータ長が処理内容に準じてあ
らかじめ定められたデータパスの幅の大きさに関かわら
ず、常に全てのレジスタおよび演算回路が動作していた
ので、無駄、データパスが生じることになり消費電力を
削減することが出来ず、したがって消費電力が一定であ
った。
As described above, in the conventional processor, when processing bit data, the data length of an execution instruction for performing the processing has a predetermined data path width determined according to the processing content. Irrespective of the size, all the registers and arithmetic circuits were always operating, so that waste and a data path were generated, and the power consumption could not be reduced. Therefore, the power consumption was constant.

【0016】本発明の目的は、上述の問題点に鑑みなさ
れたものであり、電池駆動のプロセッサにおいて、実行
命令のデータ長が処理内容に準じてあらかじめ定められ
た実行中の命令のデータパスの幅の大きさに順じたレジ
スタおよび演算回路のみ動作させることにより、消費電
力を低減することにある。
An object of the present invention has been made in view of the above-mentioned problems. In a battery-driven processor, the data length of an instruction to be executed is determined based on the data path of the instruction being executed in advance according to the processing content. An object of the present invention is to reduce power consumption by operating only a register and an arithmetic circuit according to a width.

【0017】[0017]

【課題を解決するための手段】本発明の低消費電力マイ
クロプロセッサの特徴は、複数のビット長データ命令を
扱うマイクロプロセッサにおいて、命令デコーダと、実
行処理データの最小ビット長を1単位として分割された
データ格納用のレジスタと、前記最小ビット長に等しい
最小ビット長で複数単位に分割された演算回路と、前記
レジスタおよび前記演算回路を接続するバスと、前記命
令デコーダで生成された命令情報から処理対象となる前
記レジスタおよび前記演算回路のデータビット長情報の
みを抽出し、この抽出されたビット長情報から処理の対
象となる前記レジスタおよび前記演算回路のみに選択的
に供給するためのクロックを生成する制御信号生成手段
とを備えることにある。
A feature of the low power consumption microprocessor of the present invention is that a microprocessor that handles a plurality of bit length data instructions is divided by the instruction decoder and the minimum bit length of execution processing data as one unit. A register for data storage, an arithmetic circuit divided into a plurality of units with a minimum bit length equal to the minimum bit length, a bus connecting the register and the arithmetic circuit, and instruction information generated by the instruction decoder. Only the data bit length information of the register and the arithmetic circuit to be processed is extracted, and a clock for selectively supplying only the register and the arithmetic circuit to be processed from the extracted bit length information. And a control signal generating means for generating.

【0018】また、前記制御信号生成手段は、実行中の
命令から抽出された前記ビット長情報にそれぞれ対応す
る前記レジスタおよび前記演算回路のみを動作させ、非
実行中の命令で扱うビット長をもつ前記レジスタおよび
前記演算回路に供給されるクロックを停止するように構
成される。
Further, the control signal generating means operates only the register and the arithmetic circuit corresponding to the bit length information extracted from the instruction being executed, and has a bit length handled by the instruction not being executed. It is configured to stop a clock supplied to the register and the arithmetic circuit.

【0019】さらに、前記クロック制御手段に供給され
る前記命令は、イミディエイト形式またはレジスタ形式
の命令フォーマットのいずれであっても、前記処理対象
命令のデータ長サイズを表わすビット情報を有する。
Further, the instruction supplied to the clock control means has bit information indicating the data length size of the instruction to be processed regardless of whether the instruction format is the immediate format or the register format.

【0020】[0020]

【発明の実施の形態】まず、本発明の第1の実施の形態
について図面を参照しながら説明する。図1は本発明の
低消費電力マイクロプロセッサの第1の実施の形態を示
すブロック図であり、図2は命令セットの命令フォーマ
ットを示す図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of a low power consumption microprocessor according to the present invention, and FIG. 2 is a diagram showing an instruction format of an instruction set.

【0021】本発明のマイクロプロセッサは、一例とし
て8ビット、16ビットおよび32ビットのデータを処
理することが可能な32ビット幅のマイクロプロセッサ
を用いて説明する。
The microprocessor of the present invention will be described by using a 32-bit microprocessor capable of processing 8-bit, 16-bit and 32-bit data as an example.

【0022】図1をを参照すると、本プロセッサのデー
タパスは、処理可能な最小データ長である8ビットごと
に分割されており、またレジスタも8ビットごとに分割
さている。制御信号生成器102は、命令デコーダ10
1で生成された命令情報から処理対象となるレジスタお
よび演算回路のデータビット長情報103のみを抽出し
て入力し、各レジスタA111、B112およびC11
3と、演算回路A121、B122およびC123とに
動作を指令する制御信号を出力し、これらのレジスタお
よび演算回路を動作させない場合は、これらのにレジス
タ制御用クロック131、132、133、および演算
回路制御用クロック141、142、143の供給がそ
れぞれ停止されている。レジスタおよび演算回路間は通
信バス151〜153で、レジスタおよびシステムイン
タフェース間は通信バス161〜163でそれぞれ接続
される。
Referring to FIG. 1, the data path of this processor is divided into 8 bits which is the minimum data length that can be processed, and the registers are also divided into 8 bits. The control signal generator 102 controls the instruction decoder 10
From the instruction information generated in 1, only the data bit length information 103 of the register and the arithmetic circuit to be processed is extracted and input, and each register A111, B112 and C11 is input.
3 and the arithmetic circuits A121, B122, and C123 are output as control signals, and when these registers and arithmetic circuits are not operated, these register control clocks 131, 132, 133, and arithmetic circuits The supply of the control clocks 141, 142, 143 is stopped. Registers and arithmetic circuits are connected by communication buses 151 to 153, and registers and system interfaces are connected by communication buses 161 to 163, respectively.

【0023】また本プロセッサの命令セットは、データ
を取り扱う命令の場合、図2に示すように、命令コード
中に対象となるデータ長が示されている。
In the instruction set of the present processor, in the case of an instruction handling data, as shown in FIG. 2, the target data length is indicated in the instruction code.

【0024】本実施の形態では、マイクロプロセッサは
図2に示した命令コードのフォーマッを用いる。命令コ
ードは、32ビットの固定長であり、イミディエイト形
式とレジスタ形式との2つの命令フォーマッを用意し、
どちらもビット24、25にサイズ領域をもち、データ
処理を行なう場合のデータ長示す。
In this embodiment, the microprocessor uses the instruction code format shown in FIG. The instruction code has a fixed length of 32 bits, and has two instruction formats, an immediate format and a register format.
Both have size areas in bits 24 and 25 and indicate the data length when data processing is performed.

【0025】例えば、イミディエイト形式の場合は、ビ
ット26〜31がオペレーションコード(OP)、ビッ
ト24および25が命令のデータ長で、ここでいうデー
タビット長情報103であり、SIZE=00が8ビッ
トデータ命令、SJZE=01が16ビットデータ命
令、SIZE=11が32ビットデータ命令を示し、ビ
ット20〜23がソースレジスタ1番号(SRC1)、
ビット16〜19がターゲットレジスタ番号(TARG
ET)、ビット0〜15がイミディエイト(IMMED
IATE)コードである。
For example, in the case of the immediate format, bits 26 to 31 are the operation code (OP), bits 24 and 25 are the data length of the instruction, the data bit length information 103 here, and SIZE = 00 is 8 bits. A data instruction, SJZE = 01 indicates a 16-bit data instruction, SIZE = 11 indicates a 32-bit data instruction, bits 20 to 23 indicate source register 1 number (SRC1),
Bits 16 to 19 are the target register number (TARG
ET), bits 0 to 15 are immediate (IMMED)
IATE) code.

【0026】一方、レジスタ形式は、ビット26〜31
がオペレーションコード(OP)、ビット24および2
5が命令のデータ長で、SIZE=00が8ビットデー
タ命令、SIZE=01が16ビットデータ命令、SI
ZE=11が32ビットデータ命令を示し、ビット20
〜23がソースレジスタ1番号(SRC1)、ビット1
6〜19がターゲットレジスタ番号(TARGET)、
ビット12〜15がソースレジスタ2番号(SRC
2)、ビット8〜11がシフト命令のシフト数(S
A)、ビット0〜15がサブオペレーションコードであ
る。
On the other hand, the register format is bits 26 to 31.
Is the operation code (OP), bits 24 and 2
5 is the instruction data length, SIZE = 00 is an 8-bit data instruction, SIZE = 01 is a 16-bit data instruction, SI
ZE = 11 indicates a 32-bit data instruction, bit 20
23 are source register 1 numbers (SRC1), bit 1
6 to 19 are target register numbers (TARGET),
Bits 12 to 15 are the source register 2 number (SRC
2), bits 8 to 11 are the shift number of the shift instruction (S
A), bits 0 to 15 are sub-operation codes.

【0027】それぞれのデコード論理は、図2に示すよ
うに、ビット24および25に対して、レジスタおよび
演算回路がONのときはクロックを供給し、OFFのと
きはクロックの供給を停止することを示している。
As shown in FIG. 2, each decode logic supplies a clock to bits 24 and 25 when the register and the arithmetic circuit are ON, and stops the clock supply when the register and the arithmetic circuit are OFF. Is shown.

【0028】命令フォーマットのビット24が0、ビッ
ト25も0の場合、データ長は8ビットを示す。以下同
様に、ビット24、25がそれぞれ1、0の場合、16
ビットを示し、24、25がそれぞれ1、1の場合は3
2ビットデータを示す。つまり、16ビットの減算の場
合は、ビット24は1を、ビット25は0を示す。
When the bit 24 of the instruction format is 0 and the bit 25 is also 0, the data length indicates 8 bits. Similarly, when bits 24 and 25 are 1 and 0, respectively, 16
Bit, and 3 when 24 and 25 are 1, 1 respectively
Indicates 2-bit data. That is, in the case of 16-bit subtraction, bit 24 indicates 1 and bit 25 indicates 0.

【0029】命令デコーダ101は、命令を解読すると
きに、処理を行なうデータ長を命令コード中の前述のサ
イズ領域24および25から読み取り、制御信号生成器
102に出力する。
When decoding the instruction, the instruction decoder 101 reads the data length to be processed from the size areas 24 and 25 in the instruction code and outputs it to the control signal generator 102.

【0030】制御信号生成器102は、一般的に使用さ
れているデコーダ回路で構成することが出来、ここでは
データ長サイズの2ビットの組み合せに対してレジスタ
および演算回路6個をそれぞれ所定の組み合せで選択す
るように構成すればよい。
The control signal generator 102 can be constituted by a commonly used decoder circuit. In this case, a register and six arithmetic circuits are respectively provided in a predetermined combination for a combination of 2 bits of data length size. What is necessary is just to comprise so that it may be selected.

【0031】命令デコーダ101からのデータ長情報を
基に動作可能にする各レジスタA111、B112およ
びC113と、各演算回路A121、B122およびC
123を選択し、動作させるためのクロックを供給す
る。
Each of registers A111, B112 and C113 operable based on data length information from instruction decoder 101, and each of arithmetic circuits A121, B122 and C113
A clock for selecting and operating 123 is supplied.

【0032】そのとき、動作させないレジスタおよび演
算回路には、クロックを供給しないので、無駄な電力の
消費を抑制する。
At this time, since no clock is supplied to the register and the arithmetic circuit which are not operated, wasteful power consumption is suppressed.

【0033】図3に制御信号生成器102におけるクロ
ック生成の出力論理を示す。図3を参照すると、例え
ば、16ビットの減算命令を実行する場合、16ビット
の減算命令を命令デコーダ101でデコードすると、ビ
ット24および25がそれぞれ1、および0の情報が得
られるから、16ビットデータを処理する命令であると
認識することができる。
FIG. 3 shows an output logic of clock generation in the control signal generator 102. Referring to FIG. 3, for example, when a 16-bit subtraction instruction is executed, when the 16-bit subtraction instruction is decoded by the instruction decoder 101, information of bits 24 and 25 is 1 and 0, respectively. It can be recognized as an instruction for processing data.

【0034】この情報を制御信号生成器102に転送す
るとともに、図3に示した論理に従ってレジスB112
およびC113にはそれぞれクロックを供給し、それ以
外のレジスタA111および演算回路A121、B12
2およびC123にはクロックの供給を停止する。
This information is transferred to the control signal generator 102 and, at the same time, according to the logic shown in FIG.
And C113 are supplied with clocks, respectively, and the other registers A111 and arithmetic circuits A121 and B12
2 and C123 are stopped.

【0035】この例の場合は、16ビットデータを処理
する演算命令であることが命令デコーダ101において
明確になっているので、レジスタB112、レジスタC
113および演算回路B122およびC123に対して
クロックを供給する。
In this example, since it is clear in the instruction decoder 101 that the instruction is an operation instruction for processing 16-bit data, the register B112 and the register C
A clock is supplied to 113 and arithmetic circuits B122 and C123.

【0036】つまり、レジスタB112を動作させるた
めのレジスタ制御信用クロック信号132、同様にレジ
スタC113のための制御用クロック信号133、演算
回路B122のための演算回路制御用クロック信号14
2、演算回路C123のための演算回路制御用クロック
信号143を介してクロックを供給する。
That is, the register control credit clock signal 132 for operating the register B112, the control clock signal 133 for the register C113, and the arithmetic circuit control clock signal 14 for the arithmetic circuit B122.
2. A clock is supplied via an arithmetic circuit control clock signal 143 for the arithmetic circuit C123.

【0037】その結果、レジスタA111および演算回
路A121に対する電力が削減できることになる。
As a result, power for the register A111 and the arithmetic circuit A121 can be reduced.

【0038】次に第2の実施の形態について説明する
と、このプロセッサは、レジスタ間の転送命令を実行す
る場合の例である。
Next, a description will be given of a second embodiment, in which the processor executes a transfer instruction between registers.

【0039】例えば、8ビットのレジスタ間転送命令を
実行する場合について説明すると、8ビットレジスタ間
転送命令を命令デコーダ101でデコードすると、ビッ
ト24および25がそれぞれ0および0という情報が得
られるので、8ビットデータを扱う命令であることを認
識できる。
For example, the case of executing an 8-bit inter-register transfer instruction will be described. When an 8-bit inter-register transfer instruction is decoded by the instruction decoder 101, information that bits 24 and 25 are 0 and 0, respectively, is obtained. It can be recognized that the instruction handles 8-bit data.

【0040】その情報を制御信号生成器102に転送
し、図3の出力論理にしたがってクロックを供給する。
この例の場合は、8ビットデータを扱う命令であること
は命令デコーダ101において明確になっているので、
レジスタC113のみに対してクロックを供給すること
になる。
The information is transferred to the control signal generator 102, and the clock is supplied according to the output logic of FIG.
In the case of this example, since it is clear in the instruction decoder 101 that the instruction handles 8-bit data,
The clock is supplied only to the register C113.

【0041】つまり、レジスタC113を動作させるた
めのレジスタ制御用クロック信号133を介してクロッ
クを供給する。その結果、レジスタA111、レジスタ
B112、演算回路A121、演算回路B122、演算
回路C123はクロックが供給されないので動作せず、
したがって、消費電力を削減することができる。
That is, a clock is supplied via the register control clock signal 133 for operating the register C113. As a result, the register A111, the register B112, the arithmetic circuit A121, the arithmetic circuit B122, and the arithmetic circuit C123 do not operate because no clock is supplied,
Therefore, power consumption can be reduced.

【0042】[0042]

【発明の効果】以上説明したように、本発明の低消費電
力マイクロプロセッサは、命令デコーダと、実行処理デ
ータの最小ビット長を1単位として分割されたデータ格
納用のレジスタと、最小ビット長に等しい最小ビット長
で複数単位に分割された演算回路と、レジスタおよび演
算回路を接続する通信バスと、命令デコーダで生成され
た命令情報から処理対象となるレジスタおよび演算回路
のデータビット長情報のみを抽出し、この抽出されたビ
ット長情報から処理の対象となるレジスタおよび演算回
路のみに選択的に供給するためのクロックを生成する制
御信号生成手段とを備え、この制御信号生成手段は、実
行中の命令から抽出されたビット長情報にそれぞれ対応
するレジスタおよび演算回路のみを動作させ、非実行中
の命令で扱うビット長をもつレジスタおよび演算回路に
供給されるクロックを停止するように構成されるので、
電池駆動のプロセッサにおいて、消費電力の低減が要求
されている場合に、処理を行なうデータ長に応じて、動
作すべきレジスタおよび演算回路のみを動作させること
ができ、無駄の動作をするデータパス部が生じることが
なく、消費電力が低減できる。
As described above, the low power consumption microprocessor of the present invention has an instruction decoder, a data storage register divided by the minimum bit length of execution processing data as one unit, and a minimum bit length. Only the arithmetic circuit divided into multiple units with the same minimum bit length, the communication bus connecting the registers and arithmetic circuit, and the data bit length information of the register and arithmetic circuit to be processed from the instruction information generated by the instruction decoder. And a control signal generating means for generating a clock for selectively supplying only to the register and the arithmetic circuit to be processed from the extracted bit length information. The registers and arithmetic circuits corresponding to the bit length information extracted from the Since configured to stop the clock to be supplied to the register and the arithmetic circuit with a length,
In a battery-powered processor, when a reduction in power consumption is required, only a register and an arithmetic circuit to be operated can be operated according to a data length to be processed, and a data path unit performing a wasteful operation Power consumption can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施鵜の形態のマイクロプロセ
ッサのブロック図である。
FIG. 1 is a block diagram of a microprocessor according to a first embodiment of the present invention.

【図2】第1の実施の形態で用いる命令フォーマットを
示す図である。
FIG. 2 is a diagram showing an instruction format used in the first embodiment.

【図3】制御信号生成器の16ビット減算命令のクロッ
ク出力論理を示す図である。
FIG. 3 is a diagram showing a clock output logic of a 16-bit subtraction instruction of a control signal generator.

【図4】制御信号生成器のレジスタ間転送命令のクロッ
ク出力論理を示す図である。
FIG. 4 is a diagram illustrating a clock output logic of an inter-register transfer instruction of a control signal generator.

【図5】従来のマイクロプロセッサの構成を示すブロッ
ク図である。
FIG. 5 is a block diagram illustrating a configuration of a conventional microprocessor.

【符号の説明】[Explanation of symbols]

101,301 命令デコーダ 102,302 制御信号生成器 203 データビット長情報 111 16ビット幅のレジスタA 112,113 8ビット幅のレジスタBおよびC 121 16ビット幅の演算回路A 122,123 8ビット幅の演算回路BおよびC 131,132,133,331 レジスタ制御用ク
ロック信号 141,142,143,341 演算回路制御用ク
ロック信号 151 16ビット幅のレジスタおよび演算回路間通
信バス 152,153 8ビット幅のレジスタおよび演算回
路間通信バス 161 16ビット幅のレジスタおよびシステムイン
タフェース間の通信バス 162,163 8ビット幅のレジスタおよびシステ
ムインタフェース間の通信バス 311 32ビット幅のレジスタ 321 32ビット幅の演算回路 351 32ビット幅のレジスタおよび演算回路間通
信バス 361 32ビット幅のレジスタおよびシステムイン
タフェース間の通信バス
101, 301 Instruction decoder 102, 302 Control signal generator 203 Data bit length information 111 16-bit wide register A 112, 113 8-bit wide register B and C 121 16-bit wide arithmetic circuit A 122, 123 8-bit wide Arithmetic circuits B and C 131, 132, 133, 331 Register control clock signal 141, 142, 143, 341 Arithmetic circuit control clock signal 151 16-bit wide register and communication bus between arithmetic circuits 152, 153 8-bit wide register And communication bus between arithmetic circuits 161 16-bit wide register and communication bus between system interfaces 162, 163 8-bit wide register and communication bus between system interfaces 311 32-bit wide register 321 32-bit wide arithmetic circuit 51 32 registers of the register and the arithmetic circuit communication bus 361 32-bit width of the bit width and the communication bus between the system interface

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 複数のビット長データ命令を扱うマイク
ロプロセッサにおいて、命令デコーダと、実行処理デー
タの最小ビット長を1単位として分割されたデータ格納
用のレジスタと、前記最小ビット長に等しい最小ビット
長で複数単位に分割された演算回路と、前記レジスタお
よび前記演算回路を接続するバスと、前記命令デコーダ
で生成された命令情報から処理対象となる前記レジスタ
および前記演算回路のデータビット長情報のみを抽出
し、この抽出されたビット長情報から処理の対象となる
前記レジスタおよび前記演算回路のみに選択的に供給す
るためのクロックを生成する制御信号生成手段とを備え
ることを特徴とする低消費電力マイクロプロセッサ。
1. In a microprocessor for handling a plurality of bit length data instructions, an instruction decoder, a data storage register divided by the minimum bit length of execution processing data as a unit, and a minimum bit equal to the minimum bit length. Only an arithmetic circuit divided into a plurality of units by length, a bus connecting the register and the arithmetic circuit, and data bit length information of the register and the arithmetic circuit to be processed from the instruction information generated by the instruction decoder. And a control signal generating means for generating a clock for selectively supplying only the register and the arithmetic circuit to be processed from the extracted bit length information. Power microprocessor.
【請求項2】 前記制御信号生成手段は、実行中の命令
から抽出された前記ビット長情報にそれぞれ対応する前
記レジスタおよび前記演算回路のみを動作させ、非実行
中の命令で扱うビット長をもつ前記レジスタおよび前記
演算回路に供給されるクロックを停止するように構成さ
れることを特徴とする請求項1記載の低消費電力マイク
ロプロセッサ。
2. The control signal generation means operates only the register and the arithmetic circuit corresponding to the bit length information extracted from the instruction being executed, and has a bit length handled by a non-execution instruction. 2. The low power consumption microprocessor according to claim 1, wherein the microprocessor is configured to stop a clock supplied to the register and the arithmetic circuit.
【請求項3】 前記クロック制御手段に供給される前記
命令は、イミディエイト形式またはレジスタ形式の命令
フォーマットのいずれであっても、前記処理対象命令の
データ長サイズを表わすビット情報を有する請求項1記
載の低消費電力マイクロプロセッサ。
3. The instruction supplied to the clock control means has bit information representing a data length size of the instruction to be processed, regardless of whether the instruction format is an immediate format or a register format. Low power microprocessor.
JP8136698A 1996-05-30 1996-05-30 Low power microprocessor Expired - Fee Related JP2778583B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8136698A JP2778583B2 (en) 1996-05-30 1996-05-30 Low power microprocessor
US08/866,125 US5935237A (en) 1996-05-30 1997-05-30 Microprocessor capable of carrying out different data length instructions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8136698A JP2778583B2 (en) 1996-05-30 1996-05-30 Low power microprocessor

Publications (2)

Publication Number Publication Date
JPH09319453A true JPH09319453A (en) 1997-12-12
JP2778583B2 JP2778583B2 (en) 1998-07-23

Family

ID=15181392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8136698A Expired - Fee Related JP2778583B2 (en) 1996-05-30 1996-05-30 Low power microprocessor

Country Status (1)

Country Link
JP (1) JP2778583B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6789140B2 (en) 2001-08-08 2004-09-07 Matsushita Electric Industrial Co., Ltd. Data processor and data transfer method
US7149904B2 (en) 2002-03-20 2006-12-12 Seiko Epson Corporation System and method for providing a power control device for a computing unit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4412905B2 (en) 2003-01-28 2010-02-10 パナソニック株式会社 Low power operation control device and program optimization device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6789140B2 (en) 2001-08-08 2004-09-07 Matsushita Electric Industrial Co., Ltd. Data processor and data transfer method
US7149904B2 (en) 2002-03-20 2006-12-12 Seiko Epson Corporation System and method for providing a power control device for a computing unit

Also Published As

Publication number Publication date
JP2778583B2 (en) 1998-07-23

Similar Documents

Publication Publication Date Title
US20190042250A1 (en) Variable format, variable sparsity matrix multiplication instruction
US6671796B1 (en) Converting an arbitrary fixed point value to a floating point value
RU2420790C2 (en) Rounding-off in accordance with instructions
EP0699318B1 (en) Unified floating point and integer datapath for risc processor
JP2000122864A (en) Data processing system and instruction system using aggregating
US20120191767A1 (en) Circuit which Performs Split Precision, Signed/Unsigned, Fixed and Floating Point, Real and Complex Multiplication
JP3759647B2 (en) Apparatus and method for performing both 24-bit and 16-bit arithmetic operations
JPH10134036A (en) Single-instruction multiple data processing for multimedia signal processor
EP1293891A3 (en) Arithmetic processor
GB2339040A (en) Executing partial-width packed data instructions
JP3683773B2 (en) Floating point unit that uses a standard MAC unit to perform SIMD operations
WO1999050740A1 (en) Executing partial-width packed data instructions
JPH0728761A (en) Asymmetrical vector multiprocessor
US7631207B1 (en) Reducing power consumption for processing of common values in microprocessor registers and execution units
US20030005261A1 (en) Method and apparatus for attaching accelerator hardware containing internal state to a processing core
JP3781519B2 (en) Instruction control mechanism of processor
JP3665409B2 (en) Method and apparatus for enhanced digital signal processor
US6078940A (en) Microprocessor with an instruction for multiply and left shift with saturate
JPH05216918A (en) Apparatus for processing received signal in accordance with digital-signal processing algorithm
JP2778583B2 (en) Low power microprocessor
EP0594969B1 (en) Data processing system and method for calculating the sum of a base plus offset
JP2001084141A (en) Processor
JPH10143494A (en) Single-instruction plural-data processing for which scalar/vector operation is combined
US6275925B1 (en) Program execution method and program execution device
Li et al. VLSI implementation of a High-performance 32-bit RISC Microprocessor

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980407

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090508

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090508

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100508

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100508

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100508

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100508

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110508

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120508

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120508

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130508

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140508

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees