JPH09305648A - 論理合成システム及びこれを用いて製造された半導体装置 - Google Patents
論理合成システム及びこれを用いて製造された半導体装置Info
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- JPH09305648A JPH09305648A JP8120657A JP12065796A JPH09305648A JP H09305648 A JPH09305648 A JP H09305648A JP 8120657 A JP8120657 A JP 8120657A JP 12065796 A JP12065796 A JP 12065796A JP H09305648 A JPH09305648 A JP H09305648A
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Abstract
(57)【要約】
【課題】半導体回路を設計するための論理合成システム
において、自動生成時に消費電力が考慮されていないた
め、消費電力が高い回路が生成されていた。 【解決手段】初期マッピング（５７）を行った後に、各
配線のスイッチング評価関数を計算しておく（５８）。
そして、前記評価関数値の高い論理セル出力が接続する
配線を内に含めてなる新たな論理セルに再マッピングし
て（５９）、消費電力を見積計算する（６０）。消費電
力制約条件記述にある、制約条件を満たしていれば、回
路面積および動作速度制約条件を満たすか判断する機能
に移る。満たしていない場合は、再度スイッチング評価
関数の計算、再マッピング、消費電力の見積り計算を繰
り返し、ある繰り返し回数で満たすことができなかった
場合は、繰り返し行ったなかで、消費電力が最も小さい
回路を生成する。こうしてスイッチング率の高い配線の
負荷容量を最小限に抑えることができる。
において、自動生成時に消費電力が考慮されていないた
め、消費電力が高い回路が生成されていた。 【解決手段】初期マッピング（５７）を行った後に、各
配線のスイッチング評価関数を計算しておく（５８）。
そして、前記評価関数値の高い論理セル出力が接続する
配線を内に含めてなる新たな論理セルに再マッピングし
て（５９）、消費電力を見積計算する（６０）。消費電
力制約条件記述にある、制約条件を満たしていれば、回
路面積および動作速度制約条件を満たすか判断する機能
に移る。満たしていない場合は、再度スイッチング評価
関数の計算、再マッピング、消費電力の見積り計算を繰
り返し、ある繰り返し回数で満たすことができなかった
場合は、繰り返し行ったなかで、消費電力が最も小さい
回路を生成する。こうしてスイッチング率の高い配線の
負荷容量を最小限に抑えることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体回路を設
計するための論理合成システムに関する。
計するための論理合成システムに関する。
【０００２】
【従来の技術】半導体回路の大規模化に伴い、論理設計
の抽象度を向上させ、設計を効率化するための１手法と
して、ハードウエア記述言語を用いた設計がある。ハー
ドウエア記述言語で記述された設計仕様を論理回路に変
換したあと、該論理回路に対応したマスクパターンを生
成し、該マスクパターンに基づいて半導体基板に素子を
形成して半導体装置が製造される。
の抽象度を向上させ、設計を効率化するための１手法と
して、ハードウエア記述言語を用いた設計がある。ハー
ドウエア記述言語で記述された設計仕様を論理回路に変
換したあと、該論理回路に対応したマスクパターンを生
成し、該マスクパターンに基づいて半導体基板に素子を
形成して半導体装置が製造される。
【０００３】前記設計仕様を論理回路の変換するには、
論理合成が必要である。携帯機器等の分野においては、
回路規模の最適化、高速化もさることながら、動作時間
に影響を及ぼす低消費電力化が鍵であり、論理合成シス
テムにより自動生成された回路においても同様に、低消
費電力化が求められている。しかし従来の論理合成シス
テムにおいては、回路面積や動作速度を考慮した回路の
最適化は行われていたものの、消費電力については考慮
されていなかった。
論理合成が必要である。携帯機器等の分野においては、
回路規模の最適化、高速化もさることながら、動作時間
に影響を及ぼす低消費電力化が鍵であり、論理合成シス
テムにより自動生成された回路においても同様に、低消
費電力化が求められている。しかし従来の論理合成シス
テムにおいては、回路面積や動作速度を考慮した回路の
最適化は行われていたものの、消費電力については考慮
されていなかった。
【０００４】従来技術における論理合成システムの回路
生成例として、ここでＯＲ−ＡＮＤ−ＯＲ回路を取り上
げ説明する。ただし、このＯＲ、ＡＮＤは、論理セルの
一例であって、本発明は当然ながら他の論理セルやマク
ロセルにもメガセルにも適用が可能である。
生成例として、ここでＯＲ−ＡＮＤ−ＯＲ回路を取り上
げ説明する。ただし、このＯＲ、ＡＮＤは、論理セルの
一例であって、本発明は当然ながら他の論理セルやマク
ロセルにもメガセルにも適用が可能である。
【０００５】図２は、ＯＲ−ＡＮＤ−ＯＲ回路の真理値
表を示す。図２の論理を表現する論理回路例としては、
図５、図６、図７の様な回路が挙げられる。論理合成シ
ステムには、製造プロセスに依存しない論理最適化部
と、依存した論理マッピング部があり、図２に示す論理
を持つＯＲ−ＡＮＤ−ＯＲ回路に対して、論理最適化部
で論理冗長性が除去された回路は、図５に示すように、
２入力ＯＲ（１５）、２入力ＡＮＤ（１６）、２入力Ｏ
Ｒ（１７）の構成になる。
表を示す。図２の論理を表現する論理回路例としては、
図５、図６、図７の様な回路が挙げられる。論理合成シ
ステムには、製造プロセスに依存しない論理最適化部
と、依存した論理マッピング部があり、図２に示す論理
を持つＯＲ−ＡＮＤ−ＯＲ回路に対して、論理最適化部
で論理冗長性が除去された回路は、図５に示すように、
２入力ＯＲ（１５）、２入力ＡＮＤ（１６）、２入力Ｏ
Ｒ（１７）の構成になる。
【０００６】図８に従来技術における論理合成システム
入出力フローを示す。論理合成システム（３１）は、Ｈ
ＤＬ入力記述（３０）を入力として論理最適化部を実行
する。その後、入力された回路面積制約条件記述（３
３）、動作速度制約条件記述（３４）を考慮して、論理
セルライブラリ記述（３５）に含まれたセルの中から選
択し、論理回路にマッピングする。図９に従来技術にお
ける一般的な論理マッピング部の機能フロー図を示す。
なお、回路面積制約条件記述（３３）とは、論理を合成
する際に課す回路面積上の制限を表す記述であり、動作
速度制約条件記述（３４）とは、論理を合成する際に課
す回路の動作速度上の制限を表す記述であり、論理セル
ライブラリ記述（３５）とは、各種の面積や動作速度、
論理を有する複数の論理セルのライブラリを記述したも
のであり、マッピングとは、言語としての論理を実体と
しての論理へマッピングすることをいう。
入出力フローを示す。論理合成システム（３１）は、Ｈ
ＤＬ入力記述（３０）を入力として論理最適化部を実行
する。その後、入力された回路面積制約条件記述（３
３）、動作速度制約条件記述（３４）を考慮して、論理
セルライブラリ記述（３５）に含まれたセルの中から選
択し、論理回路にマッピングする。図９に従来技術にお
ける一般的な論理マッピング部の機能フロー図を示す。
なお、回路面積制約条件記述（３３）とは、論理を合成
する際に課す回路面積上の制限を表す記述であり、動作
速度制約条件記述（３４）とは、論理を合成する際に課
す回路の動作速度上の制限を表す記述であり、論理セル
ライブラリ記述（３５）とは、各種の面積や動作速度、
論理を有する複数の論理セルのライブラリを記述したも
のであり、マッピングとは、言語としての論理を実体と
しての論理へマッピングすることをいう。
【０００７】図５に示す回路が論理最適化部を実行後の
回路に対して、図６に示す回路は面積または動作速度を
考慮した回路である。一般的に、ＣＭＯＳのＩＣでは２
入力ＮＡＮＤをベースとしたセル構造になっているた
め、図５の２入力ＯＲセル（１５）＋２入力ＡＮＤセル
（１６）の構成よりも、図６のいわゆるＡＮＤ−ＯＲ複
合セル（２６）の回路構成の方が回路面積が小さくな
る。また製造プロセスがサブミクロンになってくると、
配線遅延が回路遅延全体の主な要因となるため、論理セ
ル間の配線容量を少なくでき、遅延も抑える事ができ
る。
回路に対して、図６に示す回路は面積または動作速度を
考慮した回路である。一般的に、ＣＭＯＳのＩＣでは２
入力ＮＡＮＤをベースとしたセル構造になっているた
め、図５の２入力ＯＲセル（１５）＋２入力ＡＮＤセル
（１６）の構成よりも、図６のいわゆるＡＮＤ−ＯＲ複
合セル（２６）の回路構成の方が回路面積が小さくな
る。また製造プロセスがサブミクロンになってくると、
配線遅延が回路遅延全体の主な要因となるため、論理セ
ル間の配線容量を少なくでき、遅延も抑える事ができ
る。
【０００８】
【発明が解決しようとする課題】しかし、上記の従来の
技術では、図６のように半導体装置としての消費電力を
考慮しない回路を生成していた。すなわち、半導体装置
においては、たとえば、ＣＭＯＳ集積装置の場合には、
消費電流はスイッチング周波数の２乗に比例するが図６
の回路はスイッチング周波数が考慮されずに合成されて
いるからである。
技術では、図６のように半導体装置としての消費電力を
考慮しない回路を生成していた。すなわち、半導体装置
においては、たとえば、ＣＭＯＳ集積装置の場合には、
消費電流はスイッチング周波数の２乗に比例するが図６
の回路はスイッチング周波数が考慮されずに合成されて
いるからである。
【０００９】また他の従来技術で、図７に示すように、
２入力ＯＲ回路（２９）のような出力駆動能力の低い論
理セルに置き換えることにより、論理セル内部の消費電
力も下げる試みがあるが、サブミクロン技術においては
配線におけるスイッチング充放電による消費電力が支配
的であるため、効果が少ない。
２入力ＯＲ回路（２９）のような出力駆動能力の低い論
理セルに置き換えることにより、論理セル内部の消費電
力も下げる試みがあるが、サブミクロン技術においては
配線におけるスイッチング充放電による消費電力が支配
的であるため、効果が少ない。
【００１０】本発明の目的は、消費電力を考慮するため
のスイッチング評価関数を用い、論理回路にマッピング
する際に、前記スイッチング評価関数値の高い配線を、
複合セル内に含めた論理回路を生成することにより、消
費電力の小さい半導体回路を設計する論理合成システム
を提供することにある。
のスイッチング評価関数を用い、論理回路にマッピング
する際に、前記スイッチング評価関数値の高い配線を、
複合セル内に含めた論理回路を生成することにより、消
費電力の小さい半導体回路を設計する論理合成システム
を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載された本発明の論理合成システム
は、半導体回路を設計する論理合成システムにおいて、
前記半導体回路の各論理セル出力に対するスイッチング
関数を評価する手段と、前記スイッチング関数を評価す
る手段の値によってマッピングする新たなセルを選択す
る手段とを有し、該新たなセルを含む前記半導体回路を
合成することを特徴とする。
に、請求項１に記載された本発明の論理合成システム
は、半導体回路を設計する論理合成システムにおいて、
前記半導体回路の各論理セル出力に対するスイッチング
関数を評価する手段と、前記スイッチング関数を評価す
る手段の値によってマッピングする新たなセルを選択す
る手段とを有し、該新たなセルを含む前記半導体回路を
合成することを特徴とする。
【００１２】また、請求項２に記載された半導体装置
は、前記新たなセルを含む前記半導体回路を含むことを
特徴とする。
は、前記新たなセルを含む前記半導体回路を含むことを
特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の論理合成システム
を、実施例により図面を用いて説明する。
を、実施例により図面を用いて説明する。
【００１４】図３は、本発明の論理合成システム入出力
フローの実施例である。
フローの実施例である。
【００１５】図３において、本発明の論理合成システム
（１０）は、ＨＤＬ入力記述（９）を入力として論理最
適化部を実行する。その後、入力された回路面積制約条
件記述（１２）、動作速度制約条件記述（１４）および
消費電力制約条件記述（１３）を考慮して、論理セルラ
イブラリ記述（３６）に含まれた論理セルの中から選択
し、論理回路にマッピングする。
（１０）は、ＨＤＬ入力記述（９）を入力として論理最
適化部を実行する。その後、入力された回路面積制約条
件記述（１２）、動作速度制約条件記述（１４）および
消費電力制約条件記述（１３）を考慮して、論理セルラ
イブラリ記述（３６）に含まれた論理セルの中から選択
し、論理回路にマッピングする。
【００１６】図４は、本発明の論理合成システムにおけ
る論理マッピング部の機能フロー図である。
る論理マッピング部の機能フロー図である。
【００１７】初期マッピング（５７）を行った後に、各
配線のスイッチング評価関数を計算しておく（５８）。
そして前記評価関数値の高い論理セル出力が接続する配
線を、内に含めた新たな論理セルに再マッピングして
（５９）、消費電力を見積計算する（６０）。図３の消
費電力制約条件記述（１３）にある、制約条件を満たし
ていれば、回路面積および動作速度制約条件を満たすか
判断する機能に移る。満たしていない場合は、再度スイ
ッチング評価関数の計算、再マッピング、消費電力の見
積り計算を繰り返し、ある繰り返し回数で満たすことが
できなかった場合は、繰り返し行ったなかで、消費電力
が最も小さい回路を生成する。
配線のスイッチング評価関数を計算しておく（５８）。
そして前記評価関数値の高い論理セル出力が接続する配
線を、内に含めた新たな論理セルに再マッピングして
（５９）、消費電力を見積計算する（６０）。図３の消
費電力制約条件記述（１３）にある、制約条件を満たし
ていれば、回路面積および動作速度制約条件を満たすか
判断する機能に移る。満たしていない場合は、再度スイ
ッチング評価関数の計算、再マッピング、消費電力の見
積り計算を繰り返し、ある繰り返し回数で満たすことが
できなかった場合は、繰り返し行ったなかで、消費電力
が最も小さい回路を生成する。
【００１８】図１は、本発明の論理合成システムにより
生成された回路例である。消費電力の面においては、図
１の回路と、図６の従来技術により生成される回路では
大きく異なる。たとえば、ＣＭＯＳ半導体装置では、一
般的に消費電力は、各論理セルの出力におけるスイッチ
ング率（スイッチング周波数）の２乗と、前記論理セル
の出力が接続された配線の負荷容量に比例して増加す
る。そのため、スイッチング率が等価である論理最適化
後の回路、図１、図６では、各論理セルの出力における
配線の負荷容量が異なれば、消費電力が変わってくる。
生成された回路例である。消費電力の面においては、図
１の回路と、図６の従来技術により生成される回路では
大きく異なる。たとえば、ＣＭＯＳ半導体装置では、一
般的に消費電力は、各論理セルの出力におけるスイッチ
ング率（スイッチング周波数）の２乗と、前記論理セル
の出力が接続された配線の負荷容量に比例して増加す
る。そのため、スイッチング率が等価である論理最適化
後の回路、図１、図６では、各論理セルの出力における
配線の負荷容量が異なれば、消費電力が変わってくる。
【００１９】ここで図１、図５、図６は各論理セル出力
におけるスイッチング率は等価なので、図５を用いて各
配線のスイッチング率を計算してみる。入力Ａ（４
１）、入力Ｂ（４２）、入力Ｃ（４３）、入力Ｄ（４
４）の静的なスイッチング確率を０．５とする（０また
は１に変化する確率が等しい）。２入力ＯＲ（１５）の
出力が接続している配線Ｎ３（２０）が、０から１に変
化する確率は、入力の状態が（０、０）、（０、１）、
（１、０）、（１、１）のうち３状態あるので、Ｎ３の
スイッチング確率は、 ０．５＊０．７５＋０．５＊０．７５ ＝ ０．７５ となる。同様に、配線Ｎ２（１９）のスイッチング確率
は、ＡＮＤの出力で０から１に変化する状態は１状態だ
けなので、前記Ｎ３のスイッチング確率を伝播させ、 ０．７５＊０．２５＋０．５＊０．２５ ＝ 約０．３
１３ また配線Ｎ１（１８）のスイッチング確率は、 ０．３１３＊０．７５＋０．５＊０．７５＝ 約０．６
１ となる。
におけるスイッチング率は等価なので、図５を用いて各
配線のスイッチング率を計算してみる。入力Ａ（４
１）、入力Ｂ（４２）、入力Ｃ（４３）、入力Ｄ（４
４）の静的なスイッチング確率を０．５とする（０また
は１に変化する確率が等しい）。２入力ＯＲ（１５）の
出力が接続している配線Ｎ３（２０）が、０から１に変
化する確率は、入力の状態が（０、０）、（０、１）、
（１、０）、（１、１）のうち３状態あるので、Ｎ３の
スイッチング確率は、 ０．５＊０．７５＋０．５＊０．７５ ＝ ０．７５ となる。同様に、配線Ｎ２（１９）のスイッチング確率
は、ＡＮＤの出力で０から１に変化する状態は１状態だ
けなので、前記Ｎ３のスイッチング確率を伝播させ、 ０．７５＊０．２５＋０．５＊０．２５ ＝ 約０．３
１３ また配線Ｎ１（１８）のスイッチング確率は、 ０．３１３＊０．７５＋０．５＊０．７５＝ 約０．６
１ となる。
【００２０】図１、図６においてそれぞれＯＲ−ＡＮＤ
複合セル（１）あるいはＡＮＤ−ＯＲ複合セル（２６）
を使用しているため、その論理セル内部の配線は固定さ
れ短いため、前記配線の配線容量は論理セル間にまたが
るものと比較して非常に小さくなる。そのため、図１、
図６を比較すると、スイッチング確率０．７５の配線Ｎ
３を複合セル内に持つ図１の方が、スイッチング確率
０．３１３の配線Ｎ２を複合セル内に持つ図６よりも、
消費電力値が抑えられることがわかる。
複合セル（１）あるいはＡＮＤ−ＯＲ複合セル（２６）
を使用しているため、その論理セル内部の配線は固定さ
れ短いため、前記配線の配線容量は論理セル間にまたが
るものと比較して非常に小さくなる。そのため、図１、
図６を比較すると、スイッチング確率０．７５の配線Ｎ
３を複合セル内に持つ図１の方が、スイッチング確率
０．３１３の配線Ｎ２を複合セル内に持つ図６よりも、
消費電力値が抑えられることがわかる。
【００２１】ところが従来の技術では、回路面積及び動
作速度だけを考慮していた為、図１と図６を比較した場
合、優劣を明確にすることが困難であった。回路面積
は、図１においてはＯＲ−ＡＮＤセル（１）＋ＯＲセル
（２）であり、図６においてはＡＮＤ−ＯＲセル（２
６）＋ＯＲセル（２５）である。また配線の数も６本と
同じである。動作速度も、図１においては、入力Ａ（３
７）または入力Ｂ（３８）から、出力Ｘ（５３）までの
経路が最も長いが、その間の論理段数は３、使用する配
線数は３である。図６においても同様に、入力Ａ（４
５）または入力Ｂ（４６）から出力Ｘ（５５）までの論
理段数および配線数は各３である。このため、従来の技
術においては、図１の回路を生成する可能性はあるもの
の、図６と比較して優劣をつけることが困難であるた
め、消費電力を考慮しない回路、図６を生成してしまう
という問題があった。しかし本発明では消費電力も考慮
するため、前述したように図６の回路に比べ消費電力値
を抑えることのできる図１の回路を必ず生成するのであ
る。
作速度だけを考慮していた為、図１と図６を比較した場
合、優劣を明確にすることが困難であった。回路面積
は、図１においてはＯＲ−ＡＮＤセル（１）＋ＯＲセル
（２）であり、図６においてはＡＮＤ−ＯＲセル（２
６）＋ＯＲセル（２５）である。また配線の数も６本と
同じである。動作速度も、図１においては、入力Ａ（３
７）または入力Ｂ（３８）から、出力Ｘ（５３）までの
経路が最も長いが、その間の論理段数は３、使用する配
線数は３である。図６においても同様に、入力Ａ（４
５）または入力Ｂ（４６）から出力Ｘ（５５）までの論
理段数および配線数は各３である。このため、従来の技
術においては、図１の回路を生成する可能性はあるもの
の、図６と比較して優劣をつけることが困難であるた
め、消費電力を考慮しない回路、図６を生成してしまう
という問題があった。しかし本発明では消費電力も考慮
するため、前述したように図６の回路に比べ消費電力値
を抑えることのできる図１の回路を必ず生成するのであ
る。
【００２２】以上のように、前記実施例では、論理合成
システムにスイッチング評価関数を導入し、前記スイッ
チング評価関数値の高い論理セル出力の接続する配線を
内に含めた新たな論理セルであるＯＲ−ＡＮＤ複合セル
（１）に再マッピングすることにより、スイッチング率
の高い配線の負荷容量を最小限に抑えることができる。
この実施例では複合セルとしてＯＲ−ＡＮＤ複合セルを
新たなセルとしたが、他の復号セルや別構成のセルにマ
ッピングしても、スイッチング評価関数を導入し、スイ
ッチング評価関数値の高い論理セル出力の接続する配線
を内に含めてなる新たな論理セルであれば本発明の範囲
に含まれることはいうまでもない。また、論理セル内に
配線だけでなく、マクロセルやメガセルの内部において
も同様である。 また、スイッチング評価関数は、本実
施例では静的なスイッチング率に基づいて計算している
が、回路の特殊性を考慮して、適当に重みをつけたスイ
ッチング率を用いてもよいし、粗いスイッチング率に基
づいて一旦論理合成をした後に、論理シミュレーション
を行い、この論理シミュレータの出力結果から動的なス
イッチング率を計算し、この計算結果に基づいて再度の
論理合成をすれば、より低消費電力を実現可能な論理合
成をすることができる。
システムにスイッチング評価関数を導入し、前記スイッ
チング評価関数値の高い論理セル出力の接続する配線を
内に含めた新たな論理セルであるＯＲ−ＡＮＤ複合セル
（１）に再マッピングすることにより、スイッチング率
の高い配線の負荷容量を最小限に抑えることができる。
この実施例では複合セルとしてＯＲ−ＡＮＤ複合セルを
新たなセルとしたが、他の復号セルや別構成のセルにマ
ッピングしても、スイッチング評価関数を導入し、スイ
ッチング評価関数値の高い論理セル出力の接続する配線
を内に含めてなる新たな論理セルであれば本発明の範囲
に含まれることはいうまでもない。また、論理セル内に
配線だけでなく、マクロセルやメガセルの内部において
も同様である。 また、スイッチング評価関数は、本実
施例では静的なスイッチング率に基づいて計算している
が、回路の特殊性を考慮して、適当に重みをつけたスイ
ッチング率を用いてもよいし、粗いスイッチング率に基
づいて一旦論理合成をした後に、論理シミュレーション
を行い、この論理シミュレータの出力結果から動的なス
イッチング率を計算し、この計算結果に基づいて再度の
論理合成をすれば、より低消費電力を実現可能な論理合
成をすることができる。
【００２３】
【発明の効果】以上説明したようにこの発明によれば、
論理合成される半導体回路に対して、スイッチング率の
高い配線の負荷容量を最小限に抑えることができ、前記
半導体回路の消費電力を低減する、論理合成システムを
提供できる。
論理合成される半導体回路に対して、スイッチング率の
高い配線の負荷容量を最小限に抑えることができ、前記
半導体回路の消費電力を低減する、論理合成システムを
提供できる。
【図１】本発明の論理合成システム実施例により生成さ
れた回路図。
れた回路図。
【図２】ＯＲ−ＡＮＤ−ＯＲ回路の真理値表。
【図３】本発明の論理合成システム入出力フロー図。
【図４】本発明の論理マッピング部における機能フロー
図。
図。
【図５】従来の論理合成システムの論理最適化部により
生成された回路図。
生成された回路図。
【図６】従来の論理合成システムにより生成された回路
図（１）。
図（１）。
【図７】従来の論理合成システムにより生成された回路
図（２）。
図（２）。
【図８】従来の論理合成システム入出力フロー図。
【図９】従来例の論理マッピング部における機能フロー
図。
図。
３〜８、１８〜２４、２７、２８は論理セル間の配線、
１はＯＲ−ＡＮＤ複合セル、２６はＡＮＤ−ＯＲ複合セ
ル、１６は２入力ＡＮＤセル、２、１５、１７、２５は
２入力ＯＲセル、２９は駆動能力の小さいＯＲセル、３
７〜５２は入力端子、５３〜５６は出力端子、９、３０
はＨＤＬ入力記述、１２、３３は回路面積制約条件記
述、１４、３４は動作速度制約条件記述、１３は消費電
力制約条件記述、１０、３１は論理合成システム、１
１、３２は論理回路記述、３５、３６は論理セルライブ
ラリ記述、５７〜６０は論理合成システムを構成する機
能ブロック部である。
１はＯＲ−ＡＮＤ複合セル、２６はＡＮＤ−ＯＲ複合セ
ル、１６は２入力ＡＮＤセル、２、１５、１７、２５は
２入力ＯＲセル、２９は駆動能力の小さいＯＲセル、３
７〜５２は入力端子、５３〜５６は出力端子、９、３０
はＨＤＬ入力記述、１２、３３は回路面積制約条件記
述、１４、３４は動作速度制約条件記述、１３は消費電
力制約条件記述、１０、３１は論理合成システム、１
１、３２は論理回路記述、３５、３６は論理セルライブ
ラリ記述、５７〜６０は論理合成システムを構成する機
能ブロック部である。
Claims (2)
- 【請求項１】半導体回路を設計する論理合成システムに
おいて、前記半導体回路の各論理セル出力に対するスイ
ッチング関数を評価する手段と、前記スイッチング関数
を評価する手段の値によってマッピングする新たなセル
を選択する手段とを有し、該新たなセルを含む前記半導
体回路を合成することを特徴とする論理合成システム。 - 【請求項２】前記新たなセルを含む前記半導体回路を含
むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120657A JPH09305648A (ja) | 1996-05-15 | 1996-05-15 | 論理合成システム及びこれを用いて製造された半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8120657A JPH09305648A (ja) | 1996-05-15 | 1996-05-15 | 論理合成システム及びこれを用いて製造された半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305648A true JPH09305648A (ja) | 1997-11-28 |
Family
ID=14791669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8120657A Withdrawn JPH09305648A (ja) | 1996-05-15 | 1996-05-15 | 論理合成システム及びこれを用いて製造された半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7178116B2 (en) | 2004-06-30 | 2007-02-13 | Fujitsu Limited | Method and device for designing semiconductor integrated circuit and logic design program |
| US7756653B2 (en) | 2007-03-27 | 2010-07-13 | Fujitsu Limited | Storage medium storing thereon power consumption analysis program, and power consumption analysis method |
-
1996
- 1996-05-15 JP JP8120657A patent/JPH09305648A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7178116B2 (en) | 2004-06-30 | 2007-02-13 | Fujitsu Limited | Method and device for designing semiconductor integrated circuit and logic design program |
| US7756653B2 (en) | 2007-03-27 | 2010-07-13 | Fujitsu Limited | Storage medium storing thereon power consumption analysis program, and power consumption analysis method |
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