JPH09283706A - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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- JPH09283706A JPH09283706A JP9131496A JP9131496A JPH09283706A JP H09283706 A JPH09283706 A JP H09283706A JP 9131496 A JP9131496 A JP 9131496A JP 9131496 A JP9131496 A JP 9131496A JP H09283706 A JPH09283706 A JP H09283706A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、抵抗温度係数が改
良された抵抗素子を有する半導体装置及びその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a resistance element having an improved temperature coefficient of resistance and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】最近の半導体集積回路に要求される特性
の高精度化に伴い、トランジスタなどの能動素子だけで
なく、抵抗などの受動素子の高精度化技術が注目を集め
ている。なかでも、半導体集積回路に内蔵される素子の
温度特性は、消費電力の低減、設計マージンの緩和、無
調整化の点からその重要性が増してきている。2. Description of the Related Art With the recent increase in accuracy of characteristics required for semiconductor integrated circuits, attention has been paid to technology for improving accuracy of not only active elements such as transistors but also passive elements such as resistors. Above all, the temperature characteristics of the elements incorporated in the semiconductor integrated circuit are becoming more important in terms of reduction of power consumption, relaxation of design margin, and no adjustment.
【０００３】例えば、半導体集積回路の内部に基準電圧
源を内蔵する場合、従来はツェナーダイオードやバンド
ギャップ・リファレンスという比較的安定な基準電圧源
を作り、これを抵抗で割った基準電流を用いる方法が採
られている。このような抵抗の一例の平面図を図７
（ａ）に示す。また、図７（ａ）のＡ−Ａ’線に沿った
断面図を図７（ｂ）に、Ｂ−Ｂ’線に沿った断面図を図
７（ｃ）にそれぞれ示す。この抵抗体１００は、多結晶
シリコンで構成され、不純物のドーピング等により抵抗
値が決められている。この抵抗体１００は、基板１０の
上に酸化膜などの絶縁膜２００を介して形成されてお
り、絶縁膜２０１で被覆されている。抵抗体１００の両
端にはコンタクト２０１ａが設けられており、アルミニ
ウム配線３００と接続されている。For example, in the case of incorporating a reference voltage source inside a semiconductor integrated circuit, a comparatively stable reference voltage source such as a Zener diode or a bandgap reference is conventionally formed, and a reference current obtained by dividing this by a resistance is used. Is taken. A plan view of an example of such a resistor is shown in FIG.
(A). Further, a sectional view taken along the line AA ′ of FIG. 7A is shown in FIG. 7B, and a sectional view taken along the line BB ′ is shown in FIG. 7C. The resistor 100 is made of polycrystalline silicon and has a resistance value determined by doping impurities or the like. The resistor 100 is formed on the substrate 10 via an insulating film 200 such as an oxide film, and is covered with an insulating film 201. Contacts 201a are provided on both ends of the resistor 100 and are connected to the aluminum wiring 300.
【０００４】このような抵抗体を製造する方法について
簡単に説明すると、シリコン基板１０上に酸化珪素膜２
００を約４００℃のＣＶＤ法にて１５０〜３００ｎｍ形
成し、次いで多結晶シリコン膜１００を約６５０℃のＣ
ＶＤ法にて例えば１５０ｎｍ形成する。その後、ポリ抵
抗の値を決める不純物のドーピングを行う。例えばρｓ
＝２０００Ω／□のｐ型抵抗を形成する場合、ＢＦ2 を
エネルギー３０ｋｅＶ、ドーズ量４．５×１０14／ｃｍ
2 程度でイオン注入する。その後、多結晶シリコン膜１
００のパターニングを行った後、絶縁膜２０１として酸
化珪素を３００ｎｍ程度形成する。１０００℃、３０分
程度のアニールを行った後、コンタクト２０１ａ、アル
ミニウム配線３００を形成してポリ抵抗が形成される。A method of manufacturing such a resistor will be briefly described. The silicon oxide film 2 is formed on the silicon substrate 10.
00 is formed to a thickness of 150 to 300 nm by a CVD method at about 400 ° C., and then the polycrystalline silicon film 100 is subjected to C at about 650 ° C.
For example, it is formed to a thickness of 150 nm by the VD method. After that, doping of impurities that determine the value of poly resistance is performed. For example ρs
= 2000 Ω / □ p-type resistor is formed, the energy of BF 2 is 30 keV and the dose is 4.5 × 10 14 / cm 3.
Ion implantation is performed at about 2 . Then, the polycrystalline silicon film 1
After patterning No. 00, silicon oxide having a thickness of about 300 nm is formed as the insulating film 201. After annealing at 1000 ° C. for about 30 minutes, the contact 201a and the aluminum wiring 300 are formed to form a poly resistor.
【０００５】[0005]
【発明が解決しようとする課題】ところが、従来の半導
体の抵抗においては、キャリア数、キャリアの移動度が
温度によって大きく変化するため、その抵抗値は比較的
大きな温度依存性を持つという問題がある。例えば、ρ
ｓ＝２０００Ω／□のポリ抵抗の温度係数は約−１３０
０ｐｐｍ／℃である。一般にＩＣの動作保証温度範囲は
−２０〜７０℃であり、この範囲においてρｓ＝２００
０Ω／□のポリ抵抗であれば、抵抗値は約±６％変動す
る。実際のＩＣではこの変動を補償するため、別途温度
補償回路を組み込んでいるが、これにより素子数は増大
し、回路の複雑化を招く。また、消費電力は抵抗値によ
って決定されるため、温度による抵抗値変動で消費電力
がばらつき、消費電力の増大をもたらすという問題があ
る。However, in the conventional semiconductor resistance, there is a problem that the resistance value has a relatively large temperature dependency because the number of carriers and the mobility of carriers greatly change with temperature. . For example, ρ
The temperature coefficient of poly resistance of s = 2000Ω / □ is about -130.
It is 0 ppm / ° C. Generally, the temperature guaranteed operating range of the IC is -20 to 70 ° C, and in this range ρs = 200.
If the poly resistance is 0Ω / □, the resistance value fluctuates by about ± 6%. In an actual IC, a temperature compensation circuit is separately incorporated in order to compensate for this fluctuation, but this increases the number of elements and complicates the circuit. Further, since the power consumption is determined by the resistance value, there is a problem that the power consumption varies due to the resistance value variation due to temperature, which causes an increase in the power consumption.
【０００６】本発明は、上記事情に鑑みなされたもの
で、抵抗温度係数が０に近い抵抗を有する半導体装置及
びその製造方法を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device having a resistance having a temperature coefficient of resistance close to 0 and a method for manufacturing the same.
【０００７】[0007]
【課題を解決するための手段】本発明は、上記目的を達
成するため、絶縁体上に形成された抵抗体を有する半導
体装置であって、一つの抵抗体内に抵抗温度係数の異な
る少なくとも２つ以上の領域を有し、これらの領域が抵
抗体の抵抗を構成することを特徴とする半導体装置を提
供する。To achieve the above object, the present invention is a semiconductor device having a resistor formed on an insulator, wherein at least two resistors having different resistance temperature coefficients are provided in one resistor. There is provided a semiconductor device having the above-mentioned regions, and these regions constitute the resistance of a resistor.
【０００８】この場合、一つの抵抗体内に正の抵抗温度
係数を有する領域と負の抵抗温度係数を有する領域とを
有し、該抵抗体の抵抗温度係数が全体としてほぼ０であ
ることが好ましい。また、本発明は、上記目的を達成す
るため、半導体基板上に絶縁膜を介して抵抗体を構成す
る第１の抵抗温度係数を有する抵抗膜を形成する工程
と、該第１の抵抗温度係数を有する抵抗膜の一部に第２
の抵抗温度係数を有する領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法を提供する。In this case, it is preferable that one resistor has a region having a positive temperature coefficient of resistance and a region having a negative temperature coefficient of resistance, and the temperature coefficient of resistance of the resistor is substantially zero as a whole. . Further, in order to achieve the above object, the present invention provides a step of forming a resistance film having a first resistance temperature coefficient which constitutes a resistor on a semiconductor substrate through an insulating film, and the first resistance temperature coefficient. Second on a part of the resistive film having
And a step of forming a region having a temperature coefficient of resistance.
【０００９】上記第２の抵抗温度係数を有する領域を形
成する工程において、第１の抵抗温度係数を有する抵抗
膜の一部の領域に該抵抗膜の結晶を破壊してアモルファ
ス化する工程と、該アモルファス工程後、５００〜８０
０℃でアニーリングを行う工程とすることが好ましい。In the step of forming the region having the second temperature coefficient of resistance, a step of destroying the crystal of the resistance film in a part of the region of the resistance film having the first temperature coefficient of resistance to make it amorphous. 500-80 after the amorphous process
It is preferable to perform the annealing at 0 ° C.
【００１０】また、第１の抵抗温度係数を有する領域の
温度係数が負であり、第２の抵抗温度係数を有する領域
の温度係数が正であり、抵抗体の抵抗温度係数が全体と
してほぼ０となることが好ましい。本発明の半導体装置
は、一つの抵抗体に抵抗温度係数が異なる領域を２つ以
上設けている。そのため、例えば一つの抵抗体内に正の
抵抗温度係数を有する領域と負の抵抗温度係数を有する
領域とを形成し、これらの領域の抵抗温度係数の相殺に
より、抵抗体の抵抗温度係数を全体としてほぼ０とする
ことが可能である。The temperature coefficient of the region having the first temperature coefficient of resistance is negative, the temperature coefficient of the region having the second temperature coefficient of resistance is positive, and the temperature coefficient of resistance of the resistor as a whole is almost zero. It is preferable that In the semiconductor device of the present invention, one resistor is provided with two or more regions having different resistance temperature coefficients. Therefore, for example, a region having a positive temperature coefficient of resistance and a region having a negative temperature coefficient of resistance are formed in one resistor, and the resistance temperature coefficients of these regions are canceled to make the temperature coefficient of resistance of the resistor as a whole. It can be almost zero.
【００１１】また、本発明の半導体装置の製造方法は、
第１の抵抗温度係数を有する抵抗膜の一部の領域に第２
の温度係数を有する領域を形成することにより、抵抗体
内に正の抵抗温度係数を有する領域と負の抵抗温度係数
を有する領域とを形成し、これらの領域の抵抗温度係数
の相殺により、抵抗温度係数がほぼ０の抵抗を製造でき
る。第２の温度係数を有する領域を形成するには、例え
ばシリコンをイオン注入して抵抗膜のグレイン境界を破
壊してアモルファス化する。その後、比較的低温でアニ
ーリングして、グレインを成長させることにより達成す
ることができる。Further, a method of manufacturing a semiconductor device according to the present invention
A second region is formed in a region of the resistance film having the first temperature coefficient of resistance.
A region having a positive temperature coefficient of resistance and a region having a negative temperature coefficient of resistance are formed in the resistor by forming a region having a temperature coefficient of It is possible to manufacture resistors with a coefficient of almost zero. To form the region having the second temperature coefficient, for example, silicon is ion-implanted to break the grain boundaries of the resistance film to make it amorphous. This can then be achieved by annealing at a relatively low temperature to grow the grains.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施形態に限
定されるものではない。本発明の半導体装置の特徴であ
る抵抗体の製造方法について、その一例を図１〜図６で
説明する。BEST MODE FOR CARRYING OUT THE INVENTION The embodiments of the present invention will be specifically described below, but the present invention is not limited to the following embodiments. An example of a method of manufacturing a resistor, which is a feature of the semiconductor device of the present invention, will be described with reference to FIGS.
【００１３】まず、図１に示すように、例えばｐ型シリ
コン基板１０上に、常法に従い熱酸化などで素子分離酸
化膜（ＬＯＣＯＳ）２１を例えば３００〜４００ｎｍ程
度の膜厚で形成する。その後、例えば４００℃程度のＣ
ＶＤ法などで酸化珪素膜２２を１５０〜３００ｎｍ程度
堆積する。そして、例えば６５０℃程度のＣＶＤ法で多
結晶シリコン膜（抵抗膜）３０を１５０ｎｍ程度堆積す
る。First, as shown in FIG. 1, an element isolation oxide film (LOCOS) 21 having a film thickness of, for example, about 300 to 400 nm is formed on a p-type silicon substrate 10 by thermal oxidation or the like according to a conventional method. After that, for example, C at about 400 ° C
A silicon oxide film 22 is deposited to a thickness of about 150 to 300 nm by the VD method or the like. Then, a polycrystalline silicon film (resistive film) 30 is deposited to a thickness of about 150 nm by a CVD method at about 650 ° C., for example.
【００１４】次に、図２に示すように、例えばＢＦ2 を
多結晶シリコン膜３０にエネルギー３０ｋｅｖ、１×１
０14〜１×１０16程度のドーズ量でイオン注入する。こ
れにより、多結晶シリコン膜３０全体に、シート抵抗が
２０００Ω／□、温度係数が−１３００ｐｐｍ／℃程度
の第１の抵抗温度係数を有する領域（以下、第１領域と
いう）３１が形成される。なお、このイオン注入は所望
の抵抗値を得るために適宜変更することができ、場合に
よっては省略することも可能である。また、不純物の種
類もホウ素に限らず、例えばリン、砒素などでもよい。Next, as shown in FIG. 2, for example, BF 2 is applied to the polycrystalline silicon film 30 at an energy of 30 kev, 1 × 1.
Ion implantation is performed with a dose amount of about 0 14 to 1 × 10 16 . As a result, a region (hereinafter referred to as a first region) 31 having a first resistance temperature coefficient having a sheet resistance of 2000Ω / □ and a temperature coefficient of about −1300 ppm / ° C. is formed on the entire polycrystalline silicon film 30. The ion implantation can be appropriately changed to obtain a desired resistance value and can be omitted in some cases. Further, the type of impurities is not limited to boron, and may be phosphorus or arsenic.
【００１５】その後、多結晶シリコン膜（第１領域）３
１に第２の抵抗温度係数を有する領域（以下、第２領域
という）を形成する工程に入る。この場合、第１領域の
温度係数を負のα1 、第２領域の温度係数を正のα2 と
し、第１領域の面積をＡ1 、第２領域の面積をＡ2 とす
ると、抵抗体全体の抵抗温度係数を０にするには、Ａ 1
α2 ＝Ａ2 α1 の関係が成立する。例えば、第１領域の
温度係数α1 が−１３００ｐｐｍ／℃、第２領域の温度
係数α2 が＋３００ｐｐｍ／℃であれば、Ａ1＝０．２
３Ａ2 となり、第１領域の面積Ａ1 を第２領域の面積Ａ
2 の０．２３倍とすることにより、温度係数がほぼ０の
抵抗体を得ることができる。After that, the polycrystalline silicon film (first region) 3
1 having a second temperature coefficient of resistance (hereinafter referred to as the second region)
Called)). In this case,
Negative temperature coefficient α1, The temperature coefficient of the second region is a positive αTwoWhen
And the area of the first region is A1, The area of the second region is ATwoToss
Then, in order to reduce the temperature coefficient of resistance of the entire resistor to 0, A 1
αTwo= ATwoα1Is established. For example, in the first area
Temperature coefficient α1Is -1300 ppm / ° C, the temperature of the second region
Coefficient αTwoIs +300 ppm / ° C, A1= 0.2
3ATwoAnd the area A of the first region1Is the area A of the second region
Two0.23 times the temperature coefficient of
A resistor can be obtained.
【００１６】まず、図３に示すように、第１領域の多結
晶シリコン膜３１上にフォトレジストＲ１をパターニン
グし、第１領域３１として残しておくべき領域（例えば
第１領域の面積を第２領域の面積の０．２３倍程度とす
る）を覆い、第２領域形成予定の領域が露出するように
する。そして、例えばシリコンをエネルギー４０〜１２
０ｋｅｖ、ドーズ量２×１０15／ｃｍ2 程度でイオン注
入して多結晶シリコン３１をアモルファス化して、アモ
ルファス層３２ａを形成する。シリコンのイオン注入条
件は、多結晶シリコンのグレインを破壊し、アモルファ
ス化させればよく、上記条件に限定されない。また、エ
ネルギーを変えて複数回のシリコンのイオン注入を行っ
てもよい。なお、アモルファス化する方法は、シリコン
のイオン注入に限らず、例えばレーザー光により溶融し
てアモルファス化してもよい。First, as shown in FIG. 3, the photoresist R1 is patterned on the polycrystalline silicon film 31 in the first region, and the region to be left as the first region 31 (for example, the area of the first region is set to the second region). The area of the region is set to about 0.23 times) so that the region where the second region is to be formed is exposed. And, for example, silicon has energy of 40 to 12
Ion implantation is performed at 0 keV and a dose amount of about 2 × 10 15 / cm 2 to amorphize the polycrystalline silicon 31 to form an amorphous layer 32a. The conditions for ion implantation of silicon are not limited to the above conditions, as long as the grains of polycrystalline silicon are destroyed to make them amorphous. Further, the ion implantation of silicon may be performed plural times by changing the energy. Note that the method of making amorphous is not limited to the ion implantation of silicon, and may be made amorphous by melting with laser light, for example.
【００１７】次に、抵抗値調整のために、第１領域と同
じ不純物のＢＦ2 をエネルギー４０〜２００ｋｅｖ、ド
ーズ量１×１０15〜１×１０16／ｃｍ2 程度でイオン注
入する。この工程のホウ素のイオン注入も任意であり、
場合によっては省略可能である。Next, in order to adjust the resistance value, BF 2 which is the same impurity as in the first region is ion-implanted at an energy of 40 to 200 kev and a dose amount of 1 × 10 15 to 1 × 10 16 / cm 2 . Boron ion implantation in this step is also optional,
It can be omitted in some cases.
【００１８】レジストＲ１を剥離した後、図４に示すよ
うに、抵抗領域を決定するレジストパターンＲ２を抵抗
膜３１、３２ａ上に形成し、該レジストＲ２をマスクと
する反応性イオンエッチングなどで抵抗領域３３ａを形
成する。次に、レジストＲ２を剥離した後、図５に示す
ように、全面に酸化膜２３をＣＶＤ等で３００ｎｍ程度
堆積し、酸化膜２３で抵抗領域３３ａを覆う。そして、
５００〜８００℃、好ましくは５００〜６５０℃で数時
間アニールする。これにより、シリコンをイオン注入し
た領域（第１領域）のアモルファスシリコン膜３２ａが
グレイン成長し、多結晶シリコン膜３２となる。その
後、多結晶シリコン膜３１、３２中の不純物の活性化を
行うために、８００〜１０００℃で１０〜６０分程度ア
ニールを行う。これにより、抵抗体３３が完成し、第２
領域の多結晶シリコン膜３２は、シート抵抗が１００Ω
／□、温度係数が約＋３００ｐｐｍ／℃程度となる。After the resist R1 is peeled off, a resist pattern R2 that determines a resistance region is formed on the resistance films 31 and 32a as shown in FIG. 4, and the resist R2 is used as a mask for reactive ion etching or the like. The area 33a is formed. Next, after removing the resist R2, as shown in FIG. 5, an oxide film 23 is deposited on the entire surface by CVD or the like to a thickness of about 300 nm, and the resistance region 33a is covered with the oxide film 23. And
Anneal at 500 to 800 ° C., preferably 500 to 650 ° C. for several hours. As a result, the amorphous silicon film 32a in the region (first region) in which silicon is ion-implanted is grain-grown and becomes the polycrystalline silicon film 32. Then, in order to activate the impurities in the polycrystalline silicon films 31 and 32, annealing is performed at 800 to 1000 ° C. for about 10 to 60 minutes. As a result, the resistor 33 is completed, and the second
The sheet resistance of the polycrystalline silicon film 32 in the region is 100Ω.
/ □, the temperature coefficient is about +300 ppm / ° C.
【００１９】その後、抵抗体３３の取出電極を決定する
レジストのパターニングを行い、反応性イオンエッチン
グなどで酸化膜２３をエッチングしてコンタクトホール
２３ａを形成する。次に、スパッタリングによりアルミ
ニウム膜を全面に形成し、レジストのパターニングを行
い、反応性イオンエッチングで加工して電極３５を形成
する。これにより、図６に示すような抵抗体３３を得る
ことができる。After that, the resist for determining the extraction electrode of the resistor 33 is patterned, and the oxide film 23 is etched by reactive ion etching or the like to form the contact hole 23a. Next, an aluminum film is formed on the entire surface by sputtering, a resist is patterned, and the electrode 35 is formed by processing by reactive ion etching. As a result, the resistor 33 as shown in FIG. 6 can be obtained.
【００２０】図６（ｂ）は、上記製造工程で得られた抵
抗体１の平面図である。この抵抗体３３は、多結晶シリ
コンで構成され、第１領域３１と第２領域３２とを有す
る。例えば、第１領域３１が、シート抵抗が２０００Ω
／□、温度係数α1 が−１３００ｐｐｍ／℃程度であ
り、第２領域３２が、シート抵抗が１００Ω／□、温度
係数α2 が約＋３００ｐｐｍ／℃程度である。また、第
１領域３１の面積は第２領域３２の面積の０．２３倍と
なっている。従って、０．２３α1 ＝α2 であるから、
この抵抗体３３の温度係数は全体としてほぼ０である。
また、抵抗体３３の両端部を第２領域３２としてアルミ
ニウム配線３５と接続する構造としており、低抵抗領域
でアルミニウムとコンタクトとしているので、コンタク
トでの接触抵抗を少なくできるようになっている。FIG. 6B is a plan view of the resistor 1 obtained in the above manufacturing process. The resistor 33 is made of polycrystalline silicon and has a first region 31 and a second region 32. For example, the first region 31 has a sheet resistance of 2000Ω.
/ □, the temperature coefficient α 1 is about −1300 ppm / ° C., the second region 32 has a sheet resistance of 100 Ω / □, and the temperature coefficient α 2 is about +300 ppm / ° C. The area of the first region 31 is 0.23 times the area of the second region 32. Therefore, since 0.23α 1 = α 2 ,
The temperature coefficient of the resistor 33 is almost 0 as a whole.
Further, both ends of the resistor 33 are connected to the aluminum wiring 35 as the second region 32, and the contact is made with aluminum in the low resistance region, so that the contact resistance at the contact can be reduced.
【００２１】上記工程では、第１領域と第２領域とを作
り分ける際に、簡単な工程を追加するだけでよく、複雑
なプロセスの追加をすることなく、温度係数が０に近い
抵抗を形成することができる。また、第１領域と第２領
域の面積や製造条件を幅広く変えることにより、温度係
数が０に限らず任意の温度係数とすることも可能であ
る。In the above process, when the first region and the second region are formed separately, it is sufficient to add a simple process, and a resistor having a temperature coefficient close to 0 is formed without adding a complicated process. can do. Further, the temperature coefficient is not limited to 0 and can be set to an arbitrary temperature coefficient by widely changing the area and manufacturing conditions of the first region and the second region.
【００２２】上述した温度係数が０の抵抗を有する半導
体装置は、温度補償回路が不要であり、ＩＣの素子数の
減少、即ちＩＣの製造コストを削減することができる。
また、一つの抵抗体で温度係数を０にできるため、例え
ば複数の抵抗体をつなげる場合に比べて、素子面積も少
なくて済み、集積度の向上に寄与できる。The above-described semiconductor device having a resistance having a temperature coefficient of 0 does not require a temperature compensation circuit, and can reduce the number of IC elements, that is, the manufacturing cost of the IC.
Further, since the temperature coefficient can be set to 0 by one resistor, the element area can be reduced compared to the case where a plurality of resistors are connected, which can contribute to the improvement of the degree of integration.
【００２３】上記例では、多結晶シリコンを用いた例を
説明したが、これに限らず他の抵抗膜でもよく、例えば
シリコンと高融点金属の積層構造やアモルファスシリコ
ン、セラミック等の非金属材料など正の温度係数と負の
温度係数を作り分けできる種々の抵抗膜を用いることが
できる。In the above example, an example using polycrystalline silicon has been described, but the present invention is not limited to this, and another resistance film may be used. It is possible to use various resistance films capable of making a positive temperature coefficient and a negative temperature coefficient separately.
【００２４】[0024]
【発明の効果】本発明の半導体装置は、温度補償回路な
どを簡略化でき、素子面積も少なくすることができるた
め、製造コストを下げることができる。また、本発明の
半導体装置の製造方法によれば、容易に上記半導体装置
を製造することができる。In the semiconductor device of the present invention, the temperature compensation circuit and the like can be simplified and the element area can be reduced, so that the manufacturing cost can be reduced. Further, according to the method of manufacturing a semiconductor device of the present invention, the semiconductor device can be easily manufactured.
【図１】本発明の半導体の製造プロセスの一例を示す断
面図である。FIG. 1 is a cross-sectional view showing an example of a semiconductor manufacturing process of the present invention.
【図２】図１に続く製造プロセスを示す断面図である。FIG. 2 is a cross-sectional view showing the manufacturing process following FIG.
【図３】図２に続く製造プロセスを示す断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process following FIG.
【図４】図３に続く製造プロセスを示す断面図である。FIG. 4 is a cross-sectional view showing the manufacturing process following FIG.
【図５】図４に続く製造プロセスを示す断面図である。FIG. 5 is a cross-sectional view showing the manufacturing process following FIG.
【図６】図５に続く製造プロセスを示すもので、（ａ）
は断面図、（ｂ）は平面図である。FIG. 6 shows a manufacturing process following FIG.
Is a sectional view, and (b) is a plan view.
【図７】一般的な抵抗を示すもので、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図、（ｃ）は
（ａ）のＢ−Ｂ’線に沿った断面図である。FIG. 7 shows a general resistance, (a) is a plan view,
(B) is a sectional view taken along the line AA 'of (a), and (c) is a sectional view taken along the line BB' of (a).
１０…基板、２１…酸化膜、３０…抵抗膜（多結晶シリ
コン膜）、３１…第１の抵抗温度係数を有する領域、３
２ａ…アモルファスシリコン層、３２…第２の抵抗温度
係数を有する領域、３３…抵抗体、３５…アルミニウム
電極。10 ... Substrate, 21 ... Oxide film, 30 ... Resistance film (polycrystalline silicon film), 31 ... Region having first temperature coefficient of resistance, 3
2a ... Amorphous silicon layer, 32 ... Region having second temperature coefficient of resistance, 33 ... Resistor, 35 ... Aluminum electrode.
Claims (8)
体装置であって、 一つの抵抗体内に抵抗温度係数の異なる少なくとも２つ
以上の領域を有し、これらの領域が抵抗体の抵抗を構成
することを特徴とする半導体装置。1. A semiconductor device having a resistor formed on an insulator, wherein one resistor has at least two regions having different temperature coefficients of resistance, and these regions are resistors of the resistor. A semiconductor device comprising:
る領域と負の抵抗温度係数を有する領域とを有し、該抵
抗体の抵抗温度係数が全体としてほぼ０である請求項１
記載の半導体装置。2. A resistor has a region having a positive temperature coefficient of resistance and a region having a negative temperature coefficient of resistance, and the temperature coefficient of resistance of the resistor is substantially zero as a whole.
13. The semiconductor device according to claim 1.
項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein the resistor is made of polycrystalline silicon.
成する第１の抵抗温度係数を有する抵抗膜を形成する工
程と、 該第１の抵抗温度係数を有する抵抗膜の一部に第２の抵
抗温度係数を有する領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法。4. A step of forming a resistance film having a first resistance temperature coefficient which constitutes a resistor on a semiconductor substrate through an insulating film, and a part of the resistance film having the first resistance temperature coefficient. And a step of forming a region having a second temperature coefficient of resistance.
る工程において、 第１の抵抗温度係数を有する抵抗膜の一部の領域に該抵
抗膜の結晶を破壊してアモルファス化する工程と、 該アモルファス工程後、５００〜８００℃でアニーリン
グを行う工程とを有する請求項４記載の半導体装置の製
造方法。5. A step of forming a region having a second temperature coefficient of resistance, and destroying a crystal of the resistance film in a partial region of the resistance film having the first temperature coefficient of resistance to make it amorphous. 5. The method for manufacturing a semiconductor device according to claim 4, further comprising a step of performing annealing at 500 to 800 ° C. after the amorphous step.
オン注入である請求項５記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the amorphizing step is ion implantation of silicon.
成する抵抗膜を形成する工程と、 該抵抗膜に不純物をイオン注入して第１の抵抗温度係数
を有する抵抗膜を形成する工程とを有する請求項４記載
の半導体装置の製造方法。7. A step of forming a resistance film which constitutes a resistor on a semiconductor substrate via an insulating film, and an impurity ion implantation into the resistance film to form a resistance film having a first resistance temperature coefficient. The method for manufacturing a semiconductor device according to claim 4, further comprising:
数が負であり、第２の抵抗温度係数を有する領域の温度
係数が正であり、抵抗体の抵抗温度係数が全体としてほ
ぼ０である請求項４記載の半導体装置の製造方法。8. The temperature coefficient of the region having the first temperature coefficient of resistance is negative, the temperature coefficient of the region having the second temperature coefficient of resistance is positive, and the temperature coefficient of resistance of the resistor is approximately 0 as a whole. The method for manufacturing a semiconductor device according to claim 4, wherein
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9131496A JPH09283706A (en) | 1996-04-12 | 1996-04-12 | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|
| JP9131496A JPH09283706A (en) | 1996-04-12 | 1996-04-12 | Semiconductor device and manufacturing method thereof |
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| Publication Number | Publication Date |
|---|---|
| JPH09283706A true JPH09283706A (en) | 1997-10-31 |
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| JP9131496A Pending JPH09283706A (en) | 1996-04-12 | 1996-04-12 | Semiconductor device and manufacturing method thereof |
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| Country | Link |
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| JP (1) | JPH09283706A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012503327A (en) * | 2008-09-19 | 2012-02-02 | アギア システムズ インコーポレーテッド | Silicon allotropes or morphology changes induced by electromagnetic radiation for resistance tuning of integrated circuits |
| CN107104134A (en) * | 2016-02-19 | 2017-08-29 | 三重富士通半导体股份有限公司 | The manufacture method of semiconductor device and semiconductor device |
-
1996
- 1996-04-12 JP JP9131496A patent/JPH09283706A/en active Pending
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| US10510824B2 (en) | 2016-02-19 | 2019-12-17 | Mie Fujitsu Semiconductor Limited | Semiconductor device having resistance elements and fabrication method thereof |
| US10720489B2 (en) | 2016-02-19 | 2020-07-21 | United Semiconductor Japan Co., Ltd. | Semiconductor device having resistance elements and fabrication method thereof |
| US10840323B2 (en) | 2016-02-19 | 2020-11-17 | United Semiconductor Japan Co., Ltd. | Method of fabricating semiconductor device having resistance elements |
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