JPH09274527A

JPH09274527A - Low-power high-speed bus

Info

Publication number: JPH09274527A
Application number: JP8084192A
Authority: JP
Inventors: Naokazu Kuzuno; 直和葛野; Tsuneaki Kudo; 恒昭工藤
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1996-04-05
Filing date: 1996-04-05
Publication date: 1997-10-21
Anticipated expiration: 2016-04-05
Also published as: JP3576690B2

Abstract

PROBLEM TO BE SOLVED: To attain the reduction of load capacity, resistance value and power consumption. SOLUTION: A ring-shaped data bus is divided into three parts and composed of buses 2-1, 2-2 and 2-3. The respective buses 2-1, 2-2 and 2-3 are mutually connected or disconnected by switches TS1-TS3. A block group A is connected to the bus 2-1, a block group B is connected to the bus 2-2 and a block group C is connected to the bus 2-3. When exchanging data only inside one block group, a control circuit 10 turns off all the switches TS1-TS3. When exchanging data between the block groups A and B, for example, on the other hand, the control circuit 10 turns on only the switch TS1.

Description

Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、マイクロプロセッ
サ、論理ＬＳＩなどのチップ内に形成される内部バス、
及び複数のチップの接続やＬＡＮ（ｌｏｃａｌａｒｅ
ａｎｅｔｗｏｒｋ）などに使用される外部バスの改良
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an internal bus formed in a chip such as a microprocessor or logic LSI,
And connection of multiple chips and LAN (local area)
a) related to the improvement of the external bus used in such as a network.

【０００２】[0002]

【従来の技術】従来、マイクロプロセッサやマイクロコ
ンピュ−タなどでは、低消費電力化を達成するために、
デ−タ・バスを複数に分割したり、又はデ−タ・バスを
リング状にするなどの工夫がなされている。2. Description of the Related Art Conventionally, in microprocessors and microcomputers, in order to achieve low power consumption,
The data bus is divided into plural pieces, or the data bus is formed into a ring shape.

【０００３】図１０は、従来のバスシステムの一例を示
すものである。このバスシステムでは、デ−タ・バスを
２つに分割している。なお、以下の説明を簡単にするた
め、デ−タ・バス（通常、複数ビットを同時に転送可能
に構成される）の１ビット転送分のみについて説明す
る。FIG. 10 shows an example of a conventional bus system. In this bus system, the data bus is divided into two. In order to simplify the following description, only one bit transfer of the data bus (usually configured so that a plurality of bits can be transferred simultaneously) will be described.

【０００４】１−１，１−２，…は、ブロック、例え
ば、マイクロプロセッサ内の回路ブロックや、パソコン
などであり、ブロック１−１は、バス２−１に接続さ
れ、ブロック１−２は、バス２−２に接続されている。Reference numerals 1-1, 1-2, ... Represent blocks, for example, circuit blocks in a microprocessor and a personal computer. Block 1-1 is connected to a bus 2-1 and block 1-2 is , Bus 2-2.

【０００５】ブロック１−１は、バス２−１と接地点の
間に直列接続されるＮチャネルＭＯＳトランジスタＴＮ
１，ＴＮ２を有している。ＭＯＳトランジスタＴＮ１の
ゲ−トには、ブロック１−１の選択信号Ｅ１、即ちブロ
ック１−１からバス２−１へのデ−タ出力の可否を決定
する信号が入力されている。ＭＯＳトランジスタＴＮ２
のゲ−トには、バス２−１に出力するデ−タＱ１が印加
されている。The block 1-1 includes an N-channel MOS transistor TN connected in series between the bus 2-1 and a ground point.
1 and TN2. The gate of the MOS transistor TN1 is supplied with the selection signal E1 of the block 1-1, that is, a signal for determining whether or not data output from the block 1-1 to the bus 2-1 is possible. MOS transistor TN2
The data Q1 to be output to the bus 2-1 is applied to the gate.

【０００６】ブロック１−２は、バス２−２と接地点の
間に直列接続されるＮチャネルＭＯＳトランジスタＴＮ
３，ＴＮ４を有している。ＭＯＳトランジスタＴＮ３の
ゲ−トには、ブロック１−２の選択信号Ｅ２、即ちブロ
ック１−２からバス２−２へのデ−タ出力の可否を決定
する信号が入力されている。ＭＯＳトランジスタＴＮ４
のゲ−トには、バス２−２に出力するデ−タＱ２が印加
されている。The block 1-2 includes an N-channel MOS transistor TN connected in series between the bus 2-2 and the ground point.
3 and TN4. To the gate of the MOS transistor TN3, a selection signal E2 of the block 1-2, that is, a signal for determining whether or not data output from the block 1-2 to the bus 2-2 is input. MOS transistor TN4
The data Q2 to be output to the bus 2-2 is applied to the gate.

【０００７】バス２−１には、バスプリチャ−ジ回路３
−１が接続されている。バスプリチャ−ジ回路３−１
は、バス２−１と電源の間に接続されるＰチャネルＭＯ
ＳトランジスタＴＰ１から構成されている。ＭＯＳトラ
ンジスタＴＰ１のゲ−トには、クロックφが入力されて
いる。バスプリチャ−ジ回路３−１は、ブロック間にお
けるデ−タの転送を行う前に、バス２−１を例えば高レ
ベル“１”にプリチャ−ジする。A bus precharge circuit 3 is provided on the bus 2-1.
-1 is connected. Bus precharge circuit 3-1
Is a P-channel MO connected between the bus 2-1 and the power supply.
It is composed of an S transistor TP1. The clock φ is input to the gate of the MOS transistor TP1. The bus precharge circuit 3-1 precharges the bus 2-1 to, for example, a high level "1" before transferring data between blocks.

【０００８】バス２−２には、バスプリチャ−ジ回路３
−２が接続されている。バスプリチャ−ジ回路３−２
は、バス２−２と電源の間に接続されるＰチャネルＭＯ
ＳトランジスタＴＰ２から構成されている。ＭＯＳトラ
ンジスタＴＰ２のゲ−トには、クロックφが入力されて
いる。バスプリチャ−ジ回路３−２は、ブロック間にお
けるデ−タの転送を行う前に、バス２−２を例えば高レ
ベル“１”にプリチャ−ジする。A bus precharge circuit 3 is provided on the bus 2-2.
-2 is connected. Bus precharge circuit 3-2
Is a P-channel MO connected between the bus 2-2 and the power supply.
It is composed of an S transistor TP2. The clock φ is input to the gate of the MOS transistor TP2. The bus precharge circuit 3-2 precharges the bus 2-2 to, for example, a high level "1" before transferring data between blocks.

【０００９】バス２−１とバス２−２の間には、バス結
合回路４が接続されている。バス結合回路４は、ＮＯＲ
回路５，６及びＮチャネルＭＯＳトランジスタＴＮ５，
ＴＮ６から構成されている。A bus coupling circuit 4 is connected between the bus 2-1 and the bus 2-2. The bus coupling circuit 4 is NOR
Circuits 5 and 6 and N-channel MOS transistor TN5
It is composed of TN6.

【００１０】ＮＯＲ回路５には、バス２−１の電位とク
ロック／φが入力され、ＮＯＲ回路６には、バス２−２
の電位とクロック／φが入力されている。ＮＯＲ回路５
の出力信号は、ＭＯＳトランジスタＴＮ６のゲ−トに入
力され、ＮＯＲ回路６の出力信号は、ＭＯＳトランジス
タＴＮ５のゲ−トに入力されている。The NOR circuit 5 receives the potential of the bus 2-1 and the clock / φ, and the NOR circuit 6 receives the bus 2-2.
Potential and clock / φ are input. NOR circuit 5
Output signal is input to the gate of the MOS transistor TN6, and the output signal of the NOR circuit 6 is input to the gate of the MOS transistor TN5.

【００１１】上述のバスシステムの動作について説明す
る。まず、ブロック１−１からバス２−１にデ−タ
“１”を出力し、このデ−タ“１”をバス２−２に伝え
る場合を説明する（但し、バスの論理は負論理）。The operation of the above bus system will be described. First, a case where the data "1" is output from the block 1-1 to the bus 2-1 and the data "1" is transmitted to the bus 2-2 will be described (however, the logic of the bus is negative logic). .

【００１２】クロックφが“０”になると、ＭＯＳトラ
ンジスタＴＰ１，ＴＰ２がオン状態となり、バス２−
１，２−２がプリチャ−ジされる。この時、各ブロック
１−１，１−２のＭＯＳトランジスタＴＮ１〜ＴＮ４
は、オフ状態となっている。When the clock φ becomes "0", the MOS transistors TP1 and TP2 are turned on and the bus 2-
1, 2-2 are precharged. At this time, the MOS transistors TN1 to TN4 of the blocks 1-1 and 1-2
Is in the off state.

【００１３】この後、クロックφが“１”になると、ブ
ロック１−１の選択信号Ｅ１も“１”となる。ブロック
１−１から出力されるデ−タＱ１が“１”の場合、ＭＯ
ＳトランジスタＴＮ２がオン状態となり、バス２−１が
ディスチャ−ジされる。その結果、バス２−１のレベル
は“０”となる（バスの論理は負論理）。After that, when the clock φ becomes "1", the selection signal E1 of the block 1-1 also becomes "1". When the data Q1 output from the block 1-1 is "1", MO
The S transistor TN2 is turned on, and the bus 2-1 is discharged. As a result, the level of the bus 2-1 becomes "0" (the logic of the bus is negative logic).

【００１４】また、ＮＯＲ回路５の２つの入力レベル
は、共に“０”となるため、その出力レベルは、“１”
となる。従って、ＭＯＳトランジスタＴＮ６がオン状態
となり、バス２−２がディスチャ−ジされる。Since the two input levels of the NOR circuit 5 are both "0", the output level thereof is "1".
Becomes Therefore, the MOS transistor TN6 is turned on, and the bus 2-2 is discharged.

【００１５】なお、バス２−２に接続されるブロックの
うち所定の１つのブロックが、このバス２−２のデ−タ
を受け取る。次に、ブロック１−１からバス２−１にデ
−タ“０”を出力し、このデ−タ“０”をバス２−２に
伝える場合を説明する（但し、バスの論理は負論理）。A predetermined one of the blocks connected to the bus 2-2 receives the data on the bus 2-2. Next, the case where the data "0" is output from the block 1-1 to the bus 2-1 and the data "0" is transmitted to the bus 2-2 will be described (however, the logic of the bus is negative logic). ).

【００１６】クロックφが“０”になると、ＭＯＳトラ
ンジスタＴＰ１，ＴＰ２がオン状態となり、バス２−
１，２−２がプリチャ−ジされる。この時、各ブロック
１−１，１−２のＭＯＳトランジスタＴＮ１〜ＴＮ４
は、オフ状態となっている。When the clock φ becomes "0", the MOS transistors TP1 and TP2 are turned on and the bus 2-
1, 2-2 are precharged. At this time, the MOS transistors TN1 to TN4 of the blocks 1-1 and 1-2
Is in the off state.

【００１７】この後、クロックφが“１”になると、ブ
ロック１−１の選択信号Ｅ１も“１”となる。ブロック
１−１から出力されるデ−タＱ１が“０”の場合、ＭＯ
ＳトランジスタＴＮ２はオフ状態であり、バス２−１の
レベルは“１”に保持される（バスの論理は負論理）。After that, when the clock φ becomes "1", the selection signal E1 of the block 1-1 also becomes "1". When the data Q1 output from the block 1-1 is "0", MO
The S transistor TN2 is in the OFF state, and the level of the bus 2-1 is held at "1" (the logic of the bus is negative logic).

【００１８】また、バス２−１のレベルが“１”である
ため、ＮＯＲ回路５の出力レベルは、“０”となる。従
って、ＭＯＳトランジスタＴＮ６はオフ状態であり、バ
ス２−２のレベルは“１”に保持される。Since the level of the bus 2-1 is "1", the output level of the NOR circuit 5 becomes "0". Therefore, the MOS transistor TN6 is off, and the level of the bus 2-2 is held at "1".

【００１９】なお、バス２−２に接続されるブロックの
うち所定の１つのブロックが、このバス２−２のデ−タ
を受け取る。上記構成のバスシステムによれば、デ−タ
・バスが２つに分割されているため、各バスの負荷容量
は、デ−タ・バスを分割しない場合に比べて１／２に削
減される。従って、デ−タの授受が、バス２−１内のみ
又はバス２−２内のみで行われる場合には、バス上にお
けるデ−タ転送を高速（約２倍）に行うことが可能にな
る。A predetermined one of the blocks connected to the bus 2-2 receives the data on the bus 2-2. According to the bus system having the above configuration, since the data bus is divided into two, the load capacity of each bus is reduced to 1/2 as compared with the case where the data bus is not divided. . Therefore, when data is transferred only within the bus 2-1 or only within the bus 2-2, the data transfer on the bus can be performed at high speed (about twice). .

【００２０】図１１は、従来のバスシステムの他の一例
を示すものである。このバスシステムでは、デ−タ・バ
ス２をリング状にしている。即ち、リング状のデ−タ・
バス２に、複数のブロックからなるブロック群Ａ〜Ｄが
接続されている。FIG. 11 shows another example of the conventional bus system. In this bus system, the data bus 2 has a ring shape. That is, ring-shaped data
A block group A to D including a plurality of blocks is connected to the bus 2.

【００２１】上記構成のバスシステムによれば、バス２
が直線状の場合に比べて、バス２上におけるデ−タ転送
の抵抗値を小さくすることができる。例えば、ブロック
群Ａとブロック群Ｄの間でデ−タの授受を行う場合に
は、バス２の抵抗は、距離Ｌ分のみとなる。According to the bus system having the above structure, the bus 2
The resistance value of the data transfer on the bus 2 can be made smaller than that in the case where is linear. For example, when exchanging data between the block group A and the block group D, the resistance of the bus 2 is only the distance L.

【００２２】[0022]

【発明が解決しようとする課題】図１０に示すように、
デ−タ・バスを２つに分割する構成の場合、各バス２−
１，２−２は、デ−タの授受の有無に関係なく、常にプ
リチャ−ジされ、かつ、デ−タの値によってはディスチ
ャ−ジされる。As shown in FIG.
When the data bus is divided into two, each bus 2-
No. 1 and No. 2 are always precharged regardless of the presence / absence of data transfer, and are discharged depending on the data value.

【００２３】即ち、例えば、バス２−１内でのみデ−タ
の授受が行われる場合においても、バス２−２では、プ
リチャ−ジが行われ、かつ、デ−タの値によってはディ
スチャ−ジも行われている。That is, for example, even when data is exchanged only in the bus 2-1, the precharge is performed in the bus 2-2 and the discharge is performed depending on the value of the data. Ji is also held.

【００２４】従って、図１０に示す構成では、低消費電
力化に不利である。また、デ−タの授受をバス２−１と
バス２−２の間で行う場合には、バスに寄生する負荷容
量は、バスを分割しない場合と同じであり、バス上にお
けるデ−タ転送の高速化に不利である。Therefore, the structure shown in FIG. 10 is disadvantageous in reducing power consumption. Further, when data is transferred between the bus 2-1 and the bus 2-2, the load capacitance parasitic on the bus is the same as when the bus is not divided, and the data transfer on the bus is performed. It is disadvantageous to speeding up.

【００２５】図１１に示すように、デ−タ・バス２をリ
ング状にする構成の場合、低消費電力化には貢献できな
い。また、バス２の負荷容量も、バスを分割しない場合
と同じであり、バス上におけるデ−タ転送の高速化に不
利である。As shown in FIG. 11, in the case where the data bus 2 has a ring shape, it cannot contribute to lower power consumption. The load capacity of the bus 2 is also the same as when the bus is not divided, which is disadvantageous in increasing the speed of data transfer on the bus.

【００２６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、負荷容量及び負荷抵抗を削減でき
ると共に、低消費電力化にも有利なバスシステムを提供
することである。The present invention has been made to solve the above-mentioned drawbacks, and an object of the present invention is to provide a bus system which can reduce load capacity and load resistance and is advantageous in reducing power consumption.

【００２７】[0027]

【課題を解決するための手段】上記目的を達成するた
め、本発明のロ−パワ−高速バスは、複数のロ−カルバ
スから構成され、かつ、各々のロ−カルバスを複数のス
イッチにより接続し、全体としてリング状に構成される
デ−タ・バスと、各々のロ−カルバスに接続される１つ
以上のブロックと、前記複数のロ−カルバスのうち所定
の１つのロ−カルバスに接続されるブロック間でデ−タ
のやりとりを行う場合には、前記複数のスイッチの全て
をオフ状態に制御し、前記複数のロ−カルバスのうち異
なる２つのロ−カルバスに接続されるブロック間でデ−
タのやりとりを行う場合には、前記異なる２つのロ−カ
ルバスを最短距離で接続するように前記複数のスイッチ
を制御する制御回路とを備えている。In order to achieve the above object, the low-speed high-speed bus of the present invention comprises a plurality of local buses, and each local bus is connected by a plurality of switches. , A ring-shaped data bus as a whole, one or more blocks connected to each local bus, and a predetermined one local bus of the plurality of local buses In the case of exchanging data between the blocks, all of the plurality of switches are controlled to be in an off state, and the blocks connected to two different local buses among the plurality of local buses are connected to each other. −
And a control circuit for controlling the plurality of switches so as to connect the two different local buses at the shortest distance.

【００２８】本発明のロ−パワ−高速バスは、さらに、
各々のロ−カルバスに接続されるプリチャ−ジ回路を備
え、前記制御回路は、前記複数のロ−カルバスのうち所
定の１つのロ−カルバスに接続されるブロック間でデ−
タのやりとりを行う場合には、前記所定の１つのロ−カ
ルバスのみをプリチャ−ジし、前記複数のロ−カルバス
のうち異なる２つのロ−カルバスに接続されるブロック
間でデ−タのやりとりを行う場合には、前記異なる２つ
のロ−カルバスを最短距離で接続したときにデ−タが通
過するバスのみをプリチャ−ジする。The low power high speed bus of the present invention further comprises:
The control circuit includes a precharge circuit connected to each of the local buses, and the control circuit is configured to perform data decompression between blocks connected to a predetermined one of the plurality of local buses.
When exchanging data, only the predetermined one local bus is precharged, and data is exchanged between blocks connected to two different local buses among the plurality of local buses. When performing the above, only the buses through which data passes when the two different local buses are connected at the shortest distance are precharged.

【００２９】前記複数のロ−カルバスが４つ以上の場合
には、互いに隣接しないロ−カルバス同士をスイッチを
経由して接続するためのバイパスを備える。前記スイッ
チは、互いに並列接続されるＰチャネル型ＭＯＳトラン
ジスタとＮチャネル型ＭＯＳトランジスタから構成され
るか、又はトライステ−トバッファから構成される。When the plurality of local buses is four or more, a bypass is provided for connecting the local buses which are not adjacent to each other via a switch. The switch is composed of a P-channel type MOS transistor and an N-channel type MOS transistor connected in parallel with each other or a tri-state buffer.

【００３０】[0030]

【発明の実施の形態】以下、図面を参照しながら、本発
明のロ−パワ−高速バスについて詳細に説明する。本発
明のロ−パワ−高速バスは、マイクロプロセッサ、論理
ＬＳＩなどのチップ内に形成される内部バス、及び複数
のチップの接続やＬＡＮなどに使用される外部バスに使
用される。BEST MODE FOR CARRYING OUT THE INVENTION The low power high speed bus of the present invention will be described in detail below with reference to the drawings. The low-power high-speed bus of the present invention is used for an internal bus formed in a chip such as a microprocessor and a logic LSI, and an external bus used for connecting a plurality of chips and LAN.

【００３１】図１は、本発明の第１実施の形態に関わる
バスシステムを示すものである。なお、以下の説明を簡
単にするため、デ−タ・バス（通常、複数ビットを同時
に転送可能に構成される）の１ビット転送分のみについ
て説明する。FIG. 1 shows a bus system according to the first embodiment of the present invention. In order to simplify the following description, only one bit transfer of the data bus (usually configured so that a plurality of bits can be transferred simultaneously) will be described.

【００３２】このバスシステムでは、デ−タ・バスが３
つに分割されている。即ち、バス（ロ−カルバス）２−
１とバス２−２の間には、バス２−１とバス２−２を結
合し又は切断するためのスイッチＴＳ１が接続されてい
る。また、バス２−２とバス２−３の間には、バス２−
２とバス２−３を結合し又は切断するためのスイッチＴ
Ｓ２が接続され、バス２−３とバス２−１の間には、バ
ス２−３とバス２−１を結合し又は切断するためのスイ
ッチＴＳ３が接続されている。In this bus system, there are three data buses.
Is divided into two. That is, the bus (local bus) 2-
A switch TS1 for connecting or disconnecting the bus 2-1 and the bus 2-2 is connected between 1 and the bus 2-2. In addition, a bus 2- is provided between the bus 2-2 and the bus 2-3.
Switch T for connecting or disconnecting 2 and bus 2-3
S2 is connected, and a switch TS3 for connecting or disconnecting the bus 2-3 and the bus 2-1 is connected between the bus 2-3 and the bus 2-1.

【００３３】Ａは、複数のブロック、例えば、マイクロ
プロセッサ内の回路ブロックや、パソコンなどから構成
されるブロック群である。ブロック群Ａの各ブロック
は、バス２−１に接続されている。A is a block group composed of a plurality of blocks, for example, circuit blocks in a microprocessor and a personal computer. Each block of the block group A is connected to the bus 2-1.

【００３４】同様に、Ｂ及びＣも、複数のブロック、例
えば、マイクロプロセッサ内の回路ブロックや、パソコ
ンなどから構成されるブロック群である。ブロック群Ｂ
の各ブロックは、バス２−２に接続され、ブロック群Ｃ
の各ブロックは、バス２−３に接続されている。Similarly, B and C are also a block group composed of a plurality of blocks, for example, circuit blocks in a microprocessor and a personal computer. Block group B
Of each block are connected to the bus 2-2, and the block group C
Each block is connected to the bus 2-3.

【００３５】制御回路１０は、ブロックＡ〜Ｃを構成す
る複数のブロックのうちデ−タ・バスにデ−タを送出す
る１つのブロックを選択する制御信号を当該複数のブロ
ックに供給すると共に、当該複数のブロックのうちデ−
タ・バスからデ−タを受け取る１つのブロックを選択す
る制御信号を当該複数のブロックに供給する。The control circuit 10 supplies, to the plurality of blocks, a control signal for selecting one of the plurality of blocks constituting the blocks A to C for transmitting data to the data bus. Data of the plurality of blocks
A control signal for selecting one block which receives data from the data bus is supplied to the plurality of blocks.

【００３６】また、制御回路１０は、スイッチＴＳ１〜
ＴＳ３のオン・オフを制御する制御信号ＴＣ１〜ＴＣ３
をスイッチＴＳ１〜ＴＳ３に供給する。例えば、制御回
路１０は、ブロック群Ａ内でのみデ−タのやりとりを行
う場合には、スイッチＴＳ１〜ＴＳ３の全てをオフ状態
に制御する。同様に、制御回路１０は、ブロック群Ｂ
（又はＣ）内でのみデ−タのやりとりを行う場合にも、
スイッチＴＳ１〜ＴＳ３の全てをオフ状態に制御する。Further, the control circuit 10 includes switches TS1 to TS1.
Control signals TC1 to TC3 for controlling ON / OFF of TS3
Are supplied to the switches TS1 to TS3. For example, when exchanging data only in the block group A, the control circuit 10 controls all the switches TS1 to TS3 to be in the off state. Similarly, the control circuit 10 includes a block group B.
Even when exchanging data only within (or C),
All the switches TS1 to TS3 are controlled to be in the off state.

【００３７】但し、制御回路１０は、ブロック群Ａとブ
ロック群Ｂとの間でデ−タのやりとりを行う場合には、
スイッチＴＳ１をオン状態に制御し、スイッチＴＳ２，
ＴＳ３をオフ状態に制御する。However, when the control circuit 10 exchanges data between the block group A and the block group B,
The switch TS1 is controlled to the ON state, and the switches TS2 and
Control TS3 to the off state.

【００３８】同様に、制御回路１０は、ブロック群Ｂと
ブロック群Ｃとの間でデ−タのやりとりを行う場合に
は、スイッチＴＳ２をオン状態に制御し、スイッチＴＳ
１，ＴＳ３をオフ状態に制御し、ブロック群Ｃとブロッ
ク群Ａとの間でデ−タのやりとりを行う場合には、スイ
ッチＴＳ３をオン状態に制御し、スイッチＴＳ１，ＴＳ
２をオフ状態に制御する。Similarly, when exchanging data between the block group B and the block group C, the control circuit 10 controls the switch TS2 to be in the ON state and the switch TS2.
1, TS3 is controlled to the OFF state, and when data is exchanged between the block group C and the block group A, the switch TS3 is controlled to the ON state and the switches TS1 and TS
2 is turned off.

【００３９】上記構成によれば、第一に、デ−タ・バス
が３つに分割されているため、各バス２−１〜２−３の
負荷容量は、デ−タ・バスを分割しない場合に比べて大
幅に削減される。According to the above structure, first, since the data bus is divided into three, the load capacity of each bus 2-1 to 2-3 does not divide the data bus. Significantly reduced compared to the case.

【００４０】例えば、デ−タの授受が、ブロック群Ａ内
（バス２−１内）のみ、ブロック群Ｂ内（バス２−２
内）のみ、又はブロック群Ｃ内（バス２−３内）のみで
行われる場合には、各バス２−１〜２−３の負荷容量は
１／３となり、バス上におけるデ−タ転送を約３倍の速
度で行うことが可能になる。For example, data can be sent and received only in the block group A (in the bus 2-1) and in the block group B (in the bus 2-2).
(Inside) or only in the block group C (inside bus 2-3), the load capacity of each bus 2-1 to 2-3 becomes 1/3, and data transfer on the bus is performed. It becomes possible to perform at about 3 times the speed.

【００４１】また、デ−タの授受が、ブロック群Ａとブ
ロック群Ｂ群との間で行われる場合、ブロック群Ｂとブ
ロック群Ｃ群との間で行われる場合、又はブロック群Ｃ
とブロック群Ａ群との間で行われる場合にも、各バス２
−１〜２−３の負荷容量は２／３となり、バス上におけ
るデ−タ転送を高速に行うことが可能になる。Further, when data is exchanged between the block group A and the block group B, between the block group B and the block group C, or the block group C.
Even if it is performed between the group of blocks and the group of blocks A, each bus 2
The load capacities of -1 to 2-3 are 2/3, and data transfer on the bus can be performed at high speed.

【００４２】第二に、デ−タ・バスがプリチャ−ジ方式
の場合には、デ−タ・バスが３つに分割されているた
め、バス２−１〜２−３のプリチャ−ジに伴う消費電力
は、デ−タ・バスを分割しない場合に比べて大幅に削減
される。Secondly, when the data bus is of the precharge type, the data bus is divided into three, so that the precharge of the buses 2-1 to 2-3 is performed. The associated power consumption is significantly reduced compared to the case where the data bus is not divided.

【００４３】例えば、デ−タの授受がブロック群Ａ内
（バス２−１内）のみで行われる場合には、ブロック群
Ａが接続されるバス２−１のみをプリチャ−ジすればよ
く、低消費電力化に貢献できる。For example, when data is sent and received only in the block group A (in the bus 2-1), only the bus 2-1 to which the block group A is connected may be precharged. It can contribute to low power consumption.

【００４４】また、デ−タの授受がブロック群Ａとブロ
ック群Ｂ群との間で行われる場合にも、ブロック群Ａ，
Ｂが接続されるバス２−１，２−２をプリチャ−ジすれ
ばよく、ブロック群Ｃが接続されるバス２−３をプリチ
ャ−ジする必要はないため、低消費電力化に貢献でき
る。Also, when data is exchanged between the block group A and the block group B, the block groups A,
It suffices to precharge the buses 2-1 and 2-2 to which B is connected, and it is not necessary to precharge the bus 2-3 to which the block group C is connected, which contributes to lower power consumption.

【００４５】第三に、デ−タ・バスがリング状に構成さ
れているため、デ−タ・バスが直線状の場合に比べて、
バス上におけるデ−タ転送の抵抗値を小さくすることが
できる。Thirdly, since the data bus is formed in a ring shape, as compared with the case where the data bus is linear,
The resistance value of data transfer on the bus can be reduced.

【００４６】例えば、ブロック群Ａとブロック群Ｃの間
でデ−タの授受を行う場合には、デ−タは、バス２−２
を経由する必要がなく、スイッチＴＳ３を経由してデ−
タの授受が行われる。For example, in the case of exchanging data between the block group A and the block group C, the data is the bus 2-2.
There is no need to go through the switch TS3
Data is exchanged.

【００４７】以上より、本発明のロ−パワ−高速バスに
よれば、負荷容量及び負荷抵抗を削減できると共に、低
消費電力化にも有利なバスシステムを提供することが可
能である。As described above, according to the low-power high-speed bus of the present invention, it is possible to provide a bus system which can reduce load capacity and load resistance and is also advantageous in reducing power consumption.

【００４８】なお、上記実施の形態では、デ−タ・バス
を３つに分割したが、本発明は、デ−タ・バスを２つ以
上に分割する場合に拡張して適用できる。図２は、図１
のスイッチＴＳ１〜ＴＳ３の構成の一例を示すものであ
る。Although the data bus is divided into three in the above embodiment, the present invention can be extended and applied to the case where the data bus is divided into two or more. FIG. 2 shows FIG.
2 shows an example of the configuration of the switches TS1 to TS3.

【００４９】同図（ａ）は、スイッチにＰチャネル型Ｍ
ＯＳトランジスタを用いた場合の例である。この場合、
高レベル“１”のデ−タがバス２−１〜２−３に出力さ
れるときはよいが、低レベル“０”のデ−タがバス２−
１〜２−３に出力されるときは、スイッチＴＳ１〜ＴＳ
３の部分でレベルの上昇が生じるので好ましくない。但
し、面積的なメリットは、存在する。FIG. 7A shows a P-channel type M switch.
This is an example of using an OS transistor. in this case,
It is preferable that the high level "1" data is output to the buses 2-1 to 2-3, but the low level "0" data is output to the bus 2-.
When output to 1 to 2-3, switches TS1 to TS
It is not preferable because the level rises in the part of 3. However, there is an area advantage.

【００５０】同図（ｂ）は、スイッチにＮチャネル型Ｍ
ＯＳトランジスタを用いた場合の例である。この場合、
低レベル“０”のデ−タがバス２−１〜２−３に出力さ
れるときはよいが、高レベル“１”のデ−タがバス２−
１〜２−３に出力されるときは、スイッチＴＳ１〜ＴＳ
３の部分で閾値落ち（レベルの低下）が生じるので好ま
しくない。但し、面積的なメリットは、存在する。FIG. 9B shows an N-channel type M switch.
This is an example of using an OS transistor. in this case,
It is preferable that the low level "0" data is output to the buses 2-1 to 2-3, but the high level "1" data is output to the bus 2-.
When output to 1 to 2-3, switches TS1 to TS
It is not preferable because the threshold value is dropped (the level is lowered) in the part of 3. However, there is an area advantage.

【００５１】同図（ｃ）は、Ｎチャネル型ＭＯＳトラン
ジスタとＰチャネル型ＭＯＳトランジスタを並列に接続
した伝送ゲ−トによりスイッチを構成した例である。こ
の場合は、高レベル“１”及び低レベル“０”の双方の
デ−タに対して、レベルの上昇や低下なく、ブロック間
のデ−タ伝送を行うことが可能である。FIG. 11C shows an example in which a switch is constituted by a transmission gate in which an N-channel type MOS transistor and a P-channel type MOS transistor are connected in parallel. In this case, it is possible to perform data transmission between blocks for both high level "1" and low level "0" data without raising or lowering the level.

【００５２】同図（ｄ）は、トライステ−トバッファ回
路によりスイッチを構成した例である。この場合、各ブ
ロックの出力バッファのディメンジョンを小さくする
（駆動力を小さくする）ことができる。つまり、バスシ
ステムの低消費電力化にさらに貢献することができる。FIG. 9D shows an example in which the switch is composed of a tri-state buffer circuit. In this case, the dimension of the output buffer of each block can be reduced (the driving force can be reduced). That is, the power consumption of the bus system can be further reduced.

【００５３】図３は、本発明の第２実施の形態に関わる
バスシステムを示すものである。なお、以下の説明を簡
単にするため、デ−タ・バス（通常、複数ビットを同時
に転送可能に構成される）の１ビット転送分のみについ
て説明する。FIG. 3 shows a bus system according to the second embodiment of the present invention. In order to simplify the following description, only one bit transfer of the data bus (usually configured so that a plurality of bits can be transferred simultaneously) will be described.

【００５４】このバスシステムでは、リング状のデ−タ
・バスが４つに分割されている。即ち、バス２−１とバ
ス２−２の間には、バス２−１とバス２−２を結合し又
は切断するためのスイッチＴＳ１が接続されている。ま
た、バス２−２とバス２−３の間には、バス２−２とバ
ス２−３を結合し又は切断するためのスイッチＴＳ２が
接続され、バス２−３とバス２−４の間には、バス２−
３とバス２−４を結合し又は切断するためのスイッチＴ
Ｓ３が接続されている。また、バス２−４とバス２−１
の間には、バス２−４とバス２−１を結合し又は切断す
るためのスイッチＴＳ４が接続されている。In this bus system, the ring-shaped data bus is divided into four. That is, the switch TS1 for connecting or disconnecting the bus 2-1 and the bus 2-2 is connected between the bus 2-1 and the bus 2-2. A switch TS2 for connecting or disconnecting the bus 2-2 and the bus 2-3 is connected between the bus 2-2 and the bus 2-3, and between the bus 2-3 and the bus 2-4. In the bus 2-
Switch T for connecting or disconnecting 3 and bus 2-4
S3 is connected. Also, bus 2-4 and bus 2-1
A switch TS4 for connecting or disconnecting the bus 2-4 and the bus 2-1 is connected between them.

【００５５】さらに、バス２−１とバス２−３の間に
は、バス２−１とバス２−３を結合し又は切断するため
のスイッチＴＳ５が接続されている。このスイッチＴＳ
５は、デ−タ転送のバイパスとして使用され、高速デ−
タ転送に貢献する。Further, a switch TS5 for connecting or disconnecting the bus 2-1 and the bus 2-3 is connected between the bus 2-1 and the bus 2-3. This switch TS
5 is used as a bypass for data transfer, and high speed data is used.
Data transfer.

【００５６】Ａは、複数のブロック、例えば、マイクロ
プロセッサ内の回路ブロックや、パソコンなどから構成
されるブロック群である。ブロック群Ａの各ブロック
は、バス２−１に接続されている。A is a block group composed of a plurality of blocks, for example, circuit blocks in a microprocessor and a personal computer. Each block of the block group A is connected to the bus 2-1.

【００５７】同様に、Ｂ〜Ｄも、複数のブロック、例え
ば、マイクロプロセッサ内の回路ブロックや、パソコン
などから構成されるブロック群である。ブロック群Ｂの
各ブロックは、バス２−２に接続され、ブロック群Ｃの
各ブロックは、バス２−３に接続され、ブロック群Ｄの
各ブロックは、バス２−４に接続されている。Similarly, B to D are a group of blocks including a plurality of blocks, for example, circuit blocks in a microprocessor and a personal computer. Each block of the block group B is connected to the bus 2-2, each block of the block group C is connected to the bus 2-3, and each block of the block group D is connected to the bus 2-4.

【００５８】制御回路１０は、ブロックＡ〜Ｄを構成す
る複数のブロックのうちデ−タ・バスにデ−タを送出す
る１つのブロックを選択する制御信号を当該複数のブロ
ックに供給すると共に、当該複数のブロックのうちデ−
タ・バスからデ−タを受け取る１つのブロックを選択す
る制御信号を当該複数のブロックに供給する。The control circuit 10 supplies, to the plurality of blocks, a control signal for selecting one of the plurality of blocks constituting the blocks A to D for sending data to the data bus. Data of the plurality of blocks
A control signal for selecting one block which receives data from the data bus is supplied to the plurality of blocks.

【００５９】また、制御回路１０は、スイッチＴＳ１〜
ＴＳ５のオン・オフを制御する制御信号ＴＣ１〜ＴＣ５
をスイッチＴＳ１〜ＴＳ５に供給する。例えば、制御回
路１０は、ブロック群Ａ内でのみデ−タのやりとりを行
う場合には、スイッチＴＳ１〜ＴＳ５の全てをオフ状態
に制御する。同様に、制御回路１０は、ブロック群Ｂ
（又はＣ又はＤ）内でのみデ−タのやりとりを行う場合
にも、スイッチＴＳ１〜ＴＳ５の全てをオフ状態に制御
する。Further, the control circuit 10 includes switches TS1 to TS1.
Control signals TC1 to TC5 for controlling ON / OFF of TS5
Are supplied to the switches TS1 to TS5. For example, when exchanging data only within the block group A, the control circuit 10 controls all the switches TS1 to TS5 to be in the off state. Similarly, the control circuit 10 includes a block group B.
Even when data is exchanged only within (or C or D), all the switches TS1 to TS5 are controlled to be in the off state.

【００６０】但し、制御回路１０は、ブロック群Ａとブ
ロック群Ｂとの間でデ−タのやりとりを行う場合には、
スイッチＴＳ１をオン状態に制御し、スイッチＴＳ２〜
ＴＳ５をオフ状態に制御する。However, when the control circuit 10 exchanges data between the block group A and the block group B,
The switch TS1 is controlled to the ON state, and the switches TS2 to
Control TS5 to OFF state.

【００６１】同様に、制御回路１０は、ブロック群Ｂと
ブロック群Ｃとの間でデ−タのやりとりを行う場合に
は、スイッチＴＳ２をオン状態に制御し、スイッチＴＳ
１，ＴＳ３〜ＴＳ５をオフ状態に制御し、ブロック群Ｃ
とブロック群Ｄとの間でデ−タのやりとりを行う場合に
は、スイッチＴＳ３をオン状態に制御し、スイッチＴＳ
１，ＴＳ２，ＴＳ４，ＴＳ５をオフ状態に制御し、ブロ
ック群Ｄとブロック群Ａとの間でデ−タのやりとりを行
う場合には、スイッチＴＳ４をオン状態に制御し、スイ
ッチＴＳ１〜ＴＳ３，ＴＳ５をオフ状態に制御する。Similarly, when exchanging data between the block group B and the block group C, the control circuit 10 controls the switch TS2 to be in the ON state and the switch TS2.
1, TS3 to TS5 are controlled to the off state, and the block group C
In the case of exchanging data between the block group D and the block group D, the switch TS3 is controlled to the ON state, and the switch TS
1, TS2, TS4, TS5 are controlled to the off state, and when data is exchanged between the block group D and the block group A, the switch TS4 is controlled to the on state and the switches TS1 to TS3. Control TS5 to OFF state.

【００６２】また、制御回路１０は、ブロック群Ａとブ
ロック群Ｃとの間でデ−タのやりとりを行う場合には、
スイッチＴＳ５をオン状態に制御し、スイッチＴＳ１〜
ＴＳ４をオフ状態に制御する。即ち、デ−タは、バス２
−１とバス２−３の間をバイパスを経由して行き来す
る。Further, the control circuit 10, when exchanging data between the block group A and the block group C,
The switch TS5 is controlled to the ON state, and the switches TS1 to TS1.
Control TS4 to the off state. That is, the data is bus 2
-1 and bus 2-3 via a bypass.

【００６３】なお、本実施の形態におけるスイッチは、
上述の第１実施の形態と同様に、図２に示すものを使用
することができる。本実施の形態における構成によれ
ば、上述の第１実施の形態の場合と同様に、以下の効果
が得られる。The switch in this embodiment is
As in the first embodiment described above, the one shown in FIG. 2 can be used. According to the configuration of this embodiment, the following effects can be obtained as in the case of the above-described first embodiment.

【００６４】第一に、デ−タ・バスが４つに分割されて
いるため、各バス２−１〜２−３の負荷容量は、デ−タ
・バスを分割しない場合に比べて大幅に削減される。第
二に、デ−タ・バスがプリチャ−ジ方式の場合には、デ
−タ・バスが４つに分割されているため、バス２−１〜
２−３のプリチャ−ジに伴う消費電力は、デ−タ・バス
を分割しない場合に比べて大幅に削減される。First, since the data bus is divided into four, the load capacity of each bus 2-1 to 2-3 is significantly larger than that in the case where the data bus is not divided. Be reduced. Secondly, when the data bus is of the precharge system, the data bus is divided into four, so that the buses 2-1 to 2-1.
The power consumption associated with 2-3 precharge is significantly reduced compared to the case where the data bus is not divided.

【００６５】第三に、デ−タ・バスがリング状に構成さ
れているため、デ−タ・バスが直線状の場合に比べて、
バス上におけるデ−タ転送の抵抗値を小さくすることが
できる。Thirdly, since the data bus is formed in a ring shape, as compared with the case where the data bus is linear,
The resistance value of data transfer on the bus can be reduced.

【００６６】さらに、本実施の形態によれば、リング状
のデ−タ・バスにデ−タ転送のバイパスを設けているた
め、さらに、デ−タ転送時におけるバスの抵抗値や容量
が削減し、高速デ−タ転送を達成することができる。Further, according to the present embodiment, since the data transfer bypass is provided in the ring-shaped data bus, the resistance value and the capacity of the bus at the time of data transfer are further reduced. However, high-speed data transfer can be achieved.

【００６７】以上より、本発明のロ−パワ−高速バスに
よれば、負荷容量及び負荷抵抗を削減できると共に、低
消費電力化にも有利なバスシステムを提供することが可
能である。As described above, according to the low-power high-speed bus of the present invention, it is possible to provide a bus system which can reduce load capacity and load resistance and is also advantageous in reducing power consumption.

【００６８】図４は、本発明の第３実施の形態に関わる
バスシステムを示すものである。なお、以下の説明を簡
単にするため、デ−タ・バス（通常、複数ビットを同時
に転送可能に構成される）の１ビット転送分のみについ
て説明する。FIG. 4 shows a bus system according to the third embodiment of the present invention. In order to simplify the following description, only one bit transfer of the data bus (usually configured so that a plurality of bits can be transferred simultaneously) will be described.

【００６９】このバスシステムでは、デ−タ・バスをリ
ング状にすると共に複数に分割している。即ち、バス２
−１とバス２−２の間には、バス２−１とバス２−２を
結合し又は切断するためのスイッチＴＳ１が接続されて
いる。また、バス２−２とバス２−３の間には、バス２
−２とバス２−３を結合し又は切断するためのスイッチ
ＴＳ２が接続されている。In this bus system, the data bus has a ring shape and is divided into a plurality of pieces. That is, bus 2
A switch TS1 for connecting or disconnecting the bus 2-1 and the bus 2-2 is connected between -1 and the bus 2-2. In addition, the bus 2 is provided between the bus 2-2 and the bus 2-3.
-2 and the bus 2-3 are connected to a switch TS2 for connecting or disconnecting.

【００７０】Ａは、複数のブロック、例えば、マイクロ
プロセッサ内の回路ブロックや、パソコンなどから構成
されるブロック群である。ブロック群Ａの各ブロック
は、バス２−１に接続されている。A is a block group composed of a plurality of blocks, for example, circuit blocks in a microprocessor and a personal computer. Each block of the block group A is connected to the bus 2-1.

【００７１】同様に、Ｂ及びＣも、複数のブロック、例
えば、マイクロプロセッサ内の回路ブロックや、パソコ
ンなどから構成されるブロック群である。ブロック群Ｂ
の各ブロックは、バス２−２に接続され、ブロック群Ｃ
の各ブロックは、バス２−３に接続されている。Similarly, B and C are groups of blocks including a plurality of blocks, for example, circuit blocks in a microprocessor and a personal computer. Block group B
Of each block are connected to the bus 2-2, and the block group C
Each block is connected to the bus 2-3.

【００７２】制御回路１０は、ブロックＡ〜Ｃを構成す
る複数のブロックのうちデ−タ・バスにデ−タを送出す
る１つのブロックを選択する制御信号ＥＡ０〜，ＥＢ０
〜，ＥＣ０〜を当該複数のブロックに供給すると共に、
当該複数のブロックのうちデ−タ・バスからデ−タを受
け取る１つのブロックを選択する制御信号ＢＥＡ０〜，
ＢＥＢ０〜，ＢＥＣ０〜を当該複数のブロックに供給す
る。The control circuit 10 selects control blocks EA0, EB0 which select one of the plurality of blocks constituting the blocks A to C for transmitting data to the data bus.
, EC0 are supplied to the plurality of blocks,
Control signals BEA0 to BEA0 for selecting one block from the plurality of blocks to receive data from the data bus,
BEB0 and BEC0 are supplied to the plurality of blocks.

【００７３】また、制御回路１０は、スイッチＴＳ１〜
ＴＳ３のオン・オフを制御する制御信号ＴＣ１〜ＴＣ３
をスイッチＴＳ１〜ＴＳ３に供給する。例えば、制御回
路１０は、ブロック群Ａ内でのみデ−タのやりとりを行
う場合には、スイッチＴＳ１〜ＴＳ３の全てをオフ状態
に制御する。同様に、制御回路１０は、ブロック群Ｂ
（又はＣ）内でのみデ−タのやりとりを行う場合にも、
スイッチＴＳ１〜ＴＳ３の全てをオフ状態に制御する。Further, the control circuit 10 includes switches TS1 to TS1.
Control signals TC1 to TC3 for controlling ON / OFF of TS3
Are supplied to the switches TS1 to TS3. For example, when exchanging data only in the block group A, the control circuit 10 controls all the switches TS1 to TS3 to be in the off state. Similarly, the control circuit 10 includes a block group B.
Even when exchanging data only within (or C),
All the switches TS1 to TS3 are controlled to be in the off state.

【００７４】但し、制御回路１０は、ブロック群Ａとブ
ロック群Ｂとの間でデ−タのやりとりを行う場合には、
スイッチＴＳ１をオン状態に制御し、スイッチＴＳ２，
ＴＳ３をオフ状態に制御する。However, when the control circuit 10 exchanges data between the block group A and the block group B,
The switch TS1 is controlled to the ON state, and the switches TS2 and
Control TS3 to the off state.

【００７５】同様に、制御回路１０は、ブロック群Ｂと
ブロック群Ｃとの間でデ−タのやりとりを行う場合に
は、スイッチＴＳ２をオン状態に制御し、スイッチＴＳ
１，ＴＳ３をオフ状態に制御する。Similarly, when exchanging data between the block group B and the block group C, the control circuit 10 controls the switch TS2 to be in the ON state and the switch TS2.
1 and TS3 are controlled to the off state.

【００７６】バス２−１には、プリチャ−ジ回路が接続
されている。このプリチャ−ジ回路は、ＯＲ回路７−
１、ＮＡＮＤ回路８−１及びＰチャネル型ＭＯＳトラン
ジスタＴＰ１から構成されている。A precharge circuit is connected to the bus 2-1. This precharge circuit is an OR circuit 7-
1, a NAND circuit 8-1 and a P-channel MOS transistor TP1.

【００７７】ＯＲ回路７−１には、ブロック群Ａ内のブ
ロックの選択信号ＣＳＡ０〜ＣＳＡｉが入力されてい
る。例えば、ブロック群Ａ内のブロックＡ−０を選択
し、ブロックＡ−０からバス２−１にデ−タを出力する
場合には、所定の期間において、ブロックの選択信号Ｃ
ＳＡ０が高レベル“１”になる。また、ブロック群Ａ内
のブロックＡ−１を選択し、バス２−１からブロックＡ
−１にデ−タを入力する場合には、所定の期間におい
て、ブロックの選択信号ＣＳＡ１が高レベル“１”にな
る。The selection signals CSA0 to CSAi of the blocks in the block group A are input to the OR circuit 7-1. For example, when the block A-0 in the block group A is selected and data is output from the block A-0 to the bus 2-1, the block selection signal C is selected in a predetermined period.
SA0 goes to high level "1". In addition, the block A-1 in the block group A is selected, and the block A-1
When data is input to -1, the block selection signal CSA1 becomes high level "1" in a predetermined period.

【００７８】ＮＡＮＤ回路８−１には、クロックφとＯ
Ｒ回路７−１の出力信号が入力されている。従って、ク
ロックφが高レベル“１”の期間において、少なくとも
選択信号ＣＳＡ０〜ＣＳＡｉのうちの１つが高レベル
“１”になると、ＮＡＮＤ回路８−１の出力信号Ｇ１
は、高レベル“１”となる。つまり、ＭＯＳトランジス
タＴＰ１がオン状態となり、バス２−１のプリチャ−ジ
が行われる。In the NAND circuit 8-1, clock φ and O
The output signal of the R circuit 7-1 is input. Therefore, when at least one of the selection signals CSA0 to CSAi becomes the high level "1" during the period when the clock φ is the high level "1", the output signal G1 of the NAND circuit 8-1 is generated.
Becomes a high level "1". That is, the MOS transistor TP1 is turned on and the precharge of the bus 2-1 is performed.

【００７９】同様に、バス２−２にも、プリチャ−ジ回
路が接続されている。このプリチャ−ジ回路は、ＯＲ回
路７−２、ＮＡＮＤ回路８−２及びＰチャネル型ＭＯＳ
トランジスタＴＰ２から構成されている。Similarly, a precharge circuit is also connected to the bus 2-2. This precharge circuit includes an OR circuit 7-2, a NAND circuit 8-2 and a P-channel type MOS.
It is composed of a transistor TP2.

【００８０】ＯＲ回路７−２には、ブロック群Ｂ内のブ
ロックの選択信号ＣＳＢ０〜ＣＳＢｊが入力されてい
る。例えば、ブロック群Ｂ内のブロックＢ−０を選択
し、ブロックＢ−０からバス２−２にデ−タを出力する
場合には、所定の期間において、ブロックの選択信号Ｃ
ＳＢ０が高レベル“１”になる。また、ブロック群Ｂ内
のブロックＢ−１を選択し、バス２−２からブロックＢ
−１にデ−タを入力する場合には、所定の期間におい
て、ブロックの選択信号ＣＳＢ１が高レベル“１”にな
る。The selection signals CSB0 to CSBj of the blocks in the block group B are input to the OR circuit 7-2. For example, when the block B-0 in the block group B is selected and data is output from the block B-0 to the bus 2-2, the block selection signal C is selected in a predetermined period.
SB0 goes to high level "1". Further, the block B-1 in the block group B is selected and the block B-1 is selected from the bus 2-2.
When data is input to -1, the block selection signal CSB1 becomes high level "1" in a predetermined period.

【００８１】ＮＡＮＤ回路８−２には、クロックφとＯ
Ｒ回路７−２の出力信号が入力されている。従って、ク
ロックφが高レベル“１”の期間において、少なくとも
選択信号ＣＳＢ０〜ＣＳＢｊのうちの１つが高レベル
“１”になると、ＮＡＮＤ回路８−２の出力信号Ｇ２
は、高レベル“１”となる。つまり、ＭＯＳトランジス
タＴＰ２がオン状態となり、バス２−２のプリチャ−ジ
が行われる。The NAND circuit 8-2 has clocks φ and O.
The output signal of the R circuit 7-2 is input. Therefore, when at least one of the selection signals CSB0 to CSBj becomes the high level "1" while the clock φ is at the high level "1", the output signal G2 of the NAND circuit 8-2 is generated.
Becomes a high level "1". That is, the MOS transistor TP2 is turned on, and the bus 2-2 is precharged.

【００８２】同様に、バス２−３にも、プリチャ−ジ回
路が接続されている。このプリチャ−ジ回路は、ＯＲ回
路７−３、ＮＡＮＤ回路８−３及びＰチャネル型ＭＯＳ
トランジスタＴＰ３から構成されている。Similarly, a precharge circuit is also connected to the bus 2-3. This precharge circuit includes an OR circuit 7-3, a NAND circuit 8-3 and a P-channel type MOS.
It is composed of a transistor TP3.

【００８３】ＯＲ回路７−３には、ブロック群Ｃ内のブ
ロックの選択信号ＣＳＣ０〜ＣＳＣｋが入力されてい
る。例えば、ブロック群Ｃ内のブロックＣ−０を選択
し、ブロックＣ−０からバス２−３にデ−タを出力する
場合には、所定の期間において、ブロックの選択信号Ｃ
ＳＣ０が高レベル“１”になる。また、ブロック群Ｃ内
のブロックＣ−１を選択し、バス２−３からブロックＣ
−１にデ−タを入力する場合には、所定の期間におい
て、ブロックの選択信号ＣＳＣ１が高レベル“１”にな
る。The selection signals CSC0 to CSCk for the blocks in the block group C are input to the OR circuit 7-3. For example, when the block C-0 in the block group C is selected and the data is output from the block C-0 to the bus 2-3, the block selection signal C is selected in a predetermined period.
SC0 goes to high level "1". Further, the block C-1 in the block group C is selected, and the block C is selected from the bus 2-3.
When data is input to -1, the block selection signal CSC1 becomes high level "1" in a predetermined period.

【００８４】ＮＡＮＤ回路８−３には、クロックφとＯ
Ｒ回路７−３の出力信号が入力されている。従って、ク
ロックφが高レベル“１”の期間において、少なくとも
選択信号ＣＳＣ０〜ＣＳＣｋのうちの１つが高レベル
“１”になると、ＮＡＮＤ回路８−３の出力信号Ｇ３
は、高レベル“１”となる。つまり、ＭＯＳトランジス
タＴＰ３がオン状態となり、バス２−３のプリチャ−ジ
が行われる。The NAND circuit 8-3 has clocks φ and O.
The output signal of the R circuit 7-3 is input. Therefore, when at least one of the selection signals CSC0 to CSCk becomes the high level "1" while the clock φ is at the high level "1", the output signal G3 of the NAND circuit 8-3 is generated.
Becomes a high level "1". That is, the MOS transistor TP3 is turned on, and the bus 2-3 is precharged.

【００８５】次に、上記第３実施の形態に関わるバスシ
ステムの動作について、ａ）ブロック群Ａ内でのみデ−
タのやりとりを行う場合と、ｂ）ブロック群Ａとブロッ
ク群Ｂとの間でデ−タのやりとりを行う場合に分けて説
明する。Next, with respect to the operation of the bus system according to the third embodiment, a) only the data is stored in the block group A.
Description will be made separately for the case of exchanging data and the case of b) exchanging data between the block group A and the block group B.

【００８６】ａ）ブロック群Ａ内でのみデ−タのやり
とりを行う場合図５のタイミングチャ−ト及び図６のブロック群Ａの主
要部を示す回路図に基づいて説明する。A) Case of exchanging data only in the block group A Description will be made with reference to the timing chart of FIG. 5 and the circuit diagram showing the main part of the block group A of FIG.

【００８７】まず、クロックφの前半（“１”の期間
Ｃ）において、ブロックの選択信号ＣＳＡ０〜ＣＳＡ
ｉ，ＣＳＢ０〜ＣＳＢｊ，ＣＳＣ０〜ＣＳＣｋのうち、
ブロック群Ａ内のブロックを選択する所定の２つの選択
信号ＣＳＡ０，ＣＳＡ１が“１”となる。First, in the first half of the clock φ (the period C of "1"), the block selection signals CSA0 to CSA are selected.
i, CSB0 to CSBj, CSC0 to CSCk,
The two predetermined selection signals CSA0 and CSA1 for selecting the blocks in the block group A become "1".

【００８８】この時、スイッチの制御信号ＴＣ１〜ＴＣ
３は、全てノンアクティブ状態であり、スイッチＴＳ１
〜ＴＳ３は、全てオフ状態となる。また、ＮＡＮＤ回路
８−１の出力信号Ｇ１が“０”となり、ＭＯＳトランジ
スタＴＰ１がオン状態になるため、バス２−１のプリチ
ャ−ジが行われる。一方、ＮＡＮＤ回路８−２，８−３
の出力信号Ｇ２，Ｇ３が“１”となり、ＭＯＳトランジ
スタＴＰ２，ＴＰ３はオフ状態のままであるため、バス
２−２，２−３のプリチャ−ジは行われない。At this time, the switch control signals TC1 to TC
3 is in the non-active state, and the switch TS1
~ TS3 are all turned off. Further, since the output signal G1 of the NAND circuit 8-1 becomes "0" and the MOS transistor TP1 is turned on, the precharge of the bus 2-1 is performed. On the other hand, NAND circuits 8-2 and 8-3
Since the output signals G2 and G3 of "1" become "1" and the MOS transistors TP2 and TP3 remain in the off state, the precharge of the buses 2-2 and 2-3 is not performed.

【００８９】クロックφの後半（“０”の期間）におい
ては、ブロックＡ−０の選択信号（バスヘのデ−タ出力
を可能にするもの）ＥＡ０が高レベル“１”となり、ブ
ロックＡ−１の選択信号（バスからのデ−タ入力を可能
にするもの）ＢＥＡ１が高レベル“１”となる。なお、
選択信号ＥＡ１及びＢＥＡ０は、共に低レベル“０”と
なる。In the latter half of the clock φ (the period of "0"), the selection signal EA0 of the block A-0 (which enables the data output to the bus) becomes high level "1", and the block A-1. Selection signal (which enables data input from the bus) BEA1 goes to high level "1". In addition,
The selection signals EA1 and BEA0 are both at the low level "0".

【００９０】従って、ブロックＡ−０のフリップフロッ
プ回路５−０の出力デ−タＱ０が出力バッファを経由し
てバス２−１に供給される。例えば、出力デ−タＱ０が
高レベル“１”の場合には、ＮチャネルＭＯＳトランジ
スタＮ０１がオン状態になり、バス２−１の電位は速や
かに低レベル“０”になる（但し、バスの論理は負論
理）。Therefore, the output data Q0 of the flip-flop circuit 5-0 of the block A-0 is supplied to the bus 2-1 via the output buffer. For example, when the output data Q0 is at the high level "1", the N-channel MOS transistor N01 is turned on, and the potential of the bus 2-1 quickly becomes the low level "0" (however, Logic is negative logic).

【００９１】また、出力デ−タＱ０が高レベル“０”の
場合には、ＮチャネルＭＯＳトランジスタＮ０１はオフ
状態のままであり、バス２−１の電位は高レベル“１”
を維持する。When the output data Q0 is at high level "0", the N-channel MOS transistor N01 remains in the off state and the potential of the bus 2-1 is at high level "1".
To maintain.

【００９２】バス２−１のデ−タは、ブロックＡ−１の
ＮＡＮＤ回路６−１に入力され、ブロックＡ−１内に、
入力デ−タＩＮ１として入力される。即ち、バス２−１
の電位が“０”の場合、入力デ−タＩＮ１は、“１”と
なり、バス２−１の電位が“１”の場合、入力デ−タＩ
Ｎ１は、“０”となる。The data of the bus 2-1 is input to the NAND circuit 6-1 of the block A-1, and the data is transferred to the NAND circuit 6-1 of the block A-1.
It is input as the input data IN1. That is, the bus 2-1
When the potential of the bus 2-1 is "0", the input data IN1 becomes "1", and when the potential of the bus 2-1 is "1", the input data I1.
N1 becomes “0”.

【００９３】なお、ブロック２−０の入力デ−タＩＮ０
は、ＢＥＡ０＝“０”のため、常に“１”である。これ
により、ブロック間のデ−タ転送が完了する。The input data IN0 of the block 2-0
Is always "1" because BEA0 = "0". This completes the data transfer between blocks.

【００９４】上記動作において、バス２−１は、バス２
−２，２−３から分離されているため、バス２−１の負
荷容量（Ｃ１のみ）は、デ−タ・バスを分割しない場合
（Ｃ１＋Ｃ２＋Ｃ３）に比べて大幅に削減されている。In the above operation, the bus 2-1 is the bus 2
Since it is separated from -2 and 2-3, the load capacity (only C1) of the bus 2-1 is significantly reduced as compared with the case where the data bus is not divided (C1 + C2 + C3).

【００９５】従って、ブロックＡ−０からブロックＡ−
１へのデ−タ転送を高速に行うことができる。また、プ
リチャ−ジは、バス２−１のみについて行われ、バス２
−２，２−３については行われないため、プリチャ−ジ
に伴う消費電力は、デ−タ・バスを分割しない場合に比
べて大幅に削減される。Therefore, from block A-0 to block A-
The data transfer to 1 can be performed at high speed. The precharge is performed only on the bus 2-1 and the bus 2
-2 and 2-3 are not performed, the power consumption associated with precharge is significantly reduced as compared with the case where the data bus is not divided.

【００９６】ｂ）ブロック群Ａとブロック群Ｂの間で
デ−タのやりとりを行う場合図７のタイミングチャ−ト、図８のブロック群Ａの主要
部を示す回路図及び図９のブロック群Ｂの主要部を示す
回路図に基づいて説明する。B) When data is exchanged between the block group A and the block group B: The timing chart of FIG. 7, the circuit diagram showing the main part of the block group A of FIG. 8 and the block group of FIG. Description will be given based on a circuit diagram showing a main part of B.

【００９７】まず、クロックＣＬＫの前半（“１”の期
間Ｃ）において、ブロックの選択信号ＣＳＡ０〜ＣＳＡ
ｉ，ＣＳＢ０〜ＣＳＢｊ，ＣＳＣ０〜ＣＳＣｋのうち、
ブロック群Ａ内のブロックを選択する所定の１つの選択
信号ＣＳＡ０と、ブロック群Ｂ内のブロックを選択する
所定の１つの選択信号ＣＳＢ０が“１”となる。First, in the first half of the clock CLK (the period C of "1"), the block selection signals CSA0 to CSA are selected.
i, CSB0 to CSBj, CSC0 to CSCk,
One predetermined selection signal CSA0 for selecting a block in the block group A and one predetermined selection signal CSB0 for selecting a block in the block group B are "1".

【００９８】この時、スイッチの制御信号ＴＣ１は、ア
クティブ状態となるが、スイッチの制御信号ＴＣ２，Ｔ
Ｃ３は、ノンアクティブ状態である。従って、スイッチ
ＴＳ１は、オン状態となるが、スイッチＴＳ２，ＴＳ３
は、オフ状態である。At this time, the switch control signal TC1 is in the active state, but the switch control signals TC2, T2
C3 is in a non-active state. Therefore, the switch TS1 is turned on, but the switches TS2 and TS3 are turned on.
Is in the off state.

【００９９】また、ＮＡＮＤ回路８−１，８−２の出力
信号Ｇ１，Ｇ２が“０”となり、ＭＯＳトランジスタＴ
Ｐ１，ＴＰ２がオン状態になるため、バス２−１，２−
２のプリチャ−ジが行われる。一方、ＮＡＮＤ回路８−
３の出力信号Ｇ３が“１”となり、ＭＯＳトランジスタ
ＴＰ３はオフ状態のままであるため、バス２−３のプリ
チャ−ジは行われない。Further, the output signals G1 and G2 of the NAND circuits 8-1 and 8-2 become "0", and the MOS transistor T
Since P1 and TP2 are turned on, the buses 2-1 and 2-
Two precharges are performed. On the other hand, the NAND circuit 8-
Since the output signal G3 of No. 3 becomes "1" and the MOS transistor TP3 remains off, the precharge of the bus 2-3 is not performed.

【０１００】クロックＣＬＫの後半（“０”の期間）に
おいては、ブロックＡ−０の選択信号（バスヘのデ−タ
出力を可能にするもの）ＥＡ０が高レベル“１”とな
り、ブロックＢ−０の選択信号（バスからのデ−タ入力
を可能にするもの）ＢＥＢ０が高レベル“１”となる。In the latter half of the clock CLK (the period of "0"), the selection signal EA0 of the block A-0 (which enables data output to the bus) becomes high level "1", and the block B-0. Selection signal (which enables data input from the bus) BEB0 goes to high level "1".

【０１０１】従って、ブロックＡ−０のフリップフロッ
プ回路５−０の出力デ−タＱ０が出力バッファを経由し
てバス２−１に供給される。例えば、出力デ−タＱ０が
高レベル“１”の場合には、ＮチャネルＭＯＳトランジ
スタＮ０１がオン状態になり、バス２−１の電位は速や
かに低レベル“０”になる（但し、バスの論理は負論
理）。Therefore, the output data Q0 of the flip-flop circuit 5-0 of the block A-0 is supplied to the bus 2-1 via the output buffer. For example, when the output data Q0 is at the high level "1", the N-channel MOS transistor N01 is turned on, and the potential of the bus 2-1 quickly becomes the low level "0" (however, Logic is negative logic).

【０１０２】また、出力デ−タＱ０が高レベル“０”の
場合には、ＮチャネルＭＯＳトランジスタＮ０１はオフ
状態のままであり、バス２−１の電位は高レベル“１”
を維持する。When the output data Q0 is at the high level "0", the N-channel MOS transistor N01 remains in the off state and the potential of the bus 2-1 is at the high level "1".
To maintain.

【０１０３】なお、バス２−１のデ−タは、スイッチＴ
Ｓ１を経由してバス２−２に伝達される。また、バス２
−２のデ−タは、ブロックＢ−０のＮＡＮＤ回路６−０
に入力され、ブロックＢ−０内に入力される。The data of the bus 2-1 is the switch T.
It is transmitted to the bus 2-2 via S1. Bus 2
-2 data is the NAND circuit 6-0 of the block B-0.
To the block B-0.

【０１０４】これにより、ブロック間のデ−タ転送が完
了する。上記動作において、バス２−１，２−２は、バ
ス２−３から分離されているため、バス２−１，２−２
の負荷容量（Ｃ１＋Ｃ２）は、デ−タ・バスを分割しな
い場合（Ｃ１＋Ｃ２＋Ｃ３）に比べて削減されている。This completes the data transfer between blocks. In the above operation, since the buses 2-1 and 2-2 are separated from the bus 2-3, the buses 2-1 and 2-2
Load capacity (C1 + C2) is reduced as compared with the case where the data bus is not divided (C1 + C2 + C3).

【０１０５】従って、ブロックＡ−０からブロックＢ−
０へのデ−タ転送をスイッチＴＳ１を経由して高速に行
うことができる。また、プリチャ−ジは、バス２−１，
２−２について行われ、バス２−３については行われな
いため、プリチャ−ジに伴う消費電力は、デ−タ・バス
を分割しない場合に比べて削減される。Therefore, from block A-0 to block B-
Data transfer to 0 can be performed at high speed via the switch TS1. The precharge is the bus 2-1.
Since it is performed on the bus 2-3 and not on the bus 2-3, the power consumption associated with the precharge is reduced as compared with the case where the data bus is not divided.

【０１０６】さらに、デ−タ・バスがリング状に構成さ
れているため、ブロックＡ−０からブロックＢ−０への
デ−タ転送は、スイッチＴＳ１を経由して行われる。従
って、デ−タ・バスが直線状の場合に比べて、バス上に
おけるデ−タ転送の抵抗値を小さくすることができる。Further, since the data bus is formed in the ring shape, the data transfer from the block A-0 to the block B-0 is performed via the switch TS1. Therefore, the resistance value of the data transfer on the bus can be reduced as compared with the case where the data bus is linear.

【０１０７】[0107]

【発明の効果】以上、説明したように、本発明のロ−パ
ワ−高速バスによれば、次のような効果を奏する。リン
グ状のデ−タ・バスを複数に分割し、各々のバスをスイ
ッチを介して接続し、さらにデ−タのやりとりに関わる
ブロック群を最短の距離で接続し得るようにスイッチを
制御することにより、デ−タ・バスを分割しない場合に
比べて負荷容量を削減でき、かつ、バス上におけるデ−
タ転送の抵抗値を小さくすることができる。As described above, according to the low power high speed bus of the present invention, the following effects can be obtained. Dividing a ring-shaped data bus into multiple parts, connecting each bus via a switch, and controlling the switch so that blocks related to data exchange can be connected in the shortest distance. As a result, the load capacity can be reduced and the data on the bus can be reduced compared to the case where the data bus is not divided.
The resistance value of data transfer can be reduced.

【０１０８】また、デ−タのやりとりに関わるブロック
群が接続されるバスのみをプリチャ−ジすることによ
り、消費電力が小さいバスシステムを提供することがで
きるようになる。Also, by precharging only the bus to which the block group relating to data exchange is connected, it becomes possible to provide a bus system with low power consumption.

[Brief description of drawings]

【図１】本発明の第１実施の形態に関わるバスシステム
を示す図。FIG. 1 is a diagram showing a bus system according to a first embodiment of the present invention.

【図２】図１のスイッチの例を示す図。FIG. 2 is a diagram showing an example of a switch shown in FIG.

【図３】本発明の第２実施の形態に関わるバスシステム
を示す図。FIG. 3 is a diagram showing a bus system according to a second embodiment of the present invention.

【図４】本発明の第３実施の形態に関わるバスシステム
を示す図。FIG. 4 is a diagram showing a bus system according to a third embodiment of the present invention.

【図５】図４のバスシステムの動作を示すタイミング
図。5 is a timing diagram showing the operation of the bus system of FIG.

【図６】図４のブロック群Ａの主要部を示す回路図。6 is a circuit diagram showing a main part of a block group A in FIG.

【図７】図４のバスシステムの動作を示すタイミング
図。7 is a timing diagram showing the operation of the bus system of FIG.

【図８】図４のブロック群Ａの主要部を示す回路図。FIG. 8 is a circuit diagram showing a main part of the block group A in FIG.

【図９】図４のブロック群Ｂの主要部を示す回路図。9 is a circuit diagram showing a main part of a block group B in FIG.

【図１０】従来のバスシステムを示す図。FIG. 10 is a diagram showing a conventional bus system.

【図１１】従来のバスシステムを示す図。FIG. 11 is a diagram showing a conventional bus system.

[Explanation of symbols]

１−１，１−２，Ａ−０，Ａ−１，Ｂ−０，Ｂ−１：
ブロック、Ａ〜Ｄ：ブロック群、２，２−１，２−２，２−３：デ−タ・バス、３−１，３−２：プリチャ−ジ回
路、４：バス結合回路、５，６：ＮＯＲ回路、５−０，５−１：フリップフロップ
回路、６−０，６−１：ＮＡＮＤ回路、７−１，７−２，７−３：ＯＲ回路、８−１，８−２，８−３：ＮＡＮＤ回路、１０：制御回路、ＴＰ１〜ＴＰ３：Ｐチャネル型ＭＯ
Ｓトランジスタ、ＴＮ１〜ＴＮ６，Ｎ００，Ｎ０１，Ｎ１０，Ｎ１１：
Ｎチャネル型ＭＯＳトランジスタ、ＴＳ１〜ＴＳ４：スイッチ。1-1, 1-2, A-0, A-1, B-0, B-1:
Blocks, A to D: Block groups, 2,2-1,2-2,2-3: Data bus, 3-1 and 3-2: Precharge circuit, 4: Bus coupling circuit, 5. 6: NOR circuit, 5-0, 5-1: Flip-flop circuit, 6-0, 6-1: NAND circuit, 7-1, 7-2, 7-3: OR circuit, 8-1, 8-2 , 8-3: NAND circuit, 10: control circuit, TP1 to TP3: P channel type MO
S transistors, TN1 to TN6, N00, N01, N10, N11:
N-channel type MOS transistors, TS1 to TS4: switches.

Claims

[Claims]

1. A data bus composed of a plurality of local buses, each of the local buses being connected by a plurality of switches, and having a ring shape as a whole, and each of the local buses. When exchanging data between one or more blocks to be connected and a block connected to a predetermined one of the plurality of local buses, all of the plurality of switches are to be exchanged. When controlling the off state and exchanging data between blocks connected to two different local buses among the plurality of local buses, the two different local buses are connected in the shortest distance. And a control circuit for controlling the plurality of switches so that a low-power high-speed bus.

2. The high-speed low-speed bus according to claim 1, wherein when the plurality of local buses are four or more, the local buses that are not adjacent to each other are connected via a switch. A low-powered high-speed bus characterized by further comprising a bypass.