JPH09200026A - Lsi logic circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＬＳＩ論理回路に
関するものであり、特に、ＣＭＯＳ ＬＳＩなどのＬＳ
Ｉ論理回路における消費電力の低減化に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI logic circuit, and more particularly to an LS such as a CMOS LSI.
The present invention relates to reduction of power consumption in an I logic circuit.
【０００２】[0002]
【従来の技術】図２は、従来のＣＭＯＳ ＬＳＩで構成
したＬＳＩ論理回路を示す構成図である。一般に、ＣＭ
ＯＳ ＬＳＩの回路構成は、図２に示すように、ＬＳＩ
論理回路５の順序回路５−１を構成するフリップフロッ
プをパワーオンリセットピン２に入力されるリセット信
号により初期化しておく。そして、メインクロックピン
２に外部クロックを入力して、該外部クロックを配線遅
延差によるクロックスキュー対策およびファンアウト対
策用のクロックドライバ４を介してクロック端子に入力
し、データ入力ピン１−１、…からデータを入力して、
ＬＳＩ論理回路５の順序回路５−１及び組み合わせ回路
５−２をクロックに同期して動作させる。2. Description of the Related Art FIG. 2 is a block diagram showing an LSI logic circuit composed of a conventional CMOS LSI. Generally, CM
The circuit configuration of the OS LSI is as shown in FIG.
The flip-flops forming the sequential circuit 5-1 of the logic circuit 5 are initialized by the reset signal input to the power-on reset pin 2. Then, an external clock is input to the main clock pin 2, the external clock is input to the clock terminal through the clock driver 4 for the clock skew countermeasure and the fanout countermeasure due to the wiring delay difference, and the data input pin 1-1, Enter data from…
The sequential circuit 5-1 and the combinational circuit 5-2 of the LSI logic circuit 5 are operated in synchronization with the clock.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩ論理回路では、以下のような課題があった。ＬＳ
Ｉ論理回路が持っている機能のうちの一部の機能を使用
したい場合、つまり、ＬＳＩ動作モードにより一部の回
路のみを動作させて他の回路は動作させたくない場合で
おいても、回路全てがシステム・クロックに同期して動
作してしまう。このため、動作させたくない回路も動作
して論理レベルが逐次変化して、電流が流れ、消費電力
が増加する。さらに、ＬＳＩ論理回路をＣＭＯＳで構成
した場合には、論理レベルが変化することにより電源か
らグラウンドに貫通電流が流れてしまい、ＬＳＩ論理回
路全体の消費電力を増加させてしまうという問題点があ
った。However, the conventional LSI logic circuit has the following problems. LS
Even if you want to use a part of the functions of the I logic circuit, that is, if you want to operate only a part of the circuits and not the other circuits in the LSI operation mode, Everything works in sync with the system clock. Therefore, a circuit that is not desired to operate also operates, the logic level changes sequentially, current flows, and power consumption increases. Further, when the LSI logic circuit is composed of CMOS, there is a problem that a through current flows from the power supply to the ground due to the change of the logic level, which increases the power consumption of the entire LSI logic circuit. .
【０００４】[0004]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、クロック信号に基づいて動作する複
数の機能ブロックと、実行すべき機能を示す複数ビット
の切り替え信号を入力して、該切り替え信号が示す機能
を実行するために動作するべき前記１つもしくは複数の
機能ブロックをアクティブするために、その機能ブロッ
クに対応する前記制御信号を第１の論理レベルにし、そ
の機能では実行する必要のない機能ブロックをインアク
ティブにするために、その機能ブロックに対応する前記
制御信号を第２の論理レベルにする制御回路と、外部ク
ロック信号と前記機能ブロック数分の制御信号とを入力
し、前記制御信号が第１の論理レベルを示す時、該制御
信号に対応する機能ブロックの前記クロック信号をアク
ティブにするために、前記外部クロック信号を出力し、
前記制御信号が第２の論理レベルを示す時、該制御信号
に対応する機能ブロックの前記クロック信号をインアク
ティブにするために、第３の論理レベルの信号を出力す
るクロック停止回路とを備えている。以上のように、Ｌ
ＳＩ論理回路を構成したので、切り替え信号が示す機能
に従って、この機能を実行するべき機能ブロックが動作
して、その機能を実行するのに必要のない機能ブロック
のクロック信号がインアクティブとなり、その機能ブロ
ックは動作しない。そのため、その動作しない機能ブロ
ックの消費電力は低減される。従って、前記課題を解決
できるのである。In order to solve the above-mentioned problems, a first invention inputs a plurality of functional blocks which operate based on a clock signal and a switching signal of a plurality of bits which indicates a function to be executed. To activate the one or more functional blocks to operate to perform the function indicated by the switching signal, the control signal corresponding to the functional block is set to the first logic level, and the function is In order to inactivate a functional block that does not need to be executed, a control circuit for setting the control signal corresponding to the functional block to the second logic level, an external clock signal, and control signals for the number of functional blocks are provided. And for activating the clock signal of the functional block corresponding to the control signal when the control signal exhibits the first logic level. And outputs the external clock signal,
A clock stop circuit for outputting a signal of a third logic level to inactivate the clock signal of the functional block corresponding to the control signal when the control signal indicates the second logic level. There is. As described above, L
Since the SI logic circuit is configured, the functional block that should execute this function operates according to the function indicated by the switching signal, and the clock signal of the functional block that is not necessary to execute that function becomes inactive, and that function The block does not work. Therefore, the power consumption of the inactive functional block is reduced. Therefore, the above problem can be solved.
【０００５】[0005]
【発明の実施の形態】図１は、本発明の実施形態のＬＳ
Ｉ論理回路を示す構成図である。本実施形態のＬＳＩ論
理回路が従来のＬＳＩ論理回路と異なる点は、第１に、
ＬＳＩ論理回路の機能をブロックに分割した時に、１つ
機能を持ち単独で動作させるモードがあるもの、又は単
独で動作するモードがない場合でも、他のモジュールと
一体で動作するモードが複数個ある場合は、各モジュー
ルを１機能ブロックとして機能ブロックを分割している
ことである。第２に、実現するべき機能を示す切り替え
信号を入力して、該切り替え信号が示す機能を果たすた
めに動作するべき機能ブロックをアクティブにして、そ
れ以外の機能ブロックをインアクティブにする制御回路
と、動作させない機能ブロックの順序回路をリセットす
るとともにクロックを停止して、動作させる機能ブロッ
クの順序回路のみみパーワオンリセット信号とクロック
信号を入力するクロック停止回路とリセット制御回路と
を設けたことである。以下、本実施形態のＬＳＩ論理回
路の構成を説明する。FIG. 1 is a block diagram showing an embodiment of the present invention.
It is a block diagram which shows an I logic circuit. The first difference between the LSI logic circuit of this embodiment and the conventional LSI logic circuit is that
When the function of the LSI logic circuit is divided into blocks, there are modes that have one function and operate independently, or even if there is no mode that operates independently, there are multiple modes that operate integrally with other modules. In this case, each module is divided into one functional block and the functional block is divided. Secondly, a control circuit that inputs a switching signal indicating a function to be realized, activates a functional block that should operate to perform the function indicated by the switching signal, and inactivates other functional blocks. By providing the clock stop circuit and the reset control circuit for inputting only the power-on reset signal and the clock signal, which resets the sequential circuits of the functional blocks that do not operate and stops the clock, is there. The configuration of the LSI logic circuit of this embodiment will be described below.
【０００６】まず、ＬＳＩ論理回路２０を機能ブロック
毎に分割する。その分割の方法としては、その分割され
たブロックが１つの機能を持ち、単独で動作させるモー
ドがあるものを１ブロックとして構成する。もしくは、
単独で動作させるモードがない場合でも他のモジュール
と一体で動作するモードが複数ある場合に、そのモジュ
ールを１機能ブロックとして分割する。図１に示すＬＳ
Ｉ論理回路では、一例として、機能１〜機能４の４個の
機能のモードに分類し、機能ブロックを２１−Ａ〜２１
−Ｄの４個に分割した場合を示している。図１に示すＬ
ＳＩ論理回路２０は、複数のデータ入力ピン１１−１、
１１−２、１１−３、…、パワーオンリセットピン１
２、メインクロックピン１３、切り替えピン１４−１、
１４−２に接続されている。ＬＳＩ論理回路２０は、機
能ブロック２１−Ａ，２１−Ｂ，２１−Ｃ，２１−Ｄ、
モードの数を表すに必要なビット数分（ここでは、モー
ド数を４個としてので、２ビット）の入力端子と機能ブ
ロック数分（ここでは、４個）の出力端子を持つ制御回
路２２、機能ブロック数分の２入力ＯＲゲート２３−Ａ
〜２３−Ｄ、機能ブロック数分の２入力ＯＲゲート２４
−Ａ〜２４−Ｄ、及び機能ブロック数分のクロックドラ
イバ２５−Ａ〜２５−Ｄを備えている。First, the LSI logic circuit 20 is divided into functional blocks. As a method of the division, the divided block has one function and has a mode in which it operates independently. Or
Even if there is no mode to operate independently, if there are a plurality of modes to operate integrally with other modules, the module is divided as one functional block. LS shown in FIG.
In the I logic circuit, as an example, the function blocks are classified into four function modes of function 1 to function 4, and the function blocks are 21-A to 21.
The figure shows a case of being divided into four pieces of -D. L shown in FIG.
The SI logic circuit 20 includes a plurality of data input pins 11-1,
11-2, 11-3, ..., Power-on reset pin 1
2, main clock pin 13, switching pin 14-1,
14-2 is connected. The LSI logic circuit 20 includes functional blocks 21-A, 21-B, 21-C, 21-D,
A control circuit 22 having input terminals for the number of bits required to represent the number of modes (here, the number of modes is 4, so 2 bits) and output terminals for the number of functional blocks (here, 4), 2-input OR gate 23-A for the number of functional blocks
23-D, 2-input OR gate 24 for the number of functional blocks
-A to 24-D, and clock drivers 25-A to 25-D for the number of functional blocks.
【０００７】データ入力ピン１１−１、１１−２、…、
は、機能ブロック２１−Ａ〜２１−Ｄに入力に接続され
ている。パワーオンリセットピン１２は、ＯＲゲート２
３−Ａ〜２３−Ｄの一方の入力に接続されている。メイ
ンクロックピン１３は、機能ブロック数分のクロックラ
インを介して、ＯＲゲート２４−Ａ〜２４−Ｄの一方の
入力に接続されている。切り替えピン１４−１は、制御
回路２２のＤ１入力に接続されている。切り替えピン１
４−２は、制御回路２２のＤ２入力に接続されている。
制御回路２２のＡ出力は、ＯＲゲート２３−Ａ及びＯＲ
ゲート２４−Ａの他方の入力に接続されている。制御回
路２２のＢ出力は、ＯＲゲート２３−Ｂ及びＯＲゲート
２４−Ｂの他方の入力に接続されている。制御回路２２
のＣ出力は、ＯＲゲート２３−Ｃ及びＯＲゲート２４−
Ｃの他方の入力に接続されている。制御回路２２のＤ出
力は、ＯＲゲート２３−Ｄ及びＯＲゲート２４−Ｄの他
方の入力に接続されている。ＯＲゲート２３−Ａの出力
は、機能ブロック２１−Ａの順序回路のリセット入力に
接続されている。ＯＲゲート２３−Ｂの出力は、機能ブ
ロック２１−Ｂの順序回路のリセット入力に接続されて
いる。ＯＲゲート２３−Ｃの出力は、機能ブロック２１
−Ｃの順序回路のリセット入力に接続されている。ＯＲ
ゲート２３−Ｄの出力は、機能ブロック２１−Ｄの順序
回路のリセット入力に接続されている。The data input pins 11-1, 11-2, ...
Are connected to the inputs to the function blocks 21-A to 21-D. Power-on reset pin 12 is OR gate 2
It is connected to one input of 3-A to 23-D. The main clock pin 13 is connected to one of the inputs of the OR gates 24-A to 24-D via clock lines corresponding to the number of functional blocks. The switching pin 14-1 is connected to the D1 input of the control circuit 22. Switching pin 1
4-2 is connected to the D2 input of the control circuit 22.
The A output of the control circuit 22 is OR gate 23-A and OR.
It is connected to the other input of the gate 24-A. The B output of the control circuit 22 is connected to the other inputs of the OR gate 23-B and the OR gate 24-B. Control circuit 22
C output of the OR gate 23-C and OR gate 24-
It is connected to the other input of C. The D output of the control circuit 22 is connected to the other inputs of the OR gate 23-D and the OR gate 24-D. The output of the OR gate 23-A is connected to the reset input of the sequential circuit of the functional block 21-A. The output of the OR gate 23-B is connected to the reset input of the sequential circuit of the functional block 21-B. The output of the OR gate 23-C is the functional block 21.
It is connected to the reset input of the -C sequential circuit. OR
The output of the gate 23-D is connected to the reset input of the sequential circuit of the functional block 21-D.
【０００８】ＯＲゲート２４−Ａの出力は、クロックド
ライバ２５−Ａの入力に接続され、さらに、クロックド
ライバ２５−Ａの出力は、機能ブロック２１−Ａの順序
回路のクロック端子に接続されている。ＯＲゲート２４
−Ｂの出力は、クロックドライバ２５−Ｂの入力に接続
され、さらに、クロックドライバ２５−Ｂの出力は、機
能ブロック２１−Ｂの順序回路のクロック端子に接続さ
れている。ＯＲゲート２４−Ｃの出力は、クロックドラ
イバ２５−Ｃの入力に接続され、さらに、クロックドラ
イバ２５−Ｃの出力は、機能ブロック２１−Ｃの順序回
路のクロック端子に接続されている。ＯＲゲート２４−
Ｄの出力は、クロックドライバ２５−Ｄの入力に接続さ
れ、さらに、クロックドライバ２５−Ｄの出力は、機能
ブロック２１−Ｄの順序回路のクロック端子に接続され
ている。The output of the OR gate 24-A is connected to the input of the clock driver 25-A, and the output of the clock driver 25-A is connected to the clock terminal of the sequential circuit of the functional block 21-A. . OR gate 24
The output of -B is connected to the input of the clock driver 25-B, and the output of the clock driver 25-B is connected to the clock terminal of the sequential circuit of the functional block 21-B. The output of the OR gate 24-C is connected to the input of the clock driver 25-C, and the output of the clock driver 25-C is connected to the clock terminal of the sequential circuit of the functional block 21-C. OR gate 24-
The output of D is connected to the input of the clock driver 25-D, and the output of the clock driver 25-D is connected to the clock terminal of the sequential circuit of the functional block 21-D.
【０００９】図３は、図１のＬＳＩ論理回路の機能の一
例を示す図である。本実施形態では、ＬＳＩ論理回路の
機能を機能１〜機能４の４個のモードに分類している。
機能１は、機能ブロック２１−Ａ，２１−Ｂ，２１−Ｄ
を同時に動作させて、機能ブロック２１−Ｃは動作させ
ないモードである。機能２は、機能ブロック２１−Ａの
みを動作させて、機能ブロック２１−Ｂ，２１−Ｃ，２
１−Ｄを動作させないモードである。機能３は、機能ブ
ロック２１−Ｂ，２１−Ｃを動作させて、機能ブロック
２１−Ａ，２１−Ｄを動作させないモードである。機能
４は、機能ブロック２１−Ｄのみ動作させて、機能ブロ
ック２１−Ａ〜２１−Ｃを動作させないモードである。
機能ブロック２１−Ａ〜２１−Ｄは、リセット端子とク
ロック端子とを持ち、クロックに非同期でリセットさ
れ、クロック端子に入力されるクロック信号に基づいて
動作する順序回路と組み合わせ回路とを有するブロック
回路である。FIG. 3 is a diagram showing an example of the functions of the LSI logic circuit of FIG. In the present embodiment, the functions of the LSI logic circuit are classified into four modes, function 1 to function 4.
Function 1 is the functional block 21-A, 21-B, 21-D.
Are simultaneously operated and the functional block 21-C is not operated. The function 2 operates only the function block 21-A, and the function blocks 21-B, 21-C, 2
This is a mode in which 1-D is not operated. Function 3 is a mode in which the function blocks 21-B and 21-C are operated but the function blocks 21-A and 21-D are not operated. The function 4 is a mode in which only the function block 21-D is operated and the function blocks 21-A to 21-C are not operated.
Each of the functional blocks 21-A to 21-D has a reset terminal and a clock terminal, is reset asynchronously with a clock, and has a sequential circuit that operates based on a clock signal input to the clock terminal and a combination circuit. Is.
【００１０】制御回路２２は、複数個のモードの中か
ら、切り替えピン１４−１，１４−２に入力される切り
替え信号が示すモードの時に動作する機能ブロックをア
クティブして、動作しない機能ブロックをインアクティ
ブにするデコーダである。ここでは、モードの個数を４
（＝２2 ）個としているので、制御回路２２の入力は切
り替えピン１４−１，１４−２の２個であり、制御回路
２２の出力は、機能ブロック２１−Ａ〜２１−Ｄの個数
の４個である。ＯＲゲート２３−Ａ〜２３−Ｄは、動作
させるべき機能ブロックの順序回路のリセット端子に
は、パワーオンリセットピン１２より入力されるリセッ
ト信号を出力して、動作させない機能ブロックの順序回
路はリセットするリセット制御回路である。ＯＲゲート
２４−Ａ〜２４−Ｄは、動作させるべき機能ブロックの
順序回路のクロック端子には、メインクロックピン１３
より入力される外部クロック信号を出力して、動作させ
ない機能ブロックの順序回路のクロック端子には、Ｈを
出力するクロック停止回路である。クロックドライバ２
５−Ａ〜２５−Ｄは、配線遅延により順序回路の誤動作
をグ防止するためのクロックスキュー、及びクロックの
なまりを防止するファンアウト対策用のドライバであ
る。The control circuit 22 activates the functional block that operates in the mode indicated by the switching signals input to the switching pins 14-1 and 14-2 from among the plurality of modes and activates the functional block that does not operate. It is a decoder that makes it inactive. Here, the number of modes is 4
Since there are (= 2 2 ), the number of inputs of the control circuit 22 is two switching pins 14-1 and 14-2, and the number of the output of the control circuit 22 is the number of the functional blocks 21-A to 21-D. There are four. The OR gates 23-A to 23-D output the reset signal input from the power-on reset pin 12 to the reset terminals of the sequential circuits of the functional blocks to be operated, and reset the sequential circuits of the functional blocks that are not operated. It is a reset control circuit that does. The OR gates 24-A to 24-D have the main clock pin 13 at the clock terminal of the sequential circuit of the functional block to be operated.
It is a clock stop circuit that outputs an externally input external clock signal and outputs H to the clock terminal of the sequential circuit of the functional block that does not operate. Clock driver 2
Reference numerals 5-A to 25-D are clock skews for preventing malfunction of the sequential circuit due to wiring delay and fanout countermeasure drivers for preventing clock blunting.
【００１１】図４は、図１中の制御回路２２の構成図で
ある。図４に示すように、制御回路２２は、ＥＸ−ＯＲ
ゲート２２−１とＯＲゲート２２−２とを有している。
Ｄ１入力は、ＥＸ−ＯＲゲート２２−１の一方の入力に
接続されている。Ｄ１入力の反転信号は、ＯＲゲート２
２−２の一方の入力に接続されている。Ｄ２入力は、Ｅ
Ｘ−ＯＲゲート２２−１の他方の入力、及びＯＲゲート
２２−２の他方の入力に接続されている。図５は、図１
の動作説明図である。図５に示すように、機能１は、切
り替えピンＤ１＝０、Ｄ２＝０、機能２は、Ｄ１＝０，
Ｄ２＝１，機能３は、Ｄ１＝１，Ｄ２＝０，機能４は、
Ｄ１＝１，Ｄ２＝０を表すものとする。以下、図５を参
照しつつ、図１の動作（ａ）〜（ｄ）の説明をする。FIG. 4 is a block diagram of the control circuit 22 shown in FIG. As shown in FIG. 4, the control circuit 22 uses the EX-OR.
It has a gate 22-1 and an OR gate 22-2.
The D1 input is connected to one input of the EX-OR gate 22-1. The inverted signal of the D1 input is the OR gate 2
2-2 is connected to one input. D2 input is E
It is connected to the other input of the X-OR gate 22-1 and the other input of the OR gate 22-2. FIG.
It is operation | movement explanatory drawing of FIG. As shown in FIG. 5, the function 1 has switching pins D1 = 0, D2 = 0, and the function 2 has D1 = 0,
D2 = 1, function 3, D1 = 1, D2 = 0, function 4
It is assumed that D1 = 1 and D2 = 0. The operations (a) to (d) of FIG. 1 will be described below with reference to FIG.
【００１２】（ａ） 機能１ 図５に示すように、機能１を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝０，Ｄ２＝０にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝０）の論
理レベルに等しいＬ（第１の論理レベル）、Ｂ出力をＤ
２（＝０）の論理レベルに等しいＬ（第１の論理レベ
ル）、Ｃ出力をＯＲゲート２２−２により、Ｄ１の反転
信号（＝１）とＤ２との論理和を取りＨ（第２の論理レ
ベル）、Ｄ出力をＥＸ−ＯＲゲート２２−１により、Ｄ
１とＤ２との排他的論理和を取りＬ（第１の論理レベ
ル）にする。ＯＲゲート２３−Ａは、Ｌの出力Ａとパワ
ーオンリセットピン１２に入力されるパワーオンリセッ
ト信号との論理和を取り、パワーオンリセット信号を機
能ブロック２１−Ａの順序回路のリセット端子に出力す
る。ＯＲゲート２３−Ｂは、Ｌの出力Ｂとパワーオンリ
セットピン１２に入力されるパワーリセット信号との論
理和を取り、パワーリセット信号を機能ブロック２１−
Ｂの順序回路のリセット端子に出力する。(A) Function 1 As shown in FIG. 5, a circuit (not shown) connected to the LSI logic circuit 20 (for example, AS) in order to execute the function 1.
The switching pins D1 = 0 and D2 = 0 are set by an IC or the like.
In the control circuit 22 shown in FIG. 4, the A output is L (first logic level) equal to the logic level of D1 (= 0), and the B output is D.
2 (= 0) which is equal to the logic level (first logic level), and the C output is ORed by the OR gate 22-2 with the inverted signal (= 1) of D1 and D2 to obtain H (second logic level). Logic level) and D output by the EX-OR gate 22-1
The exclusive OR of 1 and D2 is taken to be L (first logic level). The OR gate 23-A takes the logical sum of the output A of L and the power-on reset signal input to the power-on reset pin 12, and outputs the power-on reset signal to the reset terminal of the sequential circuit of the functional block 21-A. To do. The OR gate 23-B takes the logical sum of the output B of L and the power reset signal input to the power-on reset pin 12, and outputs the power reset signal to the functional block 21-.
Output to the reset terminal of the B sequential circuit.
【００１３】ＯＲゲート２３−Ｃは、Ｈの出力Ｃとパワ
ーオンリセットピン１２に入力されるパワーオンリセッ
ト信号との論理和を取り、Ｈを機能ブロック２１−Ｃの
順序回路のリセット端子に出力する。ＯＲゲート２３−
Ｄは、Ｌの出力Ｄとパワーオンリセットピン１２に入力
されるパワーオンリセット信号との論理和を取り、パワ
ーオンリセット信号を機能ブロック２１−Ｄの順序回路
のリセット端子に出力する。ＯＲゲート２４−Ａは、Ｌ
の出力Ａとメインクロックピン１３に入力される外部ク
ロック信号との論理和を取り、クロック信号をクロック
ドライバ２５−Ａを介して、機能ブロック２１−Ａの順
序回路のクロック端子に出力する。ＯＲゲート２４−Ｂ
は、Ｌの出力Ｂとメインクロックピン１３に入力される
外部クロック信号との論理和を取り、クロック信号をク
ロックドライバ２５−Ｂを介して、機能ブロック２１−
Ｂの順序回路のクロック端子に出力する。ＯＲゲート２
４−Ｃは、Ｈの出力Ｃとメインクロックピン１３に入力
される外部クロック信号との論理和を取り、Ｈ（第３の
論理レベル）をクロックドライバ２５−Ｃを介して、機
能ブロック２１−Ｃのクロック端子に出力して、クロッ
ク入力をインアクティブにする。The OR gate 23-C takes the logical sum of the output C of H and the power-on reset signal input to the power-on reset pin 12, and outputs H to the reset terminal of the sequential circuit of the functional block 21-C. To do. OR gate 23-
D takes the logical sum of the output D of L and the power-on reset signal input to the power-on reset pin 12, and outputs the power-on reset signal to the reset terminal of the sequential circuit of the functional block 21-D. The OR gate 24-A is L
Of the output A and the external clock signal input to the main clock pin 13 are ORed, and the clock signal is output to the clock terminal of the sequential circuit of the functional block 21-A via the clock driver 25-A. OR gate 24-B
Outputs the logical sum of the output B of L and the external clock signal input to the main clock pin 13, and outputs the clock signal to the functional block 21-through the clock driver 25-B.
Output to the clock terminal of the B sequential circuit. OR gate 2
4-C takes the logical sum of the output C of H and the external clock signal input to the main clock pin 13, and outputs H (third logical level) via the clock driver 25-C to the functional block 21-. Output to the clock terminal of C to make the clock input inactive.
【００１４】ＯＲゲート２４−Ｄは、Ｌの出力Ｄとメイ
ンクロックピン１３に入力される外部クロック信号との
論理和を取り、クロック信号をクロックドライバ２５−
Ｄを介して、機能ブロック２１−Ｄのクロック端子に出
力する。機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄの
順序回路は、パワーオンリセットピン１２に入力される
パワーオンリセット信号によって、リセットされる。そ
して、機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄは、
データ入力ピン１１−１，１１−２、…に入力されるデ
ータを入力して、メインクロックピン１３に入力される
クロックにしたがって、動作して機能１を実行する。こ
の時、機能ブロック２１−Ａ、２１−Ｂ、２１−Ｄのク
ロック端子には、クロックスキュー対策用及びファンア
ウト対策用のクロックドライバ２５−Ａ，２１−Ｂ、２
１−Ｄから直接クロック信号が入力されるので、クロッ
クスキュ−及びファンアウトが問題になることがない。
一方、機能ブロック２１−Ｃのリセット端子には、Ｈが
入力されて、リセットされるとともに、クロック端子
は、Ｈ固定となり、機能ブロック２１−Ｃは動作しな
い。この時、機能ブロック２１−Ｃの消費電力は、クロ
ック及びリセット以外のデータピンＤ１、Ｄ２、…の変
化のみで生じる極めて小さな数値となり、機能１におけ
る総消費電力が低減される。The OR gate 24-D takes the logical sum of the output D of L and the external clock signal input to the main clock pin 13 and outputs the clock signal to the clock driver 25-.
It outputs to the clock terminal of functional block 21-D via D. The sequential circuits of the functional blocks 21-A, 21-B, 21-D are reset by the power-on reset signal input to the power-on reset pin 12. The function blocks 21-A, 21-B, 21-D are
Data inputted to the data input pins 11-1, 11-2, ... Are inputted and operate according to the clock inputted to the main clock pin 13 to execute the function 1. At this time, the clock terminals of the function blocks 21-A, 21-B, and 21-D are clock drivers 25-A, 21-B, and 2 for clock skew countermeasures and fanout countermeasures.
Since the clock signal is directly input from 1-D, the clock skew and fanout do not become a problem.
On the other hand, H is input to the reset terminal of the functional block 21-C to be reset, the clock terminal is fixed to H, and the functional block 21-C does not operate. At this time, the power consumption of the functional block 21-C becomes an extremely small value generated only by the change of the data pins D1, D2, ... Other than the clock and reset, and the total power consumption in the function 1 is reduced.
【００１５】（ｂ） 機能２ 図５に示すように、機能２を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝０，Ｄ２＝１にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝０）のレ
ベルに等しいＬ、Ｂ出力をＤ２（＝１）のレベルに等し
いＨ、Ｃ出力をＨ、Ｄ出力をＨにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にパワーオンリセットピン１２より入力されたパワー
オンリセット信号を出力する。ＯＲゲート２３−Ｂは、
機能ブロック２１−Ｂの順序回路のリセット端子にＨを
出力する。ＯＲゲート２３−Ｃは、機能ブロック２１−
Ｃの順序回路のリセット端子にＨを出力する。ＯＲゲー
ト２３−Ｄは、機能ブロック２１−Ｄの順序回路のリセ
ット端子にＨを出力する。ＯＲゲート２４−Ａは、クロ
ックドライバ２５−Ａを介して、機能ブロック２１−Ａ
の順序回路のクロック端子にメインクロックピン１３よ
り入力され外部クロック信号を出力する。ＯＲゲート２
４−Ｂは、クロックドライバ２５−Ｂを介して、機能ブ
ロック２１−Ｂの順序回路のクロック端子にＨを出力す
る。ＯＲゲート２４−Ｃは、クロックドライバ２５−Ｃ
を介して、機能ブロック２１−Ｃの順序回路のクロック
端子にＨを出力する。ＯＲゲート２４−Ｄは、クロック
ドライバ２５−Ｄを介して、機能ブロック２１−Ｄの順
序回路のクロック端子にＨを出力する。(B) Function 2 As shown in FIG. 5, a circuit (not shown) connected to the LSI logic circuit 20 to execute the function 2 (for example, AS).
The switching pins D1 = 0 and D2 = 1 are set by an IC or the like.
The control circuit 22 shown in FIG. 4 sets the A output to L equal to the level of D1 (= 0), the B output to H equal to the level of D2 (= 1), the C output to H, and the D output to H. OR gate 23
-A outputs the power-on reset signal input from the power-on reset pin 12 to the reset terminal of the sequential circuit of the functional block 21-A. The OR gate 23-B is
H is output to the reset terminal of the sequential circuit of the functional block 21-B. The OR gate 23-C is a functional block 21-.
H is output to the reset terminal of the C sequential circuit. The OR gate 23-D outputs H to the reset terminal of the sequential circuit of the functional block 21-D. The OR gate 24-A receives the functional block 21-A via the clock driver 25-A.
The clock signal of the sequential circuit is input from the main clock pin 13 and the external clock signal is output. OR gate 2
The 4-B outputs H to the clock terminal of the sequential circuit of the functional block 21-B via the clock driver 25-B. The OR gate 24-C has a clock driver 25-C.
H is output to the clock terminal of the sequential circuit of the functional block 21-C via. The OR gate 24-D outputs H to the clock terminal of the sequential circuit of the functional block 21-D via the clock driver 25-D.
【００１６】機能ブロック２１−Ａは、パワーオンリセ
ットピン１２に入力されるパワーオンリセット信号によ
って、リセットされる。そして、機能ブロック２１−Ａ
は、データ入力ピン１１−１，１１−２、…に入力され
るデータを入力して、メインクロックピン１３に入力さ
れるクロックにしたがって、動作して機能２を実行す
る。この時、機能ブロック２１−Ａのクロック端子に
は、クロックスキュー対策用及びファンアウト対策用の
クロックドライバ２５−Ａから直接クロック信号が入力
されるので、クロックスキュ−及びファンアウトが問題
になることがない。一方、機能ブロック２１−Ｂ、２１
−Ｃ、２１−Ｄの順序回路のリセット端子には、Ｈが入
力されて、リセットされるとともに、クロック端子は、
Ｈ固定となり、機能ブロック２１−Ｂ、２１−Ｃ、２１
−Ｄは動作しない。この時、機能ブロック２１−Ｂ、２
１−Ｃ、２１−Ｄの消費電力は、クロック及びリセット
以外のデータピンＤ１、Ｄ２、…の変化のみで生じる極
めて小さな数値となり、機能２における総消費電力が大
幅に低減される。The function block 21-A is reset by the power-on reset signal input to the power-on reset pin 12. Then, the function block 21-A
Inputs the data input to the data input pins 11-1, 11-2, ... And operates in accordance with the clock input to the main clock pin 13 to execute the function 2. At this time, the clock signal is directly input to the clock terminal of the functional block 21-A from the clock driver 25-A for the clock skew countermeasure and the fan-out countermeasure, so that the clock skew and the fan-out become a problem. There is no. On the other hand, the function blocks 21-B and 21
H is input to the reset terminal of the -C, 21-D sequential circuit to be reset, and the clock terminal is
It becomes fixed to H, and the function blocks 21-B, 21-C, 21
-D does not work. At this time, the function blocks 21-B, 2
The power consumption of 1-C, 21-D becomes an extremely small numerical value which is generated only by the change of the data pins D1, D2, ... Other than the clock and reset, and the total power consumption in the function 2 is significantly reduced.
【００１７】（ｃ） 機能３ 図５に示すように、機能３を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝１，Ｄ２＝０にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝１）のレ
ベルに等しいＨ、Ｂ出力をＤ２（＝０）のレベルに等し
いＬ、Ｃ出力をＬ、Ｄ出力をＨにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にＨを出力する。ＯＲゲート２３−Ｂは、機能ブロッ
ク２１−Ｂの順序回路のリセット端子にパワーオンリセ
ットピン１２に入力されたパワーオンリセット信号を出
力する。ＯＲゲート２３−Ｃは、機能ブロック２１−Ｃ
の順序回路のリセット端子にパワーオンリセットピン１
２に入力されたパワーオンリセット信号を出力する。Ｏ
Ｒゲート２３−Ｄは、機能ブロック２１−Ｄの順序回路
のリセット端子にＨを出力する。(C) Function 3 As shown in FIG. 5, in order to execute the function 3, a circuit (not shown) connected to the LSI logic circuit 20 (for example, AS).
The switching pins D1 = 1 and D2 = 0 are set by an IC or the like.
The control circuit 22 shown in FIG. 4 sets the A output to H equal to the level of D1 (= 1), the B output to L equal to the level of D2 (= 0), the C output to L, and the D output to H. OR gate 23
-A outputs H to the reset terminal of the sequential circuit of the functional block 21-A. The OR gate 23-B outputs the power-on reset signal input to the power-on reset pin 12 to the reset terminal of the sequential circuit of the functional block 21-B. The OR gate 23-C is a functional block 21-C.
Power-on reset pin 1 to the reset terminal of the sequential circuit of
The power-on reset signal input to 2 is output. O
The R gate 23-D outputs H to the reset terminal of the sequential circuit of the functional block 21-D.
【００１８】ＯＲゲート２４−Ａは、クロックドライバ
２５−Ａを介して、機能ブロック２１−Ａの順序回路の
クロック端子にＨを出力する。ＯＲゲート２４−Ｂは、
クロックドライバ２５−Ｂを介して、機能ブロック２１
−Ｂの順序回路のクロック端子にメインクロックピン１
３より入力された外部クロック信号を出力する。ＯＲゲ
ート２４−Ｃは、クロックドライバ２５−Ｃを介して、
機能ブロック２１−Ｃの順序回路のクロック端子にメイ
ンクロックピン１３より入力された外部クロック信号を
出力する。ＯＲゲート２４−Ｄは、クロックドライバ２
５−Ｄを介して、機能ブロック２１−Ｄの順序回路のク
ロック端子にＨを出力する。機能ブロック２１−Ｂ、２
１−Ｃは、パワーオンリセットピン１２に入力されるパ
ワーオンリセット信号によって、リセットされる。そし
て、機能ブロック２１−Ｂ、２１−Ｃは、データ入力ピ
ン１１−１，１１−２、…に入力されるデータを入力し
て、メインクロックピン１３に入力されるクロックにし
たがって、動作して機能３を実行する。The OR gate 24-A outputs H to the clock terminal of the sequential circuit of the functional block 21-A via the clock driver 25-A. The OR gate 24-B is
Via the clock driver 25-B, the functional block 21
-Main clock pin 1 to the clock terminal of the sequential circuit of B
The external clock signal input from the terminal 3 is output. The OR gate 24-C, via the clock driver 25-C,
The external clock signal input from the main clock pin 13 is output to the clock terminal of the sequential circuit of the functional block 21-C. The OR gate 24-D is the clock driver 2
H is output to the clock terminal of the sequential circuit of the functional block 21-D via 5-D. Function block 21-B, 2
1-C is reset by a power-on reset signal input to the power-on reset pin 12. Then, the functional blocks 21-B, 21-C input data input to the data input pins 11-1, 11-2, ... And operate in accordance with the clock input to the main clock pin 13. Function 3 is executed.
【００１９】この時、機能ブロック２１−Ｂ、２１−Ｃ
のクロック端子には、クロックスキュー対策用及びファ
ンアウト対策用のクロックドライバ２５−Ｂ、２５−Ｃ
から直接クロック信号が入力されるので、クロックスキ
ュ−及びファンアウトが問題になることがない。一方、
機能ブロック２１−Ａ、２１−Ｄの順序回路のリセット
端子には、Ｈが入力されて、リセットされるとともに、
クロック端子は、Ｈ固定となり、機能ブロック２１−
Ａ、２１−Ｄは動作しない。この時、機能ブロック２１
−Ａ、２１−Ｄの消費電力は、クロック及びリセット以
外のデータピンＤ１、Ｄ２、…の変化のみで生じる極め
て小さな数値となり、機能２における総消費電力が低減
される。At this time, the function blocks 21-B, 21-C
Of the clock driver 25-B, 25-C for the clock skew countermeasure and the fan-out countermeasure.
Since the clock signal is directly input from the device, the clock skew and fan out do not become a problem. on the other hand,
H is input to the reset terminals of the sequential circuits of the functional blocks 21-A and 21-D to be reset, and
The clock terminal is fixed to H, and the function block 21-
A, 21-D does not work. At this time, the function block 21
The power consumption of -A, 21-D becomes an extremely small numerical value generated only by the change of the data pins D1, D2, ... Other than the clock and reset, and the total power consumption in the function 2 is reduced.
【００２０】（ｄ） 機能４ 図５に示すように、機能４を実行するために、ＬＳＩ論
理回路２０に接続される図示しない回路（例えば、ＡＳ
ＩＣなど）で切り替えピンＤ１＝１，Ｄ２＝１にする。
図４に示す制御回路２２は、Ａ出力をＤ１（＝１）のレ
ベルに等しいＨ、Ｂ出力をＤ２（＝０）のレベルに等し
いＨ、Ｃ出力をＨ、Ｄ出力をＬにする。ＯＲゲート２３
−Ａは、機能ブロック２１−Ａの順序回路のリセット端
子にＨを出力する。ＯＲゲート２３−Ｂは、機能ブロッ
ク２１−Ｂの順序回路のリセット端子にＨを出力する。
ＯＲゲート２３−Ｃは、機能ブロック２１−Ｃの順序回
路のリセット端子にＨを出力する。ＯＲゲート２３−Ｄ
は、機能ブロック２１−Ｄの順序回路のリセット端子に
パワーオンリセットピン１２に入力されたパワーオンリ
セット信号を出力する。(D) Function 4 As shown in FIG. 5, in order to execute the function 4, a circuit (not shown) connected to the LSI logic circuit 20 (for example, AS).
The switching pins D1 = 1 and D2 = 1 are set by IC).
The control circuit 22 shown in FIG. 4 sets the A output to H equal to the level of D1 (= 1), the B output to H equal to the level of D2 (= 0), the C output to H, and the D output to L. OR gate 23
-A outputs H to the reset terminal of the sequential circuit of the functional block 21-A. The OR gate 23-B outputs H to the reset terminal of the sequential circuit of the functional block 21-B.
The OR gate 23-C outputs H to the reset terminal of the sequential circuit of the functional block 21-C. OR gate 23-D
Outputs the power-on reset signal input to the power-on reset pin 12 to the reset terminal of the sequential circuit of the functional block 21-D.
【００２１】ＯＲゲート２４−Ａは、クロックドライバ
２５−Ａを介して、機能ブロック２１−Ａの順序回路の
クロック端子にＨを出力する。ＯＲゲート２４−Ｂは、
クロックドライバ２５−Ｂを介して、機能ブロック２１
−Ｂの順序回路のクロック端子にＨを出力する。ＯＲゲ
ート２４−Ｃは、クロックドライバ２５−Ｃを介して、
機能ブロック２１−Ｃの順序回路のクロック端子にＨを
出力する。ＯＲゲート２４−Ｄは、クロックドライバ２
５−Ｄを介して、機能ブロック２１−Ｄの順序回路のク
ロック端子にメインクロックピン１３より入力された外
部クロック信号を出力する。機能ブロック２１−Ｄは、
パワーオンリセットピン１２に入力されるパワーオンリ
セット信号によって、リセットされる。そして、機能ブ
ロック２１−Ｄは、データ入力ピン１１−１，１１−
２、…に入力されるデータを入力して、メインクロック
ピン１３に入力されるクロックにしたがって、動作して
機能４を実行する。The OR gate 24-A outputs H to the clock terminal of the sequential circuit of the functional block 21-A via the clock driver 25-A. The OR gate 24-B is
Via the clock driver 25-B, the functional block 21
-H is output to the clock terminal of the B sequential circuit. The OR gate 24-C, via the clock driver 25-C,
H is output to the clock terminal of the sequential circuit of the functional block 21-C. The OR gate 24-D is the clock driver 2
The external clock signal input from the main clock pin 13 is output to the clock terminal of the sequential circuit of the functional block 21-D via 5-D. The function block 21-D is
It is reset by a power-on reset signal input to the power-on reset pin 12. The function block 21-D has the data input pins 11-1, 11-.
Data inputted to 2, ... Are inputted and operate according to the clock inputted to the main clock pin 13 to execute the function 4.
【００２２】この時、機能ブロック２１−Ｄのクロック
端子には、クロックスキュー対策用及びファンアウト対
策用のクロックドライバ２５−Ｄから直接クロック信号
が入力されるので、クロックスキュ−及びファンアウト
が問題になることがない。一方、機能ブロック２１−
Ａ、２１−Ｂ、２１−Ｃの順序回路のリセット端子に
は、Ｈが入力されて、リセットされるとともに、クロッ
ク端子は、Ｈ固定となり、機能ブロック２１−Ａ、２１
−Ｂ、２１−Ｃは動作しない。この時、機能ブロック２
１−Ａ、２１−Ｂ、２１−Ｃの消費電力は、クロック及
びリセット以外のデータピンＤ１、Ｄ２、…の変化のみ
で生じる極めて小さな数値となり、機能２における総消
費電力が大幅に低減される。以上説明したように、本実
施形態によれば、ＬＳＩ論理回路を機能毎に分割し、切
り替えピンにて、未使用時の機能ブロックへ入力される
クロックをＨに固定し、リセットをアクティブ状態（こ
こでは、Ｈ）に固定することにより、各機能毎に動作す
る順序回路を限定して、ＬＳＩ論理回路全体の消費電力
削減の効果が期待できる。At this time, the clock signal is directly input to the clock terminal of the functional block 21-D from the clock driver 25-D for the clock skew countermeasure and the fan-out countermeasure, so that the clock skew and the fan-out are a problem. Never be. On the other hand, the function block 21-
H is input to the reset terminals of the sequential circuits of A, 21-B, and 21-C to be reset, and the clock terminal is fixed to H, and the functional blocks 21-A and 21-21.
-B, 21-C do not work. At this time, functional block 2
The power consumption of 1-A, 21-B, 21-C becomes an extremely small numerical value generated only by the change of the data pins D1, D2, ... Other than the clock and reset, and the total power consumption in the function 2 is significantly reduced. . As described above, according to the present embodiment, the LSI logic circuit is divided for each function, the clock input to the unused functional block is fixed to H by the switching pin, and the reset is in the active state ( Here, by fixing the value to H), the sequential circuit that operates for each function is limited, and the effect of reducing the power consumption of the entire LSI logic circuit can be expected.
【００２３】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 上記実施形態では、４つの機能、機能ブロック
数が４個の場合を説明したが、ｎ（ｎ≧２）個の機能ブ
ロック、ｍ（ｎ≧ｍ≧２の整数）個の機能の場合にも、
勿論、適用可能である。この場合は、切り替えピンの数
をｌとした時に、２l ≧ｍとして、ｌビットの切り替え
信号が示す機能を果たすために動作するべき機能ブロッ
クに対応する出力信号を、例えば、Ｌにして、それ以外
の機能ブロックをインアクティブにするために、その機
能ブロックに対応する出力信号を、例えば、Ｈにするよ
うに、制御回路を組み合わせ回路で構成すればよい。 （２） ＬＳＩ論理回路は、ＣＭＯＳ以外のＢｉＣＭＯ
Ｓなどで構成した場合も、機能ブロックをインアクティ
ブにすることにより、論理レベルが変化することによる
電流が流れることが少なくなり、消費電力を低減するこ
とができる。Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications. (1) In the above embodiment, the case where the number of function blocks is four and the number of function blocks is four has been described. However, there are n (n ≧ 2) function blocks and m (n ≧ m ≧ 2) function blocks. Even if
Of course, it is applicable. In this case, when the number of switching pins is l, 2 l ≧ m, and the output signal corresponding to the functional block to be operated to perform the function indicated by the 1-bit switching signal is set to L, for example, In order to make the other functional blocks inactive, the control circuit may be configured by a combinational circuit so that the output signal corresponding to the functional block becomes H, for example. (2) The LSI logic circuit is a BiCMO other than CMOS
Also in the case of the configuration of S or the like, by making the functional block inactive, the flow of current due to the change of the logic level is reduced and the power consumption can be reduced.
【００２４】（３） 上記実施形態では、イクアクティ
ブにする機能ブロックのリセット、クロックともにＨで
固定したが、一般的には、順序回路のトランジスタ構成
による消費電力の特性に合わせて最も低消費電力化が実
現できる値に固定する。例えば、リセット状態でクロッ
クをＬに固定した方が低消費電力化が図れる様なトラン
ジスタ回路によって順序回路が構成されている場合に
は、クロックラインに挿入したＯＲゲートをＮＯＲゲー
トにして非動作時には、クロックをＬに固定する。 （４） 上記実施形態では、クロック非同期型のリセッ
ト機能の順序回路についてて説明したが、クロック同期
型のリセット機能の順序回路についても、動作させない
ものについては、クロックを停止させて、リセット端子
をＨまたはＬで固定することにより同様の利点が得られ
る。 （５） データピンＤ１、Ｄ２、…から入力されるデー
タに対しても、制御回路の出力とデータピンＤ１、Ｄ
２、…から入力されるデータとのＯＲを取り、動作させ
ない機能ブロックについては、Ｈ固定入力するようにし
てもよい。 （６） 上記実施形態では、ＬＳＩ論理回路２０を１チ
ップで構成して、切り替えピン１４−１、１４−２及び
データピン１１−１、１１−２、…に接続される回路を
別チップで構成する例を示したが、制御回路２２及びデ
ータピンＤ１、Ｄ２、…に接続される回路をそのＬＳＩ
論理回路２０のチップ内に設けてもよい。(3) In the above embodiment, the reset of the functional block to be made active and the clock are both fixed at H. However, in general, the lowest power consumption is set in accordance with the characteristics of power consumption due to the transistor configuration of the sequential circuit. Fixed to a value that can be realized. For example, if the sequential circuit is composed of transistor circuits that can reduce power consumption by fixing the clock to L in the reset state, the OR gate inserted in the clock line is used as the NOR gate and is inactive. , Clock is fixed at L. (4) In the above-described embodiment, the sequential circuit of the clock asynchronous reset function has been described. However, the clock synchronous reset function sequential circuit is not operated, the clock is stopped and the reset terminal is set. Fixing with H or L has similar advantages. (5) Even for data input from the data pins D1, D2, ..., The output of the control circuit and the data pins D1, D
It is also possible to take an OR with the data inputted from 2, ... (6) In the above embodiment, the LSI logic circuit 20 is configured by one chip, and the circuits connected to the switching pins 14-1, 14-2 and the data pins 11-1, 11-2, ... Although the configuration example is shown, the circuit connected to the control circuit 22 and the data pins D1, D2, ...
It may be provided in the chip of the logic circuit 20.
【００２５】[0025]
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、機能を示す切り替え信号を入力して、
該切り替え信号が示す機能を実行するために制御信号を
生成する制御回路と、機能を実行する必要の無い機能ブ
ロックのクロック入力を停止するクロック停止回路を設
けたので、必要の無い機能ブロックは動作しないので、
消費電力を低減させることができる。As described in detail above, the first to third embodiments
According to the invention, by inputting a switching signal indicating a function,
Since the control circuit that generates the control signal to execute the function indicated by the switching signal and the clock stop circuit that stops the clock input to the functional block that does not need to execute the function are provided, the unnecessary functional blocks operate. I don't
Power consumption can be reduced.
【図１】本発明の実施形態のＬＳＩ論理回路の構成図で
ある。FIG. 1 is a configuration diagram of an LSI logic circuit according to an embodiment of the present invention.
【図２】従来のＬＳＩ論理回路の構成図である。FIG. 2 is a configuration diagram of a conventional LSI logic circuit.
【図３】図１のＬＳＩ論理回路の機能の一例を示す図で
ある。FIG. 3 is a diagram showing an example of functions of the LSI logic circuit of FIG.
【図４】図１中の制御回路の構成図である。FIG. 4 is a configuration diagram of a control circuit in FIG.
【図５】図１の動作説明図である。FIG. 5 is an operation explanatory diagram of FIG. 1;
１１−１，１１−２，… データ入
力ピン １２ パワーオ
ンリセットピン １３ メインク
ロックピン １４−１，１４−２ 切り替え
ピン ２２ 制御回路 ２３−Ａ〜２３−Ｄ ＯＲゲー
ト ２４−Ａ〜２４−Ｄ ＯＲゲー
ト ２５−Ａ〜２５−Ｄ クロック
ドライバ11-1, 11-2, ... Data input pin 12 Power-on reset pin 13 Main clock pin 14-1, 14-2 Switching pin 22 Control circuit 23-A-23-D OR gate 24-A-24-D OR Gate 25-A to 25-D Clock driver
Claims (3)
機能ブロックと、 実行すべき機能を示す複数ビットの切り替え信号を入力
して、該切り替え信号が示す機能を実行するために動作
するべき前記１つもしくは複数の機能ブロックをアクテ
ィブするために、その機能ブロックに対応する制御信号
を第１の論理レベルにし、その機能では実行する必要の
ない機能ブロックをインアクティブにするために、その
機能ブロックに対応する前記制御信号を第２の論理レベ
ルにする制御回路と、 外部クロック信号と前記各機能ブロックに対応する前記
制御信号とを入力し、前記制御信号が第１の論理レベル
を示す時、該制御信号に対応する機能ブロックの前記ク
ロック信号をアクティブにするために、前記外部クロッ
ク信号を出力し、前記制御信号が第２の論理レベルを示
す時、該制御信号に対応する機能ブロックの前記クロッ
ク信号をインアクティブにするために、第３の論理レベ
ルの信号を出力するクロック停止回路とを、 備えたことを特徴とするＬＳＩ論理回路。1. A plurality of functional blocks that operate based on a clock signal, and a plurality of bits of a switching signal that indicates a function to be executed are input, and the above-mentioned 1 that should operate to execute the function indicated by the switching signal. In order to activate one or more functional blocks, the control signal corresponding to the functional block is set to the first logic level, and the functional block which is not required to be executed in the function is inactivated. A control circuit for setting the corresponding control signal to a second logic level, an external clock signal and the control signal corresponding to each of the functional blocks are input, and when the control signal indicates the first logic level, In order to activate the clock signal of the functional block corresponding to the control signal, the external clock signal is output, and the control signal is A clock stop circuit for outputting a signal of a third logic level to inactivate the clock signal of the functional block corresponding to the control signal when the logic level of 2 is indicated. LSI logic circuit.
して、前記機能ブロックの前記クロック信号を出力する
クロックスキュー対策用かファンアウト対策用の少なく
ともいずれかの対策用のクロックドライバを設けたこと
を特徴とする請求項１記載のＬＳＩ論理回路。2. A clock driver for inputting an output signal of the clock stop circuit and outputting the clock signal of the functional block for at least one of clock skew countermeasure and fanout countermeasure. The LSI logic circuit according to claim 1, wherein:
御信号とを入力して、前記制御信号が第１の論理レベル
を示す時、前記外部リセット信号を該制御信号に対応す
る機能ブロックの前記リセット端子に出力し、前記制御
信号が第２の論理レベルを示す時、該制御信号に対応す
る機能ブロックをリセットするリセット制御回路を設け
たことを特徴する請求項１記載のＬＳＩ論理回路。3. The functional block has a sequential circuit having a reset terminal, receives an external reset signal and the control signal corresponding to the functional block, and the control signal indicates a first logic level. At this time, the external reset signal is output to the reset terminal of the functional block corresponding to the control signal, and when the control signal indicates the second logic level, the reset control circuit that resets the functional block corresponding to the control signal The LSI logic circuit according to claim 1, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008435A JPH09200026A (en) | 1996-01-22 | 1996-01-22 | Lsi logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008435A JPH09200026A (en) | 1996-01-22 | 1996-01-22 | Lsi logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200026A true JPH09200026A (en) | 1997-07-31 |
Family
ID=11693055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008435A Withdrawn JPH09200026A (en) | 1996-01-22 | 1996-01-22 | Lsi logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200026A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492848B1 (en) | 1999-06-30 | 2002-12-10 | Hyundai Electronics Industries Co., Ltd. | Power-on reset circuit generating reset signal for different power-on signals |
| US6937364B2 (en) | 2001-04-05 | 2005-08-30 | Kabushiki Kaisha Toshiba | Image processing apparatus |
| US7492192B2 (en) | 2003-08-18 | 2009-02-17 | Sony Corporation | Logic processing apparatus, semiconductor device and logic circuit |
| US7685439B2 (en) | 2002-05-14 | 2010-03-23 | Nxp B.V. | Method for effecting the controlled shutdown of data processing units |
| US8125261B2 (en) | 2003-07-22 | 2012-02-28 | Nec Corporation | Multi-power source semiconductor device |
-
1996
- 1996-01-22 JP JP8008435A patent/JPH09200026A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492848B1 (en) | 1999-06-30 | 2002-12-10 | Hyundai Electronics Industries Co., Ltd. | Power-on reset circuit generating reset signal for different power-on signals |
| US6937364B2 (en) | 2001-04-05 | 2005-08-30 | Kabushiki Kaisha Toshiba | Image processing apparatus |
| US7685439B2 (en) | 2002-05-14 | 2010-03-23 | Nxp B.V. | Method for effecting the controlled shutdown of data processing units |
| US8125261B2 (en) | 2003-07-22 | 2012-02-28 | Nec Corporation | Multi-power source semiconductor device |
| US7492192B2 (en) | 2003-08-18 | 2009-02-17 | Sony Corporation | Logic processing apparatus, semiconductor device and logic circuit |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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