JPH0926941A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 本データ処理装置は、古典的緩和法問題等に
代表される様な、多次元アレイデータの周辺境界上のデ
ータ要素を数多くアクセスする・プログラムを実行する
際に、メモリ内の連続したアドレスに存在する複数個の
データ要素を一組にして保持・管理するバッファメモリ
ないしキャッシュメモリのバッファライン数ないしキャ
ッシュライン数や通信パケットのパケット数を少なくし
て、効率の良いデータ処理を可能とする。 【解決手段】 データ処理装置（共有メモリ型マルチプ
ロセッサシステム）における各ノードＮは、その要素番
号が螺旋状に順次に振り分けられた、２次元配列データ
に属する各データ要素をその要素番号と対応付けて連続
番地に格納するメモリ４５と、パケット通信によって他
のノードの主メモリにアクセスするキャッシュメモリ４
３と、演算器（４１，４２）等とを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
構成等のデータ処理装置に適用される技術に関してお
り、より具体的には、複数のデータ処理機構を並列に動
作させて負荷分散を行うことにより処理時間を高速にす
るマルチプロセッサ構成のデータ処理装置に関するもの
である。特に、多次元アレイ上に配置されたデータ要素
を複数のサブアレイに分割して、各ノードに１つまたは
複数個のサブアレイを割り付けての並列データ処理を行
うデータ処理装置に好適な技術に関するものである。

【０００２】

【従来の技術】Jacobi緩和法は、熱伝導問題などの計算
に用いられる古典的緩和法の１つである。今、２次元平
面の場合を例として考えると、このJacobi緩和法は、あ
る回の緩和計算における２次元平面上の各格子点のデー
タ値をそれに隣接する４つの格子点の１つ前の回の緩和
計算で求めたデータ値の平均値として求めることを何回
も繰り返して、問題としている領域の各格子点のデータ
値を外部で定められた境界条件によって決まる値に収束
させる計算方法に該当する。

【０００３】図７は、Jacobi緩和法を用いた演算処理を
共有メモリ型マルチプロセッサによって実行する場合の
プログラム例を示す。図７の例では、分割された１つの
サブアレイのデータ要素を保持するため、２つの２次元
アレイ（２３１、２３２）を用いている。奇数回目の緩
和計算では、サブアレイ２３２の４つのデータ要素の値
を用いてサブアレイ２３１の各データ要素の値を計算
し、偶数回目の緩和計算では、サブアレイ２３１の４つ
のデータ要素の値を用いてサブアレイ２３２の各データ
要素の値を計算している。このように、Jacobi緩和法で
は、サブアレイに含まれるデータ要素の各々の値が各回
の緩和計算毎に変更される。

【０００４】従来のデータ処理装置では、図８に示す様
に、２次元格子点Ａ２(i,j)上の各データ要素を行方向
に沿って順次に番号付けすることにより、上記各データ
要素を１次元の格子点Ａ１（ｋ）｛ｋ＝８×（i-1）＋
（j-1）｝のデータ要素に対応させ、これによって２次
元データアレイを１次元データアレイに展開している。
更に、展開後の１次元データアレイにおける１次元の要
素番号に従って、各データ要素をメモリ上の対応する番
地に配置する手法が用いられていた。

【０００５】

【発明が解決しようとする課題】上述したJacobi緩和法
を共有メモリ型マルチプロセッサで処理する場合は、各
プロセッサノードに負荷を分散して処理するために、図
９に示す様に、全体のデータアレイをタイル状の複数の
サブアレイに分割している。このとき、従来のデータ処
理装置では、各サブアレイのデータ要素が図９に示すよ
うに配置されるため、隣接したサブアレイ同士の境界に
配置されたデータ要素のうちで、行方向に平行なサブア
レイ境界に配置されたデータ要素は連続した要素番号を
もつけれども、列方向に平行なサブアレイ境界に配置さ
れたデータ要素は、非連続な要素番号をもつようにな
る。

【０００６】図１０は、従来のデータ処理装置に用いら
れているデータ構造において、サブアレイ境界付近に配
置された各データ要素の要素番号を例示している。同図
に示した例より理解される通り、従来のデータ処理装置
では、サブアレイ境界を介して向かい合う、２つのサブ
アレイの各々のデータ要素の番号は互いに異なってお
り、そのため向かい合うデータ要素の要素番号をそれぞ
れ別々に計算する必要がある。

【０００７】図７のJacobi緩和法におけるプログラム最
小処理単位では、あるデータ要素とそれに隣接する４つ
のデータ要素のみを演算の対象とする。このため、全体
のデータアレイを分割して得られた１つのサブアレイ内
のデータ要素の計算では、そのサブアレイに隣接する４
つのサブアレイのサブアレイ境界に配置されたデータ要
素のみを必要とし、マルチプロセッサの各ノードは、演
算に際して、他ノード内のメモリに配置された、演算対
象となる隣接サブアレイのサブアレイ境界上のデータ要
素だけをアクセスする。

【０００８】一方、共有メモリ型マルチプロセッサの各
ノードには、自分のノード内の主メモリアクセスや他ノ
ード内にある主メモリアクセスを効率的に行うために、
従来よりキャッシュメモリが使用されている。このキャ
ッシュメモリは、連続したメモリ番地に格納されたデー
タ要素を複数個ずつ組にして形成されるキャッシュライ
ンを構成し、キャッシュライン毎に主メモリをアクセス
してデータを処理する。従って、例えば４個のデータ要
素で１つのキャッシュラインが構成される場合を考える
と、従来のデータ処理装置では、図１０に示すように、
各ノードがその処理を受け持つサブアレイ１０１に隣接
する２つのサブアレイ１０２、１０３内の、サブアレイ
１０１とのサブアレイ境界上に配置された各データ要素
をアクセスするときには、１つのキャッシュラインを構
成する１１２や１１３に含まれる４つのデータ要素の組
がアクセスされることとなってしまう。このため、従来
のデータ処理装置では、不必要にアクセスされるデータ
要素が数多く存在することとなり、その結果、通信する
データ量が格段に多くなってしまうと共に、隣接サブア
レイのデータ要素アクセスのために使用するキャッシュ
ラインの数も格段に多く必要になるという問題点があ
る。

【０００９】特に、Jacobi緩和法では、原則として各回
の緩和計算毎に全サブアレイの全データ要素の値が変更
される。従って、マルチプロセッサの各ノードのキャッ
シュメモリに他ノードから取り込まれたデータはその回
の緩和計算に用いられるのみであるから、次回の緩和計
算の際には、各ノードは新たに他ノードからデータを取
り込む必要が生じる。このように、アクセスすべきキャ
ッシュライン数が多いと、処理時間が大幅に増大する。

【００１０】この発明の目的は、多次元配列データのア
レイサイズに依存することなく、所定の演算を行う際に
必要なアレイ周辺境界上のデータ要素に常に連続した要
素番号を割り振って、その様に要素番号が割り振られた
各データ要素を、その要素番号に応じて、連続したメモ
リアドレスに配置可能とすることにある。

【００１１】又、この発明の別の目的は、多次元配列デ
ータの周辺境界上のデータ要素を数多くアクセスする演
算処理を実行するときに、メモリ内の連続したアドレス
に存在する複数個のデータ要素を一組にして保持・管理
するバッファメモリないしキャッシュメモリのバッファ
ライン数ないしキャッシュライン数や、パケット通信の
パケット数を少なくして、効率の良いデータ処理を可能
とすることにある。

【００１２】又、この発明の別の目的は、要素番号が螺
旋状の順に割り振られた、多次元配列データの各データ
要素を、その要素番号に応じてメモリの連続番地に格納
することにある。

【００１３】又、この発明の別の目的は、全体の多次元
データアレイを複数のサブアレイ（データ要素群）に分
割して、隣接するサブアレイの周辺境界上のデータを数
多くアクセスする演算処理を実行する場合に、隣接する
サブアレイに属し且つ隣接し合うデータ要素の要素番号
を容易に計算することを可能として、効率的なデータ処
理を可能とすることにある。

【００１４】又、この発明の別の目的は、異なる向きの
螺旋状の順序で番号付けられた４種類の多次元配列デー
タを用いることにより、互いに隣接する多次元配列デー
タの境界を介して対向する２つのデータ要素を、全て同
じ要素番号をもつデータ要素として対応付けてメモリ内
の連続番地に格納可能とすることにあり、これにより、
隣接する多次元配列データに属する、隣接したデータ要
素の要素番号を容易に計算可能として、効率的なデータ
処理を可能とすることにある。

【００１５】又、この発明の別の目的は、データ処理装
置が複数のノードを有する共有メモリ型マルチプロセッ
サシステムに適用された場合に、その一つのノードが他
のノードとの間でパケット通信をなして得た一群のデー
タ要素を保持するために使用するバッファラインないし
キャッシュラインの数を少なくして、バッファメモリな
いしキャッシュメモリを効率的に利用可能とすることに
ある。

【００１６】

【課題を解決するための手段】請求項１の発明に係るデ
ータ処理装置は、データ要素の各々に要素番号が付され
ており、しかも前記データ要素の内でそのアレイの周辺
境界に沿った前記データ要素の全てが連続した前記要素
番号を順次に与えらている多次元配列データにおける、
前記データ要素の各々を対応する前記要素番号に基づき
連続番地に格納するメモリと、連続した前記要素番号を
有する複数個の前記データ要素の各々を前記メモリより
フェッチして一ラインのデータ要素として格納するバッ
ファメモリと、前記バッファメモリに格納された前記一
ラインのデータ要素に基づき所定の演算処理を実行する
演算器とを備える。

【００１７】請求項２に係る発明は、請求項１記載のデ
ータ処理装置において、前記バッファメモリをキャッシ
ュメモリとしたものである。

【００１８】請求項３に係る発明は、請求項１記載のデ
ータ処理装置において、前記多次元配列データの各デー
タ要素を螺旋状の順番で番号付けしたものである。

【００１９】請求項４に係る発明は、請求項１記載のデ
ータ処理装置に関して、前記多次元配列データと同じデ
ータ構造を有する別の多次元配列データに含まれる各デ
ータ要素の各々を前記メモリと同様に対応する連続番地
に格納する別のメモリを更に備えるものである。そし
て、前記多次元配列データと前記別の多次元配列データ
とは、全体のデータアレイを分割して得られる複数のサ
ブアレイの内で隣接し合う任意の２つのサブアレイのそ
れぞれに含まれるデータ要素群に対応しており、前記演
算器は、前記バッファメモリより読み出された前記一ラ
インのデータ要素と前記別のメモリより読み出された別
のデータ要素とに基づき、前記所定の演算処理を実行す
るものである。

【００２０】又、請求項５の発明に係るデータ処理装置
は、第１データ要素の各々に第１要素番号が付されてお
り、しかも前記第１データ要素の内でそのアレイの周辺
境界に沿った前記第１データ要素の全てが連続した前記
第１要素番号を順次に与えられている第１多次元配列デ
ータにおける、前記第１データ要素の各々を対応する前
記第１要素番号に基づき第１連続番地に格納した第１メ
モリと、連続した前記第１要素番号を有する複数個の前
記第１データ要素の各々を前記第１メモリよりフェッチ
して第１のラインのデータ要素として格納する第１バッ
ファメモリと、第２データ要素の各々に第２要素番号が
付されており、しかも前記第２データ要素の内でそのア
レイの周辺境界に沿った前記第２データ要素の全てが連
続した前記第２要素番号を順次に与えられている、前記
第１多次元配列データに隣接した第２多次元配列データ
における前記第２データ要素の各々を対応する前記第２
要素番号に基づき第２連続番地に格納した第２メモリ
と、連続した前記第２要素番号を有する複数個の前記第
２データ要素の各々を前記第２メモリよりフェッチして
第２のラインのデータ要素として格納する第２バッファ
メモリと、前記第１バッファメモリと前記第２バッファ
メモリ間に接続されたネットワーク手段とを備えてお
り、前記第１バッファメモリ及び前記第２バッファメモ
リは、それぞれ、前記ネットワーク手段を介して、前記
第２メモリ及び第１メモリをアクセスして、連続した前
記第２要素番号を与える複数個の前記第２データ要素及
び連続した前記第１要素番号を与える複数個の前記第１
データ要素を格納すると共に、前記第１バッファメモリ
に格納された前記第１及び第２のラインのデータ要素に
基づき第１演算処理を実行する第１演算器と、前記第２
バッファメモリに格納された前記第２及び第１のライン
のデータ信号に基づき第２演算処理を実行する第２演算
器とを、更に備えている。

【００２１】

【作用】請求項１に係る発明では、メモリが格納するデ
ータ要素の内、多次元配列データのアレイの周辺境界に
沿った部分のデータ要素には、連続した要素番号が順次
に付与されている。バッファメモリは、この連続した要
素番号を与える複数のデータ要素をメモリよりフェッチ
して、これらのデータ信号をその一ライン分のデータ要
素として格納する。その後、演算器は、バッファメモリ
内の一ライン分のデータ要素に基づき所定の演算処理を
実行する。

【００２２】請求項２に係る発明では、バッファメモリ
はキャッシュメモリとして機能する。

【００２３】請求項３に係る発明では、メモリに格納さ
れたデータ要素は螺旋状の順番に番号付けられているの
で、多次元配列データのアレイの周辺境界に沿った部分
のデータ要素は、連続した要素番号を有する。従って、
バッファメモリに格納された一ライン分のデータ要素も
また、連続した要素番号を与える。

【００２４】請求項４に係る発明では、別のメモリに格
納された別のデータ要素の内で、その別の多次元配列デ
ータのアレイの周辺境界に沿った部分のデータ要素もま
た、同様に連続した要素番号を有している。従って、演
算器は、上記別のデータ信号が与える上記周辺境界に沿
ったデータ要素に付いて所定の演算処理を実行する際
に、当該演算処理にとって必要な多次元配列データの周
辺境界に沿ったデータ要素を、バッファメモリ内の一ラ
インのデータ要素より容易に読み出すことができる。

【００２５】請求項５に係る発明では、第１バッファメ
モリは、第１メモリをアクセスして、連続した要素番号
が付された周辺境界上の第１データ要素を、第１のライ
ンのデータ要素として格納する。更に、第１バッファメ
モリは、ネットワーク手段を介して第２メモリをアクセ
スし、連続した要素番号が付された周辺境界上の第２デ
ータ要素を、第２のライン分の第２データ要素として格
納する。そして、第１演算器は、第１バッファメモリに
格納された第１及び第２のラインのデータ要素に基づ
き、第１演算処理を実行する。

【００２６】他方、第２バッファメモリは、第２メモリ
をアクセスして、連続した要素番号が付された周辺境界
上の第２データ要素を、第２のラインのデータ要素とし
て格納する。更に、第２バッファメモリは、ネットワー
ク手段を介して第１メモリをアクセスし、連続した要素
番号が付された周辺境界上の第１データ要素を、第１の
ラインデータ要素として格納する。そして、第２演算器
は、第２バッファメモリに格納された第２及び第１のラ
インのデータ要素に基づき、第２演算処理を実行する。

【００２７】

【発明の実施の形態】

（概要）本データ処理装置は、次のような特徴的な構成
を有する。

【００２８】 本データ処理装置は、多次元配列デー
タの周辺境界に沿ったすべてのデータ要素が連続した要
素番号を与えられており、しかも全データ要素が、それ
ぞれに付与された要素番号に対応したメモリの連続番地
に配置された、データ構造をもつ。

【００２９】 本データ処理装置は、１つの領域内で
多次元格子状に配置された複数のデータ要素を複数のデ
ータ要素群（サブアレイ）に分割するときは、異なるデ
ータ要素群に属し、且つ境界線を介して互いに隣接する
２つのデータ要素が同じ要素番号をもつ様に配置され
た、データ構造をもつ。

【００３０】 本データ処理装置は、複数のノードか
らなる共有メモリ型マルチプロセッサシステムに適用さ
れるものである。そして、他のノードＢ内のメモリに割
り付けられた、全体の二次元配列データの一部である一
群のデータ要素を一つのノードＡがアクセスするとき、
本データ処理装置では、ノードＡがその一群のデータ要
素を保持するために使用するキャッシュラインの数が少
なくなるように、その一群に属するすべてのデータ要素
を、連続したメモリ番地をもつ１つまたは複数の領域に
配置することとしている。

【００３１】 本データ処理装置では、２次元配列デ
ータを構成する各データ要素に対して螺旋状の順序で番
号付けを行うことにより、２次元配列データを１次元配
列データに展開し、展開後の各データ要素を、その番号
に対応したメモリの連続記憶番地に格納している。

【００３２】 本データ処理装置では、異なる向きの
螺旋状の順序で番号付けした４種類の２次元アレイを用
いて、多次元格子状に配置された全体の２次元配列デー
タを分割する場合に、互いに隣接する２次元アレイの隣
接境界を介して向かい合う２つのデータ要素がすべて同
じ要素番号をもつ様に、全データ要素が配置されてい
る。

【００３３】（実施の形態１）本発明の実施の形態の一
つに係るデータ処理装置は、共有メモリ型マルチプロセ
ッサシステムに適用されるものであり、当該システムの
全体構成を図１に示す。

【００３４】図１に例示したデータ処理装置は、１６個
のノードを有する共有メモリ型マルチプロセッサであ
り、１６個の各ノード１〜１６がネットワーク配線２０
を介して２次元メッシュ状に接続された形態を採る。そ
して、１６個のノード１〜１６からなるノード群には、
補助記憶装置３１からデータやプログラムを読み出して
ノード群へ送信するための制御用プロセッサ３０が、そ
のインターフェイス回路３２を介して接続されている。
以下、各ノード１〜１６をノードＮとして総称すること
として、各ノードＮの内部構成を図２に示す。

【００３５】図２において、各ノードＮは、主プロセッ
サ４１と副プロセッサ４２からなる演算器、分散された
キャッシュメモリ４３、メモリ制御回路４４、分散され
た共有型メモリ（主メモリ）４５、ローカルメモリ４
６、ディレクトリメモリ４７及びネットワーク接続回路
４８を有する。各ノードＮは、ネットワーク接続回路４
８により、ネットワーク配線２０を介して、最大４つの
他のノードと接続することが可能である。キャッシュメ
モリ４３の１ライン（１キャッシュライン）は１６バイ
トで構成されており、キャッシュメモリ４３は、Jacobi
緩和法などのプログラムの処理対象となる各データ要素
の各々（各データ要素は４バイトの長さである）を連続
する番地に配置された４個ずつの組にして、各組の４つ
のデータ要素（１ラインのデータ要素）を１つのキャッ
シュラインに格納する。

【００３６】各メモリ４５〜４７は当該ノードＮ内のメ
モリを形成しており、分散された共有型メモリ４５は、
後述するように、当該ノードＮが分担するサブアレイに
属する２次元配列データを与えるデータ要素を格納して
いる。キャッシュメモリ４３及びメモリ制御回路４４
は、ネットワーク接続回路４８を介して、他のノード内
のメモリをアクセスして、読み出された上記１ラインの
データ要素の各々を当該キャッシュメモリ４３内の各キ
ャッシュラインに格納する。この意味で、キャッシュメ
モリ４３及びメモリ制御回路４４は、当該ノードＮの外
部のメモリをフェッチして、読み出された複数個のデー
タ要素を一組として格納するバッファメモリを構成して
いる。そして、他ノード内のメモリを当該ノードＮのバ
ッファメモリがアクセスする「メモリ」であると呼称す
るならば、当該ノードＮの内部の各メモリ４５〜４７は
「別のメモリ」と称される。

【００３７】尚、一般に、キャッシュメモリ４３とその
制御を担うメモリ制御回路４４の部分とを総称して、キ
ャッシュメモリと呼ぶこともできる。

【００３８】主プロセッサ４１及び副プロセッサ４２
は、キャッシュメモリ４３内の各キャッシュラインのデ
ータ要素とメモリ４５〜４７内に格納されたデータ要素
とに基づき、Jacobi緩和法等のプログラムにより定まる
所定の演算を行う。主プロセッサ４１はinteger部分の
計算を担う演算ユニットであり、副プロセッサ４２はfl
oating ointの部分の計算を担う演算ユニットである。

【００３９】ネットワーク接続回路４８と各ネットワー
ク配線２０とは、ネットワーク手段を形成する。

【００４０】本実施形態のデータ処理装置では、１つの
ノードが他ノード内のメモリに対するデータリードやデ
ータライト動作を行う場合、前述の通り、各ノード間で
パケット通信が行われる。１つのキャッシュライン内の
データは１つのパケットに含まれ、キャッシュライン内
の複数のデータ要素のリードまたはライトが、１回のパ
ケット通信で行われる。

【００４１】また、本実施形態のデータ処理装置では、
分散されたキャッシュメモリ４３のコヒーレンシ維持、
即ちデータの統一性維持のために、各ノードＮがディレ
クトリメモリ４７を備えている。ディレクトリメモリ４
７は、各ノードＮの分散された共有型メモリ４５のキャ
ッシュラインに対応する１６バイト単位のデータ要素の
組のコピーが保持されているノードの番号を記憶してい
る。

【００４２】本実施形態のデータ処理装置における２次
元アレイのデータ構造を、図３に示す。本実施形態のデ
ータ処理装置では、コンパイラが、２次元アレイの各格
子点Ｂ２（i,j）を螺旋状の順番に番号付けすることに
よって、各格子点Ｂ２（i,j）を１次元の格子点Ｂ１
（ｋ）に対応させる。これにより、２次元アレイが１次
元アレイに展開される。１次元アレイの各データ要素に
付された番号を要素番号と称す。

【００４３】こうして展開された１次元の要素番号に従
って、各データ要素がメモリ上に格納される。従って、
もとの２次元アレイの周辺境界上のデータ要素の全てに
は、そのアレイサイズによらずに、連続した要素番号が
与えられ、その結果、周辺境界上のデータ要素の各々
は、対応する要素番号に従って、メモリ上の連続した記
憶領域（連続番地）に順次に配置される。

【００４４】また、本実施形態のデータ処理装置では、
螺旋状の順番に番号付けを行う際、Ｘ軸に対して鏡面対
象となる螺旋、Ｙ軸に対して鏡面対象となる螺旋、及び
原点に対して鏡面対象となる螺旋の順番に対しても番号
付けが行われる。これにより、全体の２次元配列データ
をタイル状に分割して得られる各サブアレイの格子点
に、図４に示す様に４種類の螺旋状の順序で番号付けが
行われる。このため、Jacobi緩和法によるプログラムを
本データ処理装置によって処理するにあたり、全体の２
次元配列データをタイル状の複数のサブアレイに分割し
て各ノードに負荷を分散するときには、サブアレイ境界
を介して向かい合う、隣接し合うサブアレイのそれぞれ
に属する２つのデータ要素同士が、互いに同じ要素番号
をもつ。

【００４５】本実施形態のデータ処理装置でJacobi緩和
法を処理した場合の、１つのサブアレイ２０１に属する
データ要素の要素番号と、そのサブアレイ２０１に隣接
する４つのサブアレイ２０２〜２０５における、それぞ
れのサブアレイ境界付近に配置された各データ要素の要
素番号とを、図５に示す。

【００４６】図５より、サブアレイ境界を介して向かい
合うサブアレイの２つのデータ要素がすべて同じ要素番
号になっていることが理解される。また、この図から、
サブアレイ２０１内のデータ要素の演算を行う際に必要
となる隣接サブアレイ２０２〜２０５のサブアレイ境界
上のデータ要素をアクセスするときには、キャッシュメ
モリが取り込む、キャッシュライン毎に組にしたデータ
要素２１０〜２２０の数が、図１０に示した従来のデー
タ処理装置の場合と比べて格段に少なくなることも理解
される。特にJacobi緩和法のプログラムでは、各データ
要素の値が緩和計算の度に更新されるため、キャッシュ
メモリへ取り込んだデータ要素がすぐ無効化され、分散
された共有型メモリへのデータアクセスの頻度が多くな
るので、分散された共有型メモリから効率的にデータ要
素を取り込むことが特に重要となる。この点、本データ
処理装置は、上述した構成によりノード外部へのデータ
アクセスを格段に効率化しているので、この要請に十分
に応えきれるものである。

【００４７】尚、今、２つのノードＮi，Ｎj間でパケッ
ト通信によるデータ要素のやりとりが行われるものとす
ると、一方のノードＮi内に属するメモリ、例えばキャ
ッシュメモリであるバッファメモリ、主及び副プロセッ
サが、それぞれ「第１メモリ」，「第１バッファメモ
リ」，「第１演算器」に該当し、上記第１メモリがその
第１連続番地に格納する第１データ要素の各々は、その
第１連続番地に対応した第１要素番号が割り振られた、
２次元配列データの各データ要素を与える。同様に、他
方のノードＮj内に属するメモリ、バッファメモリ、主
及び副プロセッサが、それぞれ「第２メモリ」、「第２
バッファメモリ」，「第２演算器」に該当し、第２メモ
リもまた、第１メモリと同様なデータ構造の第２データ
要素を格納している。この場合、第１メモリに格納され
た第１データ要素に関する第１の２次元配列データと第
２メモリに格納された第２データ要素に関する第２の２
次元配列データとは、それらのサブアレイ境界を介して
隣接し合う。

【００４８】（実施の形態２）上記の実施の形態１で
は、２次元アレイを１次元アレイに展開する場合のデー
タ要素の順序を螺旋状にする場合について述べた。

【００４９】ここでは、それに代えて、３次元アレイを
１次元アレイに展開する場合を考える。この場合にも、
その内のいずれか２つの次元を螺旋状の順序に展開すれ
ば、３次元アレイの外部境界面上のデータ要素に連続し
た要素番号を割り振ることが可能となり、パケット通信
を用いたプロセッサノードの外部メモリへのデータアク
セスを上記実施の形態１と同様に効率良くすることがで
きる。

【００５０】（実施の形態３）また、上記実施の形態１
では、２次元アレイデータの外部境界のデータ要素とそ
の他のデータ要素とを統一的に扱うため、２次元アレイ
データに属するすべてのデータ要素に対して螺旋状の順
序の連続した要素番号を与えていた。

【００５１】ここでは、それに代えて、図６に例示する
ように、２次元アレイデータ内のデータ要素を２つの組
に分離して、内部の組のデータ要素１８に対しては従来
の行毎の順序の要素番号を与え、境界上のデータ要素１
７からなるデータ要素の組にのみ連続した順序の要素番
号を与えるようにしてもよい。

【００５２】（実施の形態４）また、上記実施の形態１
では、ソースプログラムでは２次元アレイＢ２（i,j）
形式のデータ要素が用いられ、データ処理装置の基本ソ
フトウエアであるコンパイラがこの２次元アレイＢ２
（i,j）を１次元アレイＢ１（ｋ）に展開する際に、螺
旋状の順序で各データ要素に番号付けを行う例を述べ
た。

【００５３】しかし、この発明は、問題の物理的意味と
対応する２次元平面に配置されたデータ要素をソースプ
ログラム段階で螺旋状の順序に番号付けしておいた上
で、それらを１次元アレイに格納するようにしてもよ
い。

【００５４】（実施の形態１〜実施の形態４における利
点）本実施の形態のデータ処理装置は、多次元配列デー
タの周辺境界に沿ったすべてのデータ要素に連続した要
素番号を与え、それらのデータ要素を、それぞれの要素
番号に対応してメモリの連続番地に配置したデータ構造
をもつ。このため、古典的緩和法など多次元アレイの周
辺境界上のデータを多くアクセスするプログラムを実行
したときには、連続したアドレスに存在する複数個のデ
ータ要素を組にして管理するキャッシュメモリやパケッ
ト通信のキャッシュライン数やパケット数を少なくする
ことができ、効率の良いデータ処理が可能となる。

【００５５】また、１つの領域の多次元格子状に配置さ
れた複数のデータ要素を複数のデータ要素群（サブアレ
イ）に分割して、古典的緩和法問題などの多次元アレイ
の周辺境界上のデータを数多くアクセスする必要のある
プログラムを実行するときには、本実施の形態のデータ
処理装置では、異なるデータ要素群（サブアレイ）に属
し、且つ境界線を介して互いに隣接する２つのデータ要
素が、各データ要素群の同じ要素番号をもつ様に配置さ
れたデータ構造をもつため、隣接するデータ要素群の隣
接し合うデータ要素の要素番号を容易に計算することが
でき、効率的なデータ処理を行うことができる。

【００５６】また、本実施の形態のデータ処理装置は複
数のノードからなる共有メモリ型マルチプロセッサシス
テムに適用して好適であり、そのうちの１つのノードで
あるノードＡが他のノードであるノードＢのメモリに割
り付けられた、アレイの一部である一群のデータ要素を
アクセスするとき、その一群に属するすべてのデータ要
素を連続したメモリ番地をもつ１つまたは複数の領域に
配置することにより、ノードＡがその一群のデータを保
持するために使用するキャッシュラインの数を少なくし
たため、キャッシュメモリを効率的に利用してデータ処
理をすることができる。

【００５７】また、本実施の形態では、データ要素に螺
旋状の順序で番号付けを行うことにより、２次元配列デ
ータのデータ要素を１次元アレイに再配置する方法を用
いているため、２次元配列データのアレイサイズに依存
せずに、常にアレイ周辺境界上のデータ要素に連続した
要素番号を割り振って、これらを連続したメモリアドレ
スに配置することができ、古典的緩和法など２次元アレ
イの周辺境界上のデータを数多くアクセスするプログラ
ムを実行したときには、連続したアドレスに存在する複
数個のデータ要素を組にして管理するキャッシュメモリ
やパケット通信のキャッシュライン数やパケット数を少
なくすることができ、効率の良いデータ処理が可能とな
る。

【００５８】また、本実施の形態では、異なる向きの螺
旋状の順序で番号付けした４種類の２次元アレイを用い
て、互いに隣接する２次元アレイの境界を介して向かい
合う２つのデータ要素がすべて同じ要素番号をもつ様
に、データ要素を配置する方法を用いているため、隣接
するアレイの隣接し合ったデータ要素の要素番号を容易
に計算することができ、効率的なデータ処理を行うこと
ができる。

【００５９】

【発明の効果】請求項１に係る発明によれば、多次元配
列データのアレイサイズに依存することなく、所定の演
算を行う際に必要なアレイ周辺境界上のデータ要素に常
に連続した要素番号を割り振り、その様に要素番号が割
り振られたデータ要素の各々を、その要素番号に応じ
て、連続したメモリアドレスに配置することができる。
これにより、多次元配列データの周辺境界上のデータ要
素を数多くアクセスする演算処理を実行する場合に、バ
ッファメモリによって、メモリ内の連続したアドレスに
存在する複数個のデータ要素を一組にして保持・管理す
ることができ、従って上記バッファメモリのライン数を
少なくすることができるので、効率の良いデータ処理を
実現することが可能となる。

【００６０】請求項２に係る発明によれば、多次元配列
データの周辺境界上のデータ要素を数多くアクセスする
演算処理を実行する場合に、キャッシュメモリの利用に
よって、アレイ周辺境界上のデータ要素を一組にして保
持・管理することができる。これにより、演算処理の実
行に実質的に必要とされるキャッシュメモリやキャッシ
ュライン数やそれらへのアクセス数を少なくすることが
でき、その結果、データ処理の効率化を実現することが
できる。

【００６１】請求項３に係る発明によれば、多次元配列
データの各データ要素に対して螺旋状の順に要素番号を
割り振るので、所定の演算実行に必要なアレイ周辺境界
上のデータ要素に対して常に連続した要素番号を割り振
ることが可能となる。これにより、多次元配列データの
周辺境界上のデータ要素を数多くアクセスする際に、上
記アレイ周辺境界上のデータ要素を一組にして保持・管
理するバッファメモリの数を少なくすることができ、デ
ータ処理の効率化を図ることができる。

【００６２】請求項４に係る発明によれば、全体の多次
元データアレイを複数のサブアレイに分割し、隣接し合
う２つのサブアレイの周辺境界上のデータを数多くアク
セスして演算処理を行う場合に、上記サブアレイに属す
る、隣接し合った２つのデータ要素の要素番号を容易に
計算することができ、その結果、効率的なデータ処理を
行うことができる。

【００６３】請求項５に係る発明によれば、第１及び第
２バッファメモリがそれぞれネットワーク手段を介して
パケット通信を行うので、第１及び第２バッファライン
の数を少なくして、バッファメモリを効率的に利用する
ことが可能となる。この結果、本発明によるデータ処理
装置を複数のノードを有する共有メモリ型マルチプロセ
ッサシステム等に適用した場合には、効率の良いデータ
処理を行うことができる。

【図面の簡単な説明】

【図１】 本発明のデータ処理装置の一実施形態であ
る、１６ノードの共有メモリ型マルチプロセッサシステ
ムの全体構成を示すブロック図である。

【図２】 図１のシステムにおける１つのノードの内部
構成を示すブロック図である。

【図３】 本発明のデータ処理装置で用いられる、２次
元配列データの構造の一例を示す図である。

【図４】 全体の２次元配列データをタイル状に分割し
て得られる各サブアレイに属するデータ要素群の配置方
法の一例を示す概念図である。

【図５】 本発明のデータ処理装置が扱うデータ要素の
配置に関して、図４の１つのサブアレイのデータ要素の
番号、それに隣接する４つのサブアレイの隣接部分のデ
ータ要素の番号、及び隣接サブアレイの周辺境界上のデ
ータ要素をアクセスするときに１つのキャッシュライン
に取り込まれるデータ要素の組を示す図である。

【図６】 本発明のデータ処理装置で用いられる２次元
配列データの構造の他の例を示す図である。

【図７】 古典的緩和法問題の１つであるJacobi緩和法
をマルチプロセッサシステムで実行する場合のプログラ
ムの一例を示す図である。

【図８】 ２次元配列データの従来の構造を示す図であ
る。

【図９】 従来のデータ構造の２次元アレイを用いて、
全体の２次元配列データをタイル状に分割したときのデ
ータ要素群の並び方を概念的に示す図である。

【図１０】 従来のデータ処理装置が扱うデータ要素の
配置に関して、図９の１つのサブアレイの周辺境界上の
データ要素をアクセスするときに１つのキャッシュライ
ンに取り込まれるデータ要素の組を示す図である。

【符号の説明】

１〜１６，Ｎ ノード、２０ ネットワーク配線、４１
主プロセッサ、４３キャッシュメモリ、４４ メモリ
制御回路、４５ 分散された共有型メモリ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データ要素の各々に要素番号が付されて
   おり、しかも前記データ要素の内でそのアレイの周辺境
   界に沿った前記データ要素の全てが連続した前記要素番
   号を順次に与えらている多次元配列データにおける、前
   記要素番号を与えるデータ要素の各々を、対応する前記
   要素番号に基づいて連続番地に格納するメモリと、 連続した前記要素番号を有する複数個の前記データ要素
   の各々を前記メモリよりフェッチして、一ラインのデー
   タ要素として格納するバッファメモリと、 前記バッファメモリに格納された前記一ラインのデータ
   要素に基づき所定の演算処理を実行する演算器とを、備
   えたデータ処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置におい
   て、 前記バッファメモリはキャッシュメモリであることを特
   徴とするデータ処理装置。
3. 【請求項３】 請求項１記載のデータ処理装置におい
   て、 前記多次元配列データの各データ要素は螺旋状の順番に
   番号付けられていることを特徴とするデータ処理装置。
4. 【請求項４】 請求項１記載のデータ処理装置におい
   て、 前記多次元配列データと同じデータ構造を有する別の多
   次元配列データに含まれる各データ要素の各々を、前記
   メモリと同様に対応する連続番地に格納する別のメモリ
   を更に備え、 前記多次元配列データと前記別の多次元配列データと
   は、全体のデータアレイを分割して得られる複数のサブ
   アレイの内で隣接し合う任意の２つのサブアレイのそれ
   ぞれに含まれるデータ要素群に対応しており、 前記演算器は、前記バッファメモリより読み出された前
   記一ラインのデータ要素と前記別のメモリより読み出さ
   れた別のデータ要素とに基づき、前記所定の演算処理を
   実行することを特徴とするデータ処理装置。
5. 【請求項５】 第１データ要素の各々に第１要素番号が
   付されており、しかも前記第１データ要素の内でそのア
   レイの周辺境界に沿った前記第１データ要素の全てが連
   続した前記第１要素番号を順次に与えられている第１多
   次元配列データにおける、前記第１データ要素の各々
   を、対応する前記第１要素番号に基づいて第１連続番地
   に格納する第１メモリと、 連続した前記第１要素番号を有する複数個の前記第１デ
   ータ要素の各々を前記第１メモリよりフェッチして、第
   １のラインのデータ要素として格納する第１バッファメ
   モリと、 第２データ要素の各々に第２要素番号が付されており、
   しかも前記第２データ要素の内でそのアレイの周辺境界
   に沿った前記第２データ要素の全てが連続した前記第２
   要素番号を順次に与えられ、且つ前記第１多次元配列デ
   ータに隣接した第２多次元配列データにおける、前記第
   ２データ要素の各々を、対応する前記第２要素番号に基
   づいて第２連続番地に格納する第２メモリと、 連続した前記第２要素番号を有する複数個の前記第２デ
   ータ要素の各々を前記第２メモリよりフェッチして、第
   ２のラインのデータ要素として格納する第２バッファメ
   モリと、 前記第１バッファメモリと前記第２バッファメモリ間に
   接続されたネットワーク手段とを備え、 前記第１バッファメモリ及び前記第２バッファメモリ
   は、それぞれ、前記ネットワーク手段を介して、前記第
   ２メモリ及び第１メモリをアクセスして、連続した前記
   第２要素番号を与える複数個の前記第２データ要素及び
   連続した前記第１要素番号を与える複数個の前記第１デ
   ータ信号を格納すると共に、 前記第１バッファメモリに格納された前記第１及び第２
   のラインのデータ要素に基づき第１演算処理を実行する
   第１演算器と、 前記第２バッファメモリに格納された前記第２及び第１
   のラインのデータ要素に基づき第２演算処理を実行する
   第２演算器とを、更に備えた、データ処理装置。