JPH09265895A - Vacuum microelement - Google Patents

Vacuum microelement


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JPH09265895A JP7562596A JP7562596A JPH09265895A JP H09265895 A JPH09265895 A JP H09265895A JP 7562596 A JP7562596 A JP 7562596A JP 7562596 A JP7562596 A JP 7562596A JP H09265895 A JPH09265895 A JP H09265895A
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PROBLEM TO BE SOLVED: To enable anode to be integrated by forming an anode, an anode gate, and a gate layer based on the three-layer structure board of Si/oxidation film/Si being structurally stable and providing high pressure resistance, structural strength, and stability.
SOLUTION: An Si layer 1 is made by anode-formation, an anode-formation Si layer 2 is formed, this layer is oxidized, an anode-formation thermal oxidation Si layer 3 is formed, them then it is adhered to another Si layer. Here, the thickness of the anode-formation thermal oxidation Si layer 3 is 1 to 200 micrometers and 1/2 of the Si layer 1, and deformation due to stress is prevented. Next, boron is diverged in a gate Si layer with high concentration, and a p++ diffusion layer 6 is formed. Further, an emitter mold 7 is etched, and a thermal; oxidation Si layer 8 is formed to be a gate insulation film. Furthermore, an anode Si layer is etched, and an anode opening 9 is formed. Moreover, an emitter layer 11, an anode gate insulation spacer opening 10, a gate opening 12, and an insulation layer 13 are formed. Thereby, high pressure resistance, structural strength, stability, and integration are ensured.



【0001】 [0001]

【発明の属する技術分野】本発明は、電界放出型冷陰極を有する真空マイクロ素子に関する。 The present invention relates to relates to a vacuum micro device having a field emission cathode.

【0002】 [0002]

【従来の技術】電界放出型の真空マイクロ素子はその高速応答の可能性、耐放射線・耐高温特性の向上の可能性、さらに高精細で自発光型のディスプレイの可能性などから、近年活発に研究開発が行われている。 Possibility of vacuum micro device of the prior art field emission type that high speed response, the possibility of improving the resistance to radiation-high temperature properties, further from such possibility of the self-luminous type display in high definition, actively in recent years research and development is being carried out. その、発端となったのは1961年のK. That, became the inception K. of 1961 R. R. Shoulder Shoulder
sらの提案したトンネル効果真空トリオードの提案(M Proposal of s et al. Of the proposed tunnel effect vacuum triode (M
icroelectronics using ele icroelectronics using ele
ctron−beam−activated mach ctron-beam-activated mach
ining techniques, Advance ining techniques, Advance
s in Computers Vol 2, p. s in Computers Vol 2, p.
p. p. 135−293)であるが、一般的にこの分野が注目を集めるに至ったのは同じSRI(Stanford 135-293) is a but, the general this area came to attract attention is the same SRI (Stanford
Research Institute)のC. C. of the Research Institute) A. A.
Spindtの薄膜を用いた冷陰極の報告(J. Ap Report of the cold cathode using a thin film of Spindt (J. Ap
pl. pl. Phys. Phys. 39, p. 39, p. 3504, 196 3504, 196
8)からである。 8) it is from. 彼は回転斜め蒸着法と犠牲層エッチングによる巧妙な手段を用いて、スピント法と呼ばれている現在までにおいても最も広く用いられているデバイスの作製方法と構造の基本を提案・報告している。 He used a clever means by rotating oblique deposition and the sacrificial layer etching, proposes and reports the basic manufacturing method and structure of the devices have also been used most extensively in up to now, which is called Spindt method . この方法の概略は図6従来例1に示したように、まず、Si基板20に熱酸化膜21を形成し、これにゲートとなるメタル層として例えばMo金属層22を形成し、これをパターニングしてゲート開口部23を形成した後、下地の酸化膜層をエッチングする。 Summary of the method as shown in FIG. 6 Conventional Example 1, firstly, a thermal oxide film 21 is formed on the Si substrate 20, this was formed as a metal layer serving as a gate for example Mo metal layer 22, patterning the after forming the gate opening 23 and to etch the oxide layer of the substrate. これに犠牲層となるメタルとして例えばAl金属層24を薄く蒸着した後に、エミッタ層を形成するメタルとして例えばMo金属層25を回転斜め蒸着法で蒸着形成する。 After thinly depositing, for example, Al metal layer 24 as a metal to be a sacrificial layer to be vapor deposited, for example, Mo metal layer 25 as a metal for forming the emitter layer on a rotary oblique evaporation. 蒸着金属は開口部の周囲にも付着するため、開口部が次第に狭くなり、図のように、円錐型の尖端を持ったMoエミッタ26が内部に形成される。 Depositing metal to adhere to the periphery of the opening, the opening is gradually narrowed, as shown in FIG, Mo emitter 26 having a pointed conical is formed inside. 最後に犠牲層Alとともにゲート上に付着したよけいなMo層を除去し、エミッタが完成する。 Finally, remove the extra Mo layer deposited on the gate with the sacrificial layer Al, the emitter is completed.

【0003】しかし、この技術によるエミッタ蒸着法で形成できる材料に限定され、エミッタ材料の構造の不均一が特性にも不均一をもたらす問題があった。 However, limitation to the material that can be formed in the emitter evaporation method using this technique, nonuniformity of the structure of the emitter material has a problem that leads to non-uniform in characteristics. また、先端形状の制御が困難であるという問題もあった。 Further, there is a problem that control of the tip shape is difficult.

【0004】これに対して、より高純度で再現性の良い単結晶Siを用いてエミッタを作製しようとする試みがなされた。 [0004] In contrast, an attempt to produce an emitter was made using a good monocrystalline Si reproducible with higher purity. 図7の従来例2として示したのは、Betu It is shown as a conventional example 2 of FIG. 7, Betu
iらの例(K. Betui,1991 Fabric i et al. example (K. Betui, 1991 Fabric
ation and characteristics ation and characteristics
of Si field emitter arra of Si field emitter arra
ys, Technical Digest 4th ys, Technical Digest 4th
Int. Int. Vacuum Microelectron Vacuum Microelectron
ics Conf. ics Conf. (Nagahama,Japa (Nagahama, Japa
n),pp 26−29. n), pp 26-29. )で、図中、Si基板27を熱酸化して形成したマスク熱酸化Si層28をパターニングして、マスクを形成し、等方的なエッチングによってマスク下のSiをアンダーエッチングする。 In), in the figure, and the Si substrate 27 by patterning the mask thermal oxide Si layer 28 formed by thermal oxidation to form a mask, the under-etched Si under the mask by isotropic etching. これを更に熱酸化し、熱酸化Si層29を形成することによって、Siを先鋭化する。 It was further thermally oxidized by forming a thermally oxidized Si layer 29, for sharpening the Si. さらに、マスクを残したまま、 In addition, while leaving the mask,
堆積ゲート絶縁層30として例えばSiO 2を形成し、 And the deposited gate insulating layer 30 for example to form a SiO 2,
続いて、ゲート金属層31として、Moなどを形成する。 Then, as the gate metal layer 31, to form a like Mo. その後に、熱酸化膜をエッチングして、マスク部分をリフトオフすることによってSiエミッタ32をゲート開口部に形成する。 Thereafter, the thermal oxide film is etched to form a gate opening Si emitter 32 by lifting off the mask portion. この方法は、材料として安定で再現性の良い、単結晶Siを用いてしかも、ゲートと自己整合的にエミッタを形成できる優れた方法がある。 This method is good stability and reproducible as the material, yet using a single crystal Si, an excellent method capable forming a gate and a self-aligned manner emitter.

【0005】しかし、実際にこの方法を実施すると、次のような問題点がある。 However, when actually implementing the method, it has the following problems. まず、Siの等方性エッチングによるエミッタの形成はエッチングの進行方向や速度を一定に制御することが困難である上に、エンドポイントを判断することができないため、再現性のある形状作製が極めて難しい。 First, on the isotropic etching by forming emitters of Si is difficult to control the traveling direction and speed of the etching constant, it is not possible to determine the endpoint, the shape produced a reproducible extremely difficult. 類似の方法として、この工程をSiの異方性エッチングによって行うものもあるが、これも同様の問題がある。 As similar methods, there is also performs this process by anisotropic etching of Si, also have similar problems. 特に何れにおいても、エミッタを細くするために、ぎりぎりまでエッチングをしていくとマスクが取れてしまい、その後のプロセスができなくなってしまう。 Especially in any, in order to narrow the emitter, will 0.00 masks As you etched until the last minute, it becomes impossible subsequent process.

【0006】更に上記いずれの方法においても、ゲートまでは一体に形成することができるが、アノードは別個に用意する必要があり、これが素子としての実用化を阻害していた。 [0006] In addition any of the above methods, but until the gate may be integrally formed, the anode must be prepared separately, this was inhibited practical use as devices. 即ち、一体の素子として扱うことができず、外部に絶縁された状態で、かつ一定の間隔を保持して電極を設ける必要があり、取り扱いが厄介であった。 That can not be treated as an element integral in a state being insulated to the outside, and it is necessary to provide an electrode holding a constant interval, the handling was cumbersome.
また、これらの煩雑さが特性上も再現性・信頼性を損ねる原因になっていた。 It was also caused these complications is also a characteristic impair the reproducibility and reliability. これは、真空マイクロ素子が一般には数百から数千V、パワー素子応用を考えた場合には数十kVという高いアノード電圧を用いるため、これに耐える充分な耐圧・機械強度を有する一体型アノードの形成が困難であるためである。 This is because using a higher anode voltage of several tens of kV in the case of vacuum micro devices are generally considered thousands V, power device applications hundreds, integral anode with sufficient breakdown voltage and mechanical strength to withstand this This is because the formation of it is difficult.

【0007】 [0007]

【発明が解決しようとする課題】以上説明したように従来の真空マイクロ素子においてはエミッタを細かくすることができなく、又数百V〜数十kVという高いアノード電圧に耐える充分な耐圧、機械的強度を有する一体型アノード形成が困難であった。 Can not be finely emitter in conventional vacuum micro device as described INVENTION Problems to be Solved] above, also sufficient withstand voltage withstand high anode voltage of several hundred V~ several tens kV, mechanical integral anodes formed having strength is difficult.

【0008】本発明は、上述の真空マイクロ素子の現状に鑑みて、エミッタとゲートのみでなく、高耐圧で電気的にも機械的にも信頼性の高いアノードを一体集積したデバイス構造を提供しようとするものである。 [0008] The present invention is, in view of the current situation of the above-described vacuum micro device, not only the emitter and the gate, to provide a monolithically integrated device structure of anode reliable both electrically and mechanically with a high breakdown voltage it is an. これにより一体型の素子として実用的な使いやすさを確保すると共に、耐圧と安定性・耐熱性に優れた素子を実現しようとするものである。 Thus while securing a practical usability as an element of the integrated, it is intended to achieve an excellent element breakdown voltage and the stability and heat resistance. また、アノード一体化によって損なわれやすい充分なエミッタ密度を確保し、上述のような特性改善と併せて高耐圧・大電流密度・高信頼性の必要なパワー応用に好適な素子を提供しようとするものである。 Also, to ensure a sufficient emitter density easily damaged by the anode integrated attempt to provide a suitable device to improve characteristics in conjunction with necessary power applications of the high voltage and high current density and high reliability as mentioned above it is intended.

【0009】 [0009]

【課題を解決するための手段】本発明の骨子は、まず第1に熱酸化陽極化成或いはCVDによって形成した多孔質Si層を熱酸化することによって形成した厚い熱酸化Si層を有する単結晶Si基板を、好ましくは直接接着によって接着剤層などなしに原子オーダーで互いに接合し、単結晶Si/厚いSiO 2 /単結晶Siの3層基板を用意し、これをそれぞれアノード/スペーサー/ゲートとして用いることにある。 Gist of the present invention SUMMARY OF THE INVENTION, first single-crystal Si having a thick thermally oxidized Si layer formed by the porous Si layer formed by thermal oxidation anodization or CVD to a first thermal oxidation the substrate is preferably bonded to one another in atomic order, without an adhesive layer by direct bonding, prepared three-layer substrate of single-crystal Si / thick SiO 2 / monocrystalline Si, used as the respective anode / spacer / gate It lies in the fact. また、第2にエミッタをゲートSi層に非接合面側から例えば異方性エッチングなどによって形成した尖端型鋳型に導電材料を充填して形成し、基板反対側からエミッタ層の形成領域だけを尖端が露出するまでSiおよび酸化Si層を除去することによって形成する点にある。 The second emitter is formed by filling a conductive material in the tip-type mold which is formed by a non-bonding surface side, for example, from the anisotropic etching to the gate Si layer, only the tip formation region of the emitter layer from the substrate side opposite there is a point to be formed by removing the Si and Si oxide layer to expose. さらに望ましくは、このエミッタ鋳型ともなるゲートSi層を〈100〉方位とし、 More preferably, the gate Si layer also becomes the emitter template and <100> orientation,
異方性エッチングによってピラミッド型の鋳型を形成し、これを熱酸化して、ゲート絶縁膜を形成すると共に、尖端を先鋭化すること、また、アノードSi層を〈110〉方位とし、同じく異方性エッチングによって基板表面に対して鉛直な側壁を有するアノードを形成することにより、エミッタ密度を高く保つことにある。 By anisotropic etching to form a pyramidal mold, which was thermally oxidized, and to form a gate insulating film, it is sharpened tip, also an anode Si layer with <110> orientation, likewise anisotropic by forming an anode having a vertical side wall with respect to the substrate surface by gender etching is to maintain a high emitter density. さらに、必要に応じてゲートSi層、エミッタ層を例えば直交ライン状にパターニングし、各エミッタ或いはエミッタアレイセルをアドレス可能にすることも可能であり、これらを平坦化絶縁層を介して、支持基板に接着し、機械強度を向上させることもできる。 Further, the gate Si layer as required, by patterning the emitter layer, for example, in an orthogonal linear, it is also possible to allow addressing each emitter or emitter arrays cells, these through the planarization insulating layer, the supporting substrate adhered to, it is also possible to improve the mechanical strength. なお上述した方位は、多少ずれていても良く、例えば〈100〉方向から2〜3度傾けても問題はない。 Note orientation described above, may be slightly displaced, for example, <100> there is no problem even if tilted 2-3 ° from the direction.

【0010】本発明によれば、まずエミッタからゲート、アノードまでを全て一体の基板上に集積化でき、しかも、ゲート絶縁膜、ゲート、ゲート・アノード間絶縁スペーサ、アノードまでの層を接着剤等を用いずにモノリシックに積層形成できる。 According to the present invention, first gate from the emitter can be integrated all over the substrate of the integrally to the anode, moreover, a gate insulating film, a gate, the gate-anode insulating spacers, adhesive layers to the anode or the like the possible stacking formed monolithically without. それぞれの間は、ほぼ原子オーダーで接合させることができる。 Each between can be joined almost atomic order. これは素子の耐熱性、機械的強度を向上させ、信頼性の向上をもたらす。 This improves the heat resistance of the element, the mechanical strength, resulting in improved reliability.
また、アノード層とゲート層にそれぞれ異なる方位のS Also, the different orientations to the anode layer and the gate layer S
iを選ぶことができることから、ゲート層には〈10 i from the fact that it is possible to choose, in the gate layer <10
0〉方位基板を用いて、エミッタの尖端形状の鋳型を作製し、一方でアノードには〈110〉方位基板を用いて、垂直の開口部を形成する事ができる。 0> by using the orientation substrate to prepare a mold of the emitter of the pointed shape, while the anode with a <110> orientation substrate, it is possible to form a vertical opening.

【0011】さらに、アノード・ゲート層の層間に陽極化成熱酸化Siを用いることによって、従来実現できなかった厚く、高品質の酸化Si層が得られ、アノード・ Furthermore, by using the anodization thermal oxidized Si between the layers of the anode-gate layer, thick it could not be conventionally achieved, high-quality Si oxide layer is obtained, anode
ゲート一体型でありながら、耐圧を大幅に向上させることができる。 While a gate-integrated, it is possible to significantly improve the breakdown voltage. さらに、エミッタ層材料として、ほぼ任意の材料が可能であり、Mo、Ta、Wなどの高融点金属をはじめ、ダイヤモンド、ダイヤモンドライクカーボン、AlN、LaB 6などの停止後と関数が期待できる材料などを鋳型によって、形状再現性よくエミッタにする事ができる。 Further, as the emitter layer material, almost any material are possible, Mo, Ta, including refractory metals such as W, diamond, diamond-like carbon, AlN, etc. material that can be expected to stop after a function, such as LaB 6 the by mold, you can be in the shape with good reproducibility emitter. 特にSiエミッタ材料に選べば全体をS In particular the whole if you choose to Si emitter material S
iとその酸化物で形成することが可能であり、耐熱性・ i and it is possible that to an oxide, heat resistance,
強度を向上させることができる。 It is possible to improve the strength.

【0012】さらにまた、素子全体は厚い陽極化成酸化Si層・アノードSi層からなるボディによって強固に保持されているため、エミッタ裏面は特に補強が無くても強度を保つことができる。 [0012] Furthermore, since it is firmly held by the body consisting of a thick anodization oxide Si layer anode Si layer the whole element, the emitter back surface can be particularly maintain the strength even without reinforcement. このため、裏面に抵抗層や、各種の配線、更にTFTトランジスタなどを積層形成することが容易にできる。 Therefore, and on the back resistance layer, various wiring, can be easily further laminated and TFT transistors. また、強度は上述のように酸化Si層とアノード層で保っているため、ゲート層をパターニングして、例えばライン状に分離することもできる。 The intensity because it has maintained in the Si oxide layer and the anode layer as described above, by patterning the gate layer can also be separated for example in a line shape.

【0013】また、エミッタも表面に露出していることから、同様にパターニングすることができる。 [0013] In view of the fact that the emitter also exposed to the surface may be patterned in the same manner. これによってエミッタ、ゲートを例えば直交状にパターニングし、アドレス駆動可能なマトリックスアレイを形成することも可能になる。 This emitter, and patterning the gate, for example, in an orthogonal shape, it also becomes possible to form the address drivable matrix array. また、ゲート開口とアノードの開口は必ずしも一対一に対応する必要はなく、複数のエミッタおよびそれに対応したゲート開口部に対して、集合的に1つのアノード開口を設けることができる。 The gate opening and the anode of the opening is not necessarily to be a one-to-one correspondence, the gate opening corresponding plurality of emitters and therewith, it is possible to collectively provide one anode aperture.

【0014】 [0014]

【発明の実施の形態】図1に示したのは、本発明の主たる実施の形態の作製工程図である。 DETAILED DESCRIPTION OF THE INVENTION Shown in FIG. 1 is a manufacturing process diagram of the principal embodiment of the present invention. 本実施の形態では、 In this embodiment,
まず、〈110〉Si層1として、p -型のSi基板を用意し、これをフッ酸中で陽極化成することによって、 First, as <110> Si layer 1, p - by providing a type of the Si substrate, which is anodized in hydrofluoric acid,
表面に厚さ10μmの陽極化成Si層2を形成した。 To form an anodization Si layer 2 having a thickness of 10μm on the surface. この作製にフッ酸とエタノールを2:3の体積比で混合したエッチング液を用い、10〜80mA/cm 2の電流密度で陽極化成した。 Hydrofluoric acid and ethanol to the producing 2: The combined etching solution used in a volume ratio of 3 was anodized at a current density of 10~80mA / cm 2. この際に、後の酸化後に細孔が最小になると共に、過剰に膨れて、基板自体を変形させないように多孔率を55%〜70%となるように調整した。 In this case, the pores are minimized after oxidation after, excessive swelling and, to adjust the porosity so as not to deform the substrate itself so that 55% to 70%. そして、これを熱酸化することによって、陽極化成熱酸化Si層3を形成した。 Then, this by thermally oxidized to form an anodization thermal oxide Si layer 3. 必要に応じて表面を平坦化研磨した後に、別に用意した#5〈100〉Si層と接着した。 After polishing flatten the surface if necessary, to adhere to the separately prepared was # 5 <100> Si layer. この際に、該〈100〉基板表面も熱酸化によって酸化Si膜を形成しておくことが耐圧を高め、リークを低減するために有効である。 In this case, that said <100> substrate surface also previously formed Si oxide film by thermal oxidation increases the breakdown voltage, it is effective to reduce the leakage. また、こちらの界面も陽極化成熱酸化してもよい。 In addition, here the interface may also be anodized thermal oxidation. また、耐圧がそれほど必要でない素子の場合には両方の基板とも熱酸化のみによって酸化膜を形成してもよい。 Further, an oxide film may be formed both of the substrate only by thermal oxidation in the case of a device breakdown voltage is not less necessary. この場合には、それぞれ最大3μm程度の膜厚を得ることができ、両者あわせて6 In this case, each can be obtained a thickness of about up to 3 [mu] m, both together 6
μm程度、耐圧にして、6000v程度までは得ることができる。 μm approximately, in the breakdown voltage, up to about 6000v can get. 一方、陽極化成熱酸化膜の場合には膜厚にはほぼ制約がないが、厚くするに従って、基板Siとのストレスによる変形が生じやすくなる。 On the other hand, there is almost no restriction on the film thickness in the case of anodization thermal oxide film, according to thicker, deformation due to stress to the substrate Si is liable to occur. これを避けるためには、Siの厚みに対して、最大でも1/2を越えない厚みの酸化膜層にとどめるのが望ましい。 To avoid this, the thickness of the Si, the keep the oxide film layer having a thickness not exceeding 1/2 at most desirable. このようにして、Si/厚い酸化膜/Siの三層構造基板を得、これを機械研磨などによって、厚み調整する。 Thus, to obtain a three-layer structure substrate of Si / thick oxide film / Si, which by such mechanical polishing, to a thickness adjustment. 具体的には、 In particular,
ゲートSi層を3〜10μm厚に調整する。 Adjusting the gate Si layer 3~10μm thickness. 次に、ゲートSi層にボロンを高濃度に拡散し、p++拡散層6を形成する。 Then, a boron gate Si layer diffused in a high concentration, to form the p ++ diffusion layer 6. これは、後にゲートSi層を選択的にエッチストップするためである。 This is to selectively etch stop gate Si layer after. 次に、エミッタモールド7を高さがp ++領域とほぼ同じになるように異方性エッチングによって形成し、熱酸化Si膜8を形成して、ゲート絶縁膜とすると同時にエミッタ鋳型の尖端を先鋭化する。 Next, the emitter mold 7 height formed by anisotropic etching to be approximately the same as p ++ regions, to form a thermally oxidized Si film 8, the tip at the same time the emitter mold when the gate insulating film sharpened.
この際に、ゲート酸化膜の最先端がp ++領域よりも突き出しているようにする。 At this time, state-of-the-art gate oxide film is so protrudes than the p ++ region. 次に、アノードSi層を異方性エッチングによって基板に対して垂直な壁面を持つように開口し、アノード開口部9を形成する。 Next, the anode Si layer open to have a vertical wall relative to the substrate by anisotropic etching to form an anode opening 9. この開口部は例えば、図2に示したように、基板上面から見た場合にストライプ状とし、エミッタアレイはこのストライプ状の開口部に対応して形成する。 The opening is, for example, as shown in FIG. 2, a stripe-shaped when viewed from the substrate top surface, an emitter array is formed corresponding to the opening of the stripe. これにより、通常の〈1 This, of usually <1
00〉基板を用いた場合に比べて有効開口領域を大きく取ることができ、実効的なエミッタ密度を高めることができる。 00> it can be a large effective opening area as compared with the case of using the substrate, it is possible to increase the effective emitter density. この開口部の形成は、通常のエッチングによってもよいし、RIEなどを用いて行ってもよい。 The formation of the opening may be by conventional etching may be performed by using a RIE. また、 Also,
開口形状もストライプ状に限定されるものでなく、任意の形状が可能である。 Opening shape is also not limited to a stripe shape, and can be of any shape. さらに、ストライプ状の開口形状の場合、適宜、ブリッジングするようにして、構造強度を向上させることもできる。 Furthermore, when the stripe-shaped opening shape, as appropriate, so as to bridge, it is possible to improve the structural strength. 次に、エミッタ層11として、本実施例ではCVD法によってダイヤモンドライクカーボンを堆積し、さらに、アノード・ゲート絶縁スペーサ開口部10をエッチング開口する。 Next, the emitter layer 11, in this embodiment by depositing diamond-like carbon by CVD, further anode-gate insulating spacer opening 10 is etched opening. この状態でSi Si in this state
層表面が露出するので、表面をエチレンジアミンとピロカテコールと水とピラジンの混合エッチング液によって異方性エッチングする。 Since the layer surface exposed to the anisotropic etching by a mixed etchant of ethylenediamine surface and pyrocatechol, water and pyrazine. これにより、ボロンの高濃度に拡散されたp ++領域がエッチストップされ、ゲートが自己整合的に形成される。 Thus, p ++ region diffused in a high concentration of boron is an etch stop, and a gate is formed in a self-aligned manner. 次に緩衡フッ酸で露出したエミッタ尖端近傍のゲート酸化膜をエッチング除去し、ゲート開口部12を形成する。 Then the gate oxide film of the emitter tip near exposed in Yuru衡 hydrofluoric acid is removed by etching to form a gate opening 12. 更に、ここでは、エミッタの裏面にポリイミドワニスをスピンコートにより被覆し、 Further, here, the polyimide varnish was coated by spin coating on the back surface of the emitter,
キュアして、絶縁層13を形成する。 And cured to form an insulating layer 13. この、絶縁層は必須ではないが、エミッタ層の外部とのショートや変質を防ぐため有用である。 This insulating layer is not essential, it is useful for preventing a short circuit or deterioration of the external emitter layer. このようにして、作製されたエミッタは高い耐熱性を有しており、350℃以上のベーキングに耐える。 In this way, prepared emitter has a high heat resistance, withstands baking above 350 ° C.. これにより、充分なエミッタ表面の脱ガスが可能になり、真空封止においても、真空度を高く保つことができる。 This enables degassing sufficient emitter surface, in vacuum-sealed, it can be kept high vacuum. 本実施例のエミッタはエミッタ基底寸法2μm、ゲート酸化膜厚0.1μm、ゲート・アノード間酸化膜厚み10μmのとき、アノード電圧100V The emitter of this embodiment emitter base dimensions 2 [mu] m, gate oxide film thickness 0.1 [mu] m, when the gate-anode oxide film thickness 10 [mu] m, an anode voltage 100V
で、ゲート電圧15Vから電流が流れ、ファウラーノルドハイムの関係に従った電流・電圧特性を示した。 In, a current flows from the gate voltage 15V, illustrated current-voltage characteristics in accordance with the relationship of Fowler-Nordheim. また、アノード耐圧は約10kVとほぼ熱酸化Si層の耐圧から予想される値と一致する結果が得られた。 The anode breakdown voltage result is obtained that matches the value expected from the breakdown voltage of approximately thermally oxidized Si layer of about 10 kV.

【0015】図3に示したのは、アノード上部を真空封止した実施例で有り、アノード層の開口部を例えば静電接着法などにより真空に引いた状態で封止することにより、真空室も一体に備えた完全セルフスタンディングな真空マイクロ素子が得られる。 [0015] Shown in FIG. 3, by there anode top in the embodiment vacuum sealing, sealing in a state of evacuated by opening e.g. electrostatic adhesion method such as the anode layer, the vacuum chamber full self standing vacuum micro device having integrally be obtained. 通常、実効的なアノード電極すなわち、実際に電子が入射するのは開口部の内壁であるが、この蓋体に伝導性を持たせ、アノード層とコンタクトしてアノードの一部として機能させることもできる。 Normally, i.e., the effective anode electrode, but actually the electrons are incident is the inner wall of the opening, the lid body to have a conductivity, also function as part of the anode in contact with the anode layer it can. さらに、開口部を制御電極として用い、この部分とは絶縁して導電性の蓋体を設け、これをアノードとして用いることもできる。 Furthermore, using the opening as a control electrode, and this portion providing a lid of conductivity by insulation, it can also be used as a anode. この場合、蓋体をガラスと同盟電極とし、蛍光体を塗布して上部より発光が観察できるようにし、蛍光表示素子あるいはそのアレイ、或いはディスプレイなどに用いることもできる。 In this case, the lid and allied electrode and the glass, as emitted from the top can be observed by applying a phosphor, it is also possible to use fluorescent display device or the array, or the like on the display.

【0016】図4に示したのは、ゲートライン及びエミッタラインがパターニングされた実施例であり、図5にその作製工程を示した。 [0016] Shown in FIG. 4 is an embodiment in which the gate line and emitter line is patterned, it showed the manufacturing process in FIG. この例では、(d)に示したように、エミッタモールド形成時に、モールド以外の領域のSi層も同時にエッチングする事によって、パターニングされたゲートSiライン層16を形成した。 In this example, as shown (d), the at emitter mold formed by Si layer is also etched simultaneously in a region other than the mold, to form a gate Si line layer 16 that is patterned. 本実施例では、ゲートSi層を後に開口するアノード開口部9 In this embodiment, the anode opening 9 which opens after the gate Si layer
のストライプに沿ってライン状にパターニングした。 It was patterned in a line along the stripe. これを熱酸化して、ゲート絶縁膜を形成した後に、エミッタ層11を積層形成した。 Which it was thermally oxidized, after forming the gate insulating film, and the emitter layer 11 was laminated. さらに、このエミッタ層をパターニングして、パターニングされたエミッタライン層を形成した。 Further, by patterning the emitter layer to form a patterned emitter line layer. さらに、ここでは、パターニングされたラインの補強のために、絶縁層13を形成してエミッタ裏面を平坦化した後、接着層15としてAl電極を形成し、支持基板19としてガラスを静電接着した。 Further, here, for reinforcement of the patterned line, after planarizing the emitter back surface to form an insulating layer 13, the Al electrode was formed as the adhesive layer 15, glass electrostatically adhered to the supporting substrate 19 . 絶縁層としては、絶縁性や耐熱性・脱ガスの少なさに加えて、 As the insulating layer, in addition to lack of insulation and heat resistance, degassing,
表面を平坦化する能力が重要で、SOGやポリイミドが好適である。 Surface is important ability to flatten, SOG or polyimide are preferred. いずれの材料もスピンコートして、熱処理することによって、リフローとともに最終化合物が生成され、表面を平滑にすることができる。 Both materials by spin coating, by heat treatment, the final compound is produced with reflow, the surface can be smoothed. SOGの場合には、厚みが数μm程度と薄目だが、有機物を完全にとばすことによって、高耐熱性で脱ガスの恐れの小さい平坦化絶縁層を実現できる。 If the SOG is but thin as several μm thickness, by blowing the organic matter completely, it can be realized the risk of small planarization insulating layer degassed with high heat resistance. また、ポリイミドの場合には、 In addition, in the case of polyimide,
ポリイミドワニスの材料・粘度を選ぶことによって、1 By choosing the materials and the viscosity of the polyimide varnish, 1
0μm以上の厚い膜も得ることができる。 0μm or more thick film can be obtained. これは、平坦化の面だけでなく、エミッタ層と接着層との間の浮遊容量を低減するうえで好都合である。 This is not only the surface of the flattening is advantageous in reducing the stray capacitance between the emitter layer and the adhesive layer. また、このようなデバイスを作製する際には、レイヤー間の位置合わせが重要であるが、このための位置合わせマークには、通常のマークではなく、エミッタモールドと同じか、あるいはそれよりも小さいドットを用いることが有効である。 Further, in making such devices, it is important alignment between layers, the alignment marks for this, instead of the usual mark less or equal to the emitter mold, or than it is effective to use a dot. 即ち、本発明のように、エミッタモールドを形成する工程を有する場合には、そのエッチングマスクに同時に位置合わせパターンなどが形成されていれば、それもエッチングされてしまう。 That is, as in the present invention, when a step of forming an emitter mold, its if such simultaneous alignment pattern on the etching mask if formed, it is also etched. これを避ける方法として、位置合わせマークとして、エミッタと同じか或いはそれよりも小さいドットパターンを用い、望ましくはそれを複数集合させて、実用的なサイズのマークとして用いればよい。 As a method to avoid this, as an alignment mark, using the same or smaller dot pattern than the emitter, preferably by a plurality sets it may be used as a mark of practical size.
エミッタモールドと同様に位置合わせマークも一旦〈1 Emitter mold and once the position alignment marks as well <1
11〉面に到達し、ピラミッド形状になれば、そこからエッチングは進行せず、パターンの精度を保つことができる。 Reached 11> surface, if a pyramid shape, the etching therefrom does not proceed, it is possible to maintain the accuracy of the pattern.

【0017】以上により、微細なラインが保護され、相互の絶縁性が完全に保たれると共に、機械的にも強化され、真空引きなどに対しても充分な強度を示す。 [0017] Thus, the protected fine line, with mutual insulation is completely maintained, enhanced mechanically and also shows sufficient strength against such vacuum. また、 Also,
実施例では一列のエミッタに対して、ストライプ状のゲート開口を形成しているが、複数列のエミッタに対して一つのアノード開口を形成しても良いし、補強をかねて、アノード上部に蓋体を接着しても良い。 With respect to the emitter of a row in the embodiment, although a stripe-shaped gate opening, may be formed one anode aperture with respect to the emitter of the plurality of rows, also serves as a reinforcement, lid to the anode top it may be adhered to. また上記実施形態で用いた酸化Si層は熱酸化、陽極酸化に限らず、CVD法によるものであっても良い。 The Si oxide layer used in the above embodiment the thermal oxidation is not limited to the anodic oxidation may be by CVD method.

【0018】 [0018]

【発明の効果】本発明によって、エミッタ・ゲート部分だけでなく、高耐圧と構造的な強度・安定性を備えたうえでアノードまで集積化することができる。 The present invention, not only the emitter and gate portions can be integrated to the anode in terms of having a high breakdown voltage and structural strength and stability. これは、耐圧を確保するに必要な絶縁層厚みを有し、構造的にも安定なSi・酸化膜・Siの3層構造をベースにし、それぞれをアノード層、アノード・ゲート絶縁層、ゲート層として用いたことによって実現した。 This has the insulating layer thickness needed to ensure the breakdown voltage, a three-layer structure of a structurally stable a Si-oxide layer, Si based anode layer, respectively, the anode gate insulating layer, the gate layer it was achieved by using as. また、素子の構造的な強度をアノード層とアノード・ゲート間絶縁層に持たせているため、ゲート層およびエミッタ層を自由に加工することができる。 Further, since the to have a structural strength of the element in the anode layer and the anode-gate insulating layer, can be freely processed gate layer and the emitter layer. これにより、従来、困難であったゲートとエミッタ層のパターニングが実現できる。 Thus, conventional patterning of which it was difficult gate and the emitter layer can be realized. さらに、鋳型を使ってエミッタを作製することから、形状制御の難しいものでも再現性良くエミッタを形成することができる。 Further, since using the template to produce the emitter can be of shape control difficult to form a good reproducibility emitter. また、エミッタ層は鋳型に形成した後に裏面をそのまま自由にアクセス可能であり、抵抗層やトランジスタなどの付帯回路構成をつけ加えることが容易にできる。 The emitter layer is intact freely accessible back surface after forming a template, can easily be adding a supplementary circuit configuration such as a resistance layer and a transistor. また、構造を支持しているアノード層も通常は深さ方向にエッチングすればそれだけ開口径が広がり、結果的にエミッタの密度を大きく取れないが、本発明では、アノード層とゲート層にそれぞれ任意の方位・特性のSiを選ぶことができることから、アノード層側に〈110〉基板を用いることによってほぼ、垂直に開口部を形成することが可能になり、エミッタの実効密度を大きくすることができる。 The anode layer also typically much wider opening diameter is etched in the depth direction that supports the structure, but eventually take large density of the emitter, in the present invention, respectively optionally anode layer and the gate layer since it is possible to choose the Si of orientation and characteristics can be substantially by using a <110> substrate on the anode layer side, it is possible to form a vertical opening, increasing the effective density of the emitter .


【図1】 本発明の第1の実施形態を説明するための工程断面図。 Process sectional view for explaining a first embodiment of the present invention; FIG.

【図2】 本発明の第1の実施形態を説明するための斜視図。 Perspective view for explaining a first embodiment of the present invention; FIG.

【図3】 本発明のアノード上部を真空封止した実施形態を説明するための断面図。 Sectional view for explaining an embodiment in which vacuum sealing the anode top of the present invention; FIG.

【図4】 本発明の実施形態を説明するための断面図。 Sectional view for explaining an embodiment of the invention; FIG.

【図5】 本発明の第2の実施形態を説明するための工程断面図。 [5] a process sectional view for explaining the second embodiment of the present invention.

【図6】 従来例を説明するための図。 6 is a diagram for explaining a conventional example.

【図7】 従来例を説明するための図。 7 is a diagram for explaining a conventional example.


1:〈110〉Si層 2:陽極化成Si層 3:陽極化成熱酸化Si層 4:直接接着界面 5:〈100〉Si層 6:p ++拡散層 7:エミッタモールド 8:熱酸化Si膜 9:アノード開口部 10:アノード・ゲート絶縁スペーサ開口部 11:エミッタ層 12:ゲート開口部 13:絶縁層 1: <110> Si layer 2: anodizing Si layer 3: anodization thermal oxide Si layer 4: Direct bonding interface 5: <100> Si layer 6: p ++ diffusion layer 7: Emitter Mold 8: thermally oxidized Si film 9: anode opening 10: anode gate insulating spacer opening 11: the emitter layer 12: gate opening 13: insulating layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 尚志 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Takashi Sakuma Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba 1 address stock-cho company Toshiba research and development Center in

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】アノードを形成する第1の単結晶Si層と、ゲートを形成する〈100〉方位を持つ第2の単結晶Si層とが酸化Si層を介して接合されており、前記第2のSi層に非接着面側から形成された凹部を鋳型として形成したエミッタ層と、該エミッタ層の尖端が露出するように形成された貫通開口部を有することを特徴とする真空マイクロ素子。 And 1. A first single-crystalline Si layer to form an anode, and a second single-crystal Si layer having a <100> orientation to form the gate is bonded via the Si oxide layer, the second vacuum micro device, characterized in that it comprises an emitter layer of the concave portion formed from a non-adhesive surface is formed as a template in two of the Si layer, a through opening tip of the emitter layer is formed so as to expose.
  2. 【請求項2】第1のSi層が〈110〉方位面を主面に有しており、貫通開口部のアノード側が主面に対して垂直な側壁を有するように形成されていることを特徴とする請求項1記載の真空マイクロ素子。 2. A first Si layer has a main surface <110> orientation plane, characterized in that the anode side of the through opening is formed to have a vertical side wall to the main surface vacuum micro device according to claim 1,.
  3. 【請求項3】酸化Si層の厚みが1μm以上、200μ Wherein the thickness of the Si oxide layer is 1μm or more, 200 [mu]
    m以内で、アノードSi層の厚みの1/2を越えないことを特徴とする請求項1記載の真空マイクロ素子。 Within m, vacuum micro device according to claim 1, wherein a does not exceed half the thickness of the anode Si layer.
  4. 【請求項4】酸化Si層が熱酸化、陽極酸化或いはCV 4. A Si oxide layer is thermally oxidized, anodized or CV
    D法により形成されたことを特徴とする請求項1記載の真空マイクロ素子。 Vacuum micro device according to claim 1, characterized in that it is formed by a D method.
  5. 【請求項5】貫通開口部を異方性エッチングにより形成されたことを特徴とする請求項1記載の真空マイクロ素子。 5. A vacuum micro device according to claim 1, wherein the through openings are formed by anisotropic etching.
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* Cited by examiner, † Cited by third party
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JP2008540070A (en) * 2005-04-29 2008-11-20 ユニバーシティー オブ ロチェスター Ultrathin porous nanoscale membrane, their preparation and use

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