JPH09244957A - バス接続装置及び方法 - Google Patents
バス接続装置及び方法Info
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- JPH09244957A JPH09244957A JP8080718A JP8071896A JPH09244957A JP H09244957 A JPH09244957 A JP H09244957A JP 8080718 A JP8080718 A JP 8080718A JP 8071896 A JP8071896 A JP 8071896A JP H09244957 A JPH09244957 A JP H09244957A
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- JP
- Japan
- Prior art keywords
- data
- control
- address
- control means
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】無駄なデータ更新をなくする。
【課題を解決するための手段】連続アドレス予測制御部
１０によりダイレクト・メモリ・アクセスによる連続ア
ドレスに近いアドレス・タグに対応するデータから更新
する。
１０によりダイレクト・メモリ・アクセスによる連続ア
ドレスに近いアドレス・タグに対応するデータから更新
する。
Description
【０００１】
【発明の属する技術分野】本発明は、バス接続装置及び
方法に関し、特にパーソナル・コンピュータ（Ｐｅｒｓ
ｏｎａｌ Ｃｏｍｐｕｔｅｒ）や、エンジニアリング・
ワーク・ステーション（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏ
ｒｋ Ｓｔａｔｉｏｎ）、オフィス・コンピュータ（Ｏ
ｆｆｉｃｅ Ｃｏｍｐｕｔｅｒ ）、汎用コンピュータ
等における高速バスと低速バスとを接続するバス接続制
御装置及び方法に関する。
方法に関し、特にパーソナル・コンピュータ（Ｐｅｒｓ
ｏｎａｌ Ｃｏｍｐｕｔｅｒ）や、エンジニアリング・
ワーク・ステーション（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏ
ｒｋ Ｓｔａｔｉｏｎ）、オフィス・コンピュータ（Ｏ
ｆｆｉｃｅ Ｃｏｍｐｕｔｅｒ ）、汎用コンピュータ
等における高速バスと低速バスとを接続するバス接続制
御装置及び方法に関する。
【０００２】
【従来の技術及びその課題】キャッシュ・メモリ（Ｃａ
ｃｈｅ ｍｅｍｏｒｙ）は、ＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）とメインメモリ
（Ｍａｉｎ Ｍｅｍｏｒｙ）との間に設けられた高速用
メモリであり、通常のメモリよりも高速読び出しできる
ため、プログラムの重要な部分や、データのうち比較的
よく使う部分をこのキャッシュ・メモリに格納してお
き、必要に応じてＣＰＵが呼び出すようにすると、全体
として処理速度が速くなることから、需要が高まってい
る。
ｃｈｅ ｍｅｍｏｒｙ）は、ＣＰＵ（Ｃｅｎｔｒａｌ
Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）とメインメモリ
（Ｍａｉｎ Ｍｅｍｏｒｙ）との間に設けられた高速用
メモリであり、通常のメモリよりも高速読び出しできる
ため、プログラムの重要な部分や、データのうち比較的
よく使う部分をこのキャッシュ・メモリに格納してお
き、必要に応じてＣＰＵが呼び出すようにすると、全体
として処理速度が速くなることから、需要が高まってい
る。
【０００３】因みに、このようなキャッシュメモリをシ
ステム内に取り入れたシステムが、特開昭６４−１３６
４８号公報に開示されており、このシステムは、メイン
メモリとキャッシュメモリとを含むメモリユニットと直
接メモリアクセス（ＤＭＡ；Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙ Ａｃｃｅｓｓ）ユニットとを含むユニット群が接続
されたバス（Ｂｕｓ）システムである。ＤＭＡは、メイ
ンメモリと周辺装置とのデータ転送をＣＰＵを介さず直
接アクセスするため、ＣＰＵの負担が少なく、データ転
送が高速となる。
ステム内に取り入れたシステムが、特開昭６４−１３６
４８号公報に開示されており、このシステムは、メイン
メモリとキャッシュメモリとを含むメモリユニットと直
接メモリアクセス（ＤＭＡ；Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙ Ａｃｃｅｓｓ）ユニットとを含むユニット群が接続
されたバス（Ｂｕｓ）システムである。ＤＭＡは、メイ
ンメモリと周辺装置とのデータ転送をＣＰＵを介さず直
接アクセスするため、ＣＰＵの負担が少なく、データ転
送が高速となる。
【０００４】上記公報システムにおいては、アクセスに
対してキャッシュ・メモリを検索し、データが正しく比
較されるヒット（ｈｉｔ）なら、このキャッシュ・メモ
リにリード／ライト（Ｒ／Ｗ）し、ミスヒット（ｍｉｓ
ｓ ｈｉｔ）ならメインメモリにリード／ライトする方
式と、従来のストア・イン・キャッシュ方式とを使い分
けている。
対してキャッシュ・メモリを検索し、データが正しく比
較されるヒット（ｈｉｔ）なら、このキャッシュ・メモ
リにリード／ライト（Ｒ／Ｗ）し、ミスヒット（ｍｉｓ
ｓ ｈｉｔ）ならメインメモリにリード／ライトする方
式と、従来のストア・イン・キャッシュ方式とを使い分
けている。
【０００５】また、ＣＰＵ及びＭＥＭ（メモリ）が接続
された高速のバスと、複数のＩ／Ｏ（入力／出力）が接
続された低速のバスとの間を接続するバス接続装置にお
いては、Ｉ／Ｏ ＤＭＡ転送用の緩衝バッファが数段の
ライトバッファ及びリードバッファで構成される方式が
一般的である。
された高速のバスと、複数のＩ／Ｏ（入力／出力）が接
続された低速のバスとの間を接続するバス接続装置にお
いては、Ｉ／Ｏ ＤＭＡ転送用の緩衝バッファが数段の
ライトバッファ及びリードバッファで構成される方式が
一般的である。
【０００６】ＤＭＡアクセスに対しては、バスとメイン
メモリとの間にバッファが用いられるが、従来は、リー
ド／ライト専用のバッファを各々必要とし、更に複数の
Ｉ／Ｏに対応するためにはビジー率を低減させるため、
バッファの数を増やす等のハードウェアの増加が避けら
れず、また高速バスのＭＥＭとのコヒーレンシ制御（Ｃ
ｏｈｅｒｅｎｃｙ Ｃｏｎｔｒｏｌ）が出来ないため、
ライトデータは多く格納できず、先行リードも必要デー
タ分だけプリフェッチし、多くの記憶準備ができないと
いう制約がある。
メモリとの間にバッファが用いられるが、従来は、リー
ド／ライト専用のバッファを各々必要とし、更に複数の
Ｉ／Ｏに対応するためにはビジー率を低減させるため、
バッファの数を増やす等のハードウェアの増加が避けら
れず、また高速バスのＭＥＭとのコヒーレンシ制御（Ｃ
ｏｈｅｒｅｎｃｙ Ｃｏｎｔｒｏｌ）が出来ないため、
ライトデータは多く格納できず、先行リードも必要デー
タ分だけプリフェッチし、多くの記憶準備ができないと
いう制約がある。
【０００７】また、ＬＲＵ方式（Ｌｅａｓｔ Ｒｅｃｅ
ｎｔｌｙ Ｕｓｅｄ Ｍｅｔｈｏｄ）即ち最長時間未使
用方式といって、一番古いアクセスのデータを、キャッ
シュメモリから更新する方式がある。この方式は、仮想
記憶システムにおけるページ置換えアルゴリズムの一つ
で、ページ置換えの必要が生じた際、メインメモリ内の
ページのうち、最も長時間参照されていないページを置
換の対象とするもので、キャッシュメモリの記憶におけ
るブロックの割付けのためにも使用される。従ってキャ
ッシュメモリに登録されたばかりでも必要の無いと思わ
れるデータは更新されなかった。
ｎｔｌｙ Ｕｓｅｄ Ｍｅｔｈｏｄ）即ち最長時間未使
用方式といって、一番古いアクセスのデータを、キャッ
シュメモリから更新する方式がある。この方式は、仮想
記憶システムにおけるページ置換えアルゴリズムの一つ
で、ページ置換えの必要が生じた際、メインメモリ内の
ページのうち、最も長時間参照されていないページを置
換の対象とするもので、キャッシュメモリの記憶におけ
るブロックの割付けのためにも使用される。従ってキャ
ッシュメモリに登録されたばかりでも必要の無いと思わ
れるデータは更新されなかった。
【０００８】そこで、本発明の目的は、無駄なデータ更
新をなくし、ハードウェアの増加を極力抑え、Ｉ／Ｏバ
ッファを兼用可能とし、その数を増加させず、登録され
たばかりのデータでも不必要と思われるものは更新対象
とすることができるバス制御装置及び方法を提供するこ
とにある。
新をなくし、ハードウェアの増加を極力抑え、Ｉ／Ｏバ
ッファを兼用可能とし、その数を増加させず、登録され
たばかりのデータでも不必要と思われるものは更新対象
とすることができるバス制御装置及び方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるバス接続装置は、キャッシュ・メモリ
内のデータのリプレイス手段として、最長時間未使用方
式による第１の制御手段と、ダイレクト・メモリ・アク
セスによる連続アドレスの予測制御を行う第２の制御手
段とを備えて構成される。ここで、要求アドレスの近似
アドレスが存在した場合には前記第２の制御手段によっ
てそのエントリから先にデータ追い出しを行い前記近似
アドレスが存在しない場合には前記第１の制御手段によ
ってデータ追い出しを行うように、前記第２の制御手段
を前記第１の制御手段よりも優先動作させることができ
る。
め、本発明によるバス接続装置は、キャッシュ・メモリ
内のデータのリプレイス手段として、最長時間未使用方
式による第１の制御手段と、ダイレクト・メモリ・アク
セスによる連続アドレスの予測制御を行う第２の制御手
段とを備えて構成される。ここで、要求アドレスの近似
アドレスが存在した場合には前記第２の制御手段によっ
てそのエントリから先にデータ追い出しを行い前記近似
アドレスが存在しない場合には前記第１の制御手段によ
ってデータ追い出しを行うように、前記第２の制御手段
を前記第１の制御手段よりも優先動作させることができ
る。
【００１０】また、本発明によるバス接続方法は、最長
時間未使用方式及びダイレクト・メモリ・アクセスによ
る連続アドレスの予測制御により、キャッシュ・メモリ
内のデータをリプレイスし、要求アドレスの近似アドレ
スが存在した場合には、そのエントリから先にデータ追
い出しを行い前記近似アドレスが存在しない場合には、
データ追い出しを行うように構成される。
時間未使用方式及びダイレクト・メモリ・アクセスによ
る連続アドレスの予測制御により、キャッシュ・メモリ
内のデータをリプレイスし、要求アドレスの近似アドレ
スが存在した場合には、そのエントリから先にデータ追
い出しを行い前記近似アドレスが存在しない場合には、
データ追い出しを行うように構成される。
【００１１】
【発明の実施の形態】本発明の一実施例の形態を示す図
１のブロック図を参照すると、このバス接続装置は、バ
リッドフラッグ（Ｖａｌｉｄ ＦＬＧ）、リードフラッ
グ（ＲｅａｄＦＬＧ）、ライトフラッグ（Ｗｒｉｔｅ
ＦＬＧ）、バイトデータバリッド（Ｂｙｔｅ Ｄａｔａ
Ｖａｌｉｄ）部及びアドレス（Ａｄｄｒｅｓｓ）を含
むタグ（Ｔａｇ）部１と、データＲＡＭ（Ｒａｎｄｏｎ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２と、アドレス・タグ
検出制御部３と、Ｒ／Ｗ（リード／ライト）バリッド検
出制御部４と、データ・バリッド検出制御部５と、リプ
レイス（Ｒｅｐｌａｃｅ）制御部６と、データ制御部７
と、Ｉ／Ｏ（入力／出力）バス２０からのデータ・カウ
ント（ｃｏｕｎｔ）制御部８と、Ｉ／Ｏバス２０からの
Ｒ／Ｗタグ制御部９と、Ｉ／Ｏバス２０に接続されたレ
ジスタ１２、１４と、高速システムバス２１に接続され
たレジスタ１３、１５とを備え、更にＤＭＡ制御検出部
１１と、連続アドレス予測制御部１０とを有する。
１のブロック図を参照すると、このバス接続装置は、バ
リッドフラッグ（Ｖａｌｉｄ ＦＬＧ）、リードフラッ
グ（ＲｅａｄＦＬＧ）、ライトフラッグ（Ｗｒｉｔｅ
ＦＬＧ）、バイトデータバリッド（Ｂｙｔｅ Ｄａｔａ
Ｖａｌｉｄ）部及びアドレス（Ａｄｄｒｅｓｓ）を含
むタグ（Ｔａｇ）部１と、データＲＡＭ（Ｒａｎｄｏｎ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２と、アドレス・タグ
検出制御部３と、Ｒ／Ｗ（リード／ライト）バリッド検
出制御部４と、データ・バリッド検出制御部５と、リプ
レイス（Ｒｅｐｌａｃｅ）制御部６と、データ制御部７
と、Ｉ／Ｏ（入力／出力）バス２０からのデータ・カウ
ント（ｃｏｕｎｔ）制御部８と、Ｉ／Ｏバス２０からの
Ｒ／Ｗタグ制御部９と、Ｉ／Ｏバス２０に接続されたレ
ジスタ１２、１４と、高速システムバス２１に接続され
たレジスタ１３、１５とを備え、更にＤＭＡ制御検出部
１１と、連続アドレス予測制御部１０とを有する。
【００１２】ＤＭＡ制御検出部１１は、Ｉ／Ｏバス２０
から直接メモリへアクセスする信号を検出して、連続ア
ドレス予測制御部１０に出力する。連続アドレス予測制
御部１０は、ＤＭＡ制御検出部１１、アドレス・タグ検
出制御部３及びデータ・バリッド検出制御部５からの信
号に基づいて、リプレイス制御部６、Ｒ／Ｗタグ制御部
９及びデータ制御部７に出力する。Ｒ／Ｗバリッド検出
制御部４は、タグ部１内のＷ、Ｒ、Ｖフラッグ、及びＲ
／Ｗタグ制御部９からの信号に基づいて、アドレス・タ
グ及びデータ・バリットの各検出制御部３、５に出力す
る。データＲＡＭ２は、リプレイス制御部６及びデータ
制御部７からの信号により置換え制御を受ける。
から直接メモリへアクセスする信号を検出して、連続ア
ドレス予測制御部１０に出力する。連続アドレス予測制
御部１０は、ＤＭＡ制御検出部１１、アドレス・タグ検
出制御部３及びデータ・バリッド検出制御部５からの信
号に基づいて、リプレイス制御部６、Ｒ／Ｗタグ制御部
９及びデータ制御部７に出力する。Ｒ／Ｗバリッド検出
制御部４は、タグ部１内のＷ、Ｒ、Ｖフラッグ、及びＲ
／Ｗタグ制御部９からの信号に基づいて、アドレス・タ
グ及びデータ・バリットの各検出制御部３、５に出力す
る。データＲＡＭ２は、リプレイス制御部６及びデータ
制御部７からの信号により置換え制御を受ける。
【００１３】図１のバス接続装置のバッファ制御におい
て、書き込み時のキャッシュ制御の動作フローチャート
を示す図２、図２中で丸で囲った参照数字の各項目Ｉ／
Ｏのキャッシュ・タグ・ステータス及びＶＲＷフラッグ
等の論理値を示す図４を共に参照すると、書き込み３０
の状態にエントリすると、ステータスが 項、即ちＷ
ヒットの状態であれば（処理３１）、タグのデータ・バ
リッドビットと書き込みデータの有効バイト位置の比較
をし、Ｒ／Ｗバリッド検出制御部４で書き込み位置（Ｗ
ｒｉｔｅ Ｐｏｓｉｔｉｏｎ）の検出を行い、処理３２
で全て不一致（Ｎ）であれば、指定されたタグに対する
データＲＡＭ２の有効バイト位置にライトデータを書き
込み、更新し（処理３４）、終了３５となる。
て、書き込み時のキャッシュ制御の動作フローチャート
を示す図２、図２中で丸で囲った参照数字の各項目Ｉ／
Ｏのキャッシュ・タグ・ステータス及びＶＲＷフラッグ
等の論理値を示す図４を共に参照すると、書き込み３０
の状態にエントリすると、ステータスが 項、即ちＷ
ヒットの状態であれば（処理３１）、タグのデータ・バ
リッドビットと書き込みデータの有効バイト位置の比較
をし、Ｒ／Ｗバリッド検出制御部４で書き込み位置（Ｗ
ｒｉｔｅ Ｐｏｓｉｔｉｏｎ）の検出を行い、処理３２
で全て不一致（Ｎ）であれば、指定されたタグに対する
データＲＡＭ２の有効バイト位置にライトデータを書き
込み、更新し（処理３４）、終了３５となる。
【００１４】一方、処理３２で一致した場合（Ｙ）は、
処理３３を通して、そのエントリに登録されているデー
タをフルライト（Ｆｕｌｌ ｗｒｉｔｅ）でメモリ（Ｍ
ＥＭ）へ書き込むライト・バック処理３６を行うか、ま
たはリード・モディファイ・ライト（Ｒｅａｄ Ｍｏｄ
ｉｆｙ Ｗｒｉｔｅ）という「一部の一致」でメモリへ
書き込むライト・バック処理３７を行うかの判断をし、
次に、そのエントリにアドレス、Ｗフラッグ、Ｖフラッ
グ、データＲＡＭ２にデータを書き込み（処理４１）、
終了３５とする。
処理３３を通して、そのエントリに登録されているデー
タをフルライト（Ｆｕｌｌ ｗｒｉｔｅ）でメモリ（Ｍ
ＥＭ）へ書き込むライト・バック処理３６を行うか、ま
たはリード・モディファイ・ライト（Ｒｅａｄ Ｍｏｄ
ｉｆｙ Ｗｒｉｔｅ）という「一部の一致」でメモリへ
書き込むライト・バック処理３７を行うかの判断をし、
次に、そのエントリにアドレス、Ｗフラッグ、Ｖフラッ
グ、データＲＡＭ２にデータを書き込み（処理４１）、
終了３５とする。
【００１５】ステータスが 項以外の場合は、処理３
８において、タグ・ステータス・エラー（Ｅｒｒ）の有
無を調べ、タグ・ステータス・エラーがあれば、ＣＰＵ
に割り込み要求を行った後（処理３９）、また、タグ・
ステータスエラーの項がなく、かつ他のエントリが登
録されていない場合は、処理４０を介して新しいエント
リとして、タグ・フラッグ・データを書き込み（処理４
１）、終了３５となる。
８において、タグ・ステータス・エラー（Ｅｒｒ）の有
無を調べ、タグ・ステータス・エラーがあれば、ＣＰＵ
に割り込み要求を行った後（処理３９）、また、タグ・
ステータスエラーの項がなく、かつ他のエントリが登
録されていない場合は、処理４０を介して新しいエント
リとして、タグ・フラッグ・データを書き込み（処理４
１）、終了３５となる。
【００１６】一方、他のエントリがフル（Ｆｕｌｌ）に
登録されていれば、上述したようなＬＲＵ方式による
「データ追い出し」を実行する。
登録されていれば、上述したようなＬＲＵ方式による
「データ追い出し」を実行する。
【００１７】これと併用して、この形態の主な特徴であ
る連続アドレス予測制御部１０によって、近似アドレス
のエントリがあった場合には、ＬＲＵ方式より優先し
て、「データ追い出し」を行い、そのエントリを前述と
同様にＭＥＭにライトバックを行った後、新しいエント
リとして、タグ・フラッグ・データを書き込み、終了す
る。
る連続アドレス予測制御部１０によって、近似アドレス
のエントリがあった場合には、ＬＲＵ方式より優先し
て、「データ追い出し」を行い、そのエントリを前述と
同様にＭＥＭにライトバックを行った後、新しいエント
リとして、タグ・フラッグ・データを書き込み、終了す
る。
【００１８】次に、ＭＥＭリード時の動作の流れを示す
図３のフローチャートを参照すると、読み出し（Ｒｅａ
ｄ）状態にエントリすると（処理５０）、ステータスが
項、即ち「Ｒヒット」か否かの判断を処理５１で行
い、Ｉ／Ｏからの要求バイト数が登録バイト数と等しい
か以下であれば（処理５２のＹ）、対応するエントリの
データをＩ／Ｏへ転送して、終了６１となる。もし、処
理５２にて、登録バイト数が要求バイト数より少ないか
一致しても要求バイトが登録されていない場合（Ｎ）、
ミスヒットと同様の扱いで、ＭＥＭに同一アドレスのリ
ード要求を行い（処理５３）、タグにデータの再登録を
行った後（処理５４）、Ｉ／Ｏへデータを転送し、終了
となる。
図３のフローチャートを参照すると、読み出し（Ｒｅａ
ｄ）状態にエントリすると（処理５０）、ステータスが
項、即ち「Ｒヒット」か否かの判断を処理５１で行
い、Ｉ／Ｏからの要求バイト数が登録バイト数と等しい
か以下であれば（処理５２のＹ）、対応するエントリの
データをＩ／Ｏへ転送して、終了６１となる。もし、処
理５２にて、登録バイト数が要求バイト数より少ないか
一致しても要求バイトが登録されていない場合（Ｎ）、
ミスヒットと同様の扱いで、ＭＥＭに同一アドレスのリ
ード要求を行い（処理５３）、タグにデータの再登録を
行った後（処理５４）、Ｉ／Ｏへデータを転送し、終了
となる。
【００１９】ステータスが項以外では、処理５５にお
いて、タグ・ステータス・エラー（Ｅｒｒ）があれば、
ＣＰＵに割込みを通知した後（処理５６）、処理５７に
おいてまたは項（そのエントリがライトのため登録
済み）の場合、前述と同様にそのエントリの内容をＭＥ
Ｍに対しライトバックを行い（処理５８）、改めてＩ／
Ｏからの要求アドレスの内容をＭＥＭからリードして、
そのエントリに登録し（一般にリプレイス動作と呼ばれ
る処理５９）、そのデータをＩ／Ｏに転送し（読み出し
サービスの処理６０）、終了６１となる。
いて、タグ・ステータス・エラー（Ｅｒｒ）があれば、
ＣＰＵに割込みを通知した後（処理５６）、処理５７に
おいてまたは項（そのエントリがライトのため登録
済み）の場合、前述と同様にそのエントリの内容をＭＥ
Ｍに対しライトバックを行い（処理５８）、改めてＩ／
Ｏからの要求アドレスの内容をＭＥＭからリードして、
そのエントリに登録し（一般にリプレイス動作と呼ばれ
る処理５９）、そのデータをＩ／Ｏに転送し（読み出し
サービスの処理６０）、終了６１となる。
【００２０】また、処理５７にて 1または 2項以外の時
（ライトのための登録や未使用のエントリ）であれば、
そのエントリにＩ／Ｏからの要求アドレスでリプレイス
し（処理５９）、そのデータをＩ／Ｏへ転送して終了す
る。
（ライトのための登録や未使用のエントリ）であれば、
そのエントリにＩ／Ｏからの要求アドレスでリプレイス
し（処理５９）、そのデータをＩ／Ｏへ転送して終了す
る。
【００２１】ＤＭＡ方式は、通常、連続アドレスで要求
が来る為、要求アドレスに近いアドレスがキャッシュ・
メモリに登録されていた場合、もはや必要なくなるであ
ろうと予想することができる。そこでこの実施の形態で
は、データの更新をする優先順位を、要求アドレスに近
いデータがあった場合には、要求アドレスに近いデータ
から更新する機能を追加した。
が来る為、要求アドレスに近いアドレスがキャッシュ・
メモリに登録されていた場合、もはや必要なくなるであ
ろうと予想することができる。そこでこの実施の形態で
は、データの更新をする優先順位を、要求アドレスに近
いデータがあった場合には、要求アドレスに近いデータ
から更新する機能を追加した。
【００２２】この実施の形態が、従来技術と異なる点
は、ＬＲＵ方式だけでキャッシュ・メモリ内のデータの
更新を行っていないので、単に一番古いアクセスのデー
タを更新するのではなく、キャッシュに登録されたばか
りのデータでも必要のなくなると思われるデータから更
新することができる点である。従って要求アドレスに近
いアドレス・タグに対応するデータから更新することが
できるため、無駄なデータ更新をしなくて済むことにな
る。
は、ＬＲＵ方式だけでキャッシュ・メモリ内のデータの
更新を行っていないので、単に一番古いアクセスのデー
タを更新するのではなく、キャッシュに登録されたばか
りのデータでも必要のなくなると思われるデータから更
新することができる点である。従って要求アドレスに近
いアドレス・タグに対応するデータから更新することが
できるため、無駄なデータ更新をしなくて済むことにな
る。
【００２３】この実施の形態においては、Ｉ／Ｏバッフ
ァをストア・イン・キャッシュ方式とし、かつタグ・メ
モリのステータスを用い、データバッファをリード・ラ
イト兼用となし、またＭＥＭとのコヒーレンシを保ち、
高速にＤＭＡ転送を可能にするような高速動作が必要な
構成の場合に、ＤＭＡによる連続アドレスを予測するこ
とにより、リプレイス制御をＬＲＵ方式と併用して、要
求アドレスに近いアドレスタグに対応するデータが更新
される。
ァをストア・イン・キャッシュ方式とし、かつタグ・メ
モリのステータスを用い、データバッファをリード・ラ
イト兼用となし、またＭＥＭとのコヒーレンシを保ち、
高速にＤＭＡ転送を可能にするような高速動作が必要な
構成の場合に、ＤＭＡによる連続アドレスを予測するこ
とにより、リプレイス制御をＬＲＵ方式と併用して、要
求アドレスに近いアドレスタグに対応するデータが更新
される。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
次の（Ａ）乃至（Ｃ）の効果が得られる。 （Ａ）Ｉ／Ｏキャッシュのエントリを、リード／ライト
要求に応じて、フラッグの制御を行った場合には、デー
タ・バッファを小規模なハードウェアで構成でき、リー
ド／ライト兼用が可能となる。 （Ｂ）ストア・イン・キャッシュ方式を併用し、データ
用のバリッドフラッグをタグの一部として制御した場合
には、ブロック転送要求及び部分ライト要求に対応が可
能となる。 （Ｃ）ＤＭＡによる連続アドレスの予測により、リプレ
イス制御をＬＲＵ方式と併用する場合には、近似アドレ
スがあった時、そのエントリから先にデータ追い出しを
行い、近似アドレスがない場合にはＬＲＵ方式によるデ
ータ追い出しを行うことができ、無駄なデータ更新を少
なくすることができる。
次の（Ａ）乃至（Ｃ）の効果が得られる。 （Ａ）Ｉ／Ｏキャッシュのエントリを、リード／ライト
要求に応じて、フラッグの制御を行った場合には、デー
タ・バッファを小規模なハードウェアで構成でき、リー
ド／ライト兼用が可能となる。 （Ｂ）ストア・イン・キャッシュ方式を併用し、データ
用のバリッドフラッグをタグの一部として制御した場合
には、ブロック転送要求及び部分ライト要求に対応が可
能となる。 （Ｃ）ＤＭＡによる連続アドレスの予測により、リプレ
イス制御をＬＲＵ方式と併用する場合には、近似アドレ
スがあった時、そのエントリから先にデータ追い出しを
行い、近似アドレスがない場合にはＬＲＵ方式によるデ
ータ追い出しを行うことができ、無駄なデータ更新を少
なくすることができる。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１におけるＩ／Ｏキャッシュ・メモリの書き
込み動作を示すフローチャートである。
込み動作を示すフローチャートである。
【図３】図１におけるＩ／Ｏキャッシュ・メモリの読み
出し動作を示すフローチャートである。
出し動作を示すフローチャートである。
【図４】Ｉ／Ｏキャッシュ・タグ・ステータスを示す説
明図である。
明図である。
１ タグ部 ２ データＲＡＭ ３ アドレス・タグ検出制御部 ４ Ｒ／Ｗバリッド検出制御部 ５ データ・バリッド検出制御部 ６ リプレイス制御部 ７ データ制御部 ８ データ・カウント制御部 ９ Ｒ／Ｗタグ制御部 １０ 連続アドレス予測制御部 １１ ＤＭＡ制御検出部 １２、１３、１４、１５ レジスタ ２０ Ｉ／Ｏバス ２１ システムバス
Claims (3)
- 【請求項１】キャッシュ・メモリ内のデータのリプレイ
ス手段として、最長時間未使用方式による第１の制御手
段と、ダイレクト・メモリ・アクセスによる連続アドレ
スの予測制御を行う第２の制御手段とを備えたことを特
徴とするバス接続装置。 - 【請求項２】要求アドレスの近似アドレスが存在した場
合には前記第２の制御手段によってそのエントリから先
にデータ追い出しを行い前記近似アドレスが存在しない
場合には前記第１の制御手段によってデータ追い出しを
行うように、前記第２の制御手段を前記第１の制御手段
よりも優先動作させる請求項１記載のバス接続装置。 - 【請求項３】最長時間未使用方式及びダイレクト・メモ
リ・アクセスによる連続アドレスの予測制御により、キ
ャッシュ・メモリ内のデータをリプレイスし、要求アド
レスの近似アドレスが存在した場合には、そのエントリ
から先にデータ追い出しを行い前記近似アドレスが存在
しない場合には、データ追い出しを行うようにすること
を特徴とするバス接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080718A JPH09244957A (ja) | 1996-03-08 | 1996-03-08 | バス接続装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080718A JPH09244957A (ja) | 1996-03-08 | 1996-03-08 | バス接続装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09244957A true JPH09244957A (ja) | 1997-09-19 |
Family
ID=13726140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8080718A Pending JPH09244957A (ja) | 1996-03-08 | 1996-03-08 | バス接続装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09244957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9311988B2 (en) | 2011-08-15 | 2016-04-12 | Fujitsu Limited | Storage control system and method, and replacing system and method |
-
1996
- 1996-03-08 JP JP8080718A patent/JPH09244957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9311988B2 (en) | 2011-08-15 | 2016-04-12 | Fujitsu Limited | Storage control system and method, and replacing system and method |
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