JPH09244951A

JPH09244951A - 順不同に命令を実行するコンピュータのためのシステム

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Publication number: JPH09244951A
Application number: JP9012344A
Authority: JP
Inventors: Gregg Lesartre; グレッグ・レサルター
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-03-01
Filing date: 1997-01-27
Publication date: 1997-09-19
Anticipated expiration: 2017-01-27
Also published as: GB9702534D0; GB2310741B; US5761713A; JP3876033B2; GB2310741A; DE19650520A1

Abstract

(57)【要約】【課題】プロセッサからデータ・キャッシュへの複
数のアクセスを安価に実現し、データのスループットを
高めることにより、順不同に命令を実行するプロセッサ
の性能を改善する。【解決手段】プロセッサは、各プロセッサ・サイクルの
間に、各々が安価な単一ポートのランダム・アクセス・
メモリであるような個々の独立したデータ・キャッシュ
・バンクを、同時にアドレスするように構成される。好
ましい実施例で、データキャッシュは、各々のサイクル
の間に奇数データ・アドレスおよび偶数データ・アドレ
スによってアドレスされる、奇数バンクおよび偶数バン
クをもつ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にコンピュー
タ・プロセッサ・アーキテクチャに関し、特に、順不同
に命令を実行するプロセッサからデータ・キャッシュへ
のアドレスのスループットを増加させ、それによって性
能を高めるアドレス集合システムおよび方法に関する。

【０００２】

【従来の技術】一般に、コンピュータ・プロセッサ(処
理ユニット)は、システムの演算を指示する制御ユニッ
ト、および計算演算を実施する算術論理ユニット(ALU)
からなる。プロセッサの設計は、１つまたは複数のレジ
スタ組の選択、これらレジスタ間の通信経路、およびこ
れらがどのように動作するか指示し、制御する手段を伴
う。普通、プロセッサは、主メモリに保有される一連の
命令からなるプログラムによって指示される。各々の命
令は、通常長さが１または複数ワードの１グループのビ
ットであり、プロセッサによって実行される演算を明示
する。一般に、プロセッサの基本サイクルは、(a)命令
を主メモリから命令レジスタへフェッチするステップ
と、(b) その命令を解読する(すなわちそれが示すなさ
れるべきことを判断する。各々の命令は、実施される演
算および演算が適用されるデータを示す)ステップと、
(c)その命令によって明示される演算を実行するステッ
プと、(d)次の命令が位置するところを判断するステッ
プとを含む。普通、次の命令とは、現在の命令のすぐ後
に続くものである。

【０００３】しかし、２またはそれ以上のスカラ演算が
並行に実施されるスーパースカラ・プロセッサのような
高性能なプロセッサにおいて、プロセッサは、順不同で
ある、またはプロセッサを駆動するソフトウェアによっ
て規定される順序と一貫しない順序である命令を実施す
るように設計されることができる。これらのシステム
で、命令は、それらがプログラムによって規定されるシ
ーケンスに現れるときに対し、それらが実行されること
ができるときに実行される。さらに、順不同の命令の実
行の後、その結果は、命令の順序と一致するように最終
的に並べ替えられる。

【０００４】性能を最適化するために、キャッシュ・メ
モリがしばしばコンピュータのプロセッサに関連して用
いられる。キャッシュ・メモリは、コンピュータのプロ
セッサと主メモリの間に位置する高速なバッファであ
る。プロセッサで現在使用中のデータおよび命令は、キ
ャッシュ・メモリへ移動させられ、それによって２つの
利益をもたらす。第１に、プロセッサのメモリ要求に関
する平均アクセス時間が低減され、プロセッサのスルー
プットを増加させる。第２に、それによって利用可能な
メモリ帯域幅のプロセッサの利用が低減されるので、シ
ステム・バス上のその他のデバイスは、プロセッサのじ
ゃまをすることなくメモリを使用することができる。こ
のようにキャッシュ・メモリは、主メモリからプロセッ
サへの命令およびデータのフローの速度を上げるために
使用される。主メモリのサイクル時間は、典型的にプロ
セッサのクロッキング速度よりも遅いので、このキャッ
シュ・ファンクションが重要である。

【０００５】プロセッサがあるデータラインについてデ
ータ・キャッシュにアクセスするとき、プロセッサはそ
のキャッシュにアドレスを送る。キャッシュは、アドレ
スからキャッシュ索引を解析し、所望のデータラインを
含みうる１つまたは複数の記憶位置を選択するためにそ
れを使用する。キャッシュは、いくつかの設計で、１ま
たは複数の位置に対応する実ページ番号(RPN)であるタ
グ、およびそのタグに対応するデータラインが有効であ
るか無効であるかを示すステータス・インジケータ(ind
icator)を出力する。

【０００６】典型的にキャッシュに関連する支援回路
は、ステータス・インジケータおよびタグを受け取る。
ステータス・インジケータが無効データを示すとき、支
援回路は「ミス(miss)」表示をプロセッサに送り、その
場合、プロセッサはそのデータラインについて主メモリ
をアクセスしなければならない。ステータス・インジケ
ータが有効データを示すとき、支援回路は、キャッシュ
が所望のデータラインを現在格納しているか判断するた
めに、タグをアドレスの残りのものと比較する。キャッ
シュが、タグの比較によって判断されるように要求され
るデータラインを持たないとき、支援回路は、「ミス」
表示をプロセッサに送り、その場合、プロセッサはその
データラインについて主メモリをアクセスしなければな
らない。キャッシュが、タグの比較によって判断される
ように要求されるデータラインを持つとき、支援回路
は、「ヒット(hit)」表示をプロセッサに送り、要求さ
れるデータラインを読み取るようにプロセッサを促進す
る。

【０００７】命令の順不同の実行を実施するプロセッサ
では、データ・キャッシュへの複数の同時のアクセスを
行ない、プロセッサからキャッシュ・メモリへのスルー
プットおよびプロセッサの速度全体を高めることが望ま
しい。１つのポートがキャッシュ・メモリへの各々のア
クセスに対応する複数のポートを持つキャッシュ・メモ
リを利用することが可能である。しかしこの解法は、こ
れらのキャッシュの設計が高価であるため望ましくな
く、大きいオフチップ・キャッシュを実現する安価なプ
ロセッサおよびコンピュータの大量生産には適さない。

【０００８】

【発明が解決しようとする課題】本発明の目的は、上述
されるような従来技術の不適当な点および不足した点を
克服することである。

【０００９】本発明の別の目的は、順不同に命令を実行
するプロセッサの性能を改善することである。

【００１０】本発明の別の目的は、コンピュータのプロ
セッサに関連するデータ・キャッシュ(DCACHE)への複数
のアクセスを安価に実現するシステムおよび方法を提供
することである。

【００１１】本発明の別の目的は、プロセッサによるDC
ACHEのアドレッシングおよびDCACHEからプロセッサへの
データ転送の効率を増大させるシステムおよび方法を提
供することである。

【００１２】本発明の別の目的は、DCACHEから関連する
プロセッサへのデータのスループットを増加させ、信頼
性を保証するシステムおよび方法を提供することであ
る。

【００１３】

【課題を解決するための手段】簡単に言うと、本発明
は、プロセッサに関連するDCACHEの読み取りポートの使
用を最大限にすることによって、順不同に命令を実行す
るプロセッサの性能を高めるアドレス集合システムを提
供する。本質的に、プロセッサは、例えばメモリ待ち行
列(MQUEUE)のような命令並べ替え機構の命令によって生
成される複数のアドレスを、ランダム・アクセス・メモ
リ(RAM)のような対応する単一ポートの記憶装置からな
るそれぞれのキャッシュ・バンクに送るように構成され
る。好ましい実施例で、奇数メモリ・アドレスおよび偶
数メモリ・アドレスは、各々のサイクルの間に同時にDC
ACHEに送られる。

【００１４】アーキテクチャで、プロセッサは、命令キ
ャッシュ(ICACHE)、ICACHEから命令を取り出す命令フェ
ッチ機構(IFETCH)、IFETCHから命令を受け取り、その命
令を算術命令およびメモリ命令にソートするソート機
構、およびソート機構からメモリ命令を受け取り、順不
同に命令を実行することを許すMQUEUEのような並べ替え
機構を含む。MQUEUEは、複数のアドレス並べ替えバッフ
ァ・スロット(ARBSLOT)、奇数バンク・アービトレータ
および偶数バンク・アービトレータを含む。ARBSLOTの
各々は、アドレスを維持し、アドレスが奇数であるか偶
数であるか判断し、アドレスが奇数であるか偶数である
かに依存して、それぞれの奇数または偶数要求のいずれ
かを生成する。奇数および偶数バンク・アービトレータ
は、それぞれ奇数および偶数アドレスに関連する要求を
受け取り、アドレスをキャッシュへ出力するようにスロ
ットを制御する。

【００１５】またこの発明は、プロセッサでデータ・ア
ドレスを処理し、プロセッサからデータ・キャッシュへ
のデータ・アドレスのスループットを増加させる新しい
方法を提供する。広く概念化されるような方法は、キャ
ッシュに複数の独立したバンクを維持するステップと、
プロセッサでデータ・アドレスを集めるステップと、デ
ータ・アドレスの各々をバンクの中の特定の一つに割り
当てるステップと、プロセッサの１サイクルの間に、バ
ンクの各々にアドレスを伝達するステップとを含む。

【００１６】

【発明の実施の形態】図１に示されるように、本発明の
アドレス集合システム80(より詳しくは図３を参照)およ
び関連する方法は、コンピュータ11内で実現され、特
に、プロセッサ14内の命令フェッチ/実行システム12の
メモリ待ち行列(MQUEUE)38b、およびコンピュータ11の
プロセッサ14に接続されるデータ・キャッシュ(DCACHE)
24に関連する。一般に、コンピュータ11は、プロセッサ
14、プロセッサ14を駆動するソフトウェア(S/W)18をも
つ主メモリ16、参照矢印23で示されるように、プロセッ
サ14と相互接続するランダム・アクセス・メモリ(RAM)
のような単一ポートの記憶装置の形式のDCACHE24、およ
びプロセッサ14および主メモリ16と相互接続する１また
は複数のバスのようなシステム・インターフェース22か
らなる。演算において、プロセッサ14の命令フェッチ/
実行システム12がソフトウェア18を実行するとき、プロ
セッサ14で現在使用中のデータは、MQUEUE38bの命令の
制御によってDCACHE24へ転送され、それによってプロセ
ッサのメモリ要求に関する平均アクセス時間を減少さ
せ、システム・インターフェース22のトラフィックを最
小限にする。最後に、新しいアドレス集合システム100
を除いては、前述のコンピュータ構成要素およびそれら
の相互作用はすべて従来技術でよく知られており、理解
されていることを述べなければならない。

【００１７】DCACHE24の典型的なキャッシュ・ライン
は、タグ、ステータス・インジケータおよびデータを含
む。所望のデータラインを含みうる１つまたは複数の記
憶位置を選ぶために、キャッシュ索引が、DCACHE24に送
られ、DCACHE24で使用される。キャッシュ索引の受領に
応答して、DCACHE24は、１つまたは複数の位置に対応
し、好ましい実施例において実ページ番号(RPN)である
タグ、タグに対応するデータラインが有効であるか無効
であるか示すステータス・インジケータ、および有効ま
たは無効でありうるデータを出力する。典型的に、ステ
ータス・インジケータは以下の状態を示す。「無効」
は、存在するデータがないことを意味する。「有効、共
有(valid shared)」は、データは存在するが、どこかほ
かに位置することがありえることを意味する。「有効、
専有、クリーン(valid private clean)」は、ラインが
唯一のコピーをもち、DCACHE24がまだラインに書き込み
をしていないことを意味する。「有効、専有、ダーティ
(valid private dirty)」は、ラインが唯一のコピーを
もち、DCACHE24がすでにラインに書き込みをしている
(従ってラインを主メモリ16へコピーする必要がある)こ
とを意味する。

【００１８】DCACHE24に関連するタグ比較機構228(図示
せず)は、ステータス・インジケータおよびタグを受け
取る。ステータス・インジケータが無効データを示すと
き、タグ比較機構は、「ミス」表示をプロセッサ14へ送
り、その場合プロセッサ14は、そのデータラインについ
て主メモリ16にアクセスする。ステータス・インジケー
タが有効なデータを示すとき、タグ比較機構は、DCACHE
24が所望のデータラインを現在格納しているかどうか判
断するために、タグをアドレスの残りのものと比較す
る。DCACHE24が、タグ比較によって判断されるように、
要求されるデータラインを持たないとき、タグ比較機構
は、「ミス」表示をプロセッサ14へ送り、その場合プロ
セッサ14は、そのデータラインについて主メモリ16をア
クセスする。DCACHE24が、タグ比較によって判断される
ように、要求されるデータラインをもつ場合、タグ比較
機構は、「ヒット」表示をプロセッサ14へ送り、要求さ
れるデータラインを読み取るようにプロセッサ14を促進
する。

【００１９】命令フェッチ/実行システム12の可能な実
施例が、図２のブロック図によって示される。図２で示
すように、命令フェッチ/実行システム12は、命令をソ
フトウェア18(図１)から格納する命令キャッシュ(ICACH
E)26をもつ。命令フェッチ機構(IFETCH)28はICACHE26と
連絡し、最終の実行のためにICACHE26から命令を取り出
す。好ましい実施例では、IFETCH28は、一度に４命令
(各々３２ビット)をフェッチし、その命令をソート機構
32へ転送する。

【００２０】ソート機構32は、各々の命令が、算術論理
ユニット(ALU)またはメモリのどちらに向けられている
か判断し、それに応じて、対応する参照矢印36a、36bで
示されるように命令を算術論理ユニット待ち行列(AQUEU
E)38aおよびMQUEUE38bへそれぞれ分配する。

【００２１】AQUEUE38aは複数のALU命令処理機構39a(好
ましい実施例で数は28)を含み、それらは、参照矢印43
で示されるように算術論理ユニット42へ指示されるそれ
ぞれの命令を格納するレジスタ41aを持つ。AQUEUE38aの
命令は、任意の可能な順序で(好ましくはデータフロー
形態で)実行され、それらが完了するとき、その結果が
捕らえられ、完了とマークされる。

【００２２】AQUEUE38aによって制御されるALU42は、イ
ンターフェース45で示されるように、リネーム(rename)
・レジスタ44a、44bおよび汎用レジスタ46からオペラン
ドを取り出すことができる。ALU42がオペランド上に演
算したあと、演算の結果は、参照矢印49で示されるよう
に、AQUEUEリネーム・レジスタ44aに格納される。

【００２３】MQUEUE38bは、複数の命令処理機構39bを含
む。それぞれの命令処理機構39bは、それぞれのメモリ
命令を格納するレジスタ41bを含み、また参照数字48に
よって表示される、それぞれのアドレスを格納するアド
レス並べ替えバッファ・スロット(ARBSLOT、好ましい実
施例で数は28である)を含む。MQUEUE38bの中のメモリ命
令は、メモリへの「ロード」および「格納」として分類
されることができる。「ロード」は、データをメモリ(D
CACHE24または主メモリ16)からレジスタへ転送する要求
であり、「格納」は、データをレジスタからメモリへ転
送する要求である。

【００２４】命令の実行の間に、第１のフェーズは、ア
ドレスを計算するために、規定される数学的演算をオペ
ランドに実行することを伴い、第２のフェーズは、計算
されたアドレスに基づくデータについてメモリ/キャッ
シュをアクセスすることを伴う。MQUEUE38bは、任意の
可能な順序で(好ましくはデータフロー形態で)各々の命
令および実行の２つのフェーズ(アドレス計算およびメ
モリ/キャッシュ・アクセス)を実行する。命令が完了す
ると、その結果は、MQUEUEリネーム・レジスタ44bによ
って捕らえられ、命令は、MQUEUE38bで完了とマークさ
れる。好ましい実施例において、MQUEUE38bは、１サイ
クルあたり４命令(各々３２ビット)までをソート機構32
から受け取り、参照矢印51bによって示されるように、
１サイクルあたり２命令(３２ビット)までを退去機構52
へ転送する。

【００２５】より詳しくは、命令の実行の第１フェーズ
の間に、アドレスはアドレス計算器58によって生成され
る。アドレス計算器58は、リネーム・レジスタ44bから
取り出されるオペランドに基づいてアドレスを計算し、
参照矢印62で示されるように、MQUEUE38bの中の命令に
対応するARBSLOT48へ(実または仮想)アドレスを渡す。
命令による計算の制御は、図２の参照矢印64で示され
る。メモリの命令の実行の第２フェーズが遂行されると
き、計算されたアドレス(キャッシュ索引を含む)が、参
照矢印54で示されるようにDCACHE24へ転送され、DCACHE
24でロードまたは格納を達成する。好ましい実施例で
は、可能であれば２つのアドレスが、各々のサイクルに
MQUEUE38bからDCACHE24へ転送される。DCACHE24がアド
レスを処理すると、データ結果は、参照矢印56で示され
るようにリネーム・レジスタ44bへ転送される。

【００２６】退去機構52は、参照矢印51a、51bで示され
るように、待ち行列38a、38bの各々から実行された命令
を受け取る(好ましくは１サイクルあたり２つの32ビッ
ト)。退去機構52は、命令の結果をアーキテクチャの状
態に付する。ソフトウェア18(図１)は、退去機構52によ
ってアーキテクチャの状態に変換されない結果には気付
かない。退去機構52は、それぞれ参照矢印73、74で示さ
れるように、命令の結果を命令の属性に依存して汎用レ
ジスタ46および/または制御レジスタ72へ移動させるこ
とにより、ソフトウェア18によって規定されるプログラ
ムの順序で待ち行列38a、38bの命令を退去させ、そして
参照矢印76a、76bで示されるように、命令の結果がリネ
ーム・レジスタ44a、44bから汎用レジスタ46へ渡され
る。

【００２７】退去機構52がDCACHE24のデータラインへの
格納をもたらす命令を退去させるとき、退去機構52は、
データラインをDCACHE24へ送り、ラインに対応するステ
ータス・インジケータに「ダーティ」とマークし、ライ
ンが変わり、主メモリ16でのラインを更新するために最
終的に主メモリ16に送られなければならないことを示
す。

【００２８】また退去機構52は、命令に関連する例外が
あるかどうか判断するための論理をもつ。例外とは、現
在退去させている命令の１つに対応する特別な状況を示
すフラグである。例外が起きた場合、退去機構52は、例
外を示した命令の後に続く待ち行列38a、38b内のすべて
の命令を捨て、IFETCH28に、再実行のために未解決の命
令をもう一度取り出させる、または特別な状況を扱うた
めの特別なソフトウェアを取り出させる。

【００２９】アドレス集合システムおよび方法ここで本発明のアドレス集合システム80が、図３を参照
して記述される。アドレス集合システムに従って、プロ
セッサ14は、複数のアドレスを、DCACHE24を形成する対
応する単一ポートの記憶装置のそれぞれのキャッシュ・
バンクへ送るように構成される。好ましい実施例で、奇
数メモリ・アドレスおよび偶数メモリ・アドレスは、各
サイクルの間に同時にDCACHEの奇数および偶数キャッシ
ュへ送られる。

【００３０】アドレス集合システム80は、図３に示され
るように、主にMQUEUE38bに位置する資源を通って実現
される。アドレス計算器28は加算器82a、82bを伴い、そ
れらの各々は、リネーム・レジスタ44bから２つの入力
オペランド84(図１の参照矢印45)を受け取る。加算器82
a、82bは、それらそれぞれの入力オペランド84に演算し
て、アドレス62a、62bをそれぞれ生成する。

【００３１】この発明に従って構築されるMQUEUE38b
は、１つが各々のアドレスを格納する複数のARBSLOT48
を含む。好ましい実施例では、28のARBSLOT48がある
が、任意の数が用いられることができる。奇数バンク・
アービトレータ84aおよび偶数バンク・アービトレータ8
4bは両方とも、それぞれ矢印86a、86bで示されるよう
に、ARBSLOT48の各々と連絡する。典型的に、２つのア
ドレスが各サイクルの間にMQUEUE38bによってDCACHE24
へ送られ、好ましい実施例では、一方が奇数であり、他
方が偶数である。奇数および偶数アドレスは、参照矢印
88a、88bによって示されるようにそれぞれARBSLOT48か
ら出力される、またはバイパス・パス92a、92bから出力
される。本質的に、バイパス・パス92a、92bはそうする
ように制御されるとき、それぞれの入力62a、62b上のア
ドレスを直接DCACHE24へ送る。バイパス・パス92a、92b
は、DCACHE24へ転送される準備をしている有効なアドレ
ス(奇数または偶数キャッシュポートのいずれかに関す
る)がないときに利用されるので、サイクルが消費され
ず、高性能が達成される。

【００３２】MQUEUE38bの各々の命令は、その依存の状
態がいったんクリアになると、そのアドレスを計算す
る。アドレスが計算されると、命令はこのステータスを
示し、アドレスがDCACHE24へ送り出されるようにMQUEUE
38bに要求する。裁定(arbitration)論理、すなわち命令
に対応するアドレスが奇数であるか偶数であるかに依存
する奇数バンク・アービトレータ84aまたは偶数バンク
・アービトレータ84bはいずれも、アドレスをDCACHE24
に送り出すときおよび送り出すかどうかを判断する。対
応するアービトレータ84a、84bは、最も古いアドレス
(奇数または偶数のいずれも)を選び、最も古いものを送
り出す。

【００３３】MQUEUE38bの命令は、オペランドが利用可
能になるとき、順不同に実行する。それゆえ、アドレス
は順不同に計算され、MQUEUE38bによって受け取られる
アドレスは順不同でありえる。しかし、MQUEUE38bからD
CACHE24へ送られるアドレスの順序は、ソフトウェア18
(図１)によって規定される順序で優先順位をつけられ
る。この実施例は、優先順位が最も古い命令に与えられ
るので性能の利点をもたらし、その形状は、アドレスを
ソフトウェア18(図１)へ最適にインターフェースする。

【００３４】さらに図３に示されるように、マルチプレ
クサ機構93は、MQUEUE38bからの直接のおよびバイパス
のパスを扱う。マルチプレクサ機構93は、アドレス88
a、92aおよび88b、92bをそれぞれMQUEUE38bから受け取
るマルチプレクサ(MUX)94a、94bを含む。本質的に、マ
ルチプレクサ94a、94bは、アドレスがARBSLOT48からDCA
CHE24に伝達されるか、または代替としてアドレスがバ
イパス・パス92a、92bからDCACHE24に伝達されるかを制
御する。マルチプレクサ94a、94bは、参照矢印96で示さ
れるように奇数または偶数アービトレータ84a、84bによ
って制御される。マルチプレクサ94a、94bは、参照矢印
99a、99bで示されるように、選ばれたアドレスをそれぞ
れの奇数および偶数バンク98a、98bへ転送する。典型的
な演算で、奇数アドレスおよび偶数アドレスは、１サイ
クルの間にDCACHE24へ転送される。時には奇数または偶
数アドレスのどちらかのみ利用可能であり、その場合、
１つの奇数または偶数アドレスだけが特定のサイクルの
間にDCACHE24へ転送される。しかし、上述の筋書きはま
れである。最後に、マルチプレクサ94a、94bは、DCACHE
24のポートを要求するARBSLOT48がないときにバイパス
・パス92a、92bを選ぶように制御される。

【００３５】アドレスを奇数および偶数組にソートし、
アービトレータ84a、84bに関する要求を生成するため
の、各々のARBSLOT48に関連する論理が、図４に明らか
にされる。図４を参照して、各々のアドレスは、ARBSLO
Tレジスタ104に格納される。各々のアドレスは、DCACHE
24にアクセスするためのキャッシュ索引101、１つまた
は複数の奇数/偶数(Ｏ/Ｅ)ビット102、DCACHE24と相対
的なバイト・オフセットを構成する複数のビット103を
含む。典型的に、キャッシュがアクセスされるとき、バ
イト・オフセット103は無視される。上述の要素は、好
ましい実施例において連続している。

【００３６】各々のARBSLOT48は、レジスタ104のＯ/Ｅ
ビット102を調べて、ミスに従属する(dependent-on-mis
s、ＤＭ)入力114の反転(〜ＤＭ)と、キャッシュ・アド
レス有効入力(CA_VALID)116と、アービトレータ84aにつ
いて奇数要求107またはアービトレータ84bについて偶数
要求109を導出する、またはどちらも導出しないための
キャッシュ未決定入力(ＣＰ)118とを受け取る。アーキ
テクチャに関して、ARBSLOT48の論理は、ＤＭ入力から
〜ＤＭを生成するためのインバータ112、Ｏ/Ｅビット10
2から〜Ｏ/Ｅを生成するためのインバータ113、奇数要
求を生成するためのＡＮＤ論理106、偶数要求109を生成
するためのＡＮＤ論理108を含む。奇数および偶数の要
求107、109は、それぞれ奇数および偶数アービトレータ
84a、84bへ送られる(図３)。

【００３７】ＡＮＤ論理106への入力は、Ｏ/Ｅビット10
2、信号〜ＤＭ114'、このARBSLOT48レスが有効アドレス
を含むか含まないかを示す信号CA_VALID116、アドレス
がDCACHE24へ送られる必要があるかないかを示す信号Ｃ
Ｐ118である。信号CA_VALID116およびCP118は両方と
も、生成される要求107、109について順にアサートされ
なければならない。ARBSLOT48が、DCACHE24にはないが
すでに主メモリ16(図１)から要求されているデータを現
在必要とするとき、ＤＭ入力114がアサートされる(〜Ｄ
Ｍはアサートから外される(deasserted))。このミスデ
ータに従属するすべてのARBSLOT48は、アサートされる
ＤＭ入力114を与えられ、対応するARBSLOT48は、主メモ
リ16からデータを要求することを控える。例として、Ｄ
Ｍ入力114を生成するために利用されうる回路は、この
発明者によって、同日に出願されている「Miss Trackin
g System And Method」というタイトルの同時継続出願
特許の明細書に詳細に記述されている。

【００３８】偶数要求109を生成するＡＮＤ論理108は、
〜Ｏ/Ｅ102、〜ＤＭ114'、CA_VALID116およびＣＰ118を
受け取る。上述の信号すべてがアサートされるとき、Ａ
ＮＤ論理108は、偶数アービトレータ84bについて偶数要
求109を生成する。

【００３９】各々の奇数および偶数バンク・アービトレ
ータ84a、84b(図３)の可能な実現に関連する特定の論理
が、図５ないし図８を参照して詳細に述べられる。簡潔
にするために、アービトレータ84a、84bのうちの一方だ
けに関する論理が、図５ないし図７に示され、この後に
記述されるが、論理は他方に関しても大体同じであるこ
とが理解されなければならない。

【００４０】好ましい実施例で、図５のアービトレータ
84は、MQUEUE38b内に位置する最も古い命令を判断し、
送り出すように設計される。ARBSLOT48はそれぞれ、１
つの要求(REQ[27:0]のうちの１つ)を各々のアービトレ
ータ84に提供する。これらの要求REQ[27:0]に基づい
て、アービトレータ84(奇数または偶数)は、各サイクル
の間に１つのARBSLOT48(奇数または偶数)にのみアドレ
スを送り出す能力を許可する。この点で、アービトレー
タ84は、ARBSLOT48にそれぞれGRANT[27:0]を与える。

【００４１】アーキテクチャにおいて、図５に示される
ように、各々のアービトレータ84は、最も古い８要求の
グループ(すなわちREQ[27:24]、REQ[23:16]、REQ[15:
8]、REQ[7:0]のうちの１つ。好ましい実施例ではARBSLO
T48および命令は２８しかないので、４番目のグループ
は４しかもたないことに注意されたい)を判断するため
の最も古い論理121を含む。最も古い論理121は、４つの
退去ポインタRET[25, 17, 9, 1]を受け取り、参照矢印1
22で示されるように、１つがそれぞれの８要求のグルー
プに対応する４つの信号OLD[3:0]を出力する。退去ポイ
ンタRET[27:0]は、退去すべき次の２命令が位置すると
ころを示す。所与の時間に、上述の退去ポインタのうち
２つがアサートされ、それによって最も古い要求REQ[2
7:0]を示す。本質的に、退去ポインタRET[27:0]は、ア
サートされる変数(「1」)を含むチェーンの中の２つの
ラッチをもつ循環シフト・チェーンから生成され、それ
ら退去ポインタの各々は、関連するMQUEUE命令が退去す
るときは必ず、アサートから外される変数(「0」)へ移
行する。

【００４２】下位完了(low done)論理124は、最も古い
要求のグループの最初の半分が送り出しを完了したかど
うか判断する。例えば、要求REQ[7:0]が最も古いグルー
プであると仮定する。この筋書きで、下位完了論理124
は、要求REQ[3:0]がすでに退去しているかどうか判断す
る。下位完了論理124は、それに入力される入力退去ポ
インタRET[25, 21, 17, 13, 9, 5, 1]に基づいて、参照
矢印126で示されるように、この情報を示す１つの信号
(LOW_DONE)を出力する。

【００４３】各々の４要求のグループ(すなわちREQ[27:
24, 23:20, 19:16, 15:12, 11:8, 7:4, 3:0]は、グルー
プに集められ、ＯＲ論理へ送られる。簡潔にするため
に、最初の２つの４要求のグループ([REQ[7:4, 3:0])の
み図５に示される。図示されるように、参照番号131-13
4、136-139で示される各々の４要求のグループ(REQ[7:
4、3:0])は、それぞれＯＲ論理141、142へ伝達され、参
照数字143、144で示されるように対応する信号REQOR
[0]、REQOR[1]を生成する。ゆえにＯＲ演算は、REQOR[2
7:0]に基づいてREQOR[6:0]をもたらす。

【００４４】許可判断論理146は、REQ[27:0]に基づく信
号OLD[3:0]122、LOW_DONE126、およびREQOR[6:0]を受け
取る。上述の信号の論理状態に基づいて、許可判断論理
146は、対応する許可信号GRANT[27:0]の１つをアサート
することにより、ARBSLOT48の１つからアドレスを送り
出す。

【００４５】最も古い論理の好ましい実施例は、図６で
明らかにされる。図６に示されるように、最も古い論理
121は、退去ポインタRET[25, 17, 9, 1]に基づいて、ど
の８要求のグループが最も古いかを示すために１ビット
を設定する循環変化チェーン161を実現する。チェーン1
61は、退去ポインタRET[1] 164によって作動し、最も古
い信号OLD[0] 168を提供するマスター/スレーブ・ラッ
チ(Ｍ/Ｓ)166に接続されるトランジスタ162と、退去ポ
インタRET[9] 174によって作動し、Ｍ/Ｓラッチ166と最
も古い信号OLD[1] 178を提供するＭ/Ｓラッチ176の間に
接続されるトランジスタ172と、退去ポインタRET[17] 1
84によって作動し、Ｍ/Ｓラッチ176と最も古い信号OLD
[2] 188を提供するＭ/Ｓラッチ186の間に接続されるト
ランジスタ182と、退去ポインタRET[25] 194によって作
動し、Ｍ/Ｓラッチ186と最も古い信号OLD[3] 198を生成
するＭ/Ｓラッチ196の間に接続されるトランジスタ192
とを含む。対応する参照数字164、174、184、194で示さ
れる退去ポインタRET[25, 17, 9, 1]は、退去すべき次
の２命令が位置するところを示すことを思い出された
い。所与の時間に、OLD[3:0]の１つがアサートされ、最
も古い８要求の組を示す。

【００４６】下位完了論理124の好ましい実施例は、図
７に示される。図７を参照して、下位完了論理124は、
それぞれの参照数字201-208によって示される退去ポイ
ンタRET[29, 25, 21, 17, 13, 9, 5, 1]の状態に基づい
て、信号LOW_DONE126を生成する。下位完了論理124はラ
ッチ211を含み、それは、その設定(SET)およびクリア(C
LR)入力でそれぞれ退去ポインタRET[9,5] 201、202を受
け取り、ワイヤ-ＯＲ出力126に接続されるソース216を
持つトランジスタ214を作動させる出力212を生成する。
ラッチ221は、その設定およびクリア入力でそれぞれ退
去ポインタRET[17,13] 203、204を受け取り、ワイヤ-Ｏ
Ｒ出力126に接続されるソース226をもつトランジスタ22
4を作動させる出力222を生成する。ラッチ231は、その
設定およびクリア入力でそれぞれ退去ポインタRET[25,
21] 205、206を受け取り、ワイヤ-ＯＲ出力126に接続さ
れるソース236をもつトランジスタ234を作動させる出力
232を生成する。ラッチ241は、その設定およびクリア入
力で退去ポインタRET[27, 1]207、208を受け取り、ワイ
ヤ-ＯＲ出力126に接続されるソース246をもつトランジ
スタ244を作動させる出力242を生成する。前述の配置に
よって、下位完了論理124は、最も古い８のグループの
どちらの半分がすでに退去しているか判断する。

【００４７】最も古い命令を識別する必要はなく、最も
古い４命令の組を識別しさえすればよいことに留意され
たい。最も古い命令と最も若い有効な命令の間には常に
ギャップがあり、この論理は必ずしも最も古い命令を選
択する必要がないので、これで十分である。

【００４８】許可判断論理146(図５)を実現する好まし
い実施例が、図８で詳細に明らかにされる。図８を参照
すると、許可判断論理146は、入力OLD[3:0]、LOW_DONE
およびREQOR[6:0]を受け取る資格(qualify)論理252を含
む。資格論理252は、図８に示されるように、上述の入
力に基づいてブール方程式およびＯＲ論理254、256を実
現し、一連の資格信号QUAL[6:0]を生成する。簡潔にす
るために、最初の８要求REQ[7:0]についてのブール方程
式と、参照数字258、259で示されるようにそれらの対応
する結果の資格信号QUAL[1:0]のみが図８に示される。
しかし、ブール方程式のパターンは、繰り返し行われ
る。資格信号QUAL[6:0]は、どの４要求のグループが、
次の送り出し許可について注目されるかを示す。したが
って、要求REQ[7:0]のケースでは、資格信号QUAL[1,0]
は、どの４要求が(REQ[7:4]またはREQ[3:0]のどちらが)
送り出しを許可するために次に注目されるべきか示す。

【００４９】さらに許可判断論理146は、複数のＡＮＤ
論理機構を含み、簡潔にするために参照数字261-268で
示されるように、最初の８つだけが図示されている。最
初の８つのＡＮＤ論理機構261-268は、GRANT[7:0]を生
成するために、資格信号QUAL[1:0]、REQ[7:0]および〜R
EQ[6:0]を評価する。

【００５０】より詳しくは、ＡＮＤ論理261は、資格信
号QUAL[0]および要求REQ[0]を受け取り、それに基づい
て、最初のARBSLOTが送り出すか否か判断する許可信号G
RANT[0]を生成する。ＡＮＤ論理262は、要求REQ[1]、〜
REQ[0]およびQUAL[0]を受け取り、参照数字152で示され
るように、対応するARBSLOT48が送り出すときを判断す
るために対応するARBSLOT48に送られる許可信号GRANT
[1]を生成する。ＡＮＤ論理263は、要求REQ[2]、〜REQ
[1]、〜REQ[0]およびQUAL[0]を受け取り、それに基づい
て、参照数字153で示されるように、対応するARBSLOT48
が送り出すときを判断するために対応するARBSLOT48に
送られる許可信号GRANT[2]を生成する。ＡＮＤ論理264
は、REQ[3]、〜REQ[2]、〜REQ[1]、〜REQ[0]およびQUAL
[0]を受け取り、それに基づいて、参照数字154で示され
るように、対応するARBSLOT48が送り出すときを判断す
るために対応するARBSLOT48に送られる許可信号GRANT
[3]をする。ＡＮＤ論理265は、REQ[4]およびQUAL[1]を
受け取り、それに基づいて、参照数字155で示されるよ
うに、対応するARBSLOT48が送り出すときを判断するた
めに、対応するARBSLOT48に送られる許可信号GRANT[4]
を判断する。ＡＮＤ論理266は、REQ[5]、〜REQ[4]およ
びQUAL[1]を受け取り、それに基づいて、参照数字156で
示されるように、対応するARBSLOT48が送り出すときを
判断するために対応するARBSLOT48に送られる許可信号G
RANT[5]を判断する。ＡＮＤ論理267は、REQ[6]、〜REQ
[5]、〜REQ[4]、およびQUAL[1]を受け取り、それに基づ
いて、参照数字157で示されるように、対応するARBSLOT
48が送り出すときを判断するために対応するARBSLOT48
に送られる許可信号GRANT[6]を生成しする。ＡＮＤ論理
268は、REQ[7]、〜REQ[6]、〜REQ[5]、〜REQ[4]およびQ
UAL[1]を受け取り、それに基づいて、参照数字158で示
されるように、対応するARBSLOT48がそのアドレスを送
り出すときを判断するために対応するARBSLOT48に送ら
れる許可信号GRANT[7]を生成する。

【００５１】上述した発明の好ましい実施例に、多くの
変形や修正が行われることができる。例として、プロセ
ッサ14の待ち行列38a、38bは、予約ステーションを含む
適当な命令並べ替え機構によって置き換えられることが
できる。

【００５２】本発明は例として次の実施態様を含む。（１）順不同に命令を実行するコンピュータ(11)のシス
テム(80)であって、複数のバンク(98a、98b)をもつデー
タ・キャッシュ(24)と、１プロセッサ・サイクルの間
に、複数のアドレスを、対応する複数のキャッシュ・バ
ンク(98a、98b)へ同時に送られるように構成されるプロ
セッサ(14)と、を備える上記システム。（２）上記アドレスが、奇数バンク(98a)および偶数バ
ンク(98b)に指向される奇数データ・アドレスおよび偶
数データ・アドレスをもつ、上記(1)のシステム(80)。（３）順不同に命令を実行し、上記順不同の命令に従っ
て上記データ・アドレスを受け取る、上記プロセッサ(1
4)に関連する手段(48)を備える、上記(1)のシステム(8
0)。

【００５３】（４）上記プロセッサ(14)は、命令キャッ
シュ(26)と、上記命令キャッシュ(26)から命令を取り出
す命令フェッチ機構(28)と、上記命令フェッチ機構(28)
から命令を受け取るように構成され、上記命令を算術命
令およびメモリ命令にソートするように構成されるソー
ト機構(32)と、各々がアドレスを維持するように、上記
アドレスが奇数であるか偶数であるか判断するように、
そして上記アドレスが奇数であるか偶数であるかに依存
してそれぞれの奇数および偶数要求(86a、86b)を生成す
るように構成される、複数のアドレス並べ替えバッファ
・スロット(48)をもつ、上記ソート機構(32)から上記メ
モリ命令を受け取るように構成される上記メモリ待ち行
列(38b)と、上記奇数および偶数要求(86a、86b)をそれ
ぞれ受け取るように、またデータを上記データキャッシ
ュ(24)へ出力するために上記アドレス並べ替えバッファ
(48)を制御するように構成される奇数および偶数バンク
・アービトレータと、を備える、上記(2)のシステム(8
0)。

【００５４】（５）上記キャッシュが複数の単一ポート
のランダム・アクセス・メモリを含む、上記(2)のシス
テム(80)。（６）上記奇数および偶数バンク・アービトレータは、
上記奇数および偶数の命令のうちのどれがそれぞれ最も
早く受け取られるかを判断するように構成され、また上
記最も早い奇数および偶数の命令が上記データキャッシ
ュ(24)に一緒に送られるように構成される、上記(4)の
システム(80)。

【００５５】（７）プロセッサ(14)でデータ・アドレス
を処理し、プロセッサ(14)からデータ・キャッシュ(24)
へのデータ・アドレス(99a、99b)のスループットを増加
させる方法(80)であって、上記キャッシュに複数の独立
したバンク(98a、98b)を維持するステップと、上記プロ
セッサ(14)でデータ・アドレス(62a、62b)を集めるステ
ップと、各々の上記データ・アドレス(99a、99b)を上記
バンク(98a、98b)の特定の一つに割り当てるステップ
と、上記プロセッサ(14)の１サイクルの間に、アドレス
(99a、99b)を上記バンク(98a、98b)の各々に伝達するス
テップと、を含む上記方法(80)。

【００５６】（８）さらに、上記データ・アドレス(99
a、99b)を上記プロセッサ(14)の奇数および偶数データ
・アドレス(99a、99b)へソートするステップと、上記プ
ロセッサ(14)の上記１サイクルの間に、奇数データ・ア
ドレス(99a)、その後に偶数データ・アドレス(99b)を伝
達するステップと、を含む、上記(7)の方法。（９）さらに、上記キャッシュ(24)の各々の上記バンク
(98a、98b)について単一ポートのランダム・アクセス・
メモリを利用するステップと、を含む、上記(7)の方法
(80)。（１０）さらに、順不同に命令を実行するステップと、
上記順不同の命令に従って上記データ・アドレス(99a、
99b)を計算するステップと、を含む、上記(7)の方法(8
0)。

【００５７】

【発明の効果】本発明によると、プロセッサからデータ
・キャッシュへの複数のアクセスを安価に実現し、デー
タのスループットを高めることにより、順不同に命令を
実行するプロセッサの性能を改善することができる。

【図面の簡単な説明】

【図１】本発明のアドレス集合システムを実現するコン
ピュータを示すブロック図。

【図２】図１のプロセッサの命令フェッチ/実行システ
ムおよびその図１のプロセッサに関連するデータキャッ
シュ(DCACHE)との関係を示すブロック図。

【図３】図１の新しいアドレス集合システムの可能な実
施例を示すブロック図。

【図４】アドレスを奇数および偶数の組にソートするた
めの、図３の各々のアドレス並べ替えバッファ・スロッ
ト(ARBSLOT)の論理の可能な実施例を示すブロック図。

【図５】図３のアービトレータの可能な実施例を示す、
アーキテクチャ全体の高レベルのブロック図。

【図６】図５の最も古い論理のブロック図。

【図７】図５の下位完了論理のブロック図。

【図８】図５の許可判断論理のブロック図。

【図９】図５の許可判断論理のブロック図。

【図１０】図５の許可判断論理のブロック図。

【符号の説明】

２４データ・キャッシュ(DCASH) ２６命令キャッシュ(ICASHE) ２９命令フェッチ機構(IFETCH) ３２ソート機構(SORT) ３８ｂメモリ待ち行列(MQUEUE) ４８アドレス並べ替えバッファ・スロット(ARB
SLOT) ８４ａ奇数アービトレータ８４ｂ偶数アービトレータ８６ａ奇数要求８６ｂ偶数要求９８ａ奇数バンク９８ｂ偶数バンク

Claims

【特許請求の範囲】

【請求項１】順不同に命令を実行するコンピュータのた
めのシステムであって、複数のバンクをもつデータ・キャッシュと、１プロセッサ・サイクルの間に、複数のアドレスを、対
応する複数のキャッシュ・バンクに同時に送るように構
成されるプロセッサと、を備える上記システム。