JPH09232541A - Manufacture of semiconductor memory device - Google Patents
Manufacture of semiconductor memory deviceInfo
- Publication number
- JPH09232541A JPH09232541A JP8041158A JP4115896A JPH09232541A JP H09232541 A JPH09232541 A JP H09232541A JP 8041158 A JP8041158 A JP 8041158A JP 4115896 A JP4115896 A JP 4115896A JP H09232541 A JPH09232541 A JP H09232541A
- Authority
- JP
- Japan
- Prior art keywords
- silicon film
- film
- forming
- polycrystalline silicon
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は１つのＭＯＳトラン
ジスタと１つの容量素子とからメモリセルが構成された
ＤＲＡＭの製造方法に関し、特にＤＲＡＭの周辺回路部
を構成する抵抗素子の形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a DRAM in which a memory cell is composed of one MOS transistor and one capacitance element, and more particularly to a method of forming a resistance element constituting a peripheral circuit portion of the DRAM.
【０００２】[0002]
【従来の技術】ＤＲＡＭは情報を記憶するメモリセルが
集合してなるセルアレイ部と、これらメモリセルを駆動
する周辺回路部とからなる。周辺回路部には、定電圧発
生回路用に１ＭΩ〜１０ＭΩ程度の抵抗素子が必要にな
る。この抵抗素子の特性としては、抵抗値が所望の値で
あるだけではなく、回路動作速度に悪影響を与えないよ
うに抵抗素子の寄生容量が小さいことが要求される。抵
抗素子の素子面積をＳ，絶縁膜の膜厚をｔ1 ，絶縁膜の
誘電率をε1 とすると、この抵抗素子の寄生抵抗Ｃ1 は
Ｃ1 ＝Ｓ×ε1 ／ｔ1 となることから、Ｃ1 を小さくす
るにはＳを小さく，ｔ1 を大きくすることが必要であ
る。2. Description of the Related Art A DRAM comprises a cell array section in which memory cells for storing information are gathered, and a peripheral circuit section for driving these memory cells. The peripheral circuit section requires a resistance element of about 1 MΩ to 10 MΩ for the constant voltage generating circuit. As a characteristic of the resistance element, not only the resistance value is a desired value, but also the parasitic capacitance of the resistance element is required to be small so as not to adversely affect the circuit operation speed. Assuming that the element area of the resistance element is S, the thickness of the insulation film is t 1 , and the dielectric constant of the insulation film is ε 1 , the parasitic resistance C 1 of this resistance element is C 1 = S × ε 1 / t 1. from small S to reduce the C 1, it is necessary to increase the t 1.
【０００３】ＤＲＡＭのセルアレイ部に用いる配線層と
しては、ソース・ドレイン領域等の拡散層，ワード線を
兼るゲート電極としてのポリサイド膜，ビット配線等に
用いるシリサイド膜，容量素子のストレージノード電極
をなす多結晶シリコン膜，容量素子のセルプレート電極
に用いる多結晶シリコン膜および上層金属配線をなすア
ルミ膜等がある。これらの配線層のうち、アルミ膜，ポ
リサイド膜およびシリサイド膜は抵抗率が極めて低く、
上記抵抗素子としての所望の抵抗値を得るためには素子
面積が極端に大きくなってしまうため、抵抗素子を構成
する導電体膜としては適当ではない。（拡散層と半導体
基板との間に広がる空乏層に起因して）拡散層のε1 ／
ｔ1 は容量素子のストレージノード電極あるいはセルプ
レート電極に用いる多結晶シリコン配線のε1 ／ｔ1 よ
り大きいという点で、拡散層を抵抗素子用の導電体膜と
して用いるには不利である。また、膜厚の厚いストーレ
ージノード電極用の多結晶シリコン膜を用いると、周辺
回路部に大きな段差が生じ，後工程での加工が困難にな
る。そのため、抵抗素子を構成する導電体膜としては、
セルプレート電極と同層の多結晶シリコン膜が使われて
いる。A wiring layer used in a cell array portion of a DRAM includes a diffusion layer such as a source / drain region, a polycide film serving as a gate electrode also serving as a word line, a silicide film used as a bit wiring, and a storage node electrode of a capacitor. There are a polycrystalline silicon film to be formed, a polycrystalline silicon film used for a cell plate electrode of a capacitor, and an aluminum film forming an upper metal wiring. Among these wiring layers, aluminum film, polycide film and silicide film have extremely low resistivity,
Since the element area becomes extremely large in order to obtain a desired resistance value as the above-mentioned resistance element, it is not suitable as a conductor film forming the resistance element. The ε 1 / of the diffusion layer (due to the depletion layer spreading between the diffusion layer and the semiconductor substrate)
Since t 1 is larger than ε 1 / t 1 of the polycrystalline silicon wiring used for the storage node electrode or the cell plate electrode of the capacitor, it is disadvantageous to use the diffusion layer as a conductor film for the resistance element. In addition, when a polycrystalline silicon film for a storage node electrode having a large thickness is used, a large step is generated in a peripheral circuit portion, and it is difficult to perform processing in a subsequent process. Therefore, as a conductor film constituting the resistance element,
A polycrystalline silicon film in the same layer as the cell plate electrode is used.
【０００４】[0004]
【発明が解決しようとする課題】セルプレート電極を構
成する多結晶シリコン膜のシート抵抗は、（アルミ膜や
シリサイド膜，ポリサイド膜に比べると高い値ではある
が）この多結晶シリコン膜の導電型不純物の導入に通常
の燐の熱拡散法を用いた場合、約２００Ω／□と低い値
である。この多結晶シリコン膜により１ＭΩの抵抗値を
得るためめの抵抗素子の長さ／幅のアスペクト比は５０
００と高くなり、多結晶シリコン膜からなる抵抗素子の
幅を精度よく加工できる最小寸法が１μｍであるとして
も、抵抗素子の長さとしては５ｍｍの長さが必要にな
る。近年、熱処理工程の削減を目的として、シリコン膜
の成膜時に不純物を導入するｉｎ−ｓｉｔｕドーピング
を採用する場合があるが、このようなシリコン膜のシー
ト抵抗は５０〜１００Ω／□と熱拡散法による多結晶シ
リコン膜のドーピングより低い値になり、これを用いた
抵抗素子の長さは１〜２ｃｍとさらに長くなる。このよ
うにセルプレート電極を構成するのと同層の多結晶シリ
コン膜（シリコン膜）を用い，（同一のプロセルによ
り）セルプレート電極と同時に抵抗素子を形成するなら
ば、この場合の素子面積が極めて大きくなり、それに伴
なって寄生容量も大きくなり、回路動作速度の低下を引
き起こす。これを回避する方法としては、 （１）適当な抵抗率を有する高抵抗層の追加 （２）既存の導電体層の一部の高抵抗化 （３）既存の導電体層の一部の低抵抗化 が考えられる。The sheet resistance of the polycrystalline silicon film forming the cell plate electrode is higher than that of the aluminum film, silicide film or polycide film. When a normal phosphorus thermal diffusion method is used to introduce impurities, the value is as low as about 200 Ω / □. The length / width aspect ratio of the resistance element for obtaining a resistance value of 1 MΩ by this polycrystalline silicon film is 50.
00, and even if the minimum dimension for accurately processing the width of the resistance element made of a polycrystalline silicon film is 1 μm, the length of the resistance element is required to be 5 mm. In recent years, in order to reduce the number of heat treatment steps, in-situ doping for introducing an impurity during the formation of a silicon film may be adopted. However, such a silicon film has a sheet resistance of 50 to 100 Ω / □, which is a thermal diffusion method. , Which is lower than the doping of the polycrystalline silicon film, and the length of the resistive element using this is further increased to 1 to 2 cm. If a polycrystalline silicon film (silicon film) of the same layer as that constituting the cell plate electrode is used and a resistance element is formed simultaneously with the cell plate electrode (by the same process cell), the element area in this case is reduced. It becomes extremely large, and accordingly the parasitic capacitance also becomes large, causing a reduction in the circuit operation speed. To avoid this, (1) adding a high-resistance layer having an appropriate resistivity (2) increasing the resistance of a part of the existing conductor layer (3) lowering a part of the existing conductor layer Resistance may be considered.
【０００５】高抵抗層の追加は導電体層の抵抗率を適切
に選択することで素子面積を最小にできる半面、製造原
価の増大と、新たな導電体膜の設定に伴なう新たな段差
の発生による後工程での微細加工の困難性の増大とをも
たらすことになる。このため、新たな導電体層を追加せ
ずに所望の抵抗率を有する抵抗素子を実現するために、
既存の導電体層の一部を高抵抗化（例えば特開昭６１−
１５０３７０号公報）あるいは低抵抗化（例えば特開昭
６２−１４５８６３号公報）する方法が提示されてい
る。[0005] The addition of the high resistance layer can minimize the element area by appropriately selecting the resistivity of the conductor layer, but on the other hand, increases the manufacturing cost and creates a new step with the setting of a new conductor film. This increases the difficulty of fine processing in the post-process due to the generation of the fine particles. Therefore, in order to realize a resistance element having a desired resistivity without adding a new conductor layer,
A part of the existing conductor layer is made higher in resistance (for example,
150370) or a method of reducing the resistance (for example, JP-A-62-145863).
【０００６】上記特開昭６１−１５０３７０号公報に
は、ＳＲＡＭの負荷抵抗用の多結晶シリコン膜の一部を
選択酸化法（ＬＯＣＯＳ）により薄膜化し、配線として
使用する部分の抵抗を高くすることなく負荷抵抗に用い
る部分の多結晶シリコン膜の抵抗を高くする方法が開示
されている。しかしながら選択酸化された部分において
酸化されずに残置する多結晶シリコン膜の膜厚を精度よ
く薄くすることは困難であり、また、長時間の熱処理を
要する熱酸化法を用いることから高集積化された半導体
記憶装置の製造方法に適用することは好ましくない。Japanese Patent Application Laid-Open No. Sho 61-150370 discloses that a portion of a polycrystalline silicon film for a load resistance of an SRAM is made thin by a selective oxidation method (LOCOS) to increase the resistance of a portion used as a wiring. There is disclosed a method for increasing the resistance of a polycrystalline silicon film in a portion used for a load resistance. However, it is difficult to accurately reduce the thickness of the polycrystalline silicon film that remains without being oxidized in the selectively oxidized portion. In addition, since a thermal oxidation method that requires a long-time heat treatment is used, high integration is required. It is not preferable to apply the method to a method for manufacturing a semiconductor memory device.
【０００７】上記６２−１４５８６３号公報に記載され
た方法は、（抵抗素子の形成に関するものではなく）Ｄ
ＲＡＭにおけるワード線を兼たゲート電極において、ゲ
ート電極としてのみ機能する部分は多結晶シリコン膜か
らなり，配線としてのみ機能する部分だけをポリサイド
化する方法である。この方法をセルプレート電極の形成
に適用すると、次のようになる。まず、層間絶縁膜の表
面上にＭＯＳトランジスタに達するストレージノード電
極と、ストレージノード電極および層間絶縁膜を覆う容
量絶縁膜とを形成する。続いて、抵抗素子に適した高い
抵抗率を有するシリコン膜を形成し、セルプレート電極
の形成予定領域のシリコン膜のみをシリサイド化する。
このとき、確かにセルプレート電極の抵抗率は低くなる
が、容量絶縁膜との界面近傍のシリコン膜はシリサイド
化されずに高抵抗のシリコン膜として残置するため、こ
の部分のシリコン膜ではメモリセルに電圧を印加したと
きに空乏化し，蓄積される電荷量の低下が生じる。した
がって、セルアレイ部形成予定領域のみをシリサイド化
するこのような方法は、ＤＲＡＭの容量素子の形成には
適当でない。[0007] The method described in the above-mentioned Japanese Patent Application Laid-Open No. 62-145863 discloses a method for forming a D
In a gate electrode that also functions as a word line in a RAM, a portion functioning only as a gate electrode is made of a polycrystalline silicon film, and only a portion functioning only as a wiring is polycide. When this method is applied to the formation of a cell plate electrode, the following is achieved. First, a storage node electrode reaching a MOS transistor and a capacitor insulating film covering the storage node electrode and the interlayer insulating film are formed on the surface of the interlayer insulating film. Subsequently, a silicon film having a high resistivity suitable for the resistance element is formed, and only the silicon film in a region where the cell plate electrode is to be formed is silicided.
At this time, the resistivity of the cell plate electrode certainly decreases, but the silicon film near the interface with the capacitor insulating film is not silicided and is left as a high-resistance silicon film. When a voltage is applied to the gate electrode, the charge is depleted, and the amount of accumulated charge is reduced. Therefore, such a method of siliciding only a region where a cell array portion is to be formed is not suitable for forming a capacitive element of a DRAM.
【０００８】したがって本発明の半導体記憶装置の製造
方法の目的は、素子面積を増大させずに、セルプレート
電極と同層の多結晶シリコン膜により周辺回路部を構成
する抵抗素子を形成する方法を提供することにある。Therefore, an object of the method of manufacturing a semiconductor memory device of the present invention is to provide a method of forming a resistance element constituting a peripheral circuit portion by using a polycrystalline silicon film in the same layer as a cell plate electrode without increasing the element area. To provide.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法の第１の態様は、シリコン基板の表面に設け
られた１つのＭＯＳトランジスタとこのＭＯＳトタンジ
スタのソース・ドレイン領域の一方に接続されるビット
線を覆う層間絶縁膜の表面上に設けられた１つの容量素
子とから構成されメモリセルからなるセルアレイ部を有
し、この容量素子のセルプレート電極と同層の多結晶シ
リコン膜からなるこの層間絶縁膜の表面上に設けられた
抵抗素子を含んでなる周辺回路部とを有する半導体記憶
装置の製造方法において、上記シリコン基板の表面に上
記ＭＯＳトランジスタを形成し、上記ビット線を形成
し、上記層間絶縁膜を形成し、このＭＯＳトタンジスタ
のソース・ドレイン領域の他方に接続される上記容量素
子のストレージノード電極を形成し、全面に容量絶縁膜
を形成する工程と、成膜段階で高濃度の一導電型不純物
を含んだ非晶質シリコン膜を全面に形成し、この非晶質
シリコン膜をパターニングしてセルアレイ部形成予定領
域には第１の非晶質シリコン膜を形成し，周辺回路部形
成予定領域には第２の非晶質シリコン膜を形成する工程
と、上記第１の非晶質シリコン膜と上記第２の非晶質シ
リコン膜の端部とを覆うフォトレジスト膜をマスクにし
て、高濃度の酸素をイオン注入する工程と、熱処理によ
り、上記第１および第２の非晶質シリコン膜を、それぞ
れセルプレート電極および抵抗素子に変換する工程とを
有する。According to a first aspect of a method of manufacturing a semiconductor memory device of the present invention, one MOS transistor provided on the surface of a silicon substrate and one of source / drain regions of this MOS transistor are connected. Has a cell array portion composed of a memory cell and one capacitive element provided on the surface of an interlayer insulating film covering the bit line to be formed, and a polycrystalline silicon film in the same layer as the cell plate electrode of the capacitive element. In the method of manufacturing a semiconductor memory device having a peripheral circuit portion including a resistance element provided on the surface of the interlayer insulating film, the MOS transistor is formed on the surface of the silicon substrate, and the bit line is formed. Then, the interlayer insulating film is formed, and the storage node of the capacitive element connected to the other of the source / drain regions of the MOS transistor is formed. A step of forming an electrode and forming a capacitive insulating film on the entire surface, and an amorphous silicon film containing a high concentration of one conductivity type impurity is formed on the entire surface in the film formation step, and the amorphous silicon film is patterned. Forming a first amorphous silicon film in the area where the cell array portion is to be formed, and forming a second amorphous silicon film in the area where the peripheral circuit portion is to be formed; The first and second amorphous silicons are subjected to a step of ion-implanting high-concentration oxygen with a photoresist film as a mask covering the film and an end portion of the second amorphous silicon film, and a heat treatment. Converting the film into a cell plate electrode and a resistance element, respectively.
【００１０】本発明の半導体記憶装置の製造方法の第２
の態様は、シリコン基板の表面に設けられた１つのＭＯ
ＳトランジスタとこのＭＯＳトタンジスタのソース・ド
レイン領域の一方に接続されるビット線を覆う層間絶縁
膜の表面上に設けられた１つの容量素子とから構成され
メモリセルからなるセルアレイ部を有し、この容量素子
のセルプレート電極と同層の多結晶シリコン膜からなる
この層間絶縁膜の表面上に設けられた抵抗素子を含んで
なる周辺回路部とを有する半導体記憶装置の製造方法に
おいて、上記シリコン基板の表面に上記ＭＯＳトランジ
スタを形成し、上記ビット線を形成し、上記層間絶縁膜
を形成し、このＭＯＳトタンジスタのソース・ドレイン
領域の他方に接続される上記容量素子のストレージノー
ド電極を形成し、全面に容量絶縁膜を形成する工程と、
全面に非晶質もしくは多結晶からなるアンドープのシリ
コン膜を形成し、シリコン膜をパターニングしてセルア
レイ部形成予定領域には第１のシリコン膜を形成し，周
辺回路部形成予定領域には第２のシリコン膜を形成する
工程と、全面に一導電型不純物のイオン注入を行ない、
熱処理を施して上記第１，第２のシリコン膜を第１，第
２の一導電型の多結晶シリコン膜に変換する工程と、上
記第１の一導電型の多結晶シリコン膜に選択的に高濃度
の逆導電型不純物を導入してセルプレート電極を形成
し、上記第２の一導電型の多結晶シリコン膜の端部に選
択的に高濃度の一導電型不純物を導入して抵抗素子を形
成する工程とを有する。Second Method of Manufacturing Semiconductor Memory Device of the Present Invention
Is a single MO provided on the surface of the silicon substrate.
A cell array portion including memory cells is formed, which includes an S transistor and one capacitance element provided on the surface of an interlayer insulating film that covers a bit line connected to one of the source / drain regions of the MOS transistor. A method of manufacturing a semiconductor memory device, comprising: a cell plate electrode of a capacitive element; and a peripheral circuit section including a resistive element provided on a surface of an interlayer insulating film made of a polycrystalline silicon film in the same layer, comprising: The MOS transistor is formed on the surface of the MOS transistor, the bit line is formed, the interlayer insulating film is formed, and the storage node electrode of the capacitance element connected to the other of the source / drain regions of the MOS transistor is formed. A step of forming a capacitive insulating film on the entire surface,
An amorphous or polycrystalline undoped silicon film is formed on the entire surface, and the silicon film is patterned to form a first silicon film in the cell array part formation planned region and a second silicon film in the peripheral circuit part formation planned region. And the step of forming the silicon film, and ion-implanting one conductivity type impurity on the entire surface,
A step of performing a heat treatment to convert the first and second silicon films into first and second one-conductivity-type polycrystalline silicon films, and selectively forming the first one-conductivity-type polycrystalline silicon film. A high-concentration opposite conductivity type impurity is introduced to form a cell plate electrode, and a high-concentration one-conductivity type impurity is selectively introduced into the end portion of the second one-conductivity type polycrystalline silicon film. And a step of forming.
【００１１】本発明の半導体記憶装置の製造方法の第３
の態様は、シリコン基板の表面に設けられた１つのＭＯ
ＳトランジスタとこのＭＯＳトタンジスタのソース・ド
レイン領域の一方に接続されるビット線を覆う層間絶縁
膜の表面上に設けられた１つの容量素子とから構成され
メモリセルからなるセルアレイ部を有し、この容量素子
のセルプレート電極と同層の多結晶シリコン膜からなる
この層間絶縁膜の表面上に設けられた抵抗素子を含んで
なる周辺回路部とを有する半導体記憶装置の製造方法に
おいて、上記シリコン基板の表面に上記ＭＯＳトランジ
スタを形成し、上記ビット線を形成し、上記層間絶縁膜
を形成し、このＭＯＳトタンジスタのソース・ドレイン
領域の他方に接続される上記容量素子のストレージノー
ド電極を形成し、全面に容量絶縁膜を形成する工程と、
全面に一導電型の多結晶シリコン膜を形成し、この多結
晶シリコン膜をパターニングしてセルアレイ部形成予定
領域には第１の多結晶シリコン膜を形成し，周辺回路部
形成予定領域には第２の多結晶シリコン膜を形成する工
程と、全面に非晶質もしくは多結晶からなるアンドープ
のシリコン膜を形成し、シリコン膜をパターニングして
セルアレイ部形成予定領域には第１のシリコン膜を形成
し，周辺回路部形成予定領域には第２のシリコン膜を形
成する工程と、全面に一導電型不純物のイオン注入を行
ない、熱処理を施して上記第１，第２のシリコン膜を第
１，第２の一導電型の多結晶シリコン膜に変換する工程
と、上記第１の一導電型の多結晶シリコン膜と上記第２
の一導電型の多結晶シリコン膜の端部とに選択的に高濃
度の逆導電型不純物を導入し、セルプレート電極と抵抗
素子とを形成する工程とを有する。Third Method of Manufacturing Semiconductor Memory Device of the Present Invention
Is a single MO provided on the surface of the silicon substrate.
A cell array portion including memory cells is formed, which includes an S transistor and one capacitance element provided on the surface of an interlayer insulating film that covers a bit line connected to one of the source / drain regions of the MOS transistor. A method of manufacturing a semiconductor memory device, comprising: a cell plate electrode of a capacitive element; and a peripheral circuit section including a resistive element provided on a surface of an interlayer insulating film made of a polycrystalline silicon film in the same layer, comprising: The MOS transistor is formed on the surface of the MOS transistor, the bit line is formed, the interlayer insulating film is formed, and the storage node electrode of the capacitance element connected to the other of the source / drain regions of the MOS transistor is formed. A step of forming a capacitive insulating film on the entire surface,
A one-conductivity-type polycrystalline silicon film is formed on the entire surface, and the polycrystalline silicon film is patterned to form a first polycrystalline silicon film in the cell array portion formation planned region and a peripheral circuit portion formation planned region in the peripheral circuit portion formation planned region. Step 2 of forming a polycrystalline silicon film, an undoped silicon film made of amorphous or polycrystalline is formed on the entire surface, and the silicon film is patterned to form a first silicon film in a cell array portion formation planned region. Then, a step of forming a second silicon film in the peripheral circuit part formation planned region, ion implantation of one conductivity type impurity is performed on the entire surface, and heat treatment is performed to form the first and second silicon films into the first and second silicon films. Converting to a second one-conductivity-type polycrystalline silicon film, the first one-conductivity-type polycrystalline silicon film, and the second
And a step of selectively introducing a high-concentration impurity of opposite conductivity type into an end portion of the one conductivity type polycrystalline silicon film and forming a cell plate electrode and a resistance element.
【００１２】[0012]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【００１３】半導体記憶装置の製造工程の断面模式図で
ある図１および図２を参照すると、本発明の第１の実施
の形態によるＤＲＡＭは、次のように形成される。Referring to FIGS. 1 and 2 which are schematic sectional views of the manufacturing process of the semiconductor memory device, the DRAM according to the first embodiment of the present invention is formed as follows.
【００１４】まず、Ｐ型シリコン基板１０１の表面のセ
ルアレイ等が形成される領域にＰウェル１０２が形成さ
れ、Ｐウェル１０２の表面を含めてＰ型シリコン基板１
０１の表面の素子分離領域にはフィールド酸化膜１０３
が形成される。周辺回路が形成される領域にはＮウェ
ル，Ｐウェル（図示せず）が形成される。なお、セルア
レイが形成される領域には周辺回路形成予定領域に形成
されたＮウェルより接合の深さの深い（別の）Ｎウェル
を予じめ形成することもある。また、Ｐ型シリコン基板
１０１の代りにＮ型シリコン基板を採用することもあ
る。セルアレイ形成予定領域には、ゲート酸化膜１０４
介してワード線を兼るゲート電極１０５が形成される。
これと同時に、周辺回路形成予定領域においても周辺回
路を構成するＣＭＯＳトランジスタのゲート電極（図示
せず）が形成される。これらのゲート電極１０５は例え
ばタングステンポリサイド膜からなる。ゲート電極１０
５に自己整合的にメモリセルを構成するＭＯＳトランジ
スタのＮ+ 型ソース・ドレイン領域１０６（および周辺
回路を構成する（Ｎチャネル）ＭＯＳトランジスタのＮ
+ 型ソース・ドレイン領域（図示せず））が形成され
る。これにより、メモリセルを構成するＭＯＳトランジ
スタの形成がなされる。図示は省略するが、さらに周辺
回路を構成する（Ｐチャネル）ＭＯＳトランジスタのＰ
+ 型ソース・ドレイン領域が形成される。First, a P-well 102 is formed in a region of the surface of a P-type silicon substrate 101 where a cell array and the like are formed, and the P-type silicon substrate 1 including the surface of the P-well 102 is formed.
The field oxide film 103 is formed in the element isolation region
Is formed. An N well and a P well (not shown) are formed in a region where the peripheral circuit is formed. In the region where the cell array is formed, an N-well (another) having a deeper junction than the N-well formed in the region where the peripheral circuit is to be formed may be formed in advance. Further, an N-type silicon substrate may be employed instead of the P-type silicon substrate 101. A gate oxide film 104 is formed in the cell array formation region.
A gate electrode 105 also serving as a word line is formed through the gate electrode 105.
At the same time, a gate electrode (not shown) of a CMOS transistor constituting a peripheral circuit is formed also in a region where a peripheral circuit is to be formed. These gate electrodes 105 are made of, for example, a tungsten polycide film. Gate electrode 10
5, the N + -type source / drain region 106 of the MOS transistor constituting the memory cell in a self-aligned manner (and the N-type of the (N channel) MOS transistor constituting the peripheral circuit)
A + type source / drain region (not shown) is formed. As a result, a MOS transistor forming the memory cell is formed. Although not shown, the P-channel MOS transistor (P-channel) constituting a peripheral circuit is
A + type source / drain region is formed.
【００１５】次に、全面を覆う第１の層間絶縁膜１０７
が形成され、層間絶縁膜１０７にＮ+ 型ソース・ドレイ
ン領域１０６の一方に達するビットコンタクト孔（等）
が形成された後、ビット線１０８が形成される。これら
ビット線１０８の形成と同時に、周辺回路形成予定領域
においても、所要の配線（図示せず）が形成される。ビ
ット線１０８は、例えばタングステンシリサイド膜から
なる。ビット線１０８を含めて、層間絶縁膜１０７を覆
う第２の層間絶縁膜１０９が形成され、層間絶縁膜１０
９，１０７にはＮ+ 型ソース・ドレイン領域１０６の他
方に達するノードコンタクト孔が形成される。続いて、
例えばＮ+ 型の多結晶シリコン膜からなるストーレージ
ノード電極１１０が形成され、さらに容量絶縁膜１１１
が全面に形成される〔図１（ａ）〕。Next, a first interlayer insulating film 107 covering the entire surface
Is formed, and a bit contact hole (or the like) reaching one of the N + -type source / drain regions 106 is formed in the interlayer insulating film 107.
Is formed, a bit line 108 is formed. At the same time as the formation of these bit lines 108, necessary wirings (not shown) are also formed in the peripheral circuit formation planned region. The bit line 108 is made of, for example, a tungsten silicide film. A second interlayer insulating film 109 covering the interlayer insulating film 107 including the bit line 108 is formed.
Node contact holes 9 and 107 are formed to reach the other of the N + type source / drain regions 106. continue,
For example, a storage node electrode 110 made of an N + type polycrystalline silicon film is formed.
Is formed on the entire surface (FIG. 1A).
【００１６】次に、例えば一導電型の不純物がＮ型の燐
である場合、フォスフィンとモノシランもしくはジシラ
ンとを用いて、高濃度の燐を含んだ非晶質シリコン膜が
全面に形成される。この非晶質シリコン膜がパターニン
グされ、第１の非晶質シリコン膜１２２ａがセルアレイ
形成予定領域の層間絶縁膜１０９の表面上に形成され、
第２の非晶質シリコン膜１２３ａが周辺回路形成予定領
域の層間絶縁膜１０９の表面上に形成される〔図１
（ｂ）〕。この段階では、非晶質シリコン膜１２２ａ，
１２３ａは高抵抗である。Next, for example, when the impurity of one conductivity type is N-type phosphorus, an amorphous silicon film containing high concentration of phosphorus is formed on the entire surface using phosphine and monosilane or disilane. This amorphous silicon film is patterned, and a first amorphous silicon film 122a is formed on the surface of the interlayer insulating film 109 in a region where a cell array is to be formed.
A second amorphous silicon film 123a is formed on the surface of the interlayer insulating film 109 in a region where a peripheral circuit is to be formed [FIG.
(B)]. At this stage, the amorphous silicon film 122a,
123a has a high resistance.
【００１７】次に、非晶質シリコン膜１２２ａと非晶質
シリコン膜１２３ａの端部とを覆うフォトレジスト膜１
２４ａが形成され、このフォトレジスト膜１２４ａをマ
スクにしてフォトレジスト膜１２４ａに覆われない部分
の非晶質シリコン膜１２３ａには１×１０15〜１×１０
18ｃｍ-2程度の酸素がイオン注入される。これにより、
このフォトレジスト膜１２４ａに覆われない部分の非晶
質シリコン膜１２３ａは非晶質シリコン膜１２５ａにな
り、（フォトレジスト膜１２４ａに覆われた非晶質シリ
コン膜１２３ａの端部である）高濃度の燐を含んだ非晶
質シリコン膜１２３ａａが残置される〔図２（ａ）〕。Next, the photoresist film 1 covering the amorphous silicon film 122a and the end of the amorphous silicon film 123a.
24a is formed, 1 × 10 15 ~1 × 10 is the amorphous silicon film 123a of the photoresist film 124a and are not covered with the photoresist film 124a as a mask portion
Oxygen of about 18 cm -2 is ion-implanted. This allows
The portion of the amorphous silicon film 123a that is not covered with the photoresist film 124a becomes the amorphous silicon film 125a, which is an end portion of the amorphous silicon film 123a that is covered with the photoresist film 124a. The amorphous silicon film 123aa containing phosphorus is left [FIG. 2 (a)].
【００１８】上記フォトレジスト膜１２４ａが除去され
た後、全面に第３の層間絶縁膜１１４が堆積され、６０
０℃以上の温度で熱処理される。この熱処理により、非
晶質シリコン膜はそれぞれ多結晶シリコン膜に変換され
れ、非晶質シリコン膜１２２ａが変換したＮ+ 型の多結
晶シリコン膜からなるセルプレート電極１１２ａが形成
され，２つの非晶質シリコン膜１２３ａａが変換した２
つのＮ+ 型の多結晶シリコン膜と非晶質シリコン膜１２
５ａが変換したＮ型の多結晶シリコン膜１２５ａａとか
らなる抵抗素子１１３が形成される。続いて、抵抗素子
１１３ａ（を構成するＮ+ 型の多結晶シリコン膜１２３
ａｂ）に達するコンタクト孔１１５が層間絶縁膜１１４
に形成され、さらに例えばアルミ膜からなる上層金属配
線１１６が形成され、本第１の実施の形態によるＤＲＡ
Ｍが完成する〔図２（ｂ）〕。After the photoresist film 124a is removed, a third interlayer insulating film 114 is deposited on the entire surface,
Heat treatment is performed at a temperature of 0 ° C. or higher. By this heat treatment, the amorphous silicon film is converted into a polycrystalline silicon film, and a cell plate electrode 112a made of an N + type polycrystalline silicon film converted from the amorphous silicon film 122a is formed. 2 converted by the crystalline silicon film 123aa
N + type polycrystalline silicon film and amorphous silicon film 12
Resistive element 113 composed of N-type polycrystalline silicon film 125aa converted from 5a is formed. Subsequently, the N + -type polycrystalline silicon film 123 constituting the resistance element 113a (
ab) is formed in the contact hole 115 reaching the interlayer insulating film 114
And the upper metal wiring 116 made of, for example, an aluminum film is formed on the DRA according to the first embodiment.
M is completed [Fig. 2 (b)].
【００１９】高ドーズの酸素と燐とを含んだ非晶質シリ
コン膜１２５ａは、非晶質シリコン膜１２２ａ，１２３
ａａに比べて、多結晶化する温度が高い。また、非晶質
シリコン膜１２５ａは、高ドーズの酸素を含むことから
も明らかなように、多結晶化後の抵抗率も非晶質シリコ
ン膜１２２ａ，１２３ａａのそれに比べて高くなる。非
晶質シリコン膜１２２ａ，１２３ａ形成後の熱処理温度
は、素子の微細化に伴なって低下しつつあり、２５６Ｍ
ｂｉｔＤＲＡＭや１ＧｂｉｔＤＲＡＭでは８５０℃以下
に低下すると考えられている。したがって、２５６Ｍｂ
ｉｔＤＲＡＭ以降の高集積ＤＲＡＭでは、より少ない酸
素ドーズ量で非晶質シリコン膜１２５ａの多結晶化を抑
制することができる。多結晶シリコン膜１２５ａａの抵
抗率は酸素のドーズ量と熱処理条件とによって１×１０
-3〜１×１０7 Ωｃｍの範囲で変化し、最適の酸素ドー
ズ量と熱処理条件とを選ぶことにより抵抗素子１１３の
シート抵抗を１×１０5 〜１×１０6 Ω／□とすること
ができる。したがって、所望の抵抗値１〜１０ＭΩを得
るためには、抵抗素子１１３ａ（非晶質シリコン膜１２
３ａ）の長さと幅との比を１に近くし、従来に比べて抵
抗素子１１３ａ（非晶質シリコン膜１２３ａ）の素子面
積を著しく小さくすることができる。例えば、抵抗素子
１１３ａの幅を１μｍとすれば、これの長さを約１μｍ
と従来の１／１０００以下にできる。The amorphous silicon film 125a containing a high dose of oxygen and phosphorus is made of the amorphous silicon films 122a and 123.
The polycrystallization temperature is higher than aa. Further, as apparent from the fact that the amorphous silicon film 125a contains high-dose oxygen, the resistivity after polycrystallization is higher than those of the amorphous silicon films 122a and 123aa. The heat treatment temperature after the formation of the amorphous silicon films 122a and 123a is decreasing with the miniaturization of the element,
It is considered that the bit DRAM and the 1 Gbit DRAM are lowered to 850 ° C. or lower. Therefore, 256 Mb
In a highly integrated DRAM after the it DRAM, polycrystallization of the amorphous silicon film 125a can be suppressed with a smaller oxygen dose. The resistivity of the polycrystalline silicon film 125aa is 1 × 10 4 depending on the dose amount of oxygen and the heat treatment conditions.
−3 to 1 × 10 7 Ωcm, and the sheet resistance of the resistance element 113 can be set to 1 × 10 5 to 1 × 10 6 Ω / □ by selecting the optimum oxygen dose and heat treatment conditions. it can. Therefore, in order to obtain a desired resistance value of 1 to 10 MΩ, the resistance element 113a (the amorphous silicon film 12
3a) The ratio between the length and the width is close to 1, and the element area of the resistance element 113a (amorphous silicon film 123a) can be significantly reduced as compared with the related art. For example, if the width of the resistance element 113a is 1 μm, the length is about 1 μm.
Can be reduced to 1/1000 or less.
【００２０】半導体記憶装置の製造工程の断面模式図で
ある図３および図４を参照すると、本発明の第２の実施
の形態によるＤＲＡＭは、ストレージノード電極１１
０，容量絶縁膜１１１の形成までは上記第１の実施の形
態と同様の方法により形成される〔図３（ａ）〕。Referring to FIGS. 3 and 4 which are schematic cross-sectional views of the manufacturing process of the semiconductor memory device, the DRAM according to the second embodiment of the present invention includes a storage node electrode 11.
0, and the formation of the capacitive insulating film 111 is performed by the same method as in the first embodiment [FIG. 3 (a)].
【００２１】次に、モノシランもしくはジシランを用い
た気相成長法により、非晶質あるいは多結晶からなるア
ンドープのシリコン膜が全面に形成される。シリコン膜
がパターニングされ、第１のシリコン膜１２２ｂがセル
アレイ形成予定領域の層間絶縁膜１０９の表面上に形成
され、第２のシリコン膜１２３ｂが周辺回路形成予定領
域の層間絶縁膜１０９の表面上に形成される〔図３
（ｂ）〕。Next, an amorphous or polycrystalline undoped silicon film is formed on the entire surface by a vapor phase growth method using monosilane or disilane. The silicon film is patterned, the first silicon film 122b is formed on the surface of the interlayer insulating film 109 in the cell array formation planned region, and the second silicon film 123b is formed on the surface of the interlayer insulating film 109 in the peripheral circuit formation planned region. Formed [Fig. 3
(B)].
【００２２】次に、一導電型の不純物が例えばボロンか
らなるとき、全面にドーズ量１×１０13〜１×１０15ｃ
ｍ-2のボロンのイオン注入を行ない、さらに、８００〜
１０００℃の熱処理を施す。その結果、第１のシリコン
膜１２２ｂは第１のＰ型の多結晶シリコン膜１２２ｂａ
に変換され、第２のシリコン膜１２３ｂは第２のＰ型の
多結晶シリコン膜１２３ｂａに変換される〔図３
（ｃ）〕。多結晶シリコン膜１２２ｂａ，１２３ｂａの
抵抗率は１〜１０Ωｃｍ程度になる。上記の熱処理温度
は、ボロンが十分活性化する範囲であるならば、低い温
度の方が素子の微細化には有利である。Next, when the impurity of one conductivity type is composed of, for example, boron, the dose amount is 1 × 10 13 to 1 × 10 15 c on the entire surface.
Ion implantation of m -2 boron,
Heat treatment at 1000 ° C. is performed. As a result, the first silicon film 122b becomes the first P-type polycrystalline silicon film 122ba.
And the second silicon film 123b is converted into a second P-type polycrystalline silicon film 123ba [FIG.
(C)]. The resistivity of the polycrystalline silicon films 122ba and 123ba is about 1 to 10 Ωcm. If the above-mentioned heat treatment temperature is within a range in which boron is sufficiently activated, a lower temperature is more advantageous for device miniaturization.
【００２３】続いて、多結晶シリコン膜１２３ｂａを覆
うフォトレジスト膜１２４ｂをマスクにして、高ドーズ
量（１×１０15〜１×１０16ｃｍ-2）の燐もしくは砒素
のイオン注入が行なわれ、第１のＰ型の多結晶シリコン
膜１２２ｂａは多結晶シリコン膜１２２ｂｂに変換され
る〔図４（ａ）〕。Subsequently, using the photoresist film 124b covering the polycrystalline silicon film 123ba as a mask, ion implantation of phosphorus or arsenic with a high dose amount (1 × 10 15 to 1 × 10 16 cm −2 ) is performed, The first P-type polycrystalline silicon film 122ba is converted into a polycrystalline silicon film 122bb [FIG. 4 (a)].
【００２４】フォトレジスト膜１２４ｂを除去した後、
第３の層間絶縁膜１１４が形成され、熱処理が施され
る。その結果、多結晶シリコン膜１２２ｂｂがＮ+ 型の
多結晶シリコン膜に変換してなるセルプレート電極１１
２ｂが形成される。多結晶シリコン膜１２３ｂａに達す
るコンタクト孔１１５が層間絶縁膜１１４の形成された
後、このコンタクト孔１１５をマスクにして高ドーズ量
のボロンのイオン注入が行なわれ、さらに熱処理が施さ
れる。その結果、第２のＰ型の多結晶シリコン膜１２３
ｂａはＰ型の多結晶シリコン膜１２３ｂｂが残置し，他
の部分はＰ+ 型の多結晶シリコン膜１２３ｂｃとに変換
されれ、これら多結晶シリコン膜からなる抵抗素子１１
３ｂが形成される。多結晶シリコン膜１２３ｂｂの抵抗
率が１〜１０ＯΩｃｍ程度であることから、抵抗素子１
１３ｂのシート抵抗は１×１０5 〜１×１０6 Ω／□と
なる。続いて、上層金属配線１１６が形成され、本第２
の実施の形態によるＤＲＡＭが完成する〔図４
（ｂ）〕。After removing the photoresist film 124b,
A third interlayer insulating film 114 is formed and heat treatment is performed. As a result, the cell plate electrode 11 formed by converting the polycrystalline silicon film 122bb into an N + -type polycrystalline silicon film
2b is formed. After the contact hole 115 reaching the polycrystalline silicon film 123ba is formed in the interlayer insulating film 114, a high dose of boron is ion-implanted using the contact hole 115 as a mask and further heat treatment is performed. As a result, the second P-type polycrystalline silicon film 123
The ba is left with the P-type polycrystalline silicon film 123bb, and the other part is converted into the P + -type polycrystalline silicon film 123bc, and the resistance element 11 including these polycrystalline silicon films is formed.
3b is formed. Since the resistivity of the polycrystalline silicon film 123bb is about 1 to 10 Ωcm, the resistance element 1
The sheet resistance of 13b is 1 × 10 5 to 1 × 10 6 Ω / □. Subsequently, the upper metal wiring 116 is formed, and the second metal wiring 116 is formed.
The DRAM according to the embodiment of FIG.
(B)].
【００２５】上記第２の実施の形態による抵抗素子１１
３ｂのシート抵抗は１×１０5 〜１×１０6 Ω／□であ
ることから、本実施の形態おいても、上記第１の実施の
形態と同様に、所望の抵抗値１〜１０ＭΩを得るために
は、抵抗素子１１３ｂ（シリコン膜１２３ｂ）の幅１μ
ｍのときこれの長さを約１μｍと従来の１／１０００以
下にできる。The resistance element 11 according to the second embodiment.
Since the sheet resistance of 3b is 1 × 10 5 to 1 × 10 6 Ω / □, a desired resistance value of 1 to 10 MΩ is obtained also in the present embodiment as in the first embodiment. To achieve this, the resistance element 113b (silicon film 123b) has a width of 1 μm
When m, the length can be reduced to about 1 μm, which is 1/1000 or less of the conventional value.
【００２６】半導体記憶装置の製造工程の断面模式図で
ある図５を参照すると、本発明の第３の実施の形態によ
るＤＲＡＭは、第１のＰ+ 型の多結晶シリコン膜１２３
ｃａ，第２のＰ+ 型の多結晶シリコン膜１２３ｃａの形
成までは、上記第２の実施の形態と同様の方法により形
成される〔図５（ａ）〕。ただし、ボロンのドーズ量は
１×１０14〜１×１０16ｃｍ-2であり、多結晶シリコン
膜１２２ｃａ，１２３ｃａの抵抗率は１×１０-2〜１×
１０0 Ωｃｍ程度と低抵抗になっている。Referring to FIG. 5 which is a schematic sectional view of the manufacturing process of the semiconductor memory device, the DRAM according to the third embodiment of the present invention has a first P + -type polycrystalline silicon film 123.
ca, the second P + type polycrystalline silicon film 123ca is formed by the same method as in the second embodiment (FIG. 5A). However, the dose amount of boron is 1 × 10 14 to 1 × 10 16 cm −2 , and the resistivity of the polycrystalline silicon films 122ca and 123ca is 1 × 10 −2 to 1 ×.
10 0 Ωcm about and has a low resistance.
【００２７】次に、多結晶シリコン膜１２３ｃａの端部
を除いた部分を覆うフォトレジスト膜１２４ｃをマスク
にして、高ドーズ量（１×１０15〜２×１０16ｃｍ-2）
の燐もしくは砒素のイオン注入が行なわれる。これによ
り、多結晶シリコン膜１２２ｃａはＮ型の多結晶シリコ
ン膜１２２ｃｂに変換され、多結晶シリコン膜１２３ｃ
ａの端部はＮ型の多結晶シリコン膜１２３ｃｂに変換さ
れ、端部を除いたＰ+型の多結晶シリコン膜１２３ｃａ
ａが残置する〔図５（ｂ）〕。Next, a high dose amount (1 × 10 15 to 2 × 10 16 cm -2 ) is obtained by using the photoresist film 124c that covers the portion of the polycrystalline silicon film 123ca excluding the end portion as a mask.
Ion implantation of phosphorus or arsenic is performed. As a result, the polycrystalline silicon film 122ca is converted into the N-type polycrystalline silicon film 122cb, and the polycrystalline silicon film 123c.
The end portion of a is converted into the N-type polycrystalline silicon film 123cb, and the P + -type polycrystalline silicon film 123ca excluding the end portion.
a remains (FIG. 5 (b)).
【００２８】続いて、第３の層間絶縁膜１１４の形成と
熱処理とが行なわれる。その結果、多結晶シリコン膜１
２２ｃｂがＮ+ 型の多結晶シリコン膜に変換されてセル
プレート電極１１２ｃが形成され、同時に、Ｎ型の多結
晶シリコン膜１２３ｃｂがＮ+ 型の多結晶シリコン膜１
２３ｃｃに変換されて多結晶シリコン膜１２３ｃａａ，
１２３ｃｃからなる抵抗素子１１３ｃが形成される。さ
らに、コンタクト孔１１５，上層金属配線１１６が形成
され、本第３の実施と形態によるＤＲＡＭが完成する
〔図５（ｃ）〕。Subsequently, formation of a third interlayer insulating film 114 and heat treatment are performed. As a result, the polycrystalline silicon film 1
22cb is converted into an N + type polycrystalline silicon film to form the cell plate electrode 112c, and at the same time, the N type polycrystalline silicon film 123cb is converted into an N + type polycrystalline silicon film 1.
23 cc and converted into a polycrystalline silicon film 123caa,
A resistance element 113c composed of 123 cc is formed. Further, the contact hole 115 and the upper metal wiring 116 are formed, and the DRAM according to the third embodiment and the present embodiment is completed [FIG. 5 (c)].
【００２９】上記第３の実施の形態による抵抗素子１１
３ｃは、Ｎ+ −Ｐ+ −Ｎ+ 構造になり、対向した２つの
ダイオードからなる。このため、ダイオードにおける空
乏層の伸びを考慮する必要があり、本実施の形態の抵抗
素子の長さは上記第１，第２の実施の形態の抵抗素子よ
りやや大きく数μｍとなるものの、従来の１／１００程
度となる。The resistance element 11 according to the third embodiment.
3c has an N + -P + -N + structure, and is composed of two opposing diodes. Therefore, it is necessary to consider the extension of the depletion layer in the diode, and the length of the resistance element of the present embodiment is slightly larger than the resistance elements of the first and second embodiments and is several μm. It is about 1/100 of that.
【００３０】[0030]
【発明の効果】以上説明したように、本発明によれば、
新たな導電体層を追加することなく、従来の１／１００
以下の素子面積を有した抵抗素子が形成でき、それに応
じて寄生容量も低減できる。As described above, according to the present invention,
Without adding a new conductor layer, 1/100 of the conventional
A resistive element having the following element area can be formed, and the parasitic capacitance can be reduced accordingly.
【図１】本発明の第１の実施の形態の製造工程の断面模
式図である。FIG. 1 is a schematic sectional view of a manufacturing process according to a first embodiment of the present invention.
【図２】上記第１の実施の形態の製造工程の断面模式図
である。FIG. 2 is a schematic cross-sectional view of the manufacturing process of the first embodiment.
【図３】本発明の第２の実施の形態の製造工程の断面模
式図である。FIG. 3 is a schematic sectional view of a manufacturing process according to the second embodiment of the present invention.
【図４】上記第２の実施の形態の製造工程の断面模式図
である。FIG. 4 is a schematic cross-sectional view of the manufacturing process of the second embodiment.
【図５】本発明の第３の実施と形態の製造工程の断面模
式図である。FIG. 5 is a schematic sectional view of a manufacturing process according to the third embodiment of the present invention.
１０１ Ｐ型シリコン基板 １０２ Ｐウェル １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ ゲート電極 １０６ Ｎ+ 型ソース・ドレイン領域 １０７，１０９，１１４ 層間絶縁膜 １０８ ビット線 １１０ ストレージノード電極 １１１ 容量絶縁膜 １１２ａ〜１１２ｃ セルプレート電極 １１３ａ〜１１３ｃ 抵抗素子 １１５ コンタクト孔 １１６ 上層金属配線 １２２ａ，１２３ａ，１２３ａａ，１２５ａ 非晶質
シリコン膜 １２２ｂ，１２３ｂ シリコン膜 １２２ｂａ，１２２ｂｂ，１２２ｃａ，１２２ｃｂ，１
２３ａｂ，１２３ｂａ，１２３ｂｂ，１２３ｂｃ，１２
３ｃａ，１２３ｃａａ，１２３ｃｂ，１２３ｃｃ，１２
５ａａ 多結晶シリコン膜 １２４ａ〜１２４ｃ フォトレジスト膜101 P-type silicon substrate 102 P-well 103 Field oxide film 104 Gate oxide film 105 Gate electrode 106 N + type source / drain regions 107, 109, 114 Interlayer insulating film 108 Bit line 110 Storage node electrode 111 Capacitance insulating film 112a to 112c Cell Plate electrodes 113a to 113c Resistance element 115 Contact hole 116 Upper layer metal wiring 122a, 123a, 123aa, 125a Amorphous silicon film 122b, 123b Silicon film 122ba, 122bb, 122ca, 122cb, 1
23ab, 123ba, 123bb, 123bc, 12
3ca, 123caa, 123cb, 123cc, 12
5aa Polycrystalline silicon film 124a-124c Photoresist film
Claims (3)
ＭＯＳトランジスタと該ＭＯＳトタンジスタのソース・
ドレイン領域の一方に接続されるビット線を覆う層間絶
縁膜の表面上に設けられた１つの容量素子とから構成さ
れたメモリセルからなるセルアレイ部を有し、該容量素
子のセルプレート電極と同層の多結晶シリコン膜からな
る該層間絶縁膜の表面上に設けられた抵抗素子を含んで
なる周辺回路部を有する半導体記憶装置の製造方法にお
いて、 前記シリコン基板の表面に前記ＭＯＳトランジスタを形
成し、前記ビット線を形成し、前記層間絶縁膜を形成
し、該ＭＯＳトタンジスタのソース・ドレイン領域の他
方に接続される前記容量素子のストレージノード電極を
形成し、全面に容量絶縁膜を形成する工程と、 成膜段階で高濃度の一導電型不純物を含んだ非晶質シリ
コン膜を全面に形成し、該非晶質シリコン膜をパターニ
ングしてセルアレイ部形成予定領域には第１の非晶質シ
リコン膜を形成し，周辺回路部形成予定領域には第２の
非晶質シリコン膜を形成する工程と、 前記第１の非晶質シリコン膜と前記第２の非晶質シリコ
ン膜の端部とを覆うフォトレジスト膜をマスクにして、
高濃度の酸素をイオン注入する工程と、 熱処理により、前記第１および第２の非晶質シリコン膜
を、それぞれセルプレート電極および抵抗素子に変換す
る工程とを有することを特徴とする半導体記憶装置の製
造方法。1. A MOS transistor provided on a surface of a silicon substrate and a source and a source of the MOS transistor.
And a cell array portion composed of a memory cell composed of one capacitor provided on the surface of an interlayer insulating film covering a bit line connected to one of the drain regions, and having the same structure as a cell plate electrode of the capacitor. In a method for manufacturing a semiconductor memory device having a peripheral circuit portion including a resistance element provided on a surface of an interlayer insulating film made of a polycrystalline silicon film, the MOS transistor is formed on a surface of the silicon substrate. Forming the bit line, forming the interlayer insulating film, forming a storage node electrode of the capacitive element connected to the other of the source and drain regions of the MOS transistor, and forming a capacitive insulating film on the entire surface Forming an amorphous silicon film containing a high concentration of one-conductivity-type impurities on the entire surface in a film forming step, and patterning the amorphous silicon film to form a cell array. Forming a first amorphous silicon film in a region to be formed, and forming a second amorphous silicon film in a region to be formed with a peripheral circuit portion; Using the photoresist film covering the end of the second amorphous silicon film as a mask,
A semiconductor memory device comprising: a step of ion-implanting high-concentration oxygen; and a step of converting the first and second amorphous silicon films into a cell plate electrode and a resistance element by heat treatment, respectively. Manufacturing method.
ＭＯＳトランジスタと該ＭＯＳトタンジスタのソース・
ドレイン領域の一方に接続されるビット線を覆う層間絶
縁膜の表面上に設けられた１つの容量素子とから構成さ
れメモリセルからなるセルアレイ部を有し、該容量素子
のセルプレート電極と同層の多結晶シリコン膜からなる
該層間絶縁膜の表面上に設けられた抵抗素子を含んでな
る周辺回路部とを有する半導体記憶装置の製造方法にお
いて、 前記シリコン基板の表面に前記ＭＯＳトランジスタを形
成し、前記ビット線を形成し、前記層間絶縁膜を形成
し、該ＭＯＳトタンジスタのソース・ドレイン領域の他
方に接続される前記容量素子のストレージノード電極を
形成し、全面に容量絶縁膜を形成する工程と、 全面に非晶質もしくは多結晶からなるアンドープのシリ
コン膜を形成し、シリコン膜をパターニングしてセルア
レイ部形成予定領域には第１のシリコン膜を形成し，周
辺回路部形成予定領域には第２のシリコン膜を形成する
工程と、 全面に一導電型不純物のイオン注入を行ない、熱処理を
施して前記第１，第２のシリコン膜を第１，第２の一導
電型の多結晶シリコン膜に変換する工程と、 前記第１の一導電型の多結晶シリコン膜に選択的に高濃
度の逆導電型不純物を導入してセルプレート電極を形成
し、前記第２の一導電型の多結晶シリコン膜の端部に選
択的に高濃度の一導電型不純物を導入して抵抗素子を形
成する工程とを有することを特徴とする半導体記憶装置
の製造方法。2. A MOS transistor provided on the surface of a silicon substrate and a source of the MOS transistor.
A cell array portion composed of a memory cell and a capacitor element provided on the surface of an interlayer insulating film covering a bit line connected to one of the drain regions is provided, and the same layer as the cell plate electrode of the capacitor element is provided. In a method of manufacturing a semiconductor memory device having a peripheral circuit portion including a resistance element provided on the surface of the interlayer insulating film made of the polycrystalline silicon film, the MOS transistor is formed on the surface of the silicon substrate. Forming the bit line, forming the interlayer insulating film, forming a storage node electrode of the capacitive element connected to the other of the source / drain regions of the MOS transistor, and forming a capacitive insulating film on the entire surface. An amorphous or polycrystalline undoped silicon film is formed on the entire surface, and the silicon film is patterned to form a cell array part formation region. Forming a first silicon film, and forming a second silicon film in the peripheral circuit part formation planned region, ion-implanting one conductivity type impurity into the entire surface, and performing a heat treatment to form the first and second silicon films. A step of converting the second silicon film into first and second one-conductivity-type polycrystalline silicon films, and selectively introducing a high-concentration reverse conductivity-type impurity into the first one-conductivity-type polycrystalline silicon film. To form a cell plate electrode and selectively introduce a high concentration of one conductivity type impurity into an end portion of the second one conductivity type polycrystalline silicon film to form a resistance element. A method for manufacturing a semiconductor memory device having a feature.
ＭＯＳトランジスタと該ＭＯＳトタンジスタのソース・
ドレイン領域の一方に接続されるビット線を覆う層間絶
縁膜の表面上に設けられた１つの容量素子とから構成さ
れメモリセルからなるセルアレイ部を有し、該容量素子
のセルプレート電極と同層の多結晶シリコン膜からなる
該層間絶縁膜の表面上に設けられた抵抗素子を含んでな
る周辺回路部とを有する半導体記憶装置の製造方法にお
いて、 前記シリコン基板の表面に前記ＭＯＳトランジスタを形
成し、前記ビット線を形成し、前記層間絶縁膜を形成
し、該ＭＯＳトタンジスタのソース・ドレイン領域の他
方に接続される前記容量素子のストレージノード電極を
形成し、全面に容量絶縁膜を形成する工程と、 全面に一導電型の多結晶シリコン膜を形成し、該多結晶
シリコン膜をパターニングしてセルアレイ部形成予定領
域には第１の多結晶シリコン膜を形成し，周辺回路部形
成予定領域には第２の多結晶シリコン膜を形成する工程
と、 全面に非晶質もしくは多結晶からなるアンドープのシリ
コン膜を形成し、シリコン膜をパターニングしてセルア
レイ部形成予定領域には第１のシリコン膜を形成し，周
辺回路部形成予定領域には第２のシリコン膜を形成する
工程と、 全面に一導電型不純物のイオン注入を行ない、熱処理を
施して前記第１，第２のシリコン膜を第１，第２の一導
電型の多結晶シリコン膜に変換する工程と、 前記第１の一導電型の多結晶シリコン膜と前記第２の一
導電型の多結晶シリコン膜の端部とに選択的に高濃度の
逆導電型不純物を導入し、セルプレート電極と抵抗素子
とを形成する工程とを有することを特徴とする半導体記
憶装置の製造方法。3. A MOS transistor provided on the surface of a silicon substrate and a source of the MOS transistor.
A cell array portion composed of a memory cell and a capacitor element provided on the surface of an interlayer insulating film covering a bit line connected to one of the drain regions is provided, and the same layer as the cell plate electrode of the capacitor element is provided. In a method of manufacturing a semiconductor memory device having a peripheral circuit portion including a resistance element provided on the surface of the interlayer insulating film made of the polycrystalline silicon film, the MOS transistor is formed on the surface of the silicon substrate. Forming the bit line, forming the interlayer insulating film, forming a storage node electrode of the capacitive element connected to the other of the source / drain regions of the MOS transistor, and forming a capacitive insulating film on the entire surface. And a polycrystalline silicon film of one conductivity type is formed on the entire surface, and the polycrystalline silicon film is patterned to form a first polycrystalline film in the region where the cell array portion is to be formed. A step of forming a recon film and forming a second polycrystalline silicon film in the peripheral circuit portion formation planned region, an undoped silicon film made of amorphous or polycrystalline on the entire surface, and patterning the silicon film Forming a first silicon film in the cell array portion formation planned region and forming a second silicon film in the peripheral circuit portion formation planned region, and ion-implanting one conductivity type impurity into the entire surface, and performing heat treatment. And converting the first and second silicon films into first and second one-conductivity-type polycrystalline silicon films, and the first one-conductivity-type polycrystalline silicon film and the second one-conductivity polycrystalline silicon film. And a step of selectively introducing a high-concentration impurity of opposite conductivity type to an end of the conductivity type polycrystalline silicon film to form a cell plate electrode and a resistance element. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041158A JP2809176B2 (en) | 1996-02-28 | 1996-02-28 | Method for manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041158A JP2809176B2 (en) | 1996-02-28 | 1996-02-28 | Method for manufacturing semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232541A true JPH09232541A (en) | 1997-09-05 |
| JP2809176B2 JP2809176B2 (en) | 1998-10-08 |
Family
ID=12600622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041158A Expired - Fee Related JP2809176B2 (en) | 1996-02-28 | 1996-02-28 | Method for manufacturing semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809176B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196559A (en) * | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | Semiconductor device and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0336758A (en) * | 1989-07-04 | 1991-02-18 | Seiko Epson Corp | Semiconductor device |
| JPH06104384A (en) * | 1991-07-18 | 1994-04-15 | Sgs Thomson Microelectron Inc | High-value resistance and its manufacture |
-
1996
- 1996-02-28 JP JP8041158A patent/JP2809176B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0336758A (en) * | 1989-07-04 | 1991-02-18 | Seiko Epson Corp | Semiconductor device |
| JPH06104384A (en) * | 1991-07-18 | 1994-04-15 | Sgs Thomson Microelectron Inc | High-value resistance and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196559A (en) * | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809176B2 (en) | 1998-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3247801B2 (en) | Semiconductor device having SOI structure and method of manufacturing the same | |
| JP4540142B2 (en) | Manufacturing method of semiconductor device | |
| KR100385408B1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100357336B1 (en) | A semiconductor integrated circuit device | |
| US5907789A (en) | Method of forming a contact-hole of a semiconductor element | |
| US6768179B2 (en) | CMOS of semiconductor device and method for manufacturing the same | |
| JP5479839B2 (en) | Circuit connection architecture for vertical transistors | |
| US6828616B2 (en) | Integrated circuit devices that utilize doped Poly-Si1−xGex conductive plugs as interconnects | |
| JP2591927B2 (en) | DRAM cell manufacturing method | |
| US5341014A (en) | Semiconductor device and a method of fabricating the same | |
| US20030139027A1 (en) | Semiconductor integrated circuit device and a method of manufacturing the same | |
| JPH0466106B2 (en) | ||
| US6399485B1 (en) | Semiconductor device with silicide layers and method of forming the same | |
| JP4898024B2 (en) | Manufacturing method of semiconductor device | |
| JPH08213478A (en) | Semiconductor integrated circuit device and its manufacture | |
| JP2809176B2 (en) | Method for manufacturing semiconductor memory device | |
| JP3152215B2 (en) | Method for manufacturing semiconductor device | |
| US6281060B1 (en) | Method of manufacturing a semiconductor device containing a BiCMOS circuit | |
| JP3404123B2 (en) | Semiconductor integrated circuit device | |
| JP3388195B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2544419B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| JPH0638473B2 (en) | Method for manufacturing semiconductor device | |
| JP3127951B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2003332458A (en) | Semiconductor device and its manufacturing method | |
| KR960003863B1 (en) | Semiconductor device having buried layer and the manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
| LAPS | Cancellation because of no payment of annual fees |