JPH09223067A - 多方向アソシエーティブ・キャッシュにタグ付けする方法および装置 - Google Patents
多方向アソシエーティブ・キャッシュにタグ付けする方法および装置Info
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- JPH09223067A JPH09223067A JP8195285A JP19528596A JPH09223067A JP H09223067 A JPH09223067 A JP H09223067A JP 8195285 A JP8195285 A JP 8195285A JP 19528596 A JP19528596 A JP 19528596A JP H09223067 A JPH09223067 A JP H09223067A
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 単一プロセッサ・コンピュータ・システムと
マルチプロセッサ・コンピュータ・システムの両方に適
し、方向情報を利用して、キャッシュされた情報の高速
で効率的な検索を実行し、プロセッサの寸法を大幅に増
加せずに小型の装置として実施することができる効率的
なキャッシュ・タグ付け方式を提供する。 【解決手段】 キャッシュ線が最初にキャッシュされた
ときに得られる有用な方向情報は、破棄されずに、後の
キャッシュ・アクセスのためにＡＴＴに記憶される。ウ
ェイレットが、キャッシュ線がキャッシュされたときに
方向情報を記憶する効率的な機構を提供する。
マルチプロセッサ・コンピュータ・システムの両方に適
し、方向情報を利用して、キャッシュされた情報の高速
で効率的な検索を実行し、プロセッサの寸法を大幅に増
加せずに小型の装置として実施することができる効率的
なキャッシュ・タグ付け方式を提供する。 【解決手段】 キャッシュ線が最初にキャッシュされた
ときに得られる有用な方向情報は、破棄されずに、後の
キャッシュ・アクセスのためにＡＴＴに記憶される。ウ
ェイレットが、キャッシュ線がキャッシュされたときに
方向情報を記憶する効率的な機構を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ・キャッシ
ュの分野に関する。詳細には、本発明は効率的なタグ付
け方式に関する。
ュの分野に関する。詳細には、本発明は効率的なタグ付
け方式に関する。
【０００２】
【従来の技術】図１は、プロセッサ１１０と、システム
相互接続機構１２０と、メイン・メモリ１３０と、大容
量記憶装置１４０と、モニタ１６０と、キーボード／マ
ウス１７０とを含む単一プロセッサ・コンピュータ・シ
ステム１００のブロック図である。コンピュータ・シス
テム１００など従来型のコンピュータ・システムでは、
プログラム実行の前に、プログラムの命令およびデータ
構造が大容量記憶装置１４０、通常はハード・ディスク
・ドライブから、メイン・メモリ１３０、通常は廉価で
あるが低速の動的ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）にロードされる。その後、プログラム実行時に、プ
ロセッサ１１０は必要に応じシステム相互接続機構１２
０を介して、メイン・メモリ１３０に記憶されている命
令およびデータにアクセスする。
相互接続機構１２０と、メイン・メモリ１３０と、大容
量記憶装置１４０と、モニタ１６０と、キーボード／マ
ウス１７０とを含む単一プロセッサ・コンピュータ・シ
ステム１００のブロック図である。コンピュータ・シス
テム１００など従来型のコンピュータ・システムでは、
プログラム実行の前に、プログラムの命令およびデータ
構造が大容量記憶装置１４０、通常はハード・ディスク
・ドライブから、メイン・メモリ１３０、通常は廉価で
あるが低速の動的ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）にロードされる。その後、プログラム実行時に、プ
ロセッサ１１０は必要に応じシステム相互接続機構１２
０を介して、メイン・メモリ１３０に記憶されている命
令およびデータにアクセスする。
【０００３】プロセッサ１１０の命令／データ処理機能
が増大するにつれて、コンピュータ・システム１００の
命令／データ処理機能は、プロセッサ・バウンドではな
くメモリ・バウンドになっている。これは１つには、メ
イン・メモリ１３０のアクセス速度を増加させた技術的
な進歩が、プロセッサ１１０の内部命令／データ処理機
能を増大させた進歩に追いついていないからである。そ
の結果、プロセッサ１１０の効率は、システム相互接続
機構１２０を介してメイン・メモリ１３０とプロセッサ
１１０との間でデータおよび命令を転送することができ
る速度によって抑制される。
が増大するにつれて、コンピュータ・システム１００の
命令／データ処理機能は、プロセッサ・バウンドではな
くメモリ・バウンドになっている。これは１つには、メ
イン・メモリ１３０のアクセス速度を増加させた技術的
な進歩が、プロセッサ１１０の内部命令／データ処理機
能を増大させた進歩に追いついていないからである。そ
の結果、プロセッサ１１０の効率は、システム相互接続
機構１２０を介してメイン・メモリ１３０とプロセッサ
１１０との間でデータおよび命令を転送することができ
る速度によって抑制される。
【０００４】マルチプロセッサ・システムにも同じメモ
リ・ボトルネックが存在する。図２は、共通のシステム
相互接続機構１２０を介して互いに結合されメイン・メ
モリ１３０および大容量記憶装置１４０に結合された複
数のプロセッサ２１１，２１２，．．．２１９を有す
る、そのようなあるマルチプロセッサ・コンピュータ・
システム２００のブロック図である。
リ・ボトルネックが存在する。図２は、共通のシステム
相互接続機構１２０を介して互いに結合されメイン・メ
モリ１３０および大容量記憶装置１４０に結合された複
数のプロセッサ２１１，２１２，．．．２１９を有す
る、そのようなあるマルチプロセッサ・コンピュータ・
システム２００のブロック図である。
【０００５】システム１００、２００のメモリ・ボトル
ネックに対する部分的な解決策は、それぞれのプロセッ
サに直接接続された、より小型で高速であるがより高価
なキャッシュ、通常は静的ランダム・アクセス・メモリ
（ＳＲＡＭ）を導入することである。図１および２に示
したように、各プロセッサはキャッシュに関連付けられ
る。たとえば、プロセッサ２１１はキャッシュ２５１に
結合される。実施態様に応じて、キャッシュ１５０，２
５１，２５２，．．．２５９を直接、システム相互接続
機構１２０に結合することもできる。
ネックに対する部分的な解決策は、それぞれのプロセッ
サに直接接続された、より小型で高速であるがより高価
なキャッシュ、通常は静的ランダム・アクセス・メモリ
（ＳＲＡＭ）を導入することである。図１および２に示
したように、各プロセッサはキャッシュに関連付けられ
る。たとえば、プロセッサ２１１はキャッシュ２５１に
結合される。実施態様に応じて、キャッシュ１５０，２
５１，２５２，．．．２５９を直接、システム相互接続
機構１２０に結合することもできる。
【０００６】図３Ａは、Ｃ本のキャッシュ線を有する従
来型のアソシエーティブ・キャッシュ３１０ａの例示的
な実施態様を示す。各キャッシュ線は、アドレス・タグ
（”ＡＴ”）フィールドと、ＡＴフィールドにアソシエ
ーティブに結合されたデータ・フィールドの２つのフィ
ールドを含む。この方式において各キャッシュ線の物理
アドレスは対応するＡＴ部分およびインデックス部分を
有する。キャッシュ３００ａは、キャッシュ１５０また
はキャッシュ２５１，２４２，．．．２５９のうちの１
つを例示したものである。
来型のアソシエーティブ・キャッシュ３１０ａの例示的
な実施態様を示す。各キャッシュ線は、アドレス・タグ
（”ＡＴ”）フィールドと、ＡＴフィールドにアソシエ
ーティブに結合されたデータ・フィールドの２つのフィ
ールドを含む。この方式において各キャッシュ線の物理
アドレスは対応するＡＴ部分およびインデックス部分を
有する。キャッシュ３００ａは、キャッシュ１５０また
はキャッシュ２５１，２４２，．．．２５９のうちの１
つを例示したものである。
【０００７】プロセッサ、たとえばプロセッサ１１０
は、物理アドレス（ＰＡ）のインデックス部分をキャッ
シュ３１０ａの１番上に対するオフセットとして使用し
て目標キャッシュ線を見つけることによって、目標キャ
ッシュ線、たとえばｎ番目のキャッシュ線にアクセスす
る。次に、キャッシュ線物理アドレスのＡＴ部分が目標
キャッシュ線のＡＴフィールドの内容と比較される。そ
れぞれのＡＴ値が合致する場合、「キャッシュ・ヒッ
ト」があり、目標キャッシュ線のデータ・フィールドが
プロセッサ１１０に提供される。
は、物理アドレス（ＰＡ）のインデックス部分をキャッ
シュ３１０ａの１番上に対するオフセットとして使用し
て目標キャッシュ線を見つけることによって、目標キャ
ッシュ線、たとえばｎ番目のキャッシュ線にアクセスす
る。次に、キャッシュ線物理アドレスのＡＴ部分が目標
キャッシュ線のＡＴフィールドの内容と比較される。そ
れぞれのＡＴ値が合致する場合、「キャッシュ・ヒッ
ト」があり、目標キャッシュ線のデータ・フィールドが
プロセッサ１１０に提供される。
【０００８】キャッシュ・ヒットの確率を増加させるた
めに、キャッシュを拡張すると共に、アソシエーティビ
ティを増大させることができる。次に、図３Ｂのブロッ
ク図を参照すると分かるように、２方向アソシエーティ
ブ・キャッシュ３１０ｂはＣ本のキャッシュ線を有す
る。各キャッシュ線は、ＡＴフィールドとデータ・フィ
ールドの対を含み、各データ・フィールドは、それぞれ
のＡＴフィールドにアソシエーティブに結合され、それ
によって、キャッシュ・ヒット確率が増加される。キャ
ッシュ３００ｂは、比較器３１１、３１２とマルチプレ
クサ（ＭＵＸ）３１３も含む。キャッシュ３１０ｂは、
キャッシュ１５０，２５１，２４２，．．．２５９のう
ちの１つでよい。２方向アソシエーティブ・キャッシュ
３１０ｂの動作を下記に示す。
めに、キャッシュを拡張すると共に、アソシエーティビ
ティを増大させることができる。次に、図３Ｂのブロッ
ク図を参照すると分かるように、２方向アソシエーティ
ブ・キャッシュ３１０ｂはＣ本のキャッシュ線を有す
る。各キャッシュ線は、ＡＴフィールドとデータ・フィ
ールドの対を含み、各データ・フィールドは、それぞれ
のＡＴフィールドにアソシエーティブに結合され、それ
によって、キャッシュ・ヒット確率が増加される。キャ
ッシュ３００ｂは、比較器３１１、３１２とマルチプレ
クサ（ＭＵＸ）３１３も含む。キャッシュ３１０ｂは、
キャッシュ１５０，２５１，２４２，．．．２５９のう
ちの１つでよい。２方向アソシエーティブ・キャッシュ
３１０ｂの動作を下記に示す。
【０００９】プロセッサ、たとえばプロセッサ２１１が
物理アドレスを使用してキャッシュ３１０ｂにアクセス
する際、アドレスのキャッシュ・インデックス部分をオ
フセットとして使用して目標キャッシュ線対が見つけら
れる。この実施態様では、目標キャッシュ線の両方のイ
ンデックス付きＡＴフィールドが検索され、比較器３１
１、３１２によって物理アドレスのＡＴ部分と比較され
る。どちらかの目標キャッシュ線とのキャッシュ・ヒッ
トがある場合、比較器３１１、３１２の制御の下でＭＵ
Ｘ３１３によって適当なデータ・フィールドが選択さ
れ、選択されたデータ・フィールドが要求側プロセッサ
２１１に提供される。特定の実施態様に応じて、物理バ
イト・アドレスの下位ビットを使用して、目標キャッシ
ュ線内の当該のバイトを抽出し、それによってＭＵＸ３
１３のビット幅を減少させることができる。
物理アドレスを使用してキャッシュ３１０ｂにアクセス
する際、アドレスのキャッシュ・インデックス部分をオ
フセットとして使用して目標キャッシュ線対が見つけら
れる。この実施態様では、目標キャッシュ線の両方のイ
ンデックス付きＡＴフィールドが検索され、比較器３１
１、３１２によって物理アドレスのＡＴ部分と比較され
る。どちらかの目標キャッシュ線とのキャッシュ・ヒッ
トがある場合、比較器３１１、３１２の制御の下でＭＵ
Ｘ３１３によって適当なデータ・フィールドが選択さ
れ、選択されたデータ・フィールドが要求側プロセッサ
２１１に提供される。特定の実施態様に応じて、物理バ
イト・アドレスの下位ビットを使用して、目標キャッシ
ュ線内の当該のバイトを抽出し、それによってＭＵＸ３
１３のビット幅を減少させることができる。
【００１０】したがって、キャッシュ１５０，２５１，
２５２，．．．２５９は、プロセッサの平均アクセス・
パターンの時間空間的ローカリティを利用することによ
って、メイン・メモリ１３０とそれぞれプロセッサ１１
０，２１１，２１２，．．．２１９との間の高速デポジ
トリとして機能する。空間的ローカリティは、キャッシ
ュがキャッシュ線へのあるアクセス時に、要求されたデ
ータに隣接するデータを取り込むときに必ず利用され
る。したがって、使用される可能性が高い命令／データ
を事前に取り込み、再使用される可能性が高い命令／デ
ータを保持する命令取り出し予想などの技法と組み合わ
せてキャッシュ１５０，２５１，２５２，．．．２５９
を使用すると、コンピュータ・システム１００、２００
の前述のメモリ・ボトルネックは部分的に軽減される。
２５２，．．．２５９は、プロセッサの平均アクセス・
パターンの時間空間的ローカリティを利用することによ
って、メイン・メモリ１３０とそれぞれプロセッサ１１
０，２１１，２１２，．．．２１９との間の高速デポジ
トリとして機能する。空間的ローカリティは、キャッシ
ュがキャッシュ線へのあるアクセス時に、要求されたデ
ータに隣接するデータを取り込むときに必ず利用され
る。したがって、使用される可能性が高い命令／データ
を事前に取り込み、再使用される可能性が高い命令／デ
ータを保持する命令取り出し予想などの技法と組み合わ
せてキャッシュ１５０，２５１，２５２，．．．２５９
を使用すると、コンピュータ・システム１００、２００
の前述のメモリ・ボトルネックは部分的に軽減される。
【００１１】図４は、７方向アソシエーティブ・キャッ
シュ４１０にアクセスするための例示的な従来技術のＴ
ＬＢ４２０、仮想アドレス４３０、対応する物理アドレ
ス４４０を示す。ＴＬＢ４２０は、ＴＬＢ１１０ａ，２
１１ａ，２１２ａ，．．．２１９ａのうちのどれかでよ
い。通常、メイン・メモリ１３０およびＴＬＢ４２０は
ページ指向であり、これに対して、キャッシュ４１０は
キャッシュ線を使用して構成される。ＴＬＢ４２０のフ
リー・アソシエーティブ実施態様では、「ＴＬＢ参照」
が下記のように実行される。
シュ４１０にアクセスするための例示的な従来技術のＴ
ＬＢ４２０、仮想アドレス４３０、対応する物理アドレ
ス４４０を示す。ＴＬＢ４２０は、ＴＬＢ１１０ａ，２
１１ａ，２１２ａ，．．．２１９ａのうちのどれかでよ
い。通常、メイン・メモリ１３０およびＴＬＢ４２０は
ページ指向であり、これに対して、キャッシュ４１０は
キャッシュ線を使用して構成される。ＴＬＢ４２０のフ
リー・アソシエーティブ実施態様では、「ＴＬＢ参照」
が下記のように実行される。
【００１２】第１のプロセッサ、たとえばプロセッサ２
１１は、ＴＬＢ４２０中のあらゆる項目のそれぞれの仮
想アドレス（ＶＡ）フィールドをＶＡ４３０のページ・
インデックス部分と比較する。図４に示したこの例で
は、たとえばＴＬＢ項目４２０ａとのヒットがある場
合、ＴＬＢ項目４２０ａのＰＡ値の８ビット部分がＶＡ
４３０の７ビット・ページ・オフセット部分と組み合わ
され、キャッシュ４１０のあらゆるセグメントにアクセ
スするための１５ビット・インデックスが形成される。
１１は、ＴＬＢ４２０中のあらゆる項目のそれぞれの仮
想アドレス（ＶＡ）フィールドをＶＡ４３０のページ・
インデックス部分と比較する。図４に示したこの例で
は、たとえばＴＬＢ項目４２０ａとのヒットがある場
合、ＴＬＢ項目４２０ａのＰＡ値の８ビット部分がＶＡ
４３０の７ビット・ページ・オフセット部分と組み合わ
され、キャッシュ４１０のあらゆるセグメントにアクセ
スするための１５ビット・インデックスが形成される。
【００１３】残念なことに、ＴＬＢ項目ヒットの後で
も、プロセッサ２１１は依然として、キャッシュ４１０
の７つのセグメント４１１，４１２，４１３，．．．４
１７のうちのどれが目標キャッシュ線を含むかの知識を
有さない。これは、目標キャッシュ線が最初にキャッシ
ュされたときに目標キャッシュ線に対応する方向情報、
すなわちセグメント識別がプロセッサ２１１によって破
棄され、さらに、従来型のＴＬＢ４２０には、方向情報
を記憶または使用する機構がないからである。
も、プロセッサ２１１は依然として、キャッシュ４１０
の７つのセグメント４１１，４１２，４１３，．．．４
１７のうちのどれが目標キャッシュ線を含むかの知識を
有さない。これは、目標キャッシュ線が最初にキャッシ
ュされたときに目標キャッシュ線に対応する方向情報、
すなわちセグメント識別がプロセッサ２１１によって破
棄され、さらに、従来型のＴＬＢ４２０には、方向情報
を記憶または使用する機構がないからである。
【００１４】したがって、目標キャッシュ線を見つける
ために、それぞれの比較器４５１，４５２，．．．４５
７によって、検索されたキャッシュ線４１１ａ，４１２
ａ，４１３ａ，．．．４１７ａのそれぞれのＡＴフィー
ルドとＴＬＢ項目４２０ａから得たＰＡ値の残りの部分
との間で第２の１組の７つの比較を行う必要がある。合
致、すなわちキャッシュ・ヒットがある場合、合致する
キャッシュ線のデータ・フィールドが検索され、プロセ
ッサ２１１に提供される。
ために、それぞれの比較器４５１，４５２，．．．４５
７によって、検索されたキャッシュ線４１１ａ，４１２
ａ，４１３ａ，．．．４１７ａのそれぞれのＡＴフィー
ルドとＴＬＢ項目４２０ａから得たＰＡ値の残りの部分
との間で第２の１組の７つの比較を行う必要がある。合
致、すなわちキャッシュ・ヒットがある場合、合致する
キャッシュ線のデータ・フィールドが検索され、プロセ
ッサ２１１に提供される。
【００１５】したがって、従来型の「ＴＬＢ参照」方式
の大きな欠点は、プロセッサ２１１が２つの異なるレベ
ルの比較を実行する必要があることである。さらに、第
２のレベルの複数の比較は、第１のレベルの比較が完了
するまで実行することができない。
の大きな欠点は、プロセッサ２１１が２つの異なるレベ
ルの比較を実行する必要があることである。さらに、第
２のレベルの複数の比較は、第１のレベルの比較が完了
するまで実行することができない。
【００１６】比較器４５１，４５２，４５３，．．．４
５７の速度を増加させる１つの方法は、比較器４５１，
４５２，４５３，．．．４５７およびキャッシュ４１０
のあらゆるＡＴフィールドをプロセッサと同じＩＣ上に
物理的に配置することである。しかし、そのような配置
では、プロセッサＩＣの寸法が大幅に増大し、プロセッ
サの歩留まりが低下する。
５７の速度を増加させる１つの方法は、比較器４５１，
４５２，４５３，．．．４５７およびキャッシュ４１０
のあらゆるＡＴフィールドをプロセッサと同じＩＣ上に
物理的に配置することである。しかし、そのような配置
では、プロセッサＩＣの寸法が大幅に増大し、プロセッ
サの歩留まりが低下する。
【００１７】
【発明が解決しようとする課題】したがって、単一プロ
セッサ・コンピュータ・システムとマルチプロセッサ・
コンピュータ・システムの両方に適し、方向情報を利用
して、キャッシュされた情報の高速で効率的な検索を実
行し、プロセッサの寸法を大幅に増加せずに小型の装置
として実施することができる効率的なキャッシュ・タグ
付け方式が必要である。
セッサ・コンピュータ・システムとマルチプロセッサ・
コンピュータ・システムの両方に適し、方向情報を利用
して、キャッシュされた情報の高速で効率的な検索を実
行し、プロセッサの寸法を大幅に増加せずに小型の装置
として実施することができる効率的なキャッシュ・タグ
付け方式が必要である。
【００１８】
【課題を解決するための手段】本発明は、メイン・メモ
リと１つまたは複数のプロセッサとを有するコンピュー
タ・システムの多方向キャッシュに効率的にアクセスす
るために、キャッシュ線が最初にキャッシュされたとき
に得られる方向情報を利用するアドレス変換テーブル
（ＡＴＴ）と共に使用すべきキャッシュ・マネージャ
（ＣＭ）を提供する。メイン・メモリおよびＡＴＴはペ
ージ指向であり、これに対して、キャッシュはキャッシ
ュ線を使用して構成される。ＣＭは、ＡＴＴを介して多
方向キャッシュの内容を追跡する。キャッシュは、「方
向」の数に対応するいくつかのセグメントに分割された
複数のキャッシュ線を含む。各キャッシュ線は、アドレ
ス・タグ（ＡＴ）フィールドとデータ・フィールドとを
含む。
リと１つまたは複数のプロセッサとを有するコンピュー
タ・システムの多方向キャッシュに効率的にアクセスす
るために、キャッシュ線が最初にキャッシュされたとき
に得られる方向情報を利用するアドレス変換テーブル
（ＡＴＴ）と共に使用すべきキャッシュ・マネージャ
（ＣＭ）を提供する。メイン・メモリおよびＡＴＴはペ
ージ指向であり、これに対して、キャッシュはキャッシ
ュ線を使用して構成される。ＣＭは、ＡＴＴを介して多
方向キャッシュの内容を追跡する。キャッシュは、「方
向」の数に対応するいくつかのセグメントに分割された
複数のキャッシュ線を含む。各キャッシュ線は、アドレ
ス・タグ（ＡＴ）フィールドとデータ・フィールドとを
含む。
【００１９】本発明によれば、キャッシュ線が最初にキ
ャッシュされたときに得られる有用な方向情報は、破棄
されずに、後のキャッシュ・アクセスのためにＡＴＴに
記憶される。この実施態様では、「ウェイレット（wayl
et）」が、キャッシュ線がキャッシュされたときに方向
情報を記憶する効率的な機構を提供する。したがって、
ＡＴＴの各テーブル項目は、仮想アドレス（ＶＡ）フィ
ールドと、物理アドレス（ＰＡ）フィールドと、ＶＡフ
ィールドとＰＡフィールドの各対に関連する複数のウェ
イレットとを含む。方向情報を記憶する他の手段も可能
である。その後、ウェイレットを使用して、キャッシュ
のあらゆるセグメントにアクセスする必要なしにキャッ
シュの単一のセグメントに直接、かつ迅速にインデック
ス付けすることができる。
ャッシュされたときに得られる有用な方向情報は、破棄
されずに、後のキャッシュ・アクセスのためにＡＴＴに
記憶される。この実施態様では、「ウェイレット（wayl
et）」が、キャッシュ線がキャッシュされたときに方向
情報を記憶する効率的な機構を提供する。したがって、
ＡＴＴの各テーブル項目は、仮想アドレス（ＶＡ）フィ
ールドと、物理アドレス（ＰＡ）フィールドと、ＶＡフ
ィールドとＰＡフィールドの各対に関連する複数のウェ
イレットとを含む。方向情報を記憶する他の手段も可能
である。その後、ウェイレットを使用して、キャッシュ
のあらゆるセグメントにアクセスする必要なしにキャッ
シュの単一のセグメントに直接、かつ迅速にインデック
ス付けすることができる。
【００２０】各ウェイレット中のビット数は、「方向」
の数に依存する。無効な値用にあるウェイレット値が予
約される。この実施態様では、ウェイレット・ビットの
数は方向の数の対数基底２に１を加えた値（ｌｏｇ
2（ｗａｙ＋１ ））に等しい。たとえば、１方向キャッ
シュには１ビット・ウェイレットが必要であり、２方向
キャッシュまたは３方向キャッシュには２ビット・ウェ
イレットが必要である。
の数に依存する。無効な値用にあるウェイレット値が予
約される。この実施態様では、ウェイレット・ビットの
数は方向の数の対数基底２に１を加えた値（ｌｏｇ
2（ｗａｙ＋１ ））に等しい。たとえば、１方向キャッ
シュには１ビット・ウェイレットが必要であり、２方向
キャッシュまたは３方向キャッシュには２ビット・ウェ
イレットが必要である。
【００２１】ＡＴＴを介したＣＭによるキャッシュのア
クセスは下記のとおりである。ＣＭは、目標キャッシュ
線の仮想アドレスを受け取ったときに、１つのＡＴＴ項
目の仮想アドレス・フィールドを仮想アドレスのページ
・インデックス部分と突き合わせようとする。合致があ
る場合、仮想アドレスのページ・オフセット部分を使用
してＡＴＴ項目のウェイレットが検索される。ウェイレ
ット値が有効である場合、ＣＭは、このウェイレット
値、ＡＴＴ項目の物理アドレス・フィールド、仮想アド
レスのページ・オフセット部分を使用して単一のキャッ
シュ線に直接インデックス付けする。
クセスは下記のとおりである。ＣＭは、目標キャッシュ
線の仮想アドレスを受け取ったときに、１つのＡＴＴ項
目の仮想アドレス・フィールドを仮想アドレスのページ
・インデックス部分と突き合わせようとする。合致があ
る場合、仮想アドレスのページ・オフセット部分を使用
してＡＴＴ項目のウェイレットが検索される。ウェイレ
ット値が有効である場合、ＣＭは、このウェイレット
値、ＡＴＴ項目の物理アドレス・フィールド、仮想アド
レスのページ・オフセット部分を使用して単一のキャッ
シュ線に直接インデックス付けする。
【００２２】次いで、検索されたキャッシュ線のＡＴフ
ィールドとＡＴＴ項目の物理アドレス・フィールドの一
部が突き合わされ、すなわち「正常性」検査が試みられ
る。ＡＴフィールドが合致した場合、プロセッサは、Ｖ
Ａのページ・オフセット部分を使用してキャッシュ線の
データ・フィールドを検索する。ＡＴフィールドが合致
しない場合、メイン・メモリから目標キャッシュ線が検
索され、ＡＴＴとメイン・メモリの両方のウェイレット
値が更新される。利用可能なキャッシュ線がなく、すな
わち対応する７つの「方向が」占有されている場合、置
き換え用に古いキャッシュ線が選択される。この実施態
様では、「ダーティ」、すなわち修正されたキャッシュ
線は、キャッシュからパージされる際にメイン・メモリ
に書き直される。
ィールドとＡＴＴ項目の物理アドレス・フィールドの一
部が突き合わされ、すなわち「正常性」検査が試みられ
る。ＡＴフィールドが合致した場合、プロセッサは、Ｖ
Ａのページ・オフセット部分を使用してキャッシュ線の
データ・フィールドを検索する。ＡＴフィールドが合致
しない場合、メイン・メモリから目標キャッシュ線が検
索され、ＡＴＴとメイン・メモリの両方のウェイレット
値が更新される。利用可能なキャッシュ線がなく、すな
わち対応する７つの「方向が」占有されている場合、置
き換え用に古いキャッシュ線が選択される。この実施態
様では、「ダーティ」、すなわち修正されたキャッシュ
線は、キャッシュからパージされる際にメイン・メモリ
に書き直される。
【００２３】逆に、１つのＡＴＴ項目の仮想アドレス・
フィールドと仮想アドレスのページ・インデックス部分
が合致しない場合、メイン・メモリからのＡＴＴ項目の
検索が試みられる。メイン・メモリからＡＴＴ項目が取
り出されると、前述のようにキャッシュがアクセスされ
る。しかし、メイン・メモリにＡＴＴ項目が存在せず、
すなわちページ・フォルトである場合、新しいＡＴＴ項
目を作成する必要がある。
フィールドと仮想アドレスのページ・インデックス部分
が合致しない場合、メイン・メモリからのＡＴＴ項目の
検索が試みられる。メイン・メモリからＡＴＴ項目が取
り出されると、前述のようにキャッシュがアクセスされ
る。しかし、メイン・メモリにＡＴＴ項目が存在せず、
すなわちページ・フォルトである場合、新しいＡＴＴ項
目を作成する必要がある。
【００２４】簡単に言えば、ウェイレットは有利には、
単一のキャッシュ線に直接インデックス付けし、それに
よって、キャッシュ中のセグメントの数にはかかわらず
に複数のＡＴ値の第２レベルの比較を単一の「正常性」
検査として大幅に低減させる効率的で小型の機構を提供
する。この場合、インデックス付けされたキャッシュ線
からのデータの事前取り出しが可能であり、検索プロセ
スがさらに合理化され、キャッシュ・アクセス速度が大
幅に増加する。また、小型ＡＴＴは、プロセッサの歩留
まりをそれほど低減させずにプロセッサＩＣの一部とし
て製造することができる。
単一のキャッシュ線に直接インデックス付けし、それに
よって、キャッシュ中のセグメントの数にはかかわらず
に複数のＡＴ値の第２レベルの比較を単一の「正常性」
検査として大幅に低減させる効率的で小型の機構を提供
する。この場合、インデックス付けされたキャッシュ線
からのデータの事前取り出しが可能であり、検索プロセ
スがさらに合理化され、キャッシュ・アクセス速度が大
幅に増加する。また、小型ＡＴＴは、プロセッサの歩留
まりをそれほど低減させずにプロセッサＩＣの一部とし
て製造することができる。
【００２５】
【発明の実施の形態】以下の説明では、本発明を完全に
理解してもらうために多数の詳細を示す。これらの詳細
には、機能ブロックと、効率的なキャッシュ・タグ付け
方式を実施するうえで設計者を助ける例示的なアドレス
変換テーブル（ＡＴＴ）が含まれる。また、本発明のキ
ャッシュ・タグ付け方式を特定のキャッシュおよびコン
ピュータ・アーキテクチャに関して説明するが、本発明
は広範囲のメモリおよびシステム・アーキテクチャに適
用することができる。他の例では、本発明を不必要にあ
いまいにしないように周知の回路および構造に関しては
詳しく説明しない。
理解してもらうために多数の詳細を示す。これらの詳細
には、機能ブロックと、効率的なキャッシュ・タグ付け
方式を実施するうえで設計者を助ける例示的なアドレス
変換テーブル（ＡＴＴ）が含まれる。また、本発明のキ
ャッシュ・タグ付け方式を特定のキャッシュおよびコン
ピュータ・アーキテクチャに関して説明するが、本発明
は広範囲のメモリおよびシステム・アーキテクチャに適
用することができる。他の例では、本発明を不必要にあ
いまいにしないように周知の回路および構造に関しては
詳しく説明しない。
【００２６】本発明は、図５の単一プロセッサ・システ
ム５００と図６のマルチプロセッサ・システム６００の
両方に関して有用であるが、この議論の目的上、ＡＴＴ
を単一プロセッサ・システム５００に関して例示する。
コンピュータ・システム５００、６００はそれぞれ、メ
イン・メモリ５１０、６１０と、システム相互接続機構
１２０と、メイン・メモリ１３０と、大容量記憶装置１
４０と、モニタ１６０と、キーボード／マウス１７０と
を含む。
ム５００と図６のマルチプロセッサ・システム６００の
両方に関して有用であるが、この議論の目的上、ＡＴＴ
を単一プロセッサ・システム５００に関して例示する。
コンピュータ・システム５００、６００はそれぞれ、メ
イン・メモリ５１０、６１０と、システム相互接続機構
１２０と、メイン・メモリ１３０と、大容量記憶装置１
４０と、モニタ１６０と、キーボード／マウス１７０と
を含む。
【００２７】本発明によれば、システム５００、６００
はそれぞれ、それぞれのＡＴＴ５１０ｂおよび６１１
ｂ，６１２ｂ，．．．６１９ｂと共に使用すべきキャッ
シュ・マネージャ（ＣＭ）５１０ａおよび６１１ａ，６
１２ａ，．．．６１９ａも含む。この例では、メイン・
メモリ５３０は論理的に８Ｋバイト・ページとして分割
される。仮想アドレスは、選択されたページの境界にイ
ンデックス付けするための５１ビット・インデックス部
分と、選択されたページ内の目標バイトにアクセスする
ための１３ビット・オフセット部分とを含む。同様に、
物理アドレスは、３１ビット・ページ・インデックス部
分と１３ビット・ページ・オフセット部分とを含む。
はそれぞれ、それぞれのＡＴＴ５１０ｂおよび６１１
ｂ，６１２ｂ，．．．６１９ｂと共に使用すべきキャッ
シュ・マネージャ（ＣＭ）５１０ａおよび６１１ａ，６
１２ａ，．．．６１９ａも含む。この例では、メイン・
メモリ５３０は論理的に８Ｋバイト・ページとして分割
される。仮想アドレスは、選択されたページの境界にイ
ンデックス付けするための５１ビット・インデックス部
分と、選択されたページ内の目標バイトにアクセスする
ための１３ビット・オフセット部分とを含む。同様に、
物理アドレスは、３１ビット・ページ・インデックス部
分と１３ビット・ページ・オフセット部分とを含む。
【００２８】タグ付けテーブルおよびキャッシュの構造 図７は、例示的な小型アドレス変換テーブル（ＡＴＴ）
７２０と、７方向キャッシュ７１０に効率的にアクセス
するための仮想アドレス（ＶＡ）７３０および物理アド
レス（ＰＡ）７４０を示す。ＡＴＴ７２０およびキャッ
シュ７１０はそれぞれ、ＡＴＴ５１０ｂおよびキャッシ
ュ５５０を表す。
７２０と、７方向キャッシュ７１０に効率的にアクセス
するための仮想アドレス（ＶＡ）７３０および物理アド
レス（ＰＡ）７４０を示す。ＡＴＴ７２０およびキャッ
シュ７１０はそれぞれ、ＡＴＴ５１０ｂおよびキャッシ
ュ５５０を表す。
【００２９】本発明によれば、キャッシュ線が最初にキ
ャッシュ７１０に記憶されたときに得られる有用な方向
情報が、破棄されずに、後で使用できるようにＡＴＴ７
２０に記憶される。この実施形態では、ＡＴＴ７２０の
「ウェイレット」は、方向情報を記憶する効率的な機構
を提供する。したがって、ＡＴＴ７２０の５１２個の項
目のそれぞれ、たとえば項目７２０ａは、識別子フィー
ルド、たとえばＶＡフィールドおよびＰＡフィールド
と、２つ以上のウェイレットとを含む。メイン・メモリ
５３０およびＡＴＴ７２０がページ指向であり、これに
対して、キャッシュ７１０がキャッシュ線を使用して構
成されるので、各ＡＴＴ項目中のウェイレットの数は、
キャッシュ線とメモリ・ページの比に対応する。この例
では、ＡＴＴ７２０の各項目は１２８個のウェイレット
を含む。ウェイレットをＶＡフィールドおよびＰＡフィ
ールドとして同じＲＡＭ構造に記憶することも、あるい
は別のＲＡＭ構造に記憶することもできることに留意さ
れたい。
ャッシュ７１０に記憶されたときに得られる有用な方向
情報が、破棄されずに、後で使用できるようにＡＴＴ７
２０に記憶される。この実施形態では、ＡＴＴ７２０の
「ウェイレット」は、方向情報を記憶する効率的な機構
を提供する。したがって、ＡＴＴ７２０の５１２個の項
目のそれぞれ、たとえば項目７２０ａは、識別子フィー
ルド、たとえばＶＡフィールドおよびＰＡフィールド
と、２つ以上のウェイレットとを含む。メイン・メモリ
５３０およびＡＴＴ７２０がページ指向であり、これに
対して、キャッシュ７１０がキャッシュ線を使用して構
成されるので、各ＡＴＴ項目中のウェイレットの数は、
キャッシュ線とメモリ・ページの比に対応する。この例
では、ＡＴＴ７２０の各項目は１２８個のウェイレット
を含む。ウェイレットをＶＡフィールドおよびＰＡフィ
ールドとして同じＲＡＭ構造に記憶することも、あるい
は別のＲＡＭ構造に記憶することもできることに留意さ
れたい。
【００３０】各ウェイレット中のビット数は「方向」の
数に依存する。無効な値用にあるウェイレット値が予約
される。したがって、方向ビットの最小数は方向の数の
ｌｏｇ２に１を加えた値（ｌｏｇ2（ｗａｙ＋１） ）に
等しい。この例では、３ビット・ウェイレットを使用し
て７方向キャッシュ７１０がサポートされる。
数に依存する。無効な値用にあるウェイレット値が予約
される。したがって、方向ビットの最小数は方向の数の
ｌｏｇ２に１を加えた値（ｌｏｇ2（ｗａｙ＋１） ）に
等しい。この例では、３ビット・ウェイレットを使用し
て７方向キャッシュ７１０がサポートされる。
【００３１】キャッシュ７１０は、７つの２メガバイト
方向指向セグメント７１１，７１２，．．．７１７とし
て分割された７方向アソシエーティブ・キャッシュであ
る。各セグメントは３２Ｋキャッシュ線を含み、各キャ
ッシュ線の長さは６４バイトである。ＣＭ５１０ａは、
キャッシュ７１０に迅速にアクセスするために、図５に
示したようにプロセッサ５１０の一部として製造するこ
とができる。さらに、ＡＴＴ７２０は小型であり、ＡＴ
Ｔ５１０ｂとしてプロセッサＩＣに組み込むこともでき
る。
方向指向セグメント７１１，７１２，．．．７１７とし
て分割された７方向アソシエーティブ・キャッシュであ
る。各セグメントは３２Ｋキャッシュ線を含み、各キャ
ッシュ線の長さは６４バイトである。ＣＭ５１０ａは、
キャッシュ７１０に迅速にアクセスするために、図５に
示したようにプロセッサ５１０の一部として製造するこ
とができる。さらに、ＡＴＴ７２０は小型であり、ＡＴ
Ｔ５１０ｂとしてプロセッサＩＣに組み込むこともでき
る。
【００３２】タグ付けテーブルを使用するキャッシュの
データへのアクセス 次に、図８のフローチャートを参照すると分かるよう
に、プロセッサ５１０がメイン・メモリ５３０中の位置
にアクセスする必要があるとき、キャッシュ７１０の最
初の探索が試みられる。まず、ＣＭ５１０ａは仮想アド
レス（ＶＡ）７３０のページ・インデックス部分をＡＴ
Ｔ７２０中の各項目のＶＡフィールドと比較する（ステ
ップ８２０）。
データへのアクセス 次に、図８のフローチャートを参照すると分かるよう
に、プロセッサ５１０がメイン・メモリ５３０中の位置
にアクセスする必要があるとき、キャッシュ７１０の最
初の探索が試みられる。まず、ＣＭ５１０ａは仮想アド
レス（ＶＡ）７３０のページ・インデックス部分をＡＴ
Ｔ７２０中の各項目のＶＡフィールドと比較する（ステ
ップ８２０）。
【００３３】ＡＴＴ７２０中に合致があり、たとえばＡ
ＴＴ項目７２０ａが合致する場合（ステップ８２５）、
ＣＭ５１０ａは、ＶＡ７３０のページ・オフセット部分
を使用して項目７２０ａからウェイレットを検索する
（ステップ８４０）。次いで、ウェイレット値の妥当性
が試験される（ステップ８５０）。この例では、ウェイ
レットに関する有効な２進ビット値は、それぞれ、キャ
ッシュ７１０の第１のセグメント７１１、第２のセグメ
ント７１２、第７のセグメント７１７に対応する”００
０ｂ”，”００１ｂ”，．．．”１１０ｂ”である。ウ
ェイレット値”１１１ｂ”は無効であり、キャッシュ
（線）ミスを示す。キャッシュ・ミスは、下記のステッ
プ８８０で説明するように処理される。
ＴＴ項目７２０ａが合致する場合（ステップ８２５）、
ＣＭ５１０ａは、ＶＡ７３０のページ・オフセット部分
を使用して項目７２０ａからウェイレットを検索する
（ステップ８４０）。次いで、ウェイレット値の妥当性
が試験される（ステップ８５０）。この例では、ウェイ
レットに関する有効な２進ビット値は、それぞれ、キャ
ッシュ７１０の第１のセグメント７１１、第２のセグメ
ント７１２、第７のセグメント７１７に対応する”００
０ｂ”，”００１ｂ”，．．．”１１０ｂ”である。ウ
ェイレット値”１１１ｂ”は無効であり、キャッシュ
（線）ミスを示す。キャッシュ・ミスは、下記のステッ
プ８８０で説明するように処理される。
【００３４】ウェイレット値が有効である場合、ＣＭ５
１０ａは、このウェイレット値、ＡＴＴ項目７２０ａの
ＰＡフィールド、ＶＡ７３０のページ・オフセット部分
を使用して目標キャッシュ線、たとえば線７１２ａにイ
ンデックス付けする（ステップ８６０）。次に、目標キ
ャッシュ線のアドレス・タグ（ＡＴ）フィールドとＡＴ
Ｔ項目７２０ａのＰＡフィールドを比較することによっ
て「正常性」検査が実行される（ステップ８７０）。そ
の間に、ＣＭ５１０ａは任意選択で、キャッシュ・ヒッ
トを予期してキャッシュ７１０から目標キャッシュ線７
１２ａのデータ・フィールドをスペキュラティブに取り
出すことができる。正常性検査が、キャッシュ７１０中
のセグメントの数にはかかわらずに単一のキャッシュ線
７１２ａのＡＴフィールドのみ用いて行われることに留
意されたい（ステップ８７５）。
１０ａは、このウェイレット値、ＡＴＴ項目７２０ａの
ＰＡフィールド、ＶＡ７３０のページ・オフセット部分
を使用して目標キャッシュ線、たとえば線７１２ａにイ
ンデックス付けする（ステップ８６０）。次に、目標キ
ャッシュ線のアドレス・タグ（ＡＴ）フィールドとＡＴ
Ｔ項目７２０ａのＰＡフィールドを比較することによっ
て「正常性」検査が実行される（ステップ８７０）。そ
の間に、ＣＭ５１０ａは任意選択で、キャッシュ・ヒッ
トを予期してキャッシュ７１０から目標キャッシュ線７
１２ａのデータ・フィールドをスペキュラティブに取り
出すことができる。正常性検査が、キャッシュ７１０中
のセグメントの数にはかかわらずに単一のキャッシュ線
７１２ａのＡＴフィールドのみ用いて行われることに留
意されたい（ステップ８７５）。
【００３５】正常性検査に合格し、すなわちキャッシュ
（線）ヒットのとき、目標キャッシュ線７１２ａのスペ
キュラティブに取り出されたデータ・フィールドが要求
側プロセッサ５１０に提供される（ステップ８９０）。
正常性検査で不合格であり、すなわち、キャッシュ・ミ
スである場合、下記で説明するようにメイン・メモリ５
３０から新しい目標キャッシュ線を検索する必要がある
（下記で詳しく説明するステップ８８０を参照）。
（線）ヒットのとき、目標キャッシュ線７１２ａのスペ
キュラティブに取り出されたデータ・フィールドが要求
側プロセッサ５１０に提供される（ステップ８９０）。
正常性検査で不合格であり、すなわち、キャッシュ・ミ
スである場合、下記で説明するようにメイン・メモリ５
３０から新しい目標キャッシュ線を検索する必要がある
（下記で詳しく説明するステップ８８０を参照）。
【００３６】逆に、合致するＡＴＴ項目がＡＴＴ７２０
に存在しない場合（ステップ８２５）、合致するＡＴＴ
項目をメイン・メモリ５３０から取り出すことが試みら
れる（ステップ８３０）。合致するＡＴＴ項目がメイン
・メモリ５３０で見つかった場合（ステップ８３５）、
ＡＴＴ７２０が更新される（下記で詳しく説明するステ
ップ８３８を参照）。次に、ＣＭ５１０ａは、上記で説
明したようにステップ８４０ないしステップ８８０を実
行する。
に存在しない場合（ステップ８２５）、合致するＡＴＴ
項目をメイン・メモリ５３０から取り出すことが試みら
れる（ステップ８３０）。合致するＡＴＴ項目がメイン
・メモリ５３０で見つかった場合（ステップ８３５）、
ＡＴＴ７２０が更新される（下記で詳しく説明するステ
ップ８３８を参照）。次に、ＣＭ５１０ａは、上記で説
明したようにステップ８４０ないしステップ８８０を実
行する。
【００３７】試験８３５に戻り、合致するＡＴＴ項目を
メイン・メモリ５３０内で見つけることができず、すな
わちページ・フォルトである場合、下記で説明するよう
にテーブル７２０用の新しいＡＴＴ項目を作成すること
ができる（下記で詳しく説明するステップ８３７を参照
されたい）。
メイン・メモリ５３０内で見つけることができず、すな
わちページ・フォルトである場合、下記で説明するよう
にテーブル７２０用の新しいＡＴＴ項目を作成すること
ができる（下記で詳しく説明するステップ８３７を参照
されたい）。
【００３８】アドレス変換テーブル（ＡＴＴ）の項目の
更新（ステップ８３８） 図９は、ＡＴＴ７２０中の項目を更新するプロセスを示
す詳細なフローチャートである。まず、ＣＭ５１０ａ
は、空きＡＴＴ項目を探してＡＴＴ７２０を走査する
（ステップ６３８ａ）。ＡＴＴ７２０が満杯である場
合、古い（既存の）ＡＴＴ項目が、置換すべき項目とし
て選択される（ステップ８３８ｂ）。いくつかの周知の
アルゴリズム、たとえばＬＲＵを使用して古いＡＴＴ項
目を選択することができる。選択された古いＡＴＴ項目
は次いで、メイン・メモリ５３０に書き直される（ステ
ップ８３８ｃ）。
更新（ステップ８３８） 図９は、ＡＴＴ７２０中の項目を更新するプロセスを示
す詳細なフローチャートである。まず、ＣＭ５１０ａ
は、空きＡＴＴ項目を探してＡＴＴ７２０を走査する
（ステップ６３８ａ）。ＡＴＴ７２０が満杯である場
合、古い（既存の）ＡＴＴ項目が、置換すべき項目とし
て選択される（ステップ８３８ｂ）。いくつかの周知の
アルゴリズム、たとえばＬＲＵを使用して古いＡＴＴ項
目を選択することができる。選択された古いＡＴＴ項目
は次いで、メイン・メモリ５３０に書き直される（ステ
ップ８３８ｃ）。
【００３９】いずれの場合も（ステップ８３８ａ）、合
致するＡＴＴ項目または新しいＡＴＴ項目がＡＴＴ７２
０に書き込まれる（ステップ８３８ｄ）。
致するＡＴＴ項目または新しいＡＴＴ項目がＡＴＴ７２
０に書き込まれる（ステップ８３８ｄ）。
【００４０】メイン・メモリ５３０に「ダーティ」キャ
ッシュ線を書き直す必要がある場合にのみ、ＣＭ５１０
ａによって古いＡＴＴ項目を一時的に保持することがで
きることに留意されたい。キャッシュ線は、その内容が
メイン・メモリ５３０中の親コピーとは異なるときに
「ダーティ」である。しかし、この実施形態では、効率
のために、古いＡＴＴ項目に関連するキャッシュ線は、
それが「ダーティ」であり、後でキャッシュ７１０から
パージされるのでないかぎり、メイン・メモリ５３０に
書き直されることはない。
ッシュ線を書き直す必要がある場合にのみ、ＣＭ５１０
ａによって古いＡＴＴ項目を一時的に保持することがで
きることに留意されたい。キャッシュ線は、その内容が
メイン・メモリ５３０中の親コピーとは異なるときに
「ダーティ」である。しかし、この実施形態では、効率
のために、古いＡＴＴ項目に関連するキャッシュ線は、
それが「ダーティ」であり、後でキャッシュ７１０から
パージされるのでないかぎり、メイン・メモリ５３０に
書き直されることはない。
【００４１】キャッシュ（線）ミスの後のキャッシュ線
の置換（ステップ８８０） 図１０は、キャッシュ７１０中のキャッシュ線の置換を
示す詳細なフローチャートである。キャッシュ７１０内
で目標キャッシュ線が見つからず、すなわちキャッシュ
・ミスである場合、メイン・メモリ５３０から目標キャ
ッシュ線を検索する必要がある（ステップ８８１）。検
索された（新しい）目標キャッシュ線のデータ・フィー
ルドはプロセッサ５１０に迅速に提供することができる
ので（ステップ８８２）、新しい目標キャッシュ線のキ
ャッシュ７１０へのキャッシングは、プロセッサ１１０
に関するクリティカル・パスを用いずに完了することが
できる。
の置換（ステップ８８０） 図１０は、キャッシュ７１０中のキャッシュ線の置換を
示す詳細なフローチャートである。キャッシュ７１０内
で目標キャッシュ線が見つからず、すなわちキャッシュ
・ミスである場合、メイン・メモリ５３０から目標キャ
ッシュ線を検索する必要がある（ステップ８８１）。検
索された（新しい）目標キャッシュ線のデータ・フィー
ルドはプロセッサ５１０に迅速に提供することができる
ので（ステップ８８２）、新しい目標キャッシュ線のキ
ャッシュ７１０へのキャッシングは、プロセッサ１１０
に関するクリティカル・パスを用いずに完了することが
できる。
【００４２】ＣＭ５１０ａは、目標（新しい）キャッシ
ュ線をキャッシュするために７つのセグメント７１１，
７１２，．．．７１７に対応する７つの可能なキャッシ
ュ線からキャッシュ７１０中の適当な位置を探索する
（ステップ８８３）。この実施形態では、いくつかの周
知のアルゴリズムのうちの１つ、たとえばＬＲＵを使用
することによって、置換すべき適当なキャッシュ位置が
選択される。選択されたキャッシュ線、すなわち古いキ
ャッシュ線の内容がダーティである場合、たとえば「状
態」ビットがセットされているとき、ＡＴＴ７２０のＰ
Ａフィールドを使用してその古いキャッシュ線をメイン
・メモリ５３０にコピーする必要がある（ステップ８８
４）。
ュ線をキャッシュするために７つのセグメント７１１，
７１２，．．．７１７に対応する７つの可能なキャッシ
ュ線からキャッシュ７１０中の適当な位置を探索する
（ステップ８８３）。この実施形態では、いくつかの周
知のアルゴリズムのうちの１つ、たとえばＬＲＵを使用
することによって、置換すべき適当なキャッシュ位置が
選択される。選択されたキャッシュ線、すなわち古いキ
ャッシュ線の内容がダーティである場合、たとえば「状
態」ビットがセットされているとき、ＡＴＴ７２０のＰ
Ａフィールドを使用してその古いキャッシュ線をメイン
・メモリ５３０にコピーする必要がある（ステップ８８
４）。
【００４３】次に、選択されたキャッシュ線位置に目標
（新しい）キャッシュ線を記憶することができる（ステ
ップ８８５）。
（新しい）キャッシュ線を記憶することができる（ステ
ップ８８５）。
【００４４】次に、合致し、あるいは更新されたＡＴＴ
項目のウェイレット値が更新される（ステップ８８
６）。同じウェイレット値がメイン・メモリ５３０にも
記憶され、目標キャッシュ線が「キャッシュ済み」とマ
ーク付けされる（ステップ８８７）。
項目のウェイレット値が更新される（ステップ８８
６）。同じウェイレット値がメイン・メモリ５３０にも
記憶され、目標キャッシュ線が「キャッシュ済み」とマ
ーク付けされる（ステップ８８７）。
【００４５】ウェイレット値をメイン・メモリ５３０に
記憶して、前にキャッシュされたキャッシュ線をマーク
付けすることによって、「エイリアシング」問題が防止
される。エイリアシング問題は、ＣＭ５１０ａが、異な
るＶＡを有するが、同じＰＡを有する第２のキャッシュ
線をキャッシュしようとするときに発生する。そのよう
な状況では、両方のＡＴＴ項目が、共通のキャッシュ線
に対応する同じウェイレット値を含むべきである。した
がって、キャッシュ線がキャッシュされるたびにメイン
・メモリ５３０にウェイレット値を記憶することによっ
て、ＣＭ５１０ａは、後で同じキャッシュ線（すなわ
ち、同じＰＡであるが、異なるＶＡ）に到達しようとす
る際に、第２のＡＴＴ項目に同じウェイレット値を割り
当てることができ、そのため、２つのＡＴＴ項目は共
に、キャッシュ７１０中のキャッシュ線の単一のコピー
にインデックス付けすることができる。
記憶して、前にキャッシュされたキャッシュ線をマーク
付けすることによって、「エイリアシング」問題が防止
される。エイリアシング問題は、ＣＭ５１０ａが、異な
るＶＡを有するが、同じＰＡを有する第２のキャッシュ
線をキャッシュしようとするときに発生する。そのよう
な状況では、両方のＡＴＴ項目が、共通のキャッシュ線
に対応する同じウェイレット値を含むべきである。した
がって、キャッシュ線がキャッシュされるたびにメイン
・メモリ５３０にウェイレット値を記憶することによっ
て、ＣＭ５１０ａは、後で同じキャッシュ線（すなわ
ち、同じＰＡであるが、異なるＶＡ）に到達しようとす
る際に、第２のＡＴＴ項目に同じウェイレット値を割り
当てることができ、そのため、２つのＡＴＴ項目は共
に、キャッシュ７１０中のキャッシュ線の単一のコピー
にインデックス付けすることができる。
【００４６】他の実施例では、ウェイレットがメイン・
メモリ５３０に記憶されるのではなく、ＡＴＴ項目がＡ
ＴＴ７２０にロードされるたびに、対応するすべてのウ
ェイレットが無効化される。その後、キャッシュ線ミス
が発生し、ウェイレットが更新される。これによって、
ＡＴＴ項目を置き換える際に、メイン・メモリ５３０に
ウェイレット情報を記憶することは不要になる。
メモリ５３０に記憶されるのではなく、ＡＴＴ項目がＡ
ＴＴ７２０にロードされるたびに、対応するすべてのウ
ェイレットが無効化される。その後、キャッシュ線ミス
が発生し、ウェイレットが更新される。これによって、
ＡＴＴ項目を置き換える際に、メイン・メモリ５３０に
ウェイレット情報を記憶することは不要になる。
【００４７】他の実施例では、「ウェイレット無効」状
態だけでなく、「共用」などの状態も各ウェイレットと
共にＡＴＴ７２０に記憶される。共用キャッシュ線は、
ＣＭ５１０ａからしか読み取られず、したがって「ダー
ティ」であることはない。したがって、重複共用キャッ
シュ線によってエイリアシング問題が生じることはな
い。その後、共用キャッシュ線に書込みを行う必要が生
じたときには、残りの共用キャッシュ線（のみ）に上書
きし、その状態を共用からダーティに変更する前にま
ず、ＣＭ５０１ａを走査して目標キャッシュ線の重複コ
ピーをなくして（無効化して）おかなければならない。
態だけでなく、「共用」などの状態も各ウェイレットと
共にＡＴＴ７２０に記憶される。共用キャッシュ線は、
ＣＭ５１０ａからしか読み取られず、したがって「ダー
ティ」であることはない。したがって、重複共用キャッ
シュ線によってエイリアシング問題が生じることはな
い。その後、共用キャッシュ線に書込みを行う必要が生
じたときには、残りの共用キャッシュ線（のみ）に上書
きし、その状態を共用からダーティに変更する前にま
ず、ＣＭ５０１ａを走査して目標キャッシュ線の重複コ
ピーをなくして（無効化して）おかなければならない。
【００４８】他の実施例では、方向情報はメイン・メモ
リ５３０で記憶されない。その代わり、キャッシュ・ミ
スに関して、すべての７つの方向のＡＴフィールドを、
要求されたアドレスと比較して、要求されたキャッシュ
線がすでにキャッシュ７１０に存在しているかどうかを
知ることによってエイリアシング問題が回避される。こ
のような比較は、メモリ・アクセスと並行して行うこと
ができる。多方向比較が、ＡＴＴ７２０からウェイレッ
ト情報が得られないときにしか必要とされないので、こ
の方式は従来技術よりも効果的である。
リ５３０で記憶されない。その代わり、キャッシュ・ミ
スに関して、すべての７つの方向のＡＴフィールドを、
要求されたアドレスと比較して、要求されたキャッシュ
線がすでにキャッシュ７１０に存在しているかどうかを
知ることによってエイリアシング問題が回避される。こ
のような比較は、メモリ・アクセスと並行して行うこと
ができる。多方向比較が、ＡＴＴ７２０からウェイレッ
ト情報が得られないときにしか必要とされないので、こ
の方式は従来技術よりも効果的である。
【００４９】ページ・フォルト（ステップ８３７） ページ・フォルトが発生するのは、合致するテーブル項
目をメイン・メモリ５３０内で見つけることができず、
ＡＴＴ７２０内で新しいＡＴＴ項目、たとえば項目７２
０ａを作成することができるときである。その後、ＡＴ
Ｔ７２０は前述のステップ８３３の場合と同様に更新さ
れる。次いで、メイン・メモリ５３０から目標キャッシ
ュ線が検索され、プロセッサ５１０にデータが提供さ
れ、ＡＴＴ項目７２０ａの対応するウェイレットが、前
述のステップ８８０の場合と同様に更新される。メイン
・メモリ５３０内で目標ページが見つからない場合、目
標ページはまず、大容量記憶装置１４０から検索され、
メイン・メモリ５３０に記憶される。
目をメイン・メモリ５３０内で見つけることができず、
ＡＴＴ７２０内で新しいＡＴＴ項目、たとえば項目７２
０ａを作成することができるときである。その後、ＡＴ
Ｔ７２０は前述のステップ８３３の場合と同様に更新さ
れる。次いで、メイン・メモリ５３０から目標キャッシ
ュ線が検索され、プロセッサ５１０にデータが提供さ
れ、ＡＴＴ項目７２０ａの対応するウェイレットが、前
述のステップ８８０の場合と同様に更新される。メイン
・メモリ５３０内で目標ページが見つからない場合、目
標ページはまず、大容量記憶装置１４０から検索され、
メイン・メモリ５３０に記憶される。
【００５０】ウェイレットを使用する利点 本発明のウェイレットは、従来技術に勝るいくつかの利
点を提供する。
点を提供する。
【００５１】このようなウェイレットは、キャッシュ７
１０の方向情報の効率的で小型のデポジトリを形成し、
プロセッサＩＣの寸法をそれほど増大せずにＡＴＴ７２
０をプロセッサ５１０の一部として製造できるように
し、同時に、キャッシュ７１０のアクセス速度を増加さ
せる。
１０の方向情報の効率的で小型のデポジトリを形成し、
プロセッサＩＣの寸法をそれほど増大せずにＡＴＴ７２
０をプロセッサ５１０の一部として製造できるように
し、同時に、キャッシュ７１０のアクセス速度を増加さ
せる。
【００５２】ＡＴ値の第２レベルの比較も大幅に簡略化
される。ウェイレットによって、キャッシュ７１０の単
一のセグメント、たとえばセグメント７１２の単一の目
標キャッシュ線が直接インデックス付けされるので、例
示的なキャッシュ７１０のセグメント数にはかかわらず
に、キャッシュ線のＡＴ値の単一の比較、すなわち単一
の正常性検査を行うだけでよい。さらにこの場合、目標
キャッシュ線のデータ部分の事前取り出しが可能であ
り、検索プロセスがさらに合理化され、キャッシュ・ア
クセス速度が大幅に増加する。
される。ウェイレットによって、キャッシュ７１０の単
一のセグメント、たとえばセグメント７１２の単一の目
標キャッシュ線が直接インデックス付けされるので、例
示的なキャッシュ７１０のセグメント数にはかかわらず
に、キャッシュ線のＡＴ値の単一の比較、すなわち単一
の正常性検査を行うだけでよい。さらにこの場合、目標
キャッシュ線のデータ部分の事前取り出しが可能であ
り、検索プロセスがさらに合理化され、キャッシュ・ア
クセス速度が大幅に増加する。
【００５３】本発明の範囲 本発明を特定の実施例に関して説明したが、本発明の趣
旨から逸脱せずに多数の追加および修正が可能である。
たとえば、方向の数はこれより多くても、あるいは少な
くともよい。キャッシュ線サイズおよびページ・サイズ
も、これより小さくても、あるいは大きくてもよい。し
たがって、本発明の範囲は特許請求の範囲によって決定
されるべきである。
旨から逸脱せずに多数の追加および修正が可能である。
たとえば、方向の数はこれより多くても、あるいは少な
くともよい。キャッシュ線サイズおよびページ・サイズ
も、これより小さくても、あるいは大きくてもよい。し
たがって、本発明の範囲は特許請求の範囲によって決定
されるべきである。
【図１】 単一プロセッサ・コンピュータ・システムの
ブロック図である。
ブロック図である。
【図２】 マルチプロセッサ・コンピュータ・システム
のブロック図である。
のブロック図である。
【図３】 １方向キャッシュを示すブロック図（Ａ）と
２方向キャッシュからのデータの検索を示す図（Ｂ）で
ある。
２方向キャッシュからのデータの検索を示す図（Ｂ）で
ある。
【図４】 仮想アドレスを使用する７方向キャッシュか
らのデータの検索を示す図である。
らのデータの検索を示す図である。
【図５】 本発明の単一プロセッサ・コンピュータ・シ
ステムのブロック図である。
ステムのブロック図である。
【図６】 本発明のマルチプロセッサ・コンピュータ・
システムのブロック図である。
システムのブロック図である。
【図７】 多方向キャッシュにアクセスするために図５
および６のプロセッサに組み込むのに適した小型アドレ
ス変換テーブル（ＡＴＴ）の一実施例を示すブロック図
である。
および６のプロセッサに組み込むのに適した小型アドレ
ス変換テーブル（ＡＴＴ）の一実施例を示すブロック図
である。
【図８】 図７のＡＴＴを使用して多方向キャッシュに
アクセスする方法を示すフローチャートである。
アクセスする方法を示すフローチャートである。
【図９】 図７のＡＴＴを使用して多方向キャッシュに
アクセスする方法を示すフローチャートである。
アクセスする方法を示すフローチャートである。
【図１０】 図７のＡＴＴを使用して多方向キャッシュ
にアクセスする方法を示すフローチャートである。
にアクセスする方法を示すフローチャートである。
１００ 単一プロセッサ・コンピュータ・システム １１０ プロセッサ １２０ システム相互接続機構 １３０ メイン・メモリ １４０ 大容量記憶装置 １５０ キャッシュ １６０ モニタ １７０ キーボード／マウス ２００ マルチプロセッサ・コンピュータ・システム ３１１ 比較器 ３１３ マルチプレクサ（ＭＵＸ） ４１１ セグメント ４１１ａ キャッシュ線 ４２０ ＴＬＢ ４２０ａ ＴＬＢ項目 ４３０ 仮想アドレス ４４０ 物理アドレス ４１０ ７方向アソシエーティブ・キャッシュ ５００ マルチプロセッサ・システム ５１０ａ キャッシュ・マネージャ（ＣＭ） ５１０ｂ アドレス変換テーブル（ＡＴＴ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アショク・シンガル アメリカ合衆国 94062 カリフォルニア 州・レドウッド シティ・レイクミード ウエイ・711
Claims (6)
- 【請求項１】 プロセッサとメイン・メモリとを有する
コンピュータ・システムに関連付けられた多方向キャッ
シュにアクセスする方法であって、 ページ・インデックス部分とページ・オフセット部分と
を有する目標キャッシュ線の仮想アドレスを受け取るス
テップと、 アドレス変換テーブル（ＡＴＴ）項目の仮想アドレス・
フィールドを前記ページ・インデックス部分と突き合わ
せるステップと、 ページ・オフセット部分を使用して前記ＡＴＴ項目のウ
ェイレットを検索するステップと、 前記ウェイレット、前記ＡＴＴ項目のアドレス・フィー
ルド、前記ページ・オフセット部分を使用して前記多方
向キャッシュの単一のキャッシュ線にインデックス付け
するステップと、 前記単一のキャッシュ線のアドレス・タグ（ＡＴ）フィ
ールドを前記物理アドレス・フィールドに突き合わせる
ステップと、 前記ページ・オフセット部分を使用して、前記単一のキ
ャッシュ線のデータ・フィールドを検索するステップと
を含むことを特徴とする方法。 - 【請求項２】 プロセッサとメイン・メモリとを有する
コンピュータ・システムに関して有用な多方向キャッシ
ュにタグ付けする方法であって、 前記多方向キャッシュの少なくとも１つのキャッシュ線
に関連付けられた識別子を記憶するステップと、 前記１つのキャッシュ線の方向情報をアソシエーティブ
に記憶するステップとを含むことを特徴とする方法。 - 【請求項３】 プロセッサとメイン・メモリとを有する
コンピュータ・システムに関して有用な多方向キャッシ
ュからキャッシュ線を検索する方法であって、 ページ・インデックス部分とページ・オフセット部分と
を有する目標キャッシュ線のアドレスを受け取るステッ
プと、 タグ付けテーブル項目の第１のアドレス・フィールドを
前記ページ・インデックス部分と突き合わせるステップ
と、 ページ・オフセット部分を使用して、前記タグ付けテー
ブル項目から方向情報を検索するステップとを含むこと
を特徴とする方法。 - 【請求項４】 プロセッサとメイン・メモリとを有する
コンピュータ・システムに関連付けられた多方向キャッ
シュにアクセスするタグ付けテーブルであって、 前記キャッシュが、前記多方向キャッシュの方向の数に
対応する２つ以上のセグメントに分割された複数のキャ
ッシュ線を有し、前記タグ付けテーブルが、 それぞれ、 識別子フィールドと、 前記１つのセグメントにインデックス付けするために前
記識別子フィールドにアソシエーティブに結合された方
向情報とを含む複数のテーブル項目を備えることを特徴
とするタグ付けテーブル。 - 【請求項５】 多方向キャッシュにアクセスするステッ
プのシーケンスを有する手順の実行を制御するようプロ
セッサに命令するために使用できるコンピュータ読取り
可能なメモリであって、 それぞれ、識別子フィールドと方向情報フィールドとを
含む、複数の項目を有するタグ付けテーブルと、 ページ・インデックス部分とページ・オフセット部分と
を有する目標キャッシュ線のアドレスを受け取り、 タグ付けテーブルの前記１つの項目の識別子フィールド
を前記ページ・インデックス部分と突き合わせ、 ページ・オフセット部分を使用して前記１つの項目の方
向情報フィールドを検索するように構成されたキャッシ
ュ・マネージャ（ＣＭ）とを備えるコンピュータ読取り
可能なメモリ。 - 【請求項６】 それぞれ、識別子フィールドと方向情報
フィールドとを含む、複数の項目を有するタグ付けテー
ブルと、 ページ・インデックス部分とページ・オフセット部分と
を有する目標キャッシュ線のアドレスを受け取り、 タグ付けテーブルの前記１つの項目のアドレス・フィー
ルドを前記ページ・インデックス部分と突き合わせ、 ページ・オフセット部分を使用して、前記１つの項目の
方向情報フィールドを検索するように構成されたキャッ
シュ・マネージャ（ＣＭ）とを含む、前記多方向キャッ
シュに結合されたプロセッサと、 前記プロセッサに結合された多方向キャッシュと、 前記プロセッサに結合されたシステム相互接続機構と、 前記システム相互接続機構に結合されたメイン・メモリ
とを備えるコンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/499590 | 1995-07-07 | ||
| US08/499,590 US5778427A (en) | 1995-07-07 | 1995-07-07 | Method and apparatus for selecting a way of a multi-way associative cache by storing waylets in a translation structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223067A true JPH09223067A (ja) | 1997-08-26 |
Family
ID=23985861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8195285A Ceased JPH09223067A (ja) | 1995-07-07 | 1996-07-08 | 多方向アソシエーティブ・キャッシュにタグ付けする方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5778427A (ja) |
| EP (1) | EP0752662B1 (ja) |
| JP (1) | JPH09223067A (ja) |
| DE (1) | DE69626070T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215911A (ja) * | 2004-01-29 | 2005-08-11 | Hitachi Ltd | 情報処理装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6256712B1 (en) | 1997-08-01 | 2001-07-03 | International Business Machines Corporation | Scaleable method for maintaining and making consistent updates to caches |
| US6212602B1 (en) * | 1997-12-17 | 2001-04-03 | Sun Microsystems, Inc. | Cache tag caching |
| US6622208B2 (en) * | 2001-03-30 | 2003-09-16 | Cirrus Logic, Inc. | System and methods using a system-on-a-chip with soft cache |
| KR100389867B1 (ko) * | 2001-06-04 | 2003-07-04 | 삼성전자주식회사 | 플래시 메모리 관리방법 |
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| DE10158393A1 (de) | 2001-11-28 | 2003-06-12 | Infineon Technologies Ag | Speicher für die Zentraleinheit einer Rechenanlage, Rechenanlage und Verfahren zum Synchronisieren eines Speichers mit dem Hauptspeicher einer Rechenanlage |
| US8185602B2 (en) | 2002-11-05 | 2012-05-22 | Newisys, Inc. | Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters |
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| US10019368B2 (en) | 2014-05-29 | 2018-07-10 | Samsung Electronics Co., Ltd. | Placement policy for memory hierarchies |
| CN105208596A (zh) * | 2014-06-17 | 2015-12-30 | 中兴通讯股份有限公司 | 一种表头压缩方法、解压方法及装置 |
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-
1995
- 1995-07-07 US US08/499,590 patent/US5778427A/en not_active Expired - Lifetime
-
1996
- 1996-07-05 EP EP96304967A patent/EP0752662B1/en not_active Expired - Lifetime
- 1996-07-05 DE DE69626070T patent/DE69626070T2/de not_active Expired - Fee Related
- 1996-07-08 JP JP8195285A patent/JPH09223067A/ja not_active Ceased
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Also Published As
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| EP0752662B1 (en) | 2003-02-05 |
| DE69626070T2 (de) | 2003-09-25 |
| DE69626070D1 (de) | 2003-03-13 |
| US5778427A (en) | 1998-07-07 |
| EP0752662A1 (en) | 1997-01-08 |
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