JPH09213096A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH09213096A JPH09213096A JP8016947A JP1694796A JPH09213096A JP H09213096 A JPH09213096 A JP H09213096A JP 8016947 A JP8016947 A JP 8016947A JP 1694796 A JP1694796 A JP 1694796A JP H09213096 A JPH09213096 A JP H09213096A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、階層型ワード線構
造をとるアドレスマルチプレクス入力型の半導体記憶装
置における冗長救済効率の改善に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvement of redundancy repair efficiency in an address multiplex input type semiconductor memory device having a hierarchical word line structure.
【０００２】[0002]
【従来の技術】半導体記憶装置の１つであるＤＲＡＭ
（ダイナミック・ランダムアクセスメモリ）では、記憶
容量がますます増大する傾向にある。これに呼応して、
端子数の低減のために、アドレスをロウアドレスとコラ
ムアドレスとに分けて入力するマルチプレクス方式が採
用されている。このような従来のアドレスマルチプレク
ス入力型のＤＲＡＭでは、歩留まりの向上のために、与
えられたロウアドレスが欠陥ロウの位置を指定するアド
レスである場合には該欠陥ロウに係る１本の通常ワード
線をこれに対応した１本の冗長ワード線に置換するとい
う冗長救済方式が採用されていた。2. Description of the Related Art A DRAM which is one of semiconductor memory devices
In (dynamic random access memory), the storage capacity tends to increase more and more. In response,
In order to reduce the number of terminals, a multiplex system in which an address is divided into a row address and a column address and input is adopted. In such a conventional address multiplex input type DRAM, in order to improve the yield, when a given row address is an address designating the position of a defective row, one normal word relating to the defective row is used. A redundant relief system has been adopted in which a line is replaced with a corresponding redundant word line.
【０００３】最近、ＤＲＡＭ中の配線ピッチの緩和のた
めに、階層型ワード線構造が提案されている（特開平６
−１９５９６４参照）。これは、ワード線を主ワード線
と副ワード線との２つの階層で構成したものである。デ
ータを記憶するためのメモリアレイは複数個のサブアレ
イブロックに分割され、該複数個のサブアレイブロック
に対して共通に主ワード線が設けられる。そして、複数
個のサブアレイブロックの各々に対して複数本ずつ、副
ワード選択線と副ワード線とがそれぞれ設けられる。与
えられたロウアドレスの一部からなる主ワードアドレス
に応じて１本の主ワード線が選択され、該与えられたロ
ウアドレスの他の部分からなる副ワードアドレスに応じ
て各サブアレイブロックに対して１本の副ワード選択線
がそれぞれ選択されて、該主ワード線の選択及び副ワー
ド選択線の選択に応じて各サブアレイブロックに対して
１本の副ワード線がそれぞれ選択される。そして、メモ
リアレイの中の主ワードアドレス及び副ワードアドレス
で選択された１ロウのメモリセルの中から、続いて与え
られたコラムアドレスに応じて、１個のメモリセルが選
択されるようになっている。このような階層型ワード線
構造をとるＤＲＡＭでも、従来は、上記の冗長救済方式
が踏襲されていた。つまり、与えられたロウアドレスが
欠陥ロウの位置を指定するアドレスである場合には、該
欠陥ロウに係る１本の通常主ワード線をこれに対応した
１本の冗長主ワード線に置換していたのである（特開平
６−１９６６５６参照）。Recently, a hierarchical word line structure has been proposed in order to reduce the wiring pitch in a DRAM (Japanese Patent Laid-Open No. 6-58242).
195964). In this, the word line is composed of two layers, a main word line and a sub word line. A memory array for storing data is divided into a plurality of sub array blocks, and a main word line is provided commonly to the plurality of sub array blocks. A plurality of sub word selection lines and a plurality of sub word lines are provided for each of the plurality of sub array blocks. One main word line is selected in accordance with a main word address formed by a part of a given row address, and each sub array block is selected in accordance with a sub word address formed by another part of the given row address. One sub word selection line is selected, and one sub word line is selected for each sub array block according to the selection of the main word line and the selection of the sub word selection line. Then, from one row of memory cells selected by the main word address and the sub word address in the memory array, one memory cell is selected according to the subsequently applied column address. ing. Even in the DRAM having such a hierarchical word line structure, the above-described redundant relief method has been conventionally followed. That is, when the given row address is an address designating the position of the defective row, one normal main word line associated with the defective row is replaced with one redundant main word line corresponding to this. (See Japanese Patent Laid-Open No. 6-196656).
【０００４】[0004]
【発明が解決しようとする課題】与えられたロウアドレ
スが欠陥ロウの位置を指定するアドレスであっても、主
ワードアドレス及び副ワードアドレスで選択された１ロ
ウのメモリセルの全てが欠陥を有するわけではなく、欠
陥を有するメモリセルは少数である。つまり、欠陥ロウ
であっても、その中には、欠陥を有するメモリセルに係
る副ワード線と、欠陥を有するメモリセルに係らない副
ワード線とが混在している。Even if a given row address is an address designating the position of a defective row, all the memory cells of one row selected by the main word address and the sub word address have a defect. However, the number of memory cells having defects is small. That is, even in a defective row, sub word lines related to defective memory cells and sub word lines not related to defective memory cells are mixed therein.
【０００５】しかしながら、従来のＤＲＡＭでは、上記
のとおり主ワード線単位でロウの置換が行なわれていた
ので、無欠陥の副ワード線も欠陥副ワード線と同時に救
済されてしまい、冗長救済効率が上がらないという問題
があった。However, in the conventional DRAM, since row replacement is performed in units of main word lines as described above, the defect-free sub-word line is also repaired at the same time as the defective sub-word line, and the redundancy repair efficiency is improved. There was a problem that it did not rise.
【０００６】本発明の目的は、階層型ワード線構造をと
るアドレスマルチプレクス入力型の半導体記憶装置にお
ける冗長救済効率を改善することにある。An object of the present invention is to improve redundancy repair efficiency in an address multiplex input type semiconductor memory device having a hierarchical word line structure.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明は、階層型ワード線構造をとるアドレスマル
チプレクス入力型の半導体記憶装置において、副ワード
線単位でロウの置換を行なうこととしたものである。す
なわち、与えられたロウアドレスが欠陥ロウの位置を指
定するアドレスである場合には、与えられたコラムアド
レスに応じて、欠陥ロウの中の欠陥のない副ワード線は
そのまま使用し、かつ欠陥ロウの中の欠陥のある副ワー
ド線のみを冗長副ワード線に置換するようにした。In order to achieve the above object, the present invention is to perform row replacement in sub word line units in an address multiplex input type semiconductor memory device having a hierarchical word line structure. It was done. That is, when the given row address is an address designating the position of the defective row, the defect-free sub-word line in the defective row is used as it is, and the defective row is used according to the given column address. Only the defective sub-word line in the above is replaced with the redundant sub-word line.
【０００８】具体的には、本発明は、次のような通常メ
モリブロックと、冗長メモリブロックと、セレクタとを
備えた構成を採用したものである。すなわち、通常メモ
リブロックは、与えられたロウアドレスに応じた通常メ
モリセルから読み出した記憶データを供給するものであ
る。冗長メモリブロックは、通常メモリブロック中の欠
陥ロウの位置を示す欠陥ロウアドレスと、該欠陥ロウア
ドレスに対応して少なくとも１個の列ブロックの位置を
指定するための少なくとも１つの分割位置アドレスとを
記憶し、かつ、与えられたロウアドレスが前記記憶され
た欠陥ロウアドレスと一致しかつ与えられたコラムアド
レスのうちの列ブロック位置指定部分が前記記憶された
分割位置アドレスのうちの１つと一致した場合には、欠
陥のある通常副ワード線と同一分割位置にある冗長副ワ
ード線で指定された冗長メモリセルから読み出した記憶
データを供給するものである。セレクタは、通常メモリ
セルから読み出された記憶データと、冗長メモリセルか
ら読み出された記憶データとのいずれかを選択的に出力
するものである。Specifically, the present invention adopts a configuration including the following normal memory block, redundant memory block, and selector. That is, the normal memory block supplies the storage data read from the normal memory cell corresponding to the given row address. The redundant memory block has a defective row address indicating the position of the defective row in the normal memory block and at least one division position address for designating the position of at least one column block corresponding to the defective row address. The stored row address is matched with the stored defective row address, and the column block position designating portion of the applied column address is matched with one of the stored division position addresses. In this case, the storage data read from the redundant memory cell designated by the redundant sub word line located at the same division position as the defective normal sub word line is supplied. The selector selectively outputs either the storage data read from the normal memory cell or the storage data read from the redundant memory cell.
【０００９】[0009]
【発明の実施の形態】以下、本発明に係る半導体記憶装
置の具体例について、図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific examples of the semiconductor memory device according to the present invention will be described below with reference to the drawings.
【００１０】図１は、本発明に係るＤＲＡＭの概略構成
を示している。ただし、記憶データの読み出しに係る部
分のみが図示されている。図１において、１１はロウア
ドレスバッファ、１２はコラムアドレスバッファ、１３
は４Ｍビットの記憶容量を持つ２０４８ロウ×２０４８
コラムの通常メモリアレイを備えた通常メモリブロッ
ク、１４は３２Ｋビットの記憶容量を持つ１６ロウ×２
０４８コラムの冗長メモリアレイを備えた冗長メモリブ
ロック、１５はセレクタである。ＰＲＥは、冗長メモリ
ブロック１４へ与えられるプリチャージ信号である。FIG. 1 shows a schematic structure of a DRAM according to the present invention. However, only the portion related to the reading of the stored data is shown. In FIG. 1, 11 is a row address buffer, 12 is a column address buffer, and 13
Has 2048 rows x 2048 with a storage capacity of 4 Mbits
Normal memory block having a normal memory array of columns, 14 is 16 rows × 2 having a storage capacity of 32 Kbits
A redundant memory block having a redundant memory array of 048 columns, and 15 is a selector. PRE is a precharge signal applied to the redundant memory block 14.
【００１１】ロウアドレスバッファ１１は、外部から与
えられた１１ビットのアドレス信号Ａ0 〜Ａ10をロウア
ドレスＲＡとして入力し、該ロウアドレスＲＡのうちの
９ビットからなる主ワードアドレスＭＷＡと、残り２ビ
ットからなる副ワードアドレスＳＷＡとを、通常メモリ
ブロック１３及び冗長メモリブロック１４へ供給するも
のである。コラムアドレスバッファ１２は、続いて外部
から与えられた１１ビットのアドレス信号Ａ0 〜Ａ10を
コラムアドレスＣＡとして入力し、該コラムアドレスＣ
Ａのうちの９ビットからなる主ビットアドレスＭＢＡ
と、残り２ビットからなる副ビットアドレスＳＢＡと
を、通常メモリブロック１３の中のコラムデコーダへ供
給する。このコラムデコーダによって１本が選択駆動さ
れる５１２本×４組のコラム選択線ＣＳ１〜ＣＳ４は、
通常メモリブロック１３と冗長メモリブロック１４とに
共用される。また、副ビットアドレスＳＢＡは、冗長メ
モリブロック１４へも供給される。セレクタ１５は、通
常メモリブロック１３から出力された通常データ信号Ｎ
ＤＴと、冗長メモリブロック１４から出力された冗長デ
ータ信号ＲＤＴ及び切替信号Ｎ／Ｒとを受け取り、切替
信号Ｎ／Ｒに応じて、通常データ信号ＮＤＴと冗長デー
タ信号ＲＤＴとのいずれかをデータ信号ＤＴとして選択
的に出力するものである。The row address buffer 11 inputs an 11-bit address signal A 0 to A 10 given from the outside as a row address RA, and a main word address MWA consisting of 9 bits of the row address RA and the rest. The 2-bit sub word address SWA is supplied to the normal memory block 13 and the redundant memory block 14. The column address buffer 12 subsequently inputs an 11-bit address signal A 0 to A 10 given from the outside as a column address CA, and the column address C
Main bit address MBA consisting of 9 bits of A
And the sub-bit address SBA consisting of the remaining 2 bits is supplied to the column decoder in the normal memory block 13. The 512 column × 4 sets of column select lines CS1 to CS4, one of which is selectively driven by this column decoder, are
It is shared by the normal memory block 13 and the redundant memory block 14. The sub-bit address SBA is also supplied to the redundant memory block 14. The selector 15 receives the normal data signal N output from the normal memory block 13.
DT and the redundant data signal RDT and the switching signal N / R output from the redundant memory block 14 are received, and either the normal data signal NDT or the redundant data signal RDT is a data signal according to the switching signal N / R. The data is selectively output as DT.
【００１２】図２は、図１中の通常メモリブロック１３
の内部構成を示している。図２において、２１は５１２
個の通常主ワードデコーダ（ＭＷＤ１〜ＭＷＤ５１
２）、２２は５１２本の通常主ワード線、２３は４個の
通常副ワードデコーダ（ＳＷＤ１〜ＳＷＤ４）、２４は
４本×４組の通常副ワード選択線、２５は５１２×４個
の通常副ワード線ドライバ、２６は４本×２０４８組の
通常副ワード線、２７は５１２×４個の通常サブアレ
イ、２８はコラムデコーダ、２９は４組の通常コラムス
イッチ・センスアンプ列（ＣＳ／ＳＡ列）、３０は次段
通常アンプである。FIG. 2 shows the normal memory block 13 shown in FIG.
2 shows the internal configuration of the device. In FIG. 2, 21 is 512
Normal main word decoders (MWD1 to MWD51
2), 22 are 512 normal main word lines, 23 is 4 normal sub-word decoders (SWD1 to SWD4), 24 is 4 × 4 sets of normal sub-word selection lines, and 25 is 512 × 4 normal Sub-word line driver, 26 is 4 × 2048 sets of normal sub-word lines, 27 is 512 × 4 sets of normal sub-arrays, 28 is a column decoder, 29 is a set of 4 sets of normal column switches / sense amplifiers (CS / SA) ) And 30 are normal amplifiers in the next stage.
【００１３】５１２×４個の通常サブアレイ２７は、４
Ｍビットの記憶容量を持つ通常メモリアレイを構成する
ものである。すなわち、通常メモリアレイは、５１２行
×４列のブロックに分割されている。個々の通常サブア
レイ２７は、各々１ビットのデータを記憶するための４
ロウ×５１２コラムの通常メモリセルを有している。通
常主ワード線２２は、１個の行ブロックを構成する４個
の通常サブアレイ２７に対して共通に１本ずつ設けられ
ている。通常副ワード選択線２４は、１個の列ブロック
を構成する５１２個の通常サブアレイ２７に対して共通
に４本ずつ設けられている。通常副ワード線２６は、５
１２×４個の通常サブアレイ２７の各々が有する４ロウ
の通常メモリセルに接続されるように、該５１２×４個
の通常サブアレイ２７の各々に４本ずつ設けられてい
る。個々の通常主ワードデコーダ２１は、主ワードアド
レスＭＷＡに応じて、５１２本の通常主ワード線２２の
うちの対応する１本を選択するものである。個々の通常
副ワードデコーダ２３は、副ワードアドレスＳＷＡに応
じて、対応する４本の通常副ワード選択線２４のうちの
１本を選択するものである。個々の通常副ワード線ドラ
イバ２５は、図３に示すように４個のＡＮＤゲートで構
成され、通常主ワード線２２の選択及び通常副ワード選
択線２４の選択に応じて、対応する４本の通常副ワード
線２６のうちの１本を選択的に駆動するものである。こ
の結果、主ワードアドレスＭＷＡ及び副ワードアドレス
ＳＷＡからなるロウアドレスＲＡに応じて、通常メモリ
アレイの中の１ロウを構成する５１２×４個の通常メモ
リセルの各々から１ビットの記憶データがビット線上に
読み出される。このようにして読み出された５１２×４
ビットの記憶データは、通常コラムスイッチ・センスア
ンプ列２９へ供給される。コラムデコーダ２８は、主ビ
ットアドレスＭＢＡ及び副ビットアドレスＳＢＡからな
るコラムアドレスＣＡに応じた１ビットの記憶データが
通常コラムスイッチ・センスアンプ列２９から次段通常
アンプ３０へ供給されるように、５１２本×４組のコラ
ム選択線ＣＳ１〜ＣＳ４のうちの１本を選択するもので
ある。次段通常アンプ３０は、通常データ信号ＮＤＴを
図１のセレクタ１５へ供給するものである。なお、図２
中の４組の通常コラムスイッチ・センスアンプ列２９
は、実際には、接続可能なビット線長に限界があるの
で、それぞれビット線方向に分割配置される。The 512 × 4 normal sub-arrays 27 have 4
It constitutes a normal memory array having a storage capacity of M bits. That is, the normal memory array is divided into blocks of 512 rows × 4 columns. Each of the normal sub-arrays 27 has 4 bits for storing 1-bit data.
It has normal memory cells of row × 512 columns. One normal main word line 22 is provided in common for each of the four normal sub-arrays 27 that form one row block. Four normal sub word selection lines 24 are commonly provided for 512 normal sub arrays 27 forming one column block. Normally, the sub word line 26 is 5
Four of each of the 512 × 4 normal sub-arrays 27 are provided so as to be connected to the four rows of normal memory cells of each of the 12 × 4 normal sub-arrays 27. Each normal main word decoder 21 selects one of 512 normal main word lines 22 corresponding to the main word address MWA. Each normal sub-word decoder 23 selects one of the corresponding four normal sub-word selection lines 24 according to the sub-word address SWA. Each of the normal sub word line drivers 25 is composed of four AND gates as shown in FIG. 3, and corresponding to the selection of the normal main word line 22 and the normal sub word select line 24, four corresponding sub word lines are provided. Normally, one of the sub word lines 26 is selectively driven. As a result, in accordance with the row address RA composed of the main word address MWA and the sub word address SWA, 1-bit storage data is stored in bits from each of 512 × 4 normal memory cells forming one row in the normal memory array. Read out on the line. 512 × 4 read in this way
The bit storage data is normally supplied to the column switch / sense amplifier row 29. The column decoder 28 outputs 512 bits so that 1-bit storage data corresponding to the column address CA composed of the main bit address MBA and the sub bit address SBA is supplied from the normal column switch / sense amplifier row 29 to the next-stage normal amplifier 30. This selects one of the four column selection lines CS1 to CS4. The next-stage normal amplifier 30 supplies the normal data signal NDT to the selector 15 shown in FIG. Note that FIG.
Inside 4 sets of normal column switch / sense amplifier row 29
In reality, since the connectable bit line length is limited, each is divided and arranged in the bit line direction.
【００１４】図４は、図１中の冗長メモリブロック１４
の内部構成を示している。図４において、４０は冗長制
御回路、４１は４個の冗長主ワードデコーダ（ＭＷＤ１
〜ＭＷＤ４）、４２は４本の冗長主ワード線、４３は４
個の冗長副ワードデコーダ（ＳＷＤ１〜ＳＷＤ４）、４
４は４本×４組の冗長副ワード選択線、４５は４×４個
の冗長副ワード線ドライバ、４６は４本×１６組の冗長
副ワード線、４７は４×４個の冗長サブアレイ、４９は
４組の冗長コラムスイッチ・センスアンプ列（ＣＳ／Ｓ
Ａ列）、５０は次段冗長アンプである。FIG. 4 shows the redundant memory block 14 in FIG.
2 shows the internal configuration of the device. In FIG. 4, 40 is a redundancy control circuit, 41 is four redundant main word decoders (MWD1).
~ MWD4), 42 is 4 redundant main word lines, 43 is 4
Redundant redundancy word decoders (SWD1 to SWD4), 4
4 is a 4 × 4 set of redundant sub-word selection lines, 45 is a 4 × 4 redundant sub-word line driver, 46 is a 4 × 16 set of redundant sub-word lines, 47 is a 4 × 4 redundant sub-array, 49 is a set of four redundant column switch / sense amplifier rows (CS / S
Column A), 50 is a next stage redundant amplifier.
【００１５】４×４個の冗長サブアレイ４７は、３２Ｋ
ビットの記憶容量を持つ冗長メモリアレイを構成するも
のである。すなわち、冗長メモリアレイは、４行×４列
のブロックに分割されている。個々の冗長サブアレイ４
７は、各々１ビットのデータを記憶するための４ロウ×
５１２コラムの冗長メモリセルを有している。冗長主ワ
ード線４２は、１個の行ブロックを構成する４個の冗長
サブアレイ４７に対して共通に１本ずつ設けられてい
る。冗長副ワード選択線４４は、１個の列ブロックを構
成する４個の冗長サブアレイ４７に対して共通に４本ず
つ設けられている。冗長副ワード線４６は、４×４個の
冗長サブアレイ４７の各々が有する４冗長ロウの冗長メ
モリセルに接続されるように、該４×４個の冗長サブア
レイ４７の各々に４本ずつ設けられている。冗長制御回
路４０は、主ワードアドレスＭＷＡ、副ワードアドレス
ＳＷＡ、副ビットアドレスＳＢＡ及びプリチャージ信号
ＰＲＥを受け取り、２ビットの冗長主ワードアドレスＭ
ＷＡ′、２ビットの冗長副ワードアドレスＳＷＡ′、４
つのイネーブル信号ＥＮ１〜ＥＮ４及び切替信号Ｎ／Ｒ
を供給するものである。切替信号Ｎ／Ｒは、図１のセレ
クタ１５へ供給される。個々の冗長主ワードデコーダ４
１は、冗長制御回路４０から供給された冗長主ワードア
ドレスＭＷＡ′に応じて、４本の冗長主ワード線４２の
うちの対応する１本を選択するものである。個々の冗長
副ワードデコーダ４３は、冗長制御回路４０から供給さ
れた冗長副ワードアドレスＳＷＡ′に応じて、対応する
４本の冗長副ワード選択線４４のうちの１本を選択する
ものである。同一の分割位置（同一の列ブロック位置）
にある通常副ワードデコーダ２３と冗長副ワードデコー
ダ４３とは、独立に動作させることができるようになっ
ている。しかも、イネーブル信号ＥＮ１〜ＥＮ４に応じ
て、４個の冗長副ワードデコーダ４３のうちの１個のみ
が動作するようになっている。個々の冗長副ワード線ド
ライバ４５は、図３の通常副ワード線ドライバ２５と同
様の４個のＡＮＤゲートで構成され、冗長主ワード線４
２の選択及び冗長副ワード選択線４４の選択に応じて、
対応する４本の冗長副ワード線４６のうちの１本を選択
的に駆動するものである。この結果、冗長制御回路４０
からそれぞれ供給された冗長主ワードアドレスＭＷＡ′
及び冗長副ワードアドレスＳＷＡ′に応じて、冗長メモ
リアレイの中の１冗長ロウの４分の１を構成する５１２
個の冗長メモリセルの各々から１ビットの記憶データが
読み出される。このようにして読み出された５１２ビッ
トの記憶データは、対応する冗長コラムスイッチ・セン
スアンプ列４９へ供給される。そして、図２のコラムデ
コーダ２８によって５１２本×４組のコラム選択線ＣＳ
１〜ＣＳ４の中からいずれのコラム選択線が選択された
かに応じて、与えられたコラムアドレスＣＡに応じた１
ビットの記憶データが冗長コラムスイッチ・センスアン
プ列４９から次段冗長アンプ５０へ供給される。次段通
常アンプ５０は、冗長データ信号ＲＤＴを図１のセレク
タ１５へ供給するものである。4 × 4 redundant sub-arrays 47 are 32K
The redundant memory array has a bit storage capacity. That is, the redundant memory array is divided into blocks of 4 rows × 4 columns. Individual redundant sub-array 4
7 is 4 rows for storing 1-bit data each.
It has 512 columns of redundant memory cells. One redundant main word line 42 is provided in common for each of the four redundant sub-arrays 47 forming one row block. Four redundant sub-word selection lines 44 are provided in common for the four redundant sub-arrays 47 forming one column block. Four redundant sub-word lines 46 are provided in each of the 4 × 4 redundant sub-arrays 47 so as to be connected to the redundant memory cells of four redundant rows included in each of the 4 × 4 redundant sub-arrays 47. ing. The redundancy control circuit 40 receives the main word address MWA, the sub word address SWA, the sub bit address SBA, and the precharge signal PRE, and receives the 2-bit redundant main word address M.
WA ', 2-bit redundant sub-word address SWA', 4
Enable signals EN1 to EN4 and switching signal N / R
Is to supply. The switching signal N / R is supplied to the selector 15 in FIG. Individual redundant main word decoder 4
1 selects one of the four redundant main word lines 42 corresponding to the redundant main word address MWA ′ supplied from the redundancy control circuit 40. Each redundant sub-word decoder 43 selects one of the corresponding four redundant sub-word selection lines 44 according to the redundant sub-word address SWA ′ supplied from the redundancy control circuit 40. Same division position (same column block position)
The normal sub-word decoder 23 and the redundant sub-word decoder 43 shown in FIG. 2 can be operated independently. Moreover, only one of the four redundant sub-word decoders 43 operates according to the enable signals EN1 to EN4. Each redundant sub word line driver 45 is composed of four AND gates similar to the normal sub word line driver 25 of FIG.
According to the selection of 2 and the selection of the redundant sub word selection line 44,
One of the corresponding four redundant sub word lines 46 is selectively driven. As a result, the redundancy control circuit 40
Redundant main word address MWA 'respectively supplied from
And 512 forming one quarter of one redundant row in the redundant memory array in accordance with the redundant sub word address SWA ′.
1-bit stored data is read from each of the redundant memory cells. The 512-bit storage data thus read out is supplied to the corresponding redundant column switch / sense amplifier row 49. Then, the column decoder 28 of FIG.
1 corresponding to a given column address CA depending on which column selection line is selected from 1 to CS4
Bit storage data is supplied from the redundant column switch / sense amplifier row 49 to the next-stage redundant amplifier 50. The next-stage normal amplifier 50 supplies the redundant data signal RDT to the selector 15 shown in FIG.
【００１６】図５は、図４中の冗長制御回路４０の内部
構成を示している。図５において、６１は欠陥ロウアド
レス検知ヒューズ回路、６２は冗長主ワードアドレスヒ
ューズ回路、６３は冗長副ワードアドレスヒューズ回
路、６４は分割位置アドレスヒューズ回路、６５は副ワ
ードデコーダ制御回路、６６は比較器である。欠陥ロウ
アドレス検知ヒューズ回路６１と、冗長主ワードアドレ
スヒューズ回路６２と、冗長副ワードアドレスヒューズ
回路６３と、分割位置アドレスヒューズ回路６４とは、
１組の冗長ヒューズ回路を構成している。この冗長ヒュ
ーズ回路を構成する４個のヒューズ回路６１，６２，６
３，６４には、それぞれプリチャージ信号ＰＲＥが供給
される。図５の冗長制御回路４０は、４本×２０４８組
の通常副ワード線２６のうちの予測欠陥数に応じた数の
冗長ヒューズ回路を備えている。FIG. 5 shows the internal structure of the redundancy control circuit 40 shown in FIG. In FIG. 5, 61 is a defective row address detection fuse circuit, 62 is a redundant main word address fuse circuit, 63 is a redundant sub word address fuse circuit, 64 is a division position address fuse circuit, 65 is a sub word decoder control circuit, and 66 is a comparison. It is a vessel. The defective row address detection fuse circuit 61, the redundant main word address fuse circuit 62, the redundant sub word address fuse circuit 63, and the division position address fuse circuit 64 are
One set of redundant fuse circuits is configured. Four fuse circuits 61, 62, 6 forming this redundant fuse circuit
A precharge signal PRE is supplied to each of 3 and 64. The redundancy control circuit 40 of FIG. 5 is provided with the redundant fuse circuits of the number corresponding to the predicted defect number of the 4 × 2048 sets of the normal sub word lines 26.
【００１７】個々の欠陥ロウアドレス検知ヒューズ回路
６１は、通常メモリアレイ中の欠陥ロウの位置を示す１
１ビットの欠陥ロウアドレスを記憶するためのヒューズ
を有し、与えられたロウアドレスＲＡすなわち主ワード
アドレスＭＷＡと副ワードアドレスＳＷＡとからなる１
１ビットのアドレスがヒューズに記憶された欠陥ロウア
ドレスと一致した場合には“Ｈ”レベルの欠陥ロウ検知
信号ＲＥＤを生成するものである。個々の冗長主ワード
アドレスヒューズ回路６２は、欠陥ロウアドレスに対応
した２ビットの冗長主ワードアドレスＭＷＡ′を記憶す
るためのヒューズを有し、対応する欠陥ロウアドレス検
知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号
ＲＥＤを生成した場合にはヒューズに記憶された冗長主
ワードアドレスＭＷＡ′を供給するものである。個々の
冗長副ワードアドレスヒューズ回路６３は、欠陥ロウア
ドレスに対応した２ビットの冗長副ワードアドレスＳＷ
Ａ′を記憶するためのヒューズを有し、対応する欠陥ロ
ウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥
ロウ検知信号ＲＥＤを生成した場合にはヒューズに記憶
された冗長副ワードアドレスＳＷＡ′を供給するもので
ある。個々の分割位置アドレスヒューズ回路６４は、欠
陥ロウアドレスに係る通常副ワード線の欠陥位置に対応
して１個の列ブロックの位置を指定するように２ビット
の分割位置アドレスＤＰＡを記憶するためのヒューズを
有し、対応する欠陥ロウアドレス検知ヒューズ回路６１
が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成した場
合にはヒューズに記憶された分割位置アドレスＤＰＡを
供給するものである。副ワードデコーダ制御回路６５
は、複数の分割位置アドレスヒューズ回路６４のうちの
いずれかから供給された分割位置アドレスＤＰＡに応じ
て、４個の冗長副ワードデコーダ４３のうちの分割位置
アドレスＤＰＡで指定された位置の１個の列ブロックに
対応した１個の冗長副ワードデコーダのみを動作させる
ように、イネーブル信号ＥＮ１〜ＥＮ４を供給するもの
である。比較器６６は、複数の欠陥ロウアドレス検知ヒ
ューズ回路６１のうちのいずれかが欠陥ロウ検知信号Ｒ
ＥＤを生成し、かつ複数の分割位置アドレスヒューズ回
路６４のうちのいずれかから供給された分割位置アドレ
スＤＰＡと、与えられたコラムアドレスＣＡのうちの列
ブロック位置指定部分すなわち副ビットアドレスＳＢＡ
とが一致した場合には救済が必要であることを示す
“Ｈ”レベルの切替信号Ｎ／Ｒを、その他の場合には救
済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／
Ｒをそれぞれ供給するものである。Each defective row address detection fuse circuit 61 indicates the position of the defective row in the normal memory array.
It has a fuse for storing a defective bit address of 1 bit, and consists of a given row address RA, that is, a main word address MWA and a sub word address SWA.
When the 1-bit address matches the defective row address stored in the fuse, the defective row detection signal RED of "H" level is generated. Each redundant main word address fuse circuit 62 has a fuse for storing a 2-bit redundant main word address MWA ′ corresponding to the defective row address, and the corresponding defective row address detection fuse circuit 61 is at “H” level. When the defective row detection signal RED is generated, the redundant main word address MWA 'stored in the fuse is supplied. Each redundant sub-word address fuse circuit 63 has a 2-bit redundant sub-word address SW corresponding to the defective row address.
When the corresponding defective row address detection fuse circuit 61 generates the defective row detection signal RED of "H" level, the redundant subword address SWA 'stored in the fuse is provided. To supply. Each of the division position address fuse circuits 64 stores the 2-bit division position address DPA so as to specify the position of one column block corresponding to the defect position of the normal sub word line related to the defective row address. A corresponding defective row address detection fuse circuit 61 having a fuse
When the defective row detection signal RED of "H" level is generated, the division position address DPA stored in the fuse is supplied. Sub word decoder control circuit 65
Is one of the positions designated by the division position address DPA of the four redundant sub-word decoders 43 according to the division position address DPA supplied from any of the plurality of division position address fuse circuits 64. The enable signals EN1 to EN4 are supplied so as to operate only one redundant sub-word decoder corresponding to the column block. In the comparator 66, one of the plurality of defective row address detection fuse circuits 61 has a defective row detection signal R.
The division position address DPA supplied from any of the plurality of division position address fuse circuits 64 that generates ED and the column block position designating portion of the given column address CA, that is, the sub-bit address SBA.
When the two coincide with each other, the switching signal N / R at the “H” level indicating that the relief is necessary, and in other cases, the switching signal N / R at the “L” level indicating that the relief is not necessary.
R is supplied respectively.
【００１８】図６は、図５中の欠陥ロウアドレス検知ヒ
ューズ回路６１の内部構成を示している。図６におい
て、７１は２２本のヒューズからなるヒューズ列、７２
はＮＭＯＳトランジスタ列、７３はインバータ列、７４
及び７７はＰＭＯＳトランジスタ、７５及び７６はイン
バータである。ヒューズ列７１は、２２本のヒューズの
切断パターンに応じて、１１ビットの欠陥ロウアドレス
を相補形式で記憶するものである。プリチャージ信号Ｐ
ＲＥが与えられると、ＰＭＯＳトランジスタ７４がター
ンオンする結果、ノードＮ１が“Ｈ”レベルにプリチャ
ージされる。与えられたロウアドレスＲＡすなわち主ワ
ードアドレスＭＷＡと副ワードアドレスＳＷＡとからな
る１１ビットのアドレスがヒューズ列７１に記憶された
欠陥ロウアドレスと一致した場合には、ノードＮ１が
“Ｈ”レベルに保持されるので、欠陥ロウ検知信号ＲＥ
Ｄの論理レベルが“Ｈ”となる。一致しない場合には、
ＮＭＯＳトランジスタ列７２の中のいずれかのトランジ
スタを通してノードＮ１の電荷がグラウンドに引き抜か
れる結果、欠陥ロウ検知信号ＲＥＤの論理レベルが
“Ｌ”となる。FIG. 6 shows the internal structure of the defective row address detection fuse circuit 61 shown in FIG. In FIG. 6, reference numeral 71 denotes a fuse row composed of 22 fuses, and 72
Is an NMOS transistor array, 73 is an inverter array, 74
And 77 are PMOS transistors, and 75 and 76 are inverters. The fuse array 71 stores a defective row address of 11 bits in a complementary format in accordance with a cutting pattern of 22 fuses. Precharge signal P
When RE is applied, the PMOS transistor 74 is turned on, so that the node N1 is precharged to "H" level. When the supplied row address RA, that is, the 11-bit address consisting of the main word address MWA and the sub word address SWA, matches the defective row address stored in the fuse column 71, the node N1 is held at the "H" level. Therefore, the defect row detection signal RE
The logic level of D becomes "H". If they do not match,
As a result of the electric charge of the node N1 being drawn to the ground through any of the transistors in the NMOS transistor string 72, the logic level of the defective row detection signal RED becomes "L".
【００１９】図７は、図５中の冗長主ワードアドレスヒ
ューズ回路６２の内部構成を示している。図７におい
て、１０１及び１０２は単位ヒューズ回路、１０３はイ
ンバータ、１０４及び１０５はＣＭＯＳトランスファゲ
ートである。単位ヒューズ回路１０１，１０２の各々
は、１本のヒューズ８１と、１個のＮＭＯＳトランジス
タ８２と、２個のＰＭＯＳトランジスタ８４，８７と、
１個のインバータ８５とで構成される。ＣＭＯＳトラン
スファゲート１０４，１０５の各々は、ＮＭＯＳトラン
ジスタ９１と、ＰＭＯＳトランジスタ９２とで構成され
る。２本のヒューズ８１は、２ビットの冗長主ワードア
ドレスＭＷＡ′を記憶するものである。プリチャージ信
号ＰＲＥが与えられると、個々の単位ヒューズ回路１０
１，１０２の中のＰＭＯＳトランジスタ８４がターンオ
ンする結果、ノードＮ２及びＮ３がいずれも“Ｈ”レベ
ルにプリチャージされる。そして、対応する欠陥ロウア
ドレス検知ヒューズ回路６１から“Ｈ”レベルの欠陥ロ
ウ検知信号ＲＥＤが供給されると、２本のヒューズ８１
の切断パターンに応じた２ビットの冗長主ワードアドレ
スＭＷＡ′がＣＭＯＳトランスファゲート１０４，１０
５に与えられる。ＣＭＯＳトランスファゲート１０４，
１０５は、“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤに応
答してターンオンし、与えられた冗長主ワードアドレス
ＭＷＡ′を出力する。なお、図５中の冗長副ワードアド
レスヒューズ回路６３と、分割位置アドレスヒューズ回
路６４とは、図７の冗長主ワードアドレスヒューズ回路
６２と同一の内部構成を備えている。FIG. 7 shows the internal structure of the redundant main word address fuse circuit 62 shown in FIG. In FIG. 7, 101 and 102 are unit fuse circuits, 103 is an inverter, and 104 and 105 are CMOS transfer gates. Each of the unit fuse circuits 101 and 102 includes one fuse 81, one NMOS transistor 82, two PMOS transistors 84 and 87,
It is composed of one inverter 85. Each of the CMOS transfer gates 104 and 105 is composed of an NMOS transistor 91 and a PMOS transistor 92. The two fuses 81 store a 2-bit redundant main word address MWA '. When the precharge signal PRE is applied, each unit fuse circuit 10
As a result of the PMOS transistor 84 in 1, 102 being turned on, both nodes N2 and N3 are precharged to the "H" level. When the defective row address detection fuse circuit 61 corresponding thereto supplies the defective row detection signal RED at the “H” level, the two fuses 81 are fed.
The 2-bit redundant main word address MWA 'corresponding to the cutting pattern of the CMOS transfer gates 104, 10
5 given. CMOS transfer gate 104,
Reference numeral 105 turns on in response to the defect row detection signal RED of "H" level, and outputs the given redundant main word address MWA '. The redundant sub word address fuse circuit 63 and the division position address fuse circuit 64 in FIG. 5 have the same internal configuration as the redundant main word address fuse circuit 62 in FIG.
【００２０】次に、上記構成を備えたＤＲＡＭの読み出
し動作について説明する。ここで、図２の通常メモリア
レイ中の２０４８ロウのうち通常副ワード線Ｐ１，Ｐ
２，Ｐ３，Ｐ４で示されたロウが欠陥ロウであり、この
うち実際に欠陥があるのは通常副ワード線Ｐ３のみであ
って、他の通常副ワード線Ｐ１，Ｐ２，Ｐ４には欠陥が
ないものとする。また、通常副ワード線Ｑ１，Ｑ２，Ｑ
３，Ｑ４で示されたロウが欠陥ロウであり、このうち実
際に欠陥があるのは通常副ワード線Ｑ２のみであって、
他の通常副ワード線Ｑ１，Ｑ３，Ｑ４には欠陥がないも
のとする。図４の冗長メモリアレイ中の１６冗長ロウの
うち冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４で示された
冗長ロウは、欠陥のある通常副ワード線Ｐ３及びＱ２の
救済に用いられるロウである。すなわち、冗長副ワード
線Ｒ３は列ブロック位置（分割位置）を同じくする通常
副ワード線Ｐ３の救済に、冗長副ワード線Ｒ２は列ブロ
ック位置（分割位置）を同じくする通常副ワード線Ｑ２
の救済にそれぞれ用いられるものとする。Next, the read operation of the DRAM having the above structure will be described. Here, among the 2048 rows in the normal memory array of FIG. 2, normal sub word lines P1 and P
The rows indicated by 2, P3 and P4 are defective rows, of which only the normal sub-word line P3 is actually defective, and the other normal sub-word lines P1, P2 and P4 are defective. Make it not exist. In addition, the normal sub word lines Q1, Q2, Q
The rows indicated by 3 and Q4 are defective rows. Of these, only the sub word line Q2 is actually defective.
It is assumed that the other normal sub word lines Q1, Q3, Q4 have no defect. Of the 16 redundant rows in the redundant memory array of FIG. 4, the redundant row indicated by redundant sub word lines R1, R2, R3, R4 is a row used for repairing defective normal sub word lines P3 and Q2. . That is, the redundant sub word line R3 is used to repair the normal sub word line P3 having the same column block position (division position), and the redundant sub word line R2 is the normal sub word line Q2 having the same column block position (division position).
Shall be used for the relief of each.
【００２１】まず、欠陥のある通常副ワード線Ｐ３の置
換先が冗長副ワード線Ｒ３になるように、図５中の１組
の冗長ヒューズ回路が予めプログラムされる。具体的に
は、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る１１
ビットの欠陥ロウアドレスが欠陥ロウアドレス検知ヒュ
ーズ回路６１に記憶され、冗長副ワード線Ｒ１，Ｒ２，
Ｒ３，Ｒ４に対応した冗長主ワード線４２に係る２ビッ
トの冗長主ワードアドレスＭＷＡ′が冗長主ワードアド
レスヒューズ回路６２に記憶され、４本の冗長副ワード
選択線４４のうちの冗長副ワード線Ｒ１，Ｒ２，Ｒ３，
Ｒ４に対応した１本の副ワード選択線に係る２ビットの
冗長副ワードアドレスＳＷＡ′が冗長副ワードアドレス
ヒューズ回路６３に記憶され、通常副ワード線Ｐ３及び
冗長副ワード線Ｒ３の列ブロック位置を示す２ビットの
分割位置アドレスＤＰＡすなわち“１１（２進数）”が
分割位置アドレスヒューズ回路６４に記憶される。ま
た、欠陥のある通常副ワード線Ｑ２の置換先が冗長副ワ
ード線Ｒ２になるように、図５中の他の１組の冗長ヒュ
ーズ回路が予めプログラムされる。具体的には、通常副
ワード線Ｑ２及び冗長副ワード線Ｒ２の列ブロック位置
を示す２ビットのアドレス“１０（２進数）”が分割位
置アドレスヒューズ回路６４に記憶される点を除いて、
通常副ワード線Ｐ３及び冗長副ワード線Ｒ３に係るプロ
グラミングと同様のプログラミングが行なわれる。First, one set of redundant fuse circuits in FIG. 5 is programmed in advance so that the defective normal sub-word line P3 is replaced with the redundant sub-word line R3. Specifically, 11 relating to the normal sub word lines P1, P2, P3, P4
The defective row address of the bit is stored in the defective row address detection fuse circuit 61, and the redundant sub word lines R1, R2,
The 2-bit redundant main word address MWA ′ relating to the redundant main word line 42 corresponding to R3 and R4 is stored in the redundant main word address fuse circuit 62, and the redundant sub word line of the four redundant sub word selection lines 44 is used. R1, R2, R3
A 2-bit redundant subword address SWA 'relating to one subword selection line corresponding to R4 is stored in the redundant subword address fuse circuit 63, and the column block positions of the normal subword line P3 and the redundant subword line R3 are stored. The indicated 2-bit division position address DPA, that is, “11 (binary number)” is stored in the division position address fuse circuit 64. Further, another set of redundant fuse circuits in FIG. 5 is programmed in advance so that the defective normal sub-word line Q2 is replaced with the redundant sub-word line R2. Specifically, except that a 2-bit address "10 (binary number)" indicating the column block position of the normal sub word line Q2 and the redundant sub word line R2 is stored in the division position address fuse circuit 64,
The same programming as that for the normal sub word line P3 and the redundant sub word line R3 is performed.
【００２２】通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に
係る欠陥ロウアドレスと一致するロウアドレスＲＡが、
１１ビットのアドレス信号Ａ0 〜Ａ10として、図１のＤ
ＲＡＭに与えられたものとする。続いて、コラムアドレ
スＣＡが１１ビットのアドレス信号Ａ0 〜Ａ10として同
ＤＲＡＭに与えられる。The row address RA that matches the defective row address associated with the normal sub word lines P1, P2, P3, P4 is
As 11-bit address signals A 0 to A 10 , D of FIG.
It is given to RAM. Then, the column address CA is applied to the DRAM as 11-bit address signals A 0 to A 10 .
【００２３】通常メモリブロック１３では、主ワードア
ドレスＭＷＡに対応した１本の通常主ワード線２２が通
常主ワードデコーダ２１により選択され、各々４本の通
常副ワード選択線２４のうちの副ワードアドレスＳＷＡ
に応じた１本の通常副ワード選択線が４個の通常副ワー
ドデコーダ２３（ＳＷＤ１〜ＳＷＤ４）によりそれぞれ
選択され、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４が４
個の通常副ワード線ドライバ２５により駆動される。こ
の結果、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る
欠陥ロウに属する５１２×４個の通常メモリセルの各々
から１ビットの記憶データが読み出される。通常コラム
スイッチ・センスアンプ列２９は、コラムデコーダ２８
と協働して、コラムアドレスＣＡに応じた１ビットの記
憶データを次段通常アンプ３０へ供給する。この結果、
通常データ信号ＮＤＴがセレクタ１５へ供給される。こ
の際、コラムアドレスＣＡが欠陥のない通常副ワード線
Ｐ１，Ｐ２，Ｐ４に係る列ブロックの位置を指定するア
ドレスである場合には例外なく正しい通常データ信号Ｎ
ＤＴがセレクタ１５へ供給されるが、コラムアドレスＣ
Ａが欠陥のある通常副ワード線Ｐ３に係る列ブロックの
位置を指定するアドレスである場合には不正の通常デー
タ信号ＮＤＴがセレクタ１５へ供給されることがある。In the normal memory block 13, one normal main word line 22 corresponding to the main word address MWA is selected by the normal main word decoder 21, and each of the four normal sub word selection lines 24 has a sub word address. SWA
One normal sub-word selection line corresponding to is selected by the four normal sub-word decoders 23 (SWD1 to SWD4) respectively, and the normal sub-word lines P1, P2, P3 and P4 are 4
It is driven by the individual normal sub-word line drivers 25. As a result, 1-bit storage data is read from each of the 512 × 4 normal memory cells belonging to the defective row related to the normal sub word lines P1, P2, P3, P4. The normal column switch / sense amplifier row 29 is the column decoder 28.
In cooperation with, the 1-bit storage data corresponding to the column address CA is supplied to the next-stage normal amplifier 30. As a result,
The normal data signal NDT is supplied to the selector 15. At this time, if the column address CA is an address designating the position of the column block related to the normal sub word lines P1, P2, P4 having no defect, the normal data signal N is correct without exception.
DT is supplied to the selector 15, but the column address C
If A is an address designating the position of the column block related to the defective normal sub word line P3, an incorrect normal data signal NDT may be supplied to the selector 15.
【００２４】一方、冗長メモリブロック１４では、冗長
制御回路４０が冗長主ワードアドレスＭＷＡ′、冗長副
ワードアドレスＳＷＡ′、イネーブル信号ＥＮ１〜ＥＮ
４及び切替信号Ｎ／Ｒを供給する。詳細には、通常副ワ
ード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る欠陥ロウアドレス
を記憶した欠陥ロウアドレス検知ヒューズ回路６１が
“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成し、これ
に対応した冗長主ワードアドレスヒューズ回路６２と、
冗長副ワードアドレスヒューズ回路６３と、分割位置ア
ドレスヒューズ回路６４とがそれぞれヒューズに記憶さ
れた冗長主ワードアドレスＭＷＡ′と、冗長副ワードア
ドレスＳＷＡ′と、“１１（２進数）”の分割位置アド
レスＤＰＡとを供給する。副ワードデコーダ制御回路６
５は、“１１（２進数）”の分割位置アドレスＤＰＡに
応じて、４つのイネーブル信号ＥＮ１〜ＥＮ４のうちの
１つのイネーブル信号ＥＮ３のみをアサートする。比較
器６６は、分割位置アドレスヒューズ回路６４から供給
された分割位置アドレスＤＰＡと、与えられたコラムア
ドレスＣＡのうちの副ビットアドレスＳＢＡとが一致し
た場合には救済が必要であることを示す“Ｈ”レベルの
切替信号Ｎ／Ｒを、その他の場合には救済が必要でない
ことを示す“Ｌ”レベルの切替信号Ｎ／Ｒをそれぞれセ
レクタ１５へ供給する。On the other hand, in the redundant memory block 14, the redundant control circuit 40 includes a redundant main word address MWA ', a redundant sub word address SWA', and enable signals EN1 to EN.
4 and the switching signal N / R. More specifically, the defective row address detection fuse circuit 61, which stores defective row addresses related to the normal sub-word lines P1, P2, P3, P4, generates a defective row detection signal RED of "H" level, and the redundancy corresponding thereto is generated. A main word address fuse circuit 62,
Redundant sub-word address fuse circuit 63 and division position address fuse circuit 64 are respectively stored in the fuses, and the redundant main word address MWA ', redundant sub-word address SWA', and division position address "11 (binary)" And DPA. Sub word decoder control circuit 6
5 asserts only one enable signal EN3 of the four enable signals EN1 to EN4 according to the division position address DPA of "11 (binary number)". The comparator 66 indicates that repair is required when the division position address DPA supplied from the division position address fuse circuit 64 and the sub bit address SBA of the applied column address CA match. An H "level switching signal N / R and an" L "level switching signal N / R indicating that repair is not required otherwise are supplied to the selector 15, respectively.
【００２５】更に、冗長メモリブロック１４では、冗長
制御回路４０から供給された冗長主ワードアドレスＭＷ
Ａ′に対応した１本の冗長主ワード線４２が冗長主ワー
ドデコーダ４１により選択される。また、４個の冗長副
ワードデコーダ４３（ＳＷＤ１〜ＳＷＤ４）のうちアサ
ートされたイネーブル信号ＥＮ３を受け取った１個の冗
長副ワードデコーダ（ＳＷＤ３）のみが動作して、対応
する４本の冗長副ワード選択線４４のうち冗長制御回路
４０から供給された副ワードアドレスＳＷＡ′に応じた
１本の冗長副ワード選択線が選択される。この結果、１
冗長ロウを構成する４本の冗長副ワード線Ｒ１，Ｒ２，
Ｒ３，Ｒ４のうちの１本の冗長副ワード線Ｒ３のみが冗
長副ワード線ドライバ４５により駆動され、該駆動され
た冗長副ワード線Ｒ３に係る５１２個の冗長メモリセル
の各々から１ビットの記憶データが読み出される。冗長
コラムスイッチ・センスアンプ列４９は、コラムデコー
ダ２８と協働して、コラムアドレスＣＡに応じた１ビッ
トの記憶データを次段冗長アンプ５０へ供給する。この
際、コラムアドレスＣＡが冗長副ワード線Ｒ３に係る列
ブロックの位置を指定するアドレスである場合には、例
外なく正しい冗長データ信号ＲＤＴがセレクタ１５へ供
給される。Further, in the redundant memory block 14, the redundant main word address MW supplied from the redundancy control circuit 40.
One redundant main word line 42 corresponding to A'is selected by the redundant main word decoder 41. Further, among the four redundant sub-word decoders 43 (SWD1 to SWD4), only one redundant sub-word decoder (SWD3) that has received the asserted enable signal EN3 operates to operate the corresponding four redundant sub-words. Of the selection lines 44, one redundant subword selection line corresponding to the subword address SWA 'supplied from the redundancy control circuit 40 is selected. As a result, 1
Four redundant sub word lines R1, R2, which form a redundant row
Only one redundant sub-word line R3 of R3 and R4 is driven by the redundant sub-word line driver 45, and 1-bit storage is performed from each of the 512 redundant memory cells associated with the driven redundant sub-word line R3. The data is read. The redundant column switch / sense amplifier row 49 cooperates with the column decoder 28 to supply 1-bit storage data corresponding to the column address CA to the next-stage redundant amplifier 50. At this time, if the column address CA is an address designating the position of the column block related to the redundant sub word line R3, the correct redundant data signal RDT is supplied to the selector 15 without exception.
【００２６】以上のようにして通常データ信号ＮＤＴ
と、冗長データ信号ＲＤＴと、切替信号Ｎ／Ｒとがセレ
クタ１５に供給されると、セレクタ１５は、切替信号Ｎ
／Ｒに応じて、通常データ信号ＮＤＴと冗長データ信号
ＲＤＴとのいずれかをデータ信号ＤＴとして選択的に出
力する。詳細には、コラムアドレスＣＡが欠陥のない通
常副ワード線Ｐ１，Ｐ２，Ｐ４に係る列ブロックの位置
を指定するアドレスである場合には、救済が必要でない
ことを示す“Ｌ”レベルの切替信号Ｎ／Ｒが供給される
結果、通常データ信号ＮＤＴがデータ信号ＤＴとして選
択される。また、コラムアドレスＣＡが欠陥のある通常
副ワード線Ｐ３に係る列ブロックの位置を指定するアド
レスである場合には、救済が必要であることを示す
“Ｈ”レベルの切替信号Ｎ／Ｒが供給される結果、冗長
データ信号ＲＤＴがデータ信号ＤＴとして選択される。
つまり、与えられたロウアドレスＲＡが欠陥ロウの位置
を指定するアドレスである場合には、続いて与えられた
コラムアドレスＣＡに応じて、欠陥ロウの中の欠陥のな
い通常副ワード線Ｐ１，Ｐ２，Ｐ４はそのまま使用さ
れ、欠陥ロウの中の欠陥のある通常副ワード線Ｐ３のみ
が冗長副ワード線Ｒ３に置換されるのである。As described above, the normal data signal NDT
When the redundant data signal RDT and the switching signal N / R are supplied to the selector 15, the selector 15 causes the switching signal N
Either the normal data signal NDT or the redundant data signal RDT is selectively output as the data signal DT according to / R. Specifically, when the column address CA is an address designating the position of the column block related to the normal sub word lines P1, P2, P4 having no defect, an "L" level switching signal indicating that repair is not necessary. As a result of supplying N / R, the normal data signal NDT is selected as the data signal DT. If the column address CA is an address designating the position of the column block associated with the defective normal sub-word line P3, the "H" level switching signal N / R indicating that repair is required is supplied. As a result, the redundant data signal RDT is selected as the data signal DT.
That is, when the given row address RA is an address designating the position of the defective row, the normal sub-word lines P1 and P2 having no defect in the defective row are successively generated according to the column address CA given subsequently. , P4 are used as they are, and only the defective normal sub-word line P3 in the defective row is replaced with the redundant sub-word line R3.
【００２７】通常副ワード線Ｑ１，Ｑ２，Ｑ３，Ｑ４に
係る欠陥ロウアドレスと一致するロウアドレスＲＡが図
１のＤＲＡＭに与えられたときには、続いて与えられた
コラムアドレスＣＡに応じて、欠陥ロウの中の欠陥のな
い通常副ワード線Ｑ１，Ｑ３，Ｑ４はそのまま使用さ
れ、欠陥ロウの中の欠陥のある通常副ワード線Ｑ２のみ
が冗長副ワード線Ｒ２に置換される。これから容易に類
推できるように、最大４欠陥ロウを１冗長ロウで救済で
きる。When a row address RA that matches the defective row address associated with the normal sub-word lines Q1, Q2, Q3 and Q4 is applied to the DRAM of FIG. 1, the defective row address RA is subsequently received in accordance with the applied column address CA. The normal sub-word lines Q1, Q3, Q4 having no defect in are used as they are, and only the normal sub-word line Q2 having a defect in the defective row is replaced with the redundant sub-word line R2. As can be easily inferred from this, a maximum of four defective rows can be repaired by one redundant row.
【００２８】なお、与えられたロウアドレスＲＡが無欠
陥ロウの位置を指定するアドレスである場合には、いず
れの欠陥ロウドレス検知ヒューズ回路６１も“Ｈ”レベ
ルの欠陥ロウ検知信号ＲＥＤを生成しないので、比較器
６６は、分割位置アドレスヒューズ回路６４のプログラ
ミング内容にかかわらず、救済が必要でないことを示す
“Ｌ”レベルの切替信号Ｎ／Ｒをセレクタ１５へ供給す
る。したがって、セレクタ１５は、ロウアドレスＲＡ及
びコラムアドレスＣＡに応じて通常メモリブロック１３
から供給された通常データ信号ＮＤＴを、データ信号Ｄ
Ｔとして選択する。When the given row address RA is an address designating the position of a defect-free row, none of the defective row dress detection fuse circuits 61 generate the "H" level defective row detection signal RED. The comparator 66 supplies the selector 15 with the "L" level switching signal N / R indicating that repair is not required, regardless of the programming content of the division position address fuse circuit 64. Therefore, the selector 15 selects the normal memory block 13 according to the row address RA and the column address CA.
The normal data signal NDT supplied from
Select as T.
【００２９】以上説明してきたとおり、上記ＤＲＡＭに
よれば、欠陥ロウの中の実際に欠陥を持つ通常副ワード
線のみを同一分割位置（同一の列ブロック位置）にある
冗長副ワード線に置換することとしたので、副ワード線
単位でロウの置換を行なえる結果、冗長救済効率が改善
される。従来は主ワード線単位でロウの置換が行なわれ
ていたことを考えると、Ｋを列ブロック数（上記の例で
はＫ＝４）とすると、冗長救済効率が最大Ｋ倍に改善さ
れる。As described above, according to the DRAM, only the normal sub-word line having an actual defect in the defective row is replaced with the redundant sub-word line at the same division position (same column block position). Therefore, the row replacement can be performed in the unit of the sub-word line, and as a result, the redundancy repair efficiency is improved. Considering that row replacement is conventionally performed in units of main word lines, if K is the number of column blocks (K = 4 in the above example), the redundancy repair efficiency is improved up to K times.
【００３０】しかも、上記ＤＲＡＭによれば、記憶され
た分割位置アドレスＤＰＡに応じて４個の冗長副ワード
デコーダ４３（ＳＷＤ１〜ＳＷＤ４）のうちの所要の１
個（例えば欠陥のある通常副ワード線Ｐ３の置換先であ
る冗長副ワード線Ｒ３に係る冗長副ワードデコーダＳＷ
Ｄ３）のみが動作するように該４個の冗長副ワードデコ
ーダ４３を制御するための副ワードデコーダ制御回路６
５を備えた構成を採用したので、冗長副ワード選択線４
４及び冗長副ワード線４６の駆動電流が低減される。な
お、記憶された分割位置アドレスＤＰＡに応じて４個の
通常副ワードデコーダ２３（ＳＷＤ１〜ＳＷＤ４）のう
ちの１個（例えば欠陥のある通常副ワード線Ｐ３に係る
通常副ワードデコーダＳＷＤ３）のみが動作しないよう
に該４個の通常副ワードデコーダ２３を副ワードデコー
ダ制御回路６５で更に制御するようにすれば、冗長メモ
リブロック１４を備えない場合と同程度までワード線駆
動電流が低減される。ただし、副ワードデコーダ制御回
路６５の配設を省略しても、冗長救済効率の改善効果に
変わりはない。Moreover, according to the DRAM, a required one of the four redundant sub-word decoders 43 (SWD1 to SWD4) is selected according to the stored division position address DPA.
(For example, the redundant sub-word decoder SW associated with the redundant sub-word line R3 that is the replacement destination of the defective normal sub-word line P3)
Sub word decoder control circuit 6 for controlling the four redundant sub word decoders 43 so that only D3) operates.
5 is adopted, the redundant sub word selection line 4
4 and the redundant sub word line 46 are reduced in drive current. Note that only one of the four normal sub-word decoders 23 (SWD1 to SWD4) (for example, the normal sub-word decoder SWD3 related to the defective normal sub-word line P3) corresponds to the stored division position address DPA. If the four normal sub-word decoders 23 are further controlled by the sub-word decoder control circuit 65 so as not to operate, the word line drive current is reduced to the same extent as in the case where the redundant memory block 14 is not provided. However, even if the arrangement of the sub-word decoder control circuit 65 is omitted, the effect of improving the redundancy repair efficiency remains unchanged.
【００３１】また、上記ＤＲＡＭによれば、個々の冗長
ヒューズ回路において、欠陥ロウアドレス検知ヒューズ
回路６１の出力すなわち欠陥ロウ検知信号ＲＥＤに基づ
いて、冗長主ワードアドレスヒューズ回路６２、冗長副
ワードアドレスヒューズ回路６３及び分割位置アドレス
ヒューズ回路６４の各々の記憶情報を読み出すこととし
たので、欠陥の多い分割位置に多数組の冗長ヒューズ回
路を割り当てるなど、柔軟なヒューズ・プログラミング
が可能になる。つまり、冗長制御回路４０の中のヒュー
ズを有効に利用できる。ただし、冗長ヒューズ回路と冗
長主ワード線との対応関係が固定されるという制約が生
じるけれども、冗長主ワードアドレスヒューズ回路６２
の配設を省略することにより冗長制御回路４０の中のヒ
ューズの数を低減してもよい。冗長副ワードアドレスヒ
ューズ回路６３についても同様である。Further, according to the DRAM, in each redundant fuse circuit, the redundant main word address fuse circuit 62 and the redundant sub word address fuse are outputted based on the output of the defective row address detection fuse circuit 61, that is, the defective row detection signal RED. Since the stored information of each of the circuit 63 and the division position address fuse circuit 64 is read, flexible fuse programming such as assigning a large number of redundant fuse circuits to division positions having many defects becomes possible. That is, the fuse in the redundancy control circuit 40 can be effectively used. However, although there is a constraint that the correspondence between the redundant fuse circuit and the redundant main word line is fixed, the redundant main word address fuse circuit 62
The number of fuses in the redundancy control circuit 40 may be reduced by omitting the arrangement of the above. The same applies to the redundant sub word address fuse circuit 63.
【００３２】なお、１欠陥ロウ中の複数の通常副ワード
線に欠陥がある場合に対応するためには、分割位置アド
レスヒューズ回路６４の中のヒューズの数を増やせばよ
い。例えば、４本のヒューズの各々が異なる分割位置ア
ドレスを表わすこととすれば、図２中の通常副ワード線
Ｐ１，Ｐ２，Ｐ３，Ｐ４で示されたロウの中の複数の通
常副ワード線（例えばＰ３及びＰ４）に欠陥がある場合
でも、副ワード線単位のロウの置換が可能になる。In order to deal with the case where there are defects in a plurality of normal sub-word lines in one defective row, the number of fuses in the division position address fuse circuit 64 may be increased. For example, assuming that each of the four fuses represents a different division position address, a plurality of normal sub-word lines (in the rows shown by the normal sub-word lines P1, P2, P3 and P4 in FIG. 2) ( For example, even if there is a defect in P3 and P4), it becomes possible to replace the row in sub word line units.
【００３３】[0033]
【発明の効果】以上説明してきたとおり、本発明によれ
ば、階層型ワード線構造をとるアドレスマルチプレクス
入力型の半導体記憶装置において副ワード線単位でロウ
の置換を行なうこととしたので、該半導体記憶装置の冗
長救済効率が改善される。As described above, according to the present invention, row replacement is performed in sub word line units in an address multiplex input type semiconductor memory device having a hierarchical word line structure. The redundancy repair efficiency of the semiconductor memory device is improved.
【図１】本発明に係るＤＲＡＭの概略構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a schematic configuration of a DRAM according to the present invention.
【図２】図１中の通常メモリブロックの内部構成を示す
ブロック図である。FIG. 2 is a block diagram showing an internal configuration of a normal memory block in FIG.
【図３】図２中の通常副ワード線ドライバの内部構成を
示す図である。3 is a diagram showing an internal configuration of a normal sub word line driver in FIG.
【図４】図１中の冗長メモリブロックの内部構成を示す
ブロック図である。FIG. 4 is a block diagram showing an internal configuration of a redundant memory block in FIG.
【図５】図４中の冗長制御回路の内部構成を示すブロッ
ク図である。5 is a block diagram showing an internal configuration of a redundancy control circuit in FIG.
【図６】図５中の欠陥ロウアドレス検知ヒューズ回路の
内部構成を示す図である。6 is a diagram showing an internal configuration of a defective row address detection fuse circuit in FIG.
【図７】図５中の冗長主ワードアドレスヒューズ回路の
内部構成を示す図である。7 is a diagram showing an internal configuration of a redundant main word address fuse circuit in FIG.
１１ ロウアドレスバッファ １２ コラムアドレスバッファ １３ 通常メモリブロック １４ 冗長メモリブロック １５ セレクタ ２１ 通常主ワードデコーダ ２２ 通常主ワード線 ２３ 通常副ワードデコーダ ２４ 通常副ワード選択線 ２５ 通常副ワード線ドライバ ２６ 通常副ワード線 ２７ 通常サブアレイ ２８ コラムデコーダ ２９ 通常コラムスイッチ・センスアンプ列 ３０ 次段通常アンプ ４０ 冗長制御回路 ４１ 冗長主ワードデコーダ ４２ 冗長主ワード線 ４３ 冗長副ワードデコーダ ４４ 冗長副ワード選択線 ４５ 冗長副ワード線ドライバ ４６ 冗長副ワード線 ４７ 冗長サブアレイ ４９ 冗長コラムスイッチ・センスアンプ列 ５０ 次段冗長アンプ ６１ 欠陥ロウアドレス検知ヒューズ回路 ６２ 冗長主ワードアドレスヒューズ回路 ６３ 冗長副ワードアドレスヒューズ回路 ６４ 分割位置アドレスヒューズ回路 ６５ 副ワードデコーダ制御回路 ６６ 比較器 ７１ ヒューズ列 ７２ ＮＭＯＳトランジスタ列 ７３ インバータ列 ７４，７７ ＰＭＯＳトランジスタ ７５，７６ インバータ ８１ ヒューズ ８２ ＮＭＯＳトランジスタ ８４，８７ ＰＭＯＳトランジスタ ８５ インバータ ９１ ＮＭＯＳトランジスタ ９２ ＰＭＯＳトランジスタ １０１，１０２ 単位ヒューズ回路 １０３ インバータ １０４，１０５ ＣＭＯＳトランスファゲート Ａ0 〜Ａ10 アドレス信号 ＣＡ コラムアドレス ＣＳ１〜ＣＳ４ コラム選択線 ＤＴ データ信号 ＤＰＡ 分割位置アドレス ＥＮ１〜ＥＮ４ イネーブル信号 ＭＢＡ 主ビットアドレス ＭＷＡ 主ワードアドレス ＭＷＡ′ 冗長主ワードアドレス Ｎ１〜Ｎ３ ノード ＮＤＴ 通常データ信号 Ｎ／Ｒ 切替信号 Ｐ１〜Ｐ４ 欠陥ロウの通常副ワード線 ＰＲＥ プリチャージ信号 Ｑ１〜Ｑ４ 欠陥ロウの通常副ワード線 Ｒ１〜Ｒ４ 置換先の冗長副ワード線 ＲＡ ロウアドレス ＲＤＴ 冗長データ信号 ＲＥＤ 欠陥ロウ検知信号 ＳＢＡ 副ビットアドレス ＳＷＡ 副ワードアドレス ＳＷＡ′ 冗長副ワードアドレス11 row address buffer 12 column address buffer 13 normal memory block 14 redundant memory block 15 selector 21 normal main word decoder 22 normal main word line 23 normal sub word decoder 24 normal sub word select line 25 normal sub word line driver 26 normal sub word line 27 Normal Sub Array 28 Column Decoder 29 Normal Column Switch / Sense Amplifier Row 30 Next Stage Normal Amplifier 40 Redundancy Control Circuit 41 Redundant Main Word Decoder 42 Redundant Main Word Line 43 Redundant Sub Word Decoder 44 Redundant Sub Word Select Line 45 Redundant Sub Word Line Driver 46 redundant sub-word line 47 redundant sub-array 49 redundant column switch / sense amplifier row 50 next-stage redundant amplifier 61 defective row address detection fuse circuit 62 redundant main word address fuse circuit 63 redundant Long sub word address fuse circuit 64 Divided position address fuse circuit 65 Sub word decoder control circuit 66 Comparator 71 Fuse row 72 NMOS transistor row 73 Inverter row 74,77 PMOS transistor 75,76 Inverter 81 Fuse 82 NMOS transistor 84,87 PMOS transistor 85 inverter 91 NMOS transistor 92 PMOS transistor 101, 102 unit fuse circuit 103 inverter 104, 105 CMOS transfer gate A 0 to A 10 address signal CA column address CS1 to CS4 column selection line DT data signal DPA division position address EN1 to EN4 enable signal MBA main bit address MWA main word address MWA 'redundant main word address N1 to N3 Node NDT normal data signal N / R switching signal P1 to P4 defective row normal sub word line PRE precharge signal Q1 to Q4 defective row normal sub word line R1 to R4 replacement destination redundant sub word line RA row address RDT redundant data Signal RED Defect row detection signal SBA Sub bit address SWA Sub word address SWA 'Redundant sub word address
Claims (6)
チプレクス入力型の半導体記憶装置であって、 与えられたロウアドレスが欠陥ロウの位置を指定するア
ドレスである場合には、与えられたコラムアドレスに応
じて、前記欠陥ロウの中の欠陥のない通常副ワード線は
そのまま使用し、かつ前記欠陥ロウの中の欠陥のある通
常副ワード線のみを冗長副ワード線に置換するようにし
たことを特徴とする半導体記憶装置。1. An address multiplex input type semiconductor memory device having a hierarchical word line structure, wherein when a given row address is an address designating a defective row position, a given column address is given. Accordingly, the normal subword line having no defect in the defective row is used as it is, and only the normal subword line having the defect in the defective row is replaced with the redundant subword line. A characteristic semiconductor memory device.
チプレクス入力型の半導体記憶装置であって、 与えられたロウアドレスに応じた通常メモリセルから読
み出した記憶データを供給するための通常メモリブロッ
クと、 前記通常メモリブロック中の欠陥ロウの位置を示す欠陥
ロウアドレスと、該欠陥ロウアドレスに対応して少なく
とも１個の列ブロックの位置を指定するための少なくと
も１つの分割位置アドレスとを記憶し、かつ、前記与え
られたロウアドレスが前記記憶された欠陥ロウアドレス
と一致しかつ与えられたコラムアドレスのうちの列ブロ
ック位置指定部分が前記記憶された分割位置アドレスの
うちの１つと一致した場合には、欠陥のある通常副ワー
ド線と同一分割位置にある冗長副ワード線で指定された
冗長メモリセルから読み出した記憶データを供給するた
めの冗長メモリブロックと、 前記通常メモリセルから読み出された記憶データと、前
記冗長メモリセルから読み出された記憶データとのいず
れかを選択的に出力するためのセレクタとを備えたこと
を特徴とする半導体記憶装置。2. An address multiplex input type semiconductor memory device having a hierarchical word line structure, comprising: a normal memory block for supplying storage data read from a normal memory cell corresponding to a given row address. Storing a defective row address indicating a position of a defective row in the normal memory block, and at least one division position address for designating a position of at least one column block corresponding to the defective row address, And if the given row address matches the stored defective row address and the column block position designating portion of the given column address matches one of the stored division position addresses. From the redundant memory cell specified by the redundant sub word line at the same division position as the defective normal sub word line. A redundant memory block for supplying the protruding storage data, a storage data read from the normal memory cell, or a storage data read from the redundant memory cell is selectively output. And a selector for the semiconductor memory device.
チプレクス入力型の半導体記憶装置であって、 各々データを記憶するためのＬロウ（Ｌは整数）の通常
メモリセルをそれぞれ有するＪ×Ｋ個（Ｊ，Ｋは整数）
の通常サブアレイで構成されるように、Ｊ行Ｋ列のブロ
ックに分割された通常メモリアレイと、 各々前記通常メモリアレイのうちの１個の行ブロックを
構成するＫ個の通常サブアレイに対して共通に１本ずつ
設けられたＪ本の通常主ワード線と、 各々前記通常メモリアレイのうちの１個の列ブロックを
構成するＪ個の通常サブアレイに対して共通にＬ本ずつ
設けられたＫ組の通常副ワード選択線と、 前記Ｊ×Ｋ個の通常サブアレイの各々が有するＬロウの
通常メモリセルに接続されるように、前記Ｊ×Ｋ個の通
常サブアレイの各々にＬ本ずつ設けられたＪ×Ｋ組の通
常副ワード線と、 与えられたロウアドレスの一部からなる主ワードアドレ
スに応じて、前記Ｊ本の通常主ワード線のうちの１本を
選択するための通常主ワードデコーダ手段と、 各々前記与えられたロウアドレスの他の部分からなる副
ワードアドレスに応じて、前記Ｋ組の通常副ワード選択
線のうちの対応する１組を構成するＬ本の通常副ワード
選択線のうちの１本をそれぞれ選択するためのＫ個の通
常副ワードデコーダと、 各々前記通常主ワード線の選択及び前記通常副ワード選
択線の選択に応じて、前記Ｊ×Ｋ組の通常副ワード線の
うちの対応する１組を構成するＬ本の通常副ワード線の
うちの１本をそれぞれ選択的に駆動するためのＪ×Ｋ個
の通常副ワード線ドライバと、 各々データを記憶するためのＮロウ（Ｎは整数）の冗長
メモリセルをそれぞれ有するＭ×Ｋ個（Ｍは整数）の冗
長サブアレイで構成されるように、Ｍ行Ｋ列のブロック
に分割された冗長メモリアレイと、 各々前記冗長メモリアレイのうちの１個の行ブロックを
構成するＫ個の冗長サブアレイに対して共通に１本ずつ
設けられたＭ本の冗長主ワード線と、 各々前記冗長メモリアレイのうちの１個の列ブロックを
構成するＭ個の冗長サブアレイに対して共通にＮ本ずつ
設けられたＫ組の冗長副ワード選択線と、 前記Ｍ×Ｋ個の冗長サブアレイの各々が有するＮロウの
冗長メモリセルに接続されるように、前記Ｍ×Ｋ個の冗
長サブアレイの各々にＮ本ずつ設けられたＭ×Ｋ組の通
常副ワード線と、 前記通常メモリアレイ中の欠陥ロウの位置を示す欠陥ロ
ウアドレスと、該欠陥ロウアドレスに対応した冗長主ワ
ードアドレスと、前記欠陥ロウアドレスに対応した冗長
副ワードアドレスと、前記欠陥ロウアドレスに係る通常
副ワード線の欠陥位置に対応して少なくとも１個の列ブ
ロックの位置を指定するための少なくとも１つの分割位
置アドレスとを記憶し、かつ前記与えられたロウアドレ
スが前記記憶された欠陥ロウアドレスと一致した場合に
は前記記憶された冗長主ワードアドレス及び冗長副ワー
ドアドレスを供給するとともに、前記与えられたロウア
ドレスが前記記憶された欠陥ロウアドレスと一致しかつ
与えられたコラムアドレスのうちの列ブロック位置指定
部分が前記記憶された分割位置アドレスのうちの１つと
一致した場合には救済が必要であることを示し、その他
の場合には救済が必要でないことを示す切替信号を供給
するための冗長制御回路と、 前記冗長制御回路から供給された冗長主ワードアドレス
に応じて、前記Ｍ本の冗長主ワード線のうちの１本を選
択するための冗長主ワードデコーダ手段と、 各々前記冗長制御回路から供給された冗長副ワードアド
レスに応じて、前記Ｋ組の冗長副ワード選択線のうちの
対応する１組を構成するＮ本の冗長副ワード選択線のう
ちの１本をそれぞれ選択するためのＫ個の冗長副ワード
デコーダと、 各々前記冗長主ワード線の選択及び前記冗長副ワード選
択線の選択に応じて、前記Ｍ×Ｋ組の冗長副ワード線の
うちの対応する１組を構成するＮ本の冗長副ワード線の
うちの１本をそれぞれ選択的に駆動するためのＭ×Ｋ個
の冗長副ワード線ドライバと、 前記与えられたコラムアドレスに応じて、前記通常メモ
リアレイ中の前記主ワードアドレス及び前記副ワードア
ドレスで選択された１ロウの通常メモリセルの中から１
個の通常メモリセルを、前記冗長メモリアレイ中の前記
冗長主ワードアドレス及び前記冗長副ワードアドレスで
選択された１ロウの冗長メモリセルの中から１個の冗長
メモリセルをそれぞれ選択するためのコラムデコーダ手
段と、 前記コラムデコーダ手段により選択された１個の通常メ
モリセルの記憶データを読み出すための手段と、 前記コラムデコーダ手段により選択された１個の冗長メ
モリセルの記憶データを読み出すための手段と、 救済が必要でないことを前記冗長制御回路から供給され
た切替信号が示す場合には前記読み出された通常メモリ
セルの記憶データを、救済が必要であることを前記冗長
制御回路から供給された切替信号が示す場合には前記読
み出された冗長メモリセルの記憶データをそれぞれ選択
して出力するためのセレクタとを備えたことを特徴とす
る半導体記憶装置。3. An address multiplex input type semiconductor memory device having a hierarchical word line structure, each having J rows and L rows (L is an integer) of normal memory cells for storing data, respectively. (J and K are integers)
Common memory array divided into blocks of J rows and K columns so as to be composed of the normal sub-arrays, and K common sub-arrays each constituting one row block of the normal memory array. J regular main word lines provided for each of the above-described conventional main memory arrays, and K sets each provided for each of the J ordinary sub-arrays constituting one column block of the ordinary memory array. L normal lines are provided in each of the J × K normal sub-arrays so as to be connected to the normal sub-word selection lines of the above and the normal memory cells of L rows in each of the J × K normal sub-arrays. A normal main word decoder for selecting one of the J normal main word lines according to a J × K group of normal sub word lines and a main word address consisting of a part of a given row address. Means and Of the L normal subword selection lines that make up a corresponding one of the K sets of normal subword selection lines in accordance with a subword address composed of the other part of the given row address. K normal subword decoders for selecting one of each of the J × K sets of normal subword lines according to the selection of the normal main word line and the selection of the normal subword selection line. , J × K normal sub-word line drivers for selectively driving one of the L normal sub-word lines forming a corresponding set, and N rows for storing data, respectively. A redundant memory array divided into blocks of M rows and K columns so as to be composed of M × K (M is an integer) redundant sub-arrays each having (N is an integer) redundant memory cells; One of the arrays M redundant main word lines provided in common to K redundant sub-arrays forming one row block, and M redundant main word lines each forming one column block in the redundant memory array. N redundant redundant sub-word selection lines, which are commonly provided for each redundant sub-array, and N rows of redundant memory cells in each of the M × K redundant sub-arrays. Corresponding to M × K sets of normal sub-word lines, N sets of each of the M × K redundant sub-arrays, a defective row address indicating the position of the defective row in the normal memory array, and the defective row address. Redundant main word address, redundant subword address corresponding to the defective row address, and at least one column block position corresponding to the defective position of the normal subword line associated with the defective row address. At least one division position address for designating, and when the given row address matches the stored defective row address, the stored redundant main word address and redundant sub word address are stored. Upon supply, the given row address matches the stored defective row address and the column block position designating portion of the given column address matches one of the stored division position addresses. In some cases, a redundancy control circuit for supplying a switching signal indicating that relief is necessary and in other cases no relief is required, and a redundant main word address supplied from the redundancy control circuit Redundant main word decoder means for selecting one of the M redundant main word lines; In accordance with the redundant subword address supplied from the control circuit, one of the N redundant subword selection lines forming a corresponding one of the K sets of redundant subword selection lines is selected. K redundant sub-word decoders, and a corresponding one of the M × K redundant sub-word lines corresponding to the selection of the redundant main word line and the selection of the redundant sub-word selection line. M × K redundant sub-word line drivers for selectively driving one of the N redundant sub-word lines that are configured, and in the normal memory array according to the given column address. 1 out of 1 row normal memory cells selected by the main word address and the sub word address of
A column for selecting one normal memory cell from the redundant memory cells of one row selected by the redundant main word address and the redundant subword address in the redundant memory array. Decoder means, means for reading the storage data of one normal memory cell selected by the column decoder means, and means for reading the storage data of one redundant memory cell selected by the column decoder means When the switching signal supplied from the redundancy control circuit indicates that repair is not necessary, the redundancy control circuit supplies the read storage data of the normal memory cell to the repair control circuit. When the switching signal indicates that the read data is stored in the redundant memory cells, the data for selecting and outputting the stored data is output. The semiconductor memory device is characterized in that a connector.
て、 前記冗長制御回路は、 各々欠陥ロウアドレスを記憶するためのヒューズを有
し、かつ各々前記与えられたロウアドレスが前記ヒュー
ズに記憶された欠陥ロウアドレスと一致した場合には欠
陥ロウ検知信号を生成するための複数の欠陥ロウアドレ
ス検知ヒューズ回路と、 各々冗長主ワードアドレスを記憶するためのヒューズを
有し、かつ各々前記複数の欠陥ロウアドレス検知ヒュー
ズ回路のうちの対応する欠陥ロウアドレス検知ヒューズ
回路が欠陥ロウ検知信号を生成した場合には前記ヒュー
ズに記憶された冗長主ワードアドレスを供給するための
複数の冗長主ワードアドレスヒューズ回路と、 各々冗長副ワードアドレスを記憶するためのヒューズを
有し、かつ各々前記複数の欠陥ロウアドレス検知ヒュー
ズ回路のうちの対応する欠陥ロウアドレス検知ヒューズ
回路が欠陥ロウ検知信号を生成した場合には前記ヒュー
ズに記憶された冗長副ワードアドレスを供給するための
複数の冗長副ワードアドレスヒューズ回路と、 各々分割位置アドレスを記憶するためのヒューズを有
し、かつ各々前記複数の欠陥ロウアドレス検知ヒューズ
回路のうちの対応する欠陥ロウアドレス検知ヒューズ回
路が欠陥ロウ検知信号を生成した場合には前記ヒューズ
に記憶された分割位置アドレスを供給するための複数の
分割位置アドレスヒューズ回路と、 前記複数の欠陥ロウアドレス検知ヒューズ回路のうちの
いずれかが欠陥ロウ検知信号を生成し、かつ前記複数の
分割位置アドレスヒューズ回路のうちのいずれかから供
給された分割位置アドレスと、前記与えられたコラムア
ドレスのうちの列ブロック位置指定部分とが一致した場
合には救済が必要であることを示し、その他の場合には
救済が必要でないことを示す切替信号を供給するための
比較器とを備えたことを特徴とする半導体記憶装置。4. The semiconductor memory device according to claim 3, wherein the redundancy control circuit has a fuse for storing a defective row address, and the given row address is stored in the fuse. A plurality of defective row address detection fuse circuits for generating a defective row detection signal when they match the defective row address, and a fuse for storing a redundant main word address, and each of the plurality of defective row addresses. A plurality of redundant main word address fuse circuits for supplying a redundant main word address stored in the fuse when a corresponding defective row address detection fuse circuit of the address detection fuse circuits generates a defective row detection signal; , Each having a fuse for storing a redundant subword address, and each having a plurality of defective blocks. A plurality of redundant sub-word address fuse circuits for supplying a redundant sub-word address stored in the fuse when a corresponding defective row address detection fuse circuit of the address detection fuse circuits generates a defective row detection signal; , Each of which has a fuse for storing a division position address, and which fuse is detected when a corresponding defective row address detection fuse circuit among the plurality of defective row address detection fuse circuits generates a defective row detection signal. A plurality of division position address fuse circuits for supplying division position addresses stored in the plurality of division position addresses, and one of the plurality of defect row address detection fuse circuits that generates a defect row detection signal, and the plurality of division position address fuse circuits. Divided position address supplied from one of the address fuse circuits , For supplying a switching signal indicating that the relief is necessary when the column block position designating portion of the given column address matches, and in other cases indicating that the relief is not necessary. A semiconductor memory device comprising: a comparator.
て、 前記冗長制御回路は、前記複数の分割位置アドレスヒュ
ーズ回路のうちのいずれかから供給された分割位置アド
レスに応じて、前記Ｋ個の冗長副ワードデコーダのうち
の前記供給された分割位置アドレスで指定された位置の
列ブロックに対応した冗長副ワードデコーダのみが動作
するように、前記Ｋ個の冗長副ワードデコーダの各々を
制御するための副ワードデコーダ制御回路を更に備えた
ことを特徴とする半導体記憶装置。5. The semiconductor memory device according to claim 4, wherein the redundancy control circuit has the K redundancy units according to a division position address supplied from any one of the plurality of division position address fuse circuits. For controlling each of the K redundant sub-word decoders so that only the redundant sub-word decoder corresponding to the column block at the position designated by the supplied division position address of the sub-word decoders operates. A semiconductor memory device further comprising a sub-word decoder control circuit.
て、 前記副ワードデコーダ制御回路は、前記Ｋ個の通常副ワ
ードデコーダのうちの前記供給された分割位置アドレス
で指定された位置の列ブロックに対応した通常副ワード
デコーダのみが動作しないように、前記Ｋ個の通常副ワ
ードデコーダの各々を制御する機能を更に備えたことを
特徴とする半導体記憶装置。6. The semiconductor memory device according to claim 5, wherein the sub-word decoder control circuit is arranged in a column block at a position designated by the supplied division position address of the K normal sub-word decoders. A semiconductor memory device further comprising a function of controlling each of the K normal subword decoders so that only the corresponding normal subword decoder does not operate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213096A true JPH09213096A (en) | 1997-08-15 |
| JP3797697B2 JP3797697B2 (en) | 2006-07-19 |
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ID=11930332
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| Application Number | Title | Priority Date | Filing Date |
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1996
- 1996-02-02 JP JP01694796A patent/JP3797697B2/en not_active Expired - Fee Related
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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