JPH09212542A

JPH09212542A - Ｌｓｉチップ面積見積もり装置

Info

Publication number: JPH09212542A
Application number: JP8019771A
Authority: JP
Inventors: Nobuyoshi Nakajima; 伸佳中島; Koujirou Kaizuka; 幸次朗貝塚
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-06
Filing date: 1996-02-06
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】高精度かつ高速でＬＳＩチップの面積を見積
もることができる、ＬＳＩチップ面積見積もり装置の提
供が望まれている。【解決手段】複数のセルがまとめて形成されて機能回
路をなすブロックが複数と、これらブロック間の電気的
接続をなすブロック間配線とを備えたＬＳＩチップの面
積を見積もる装置１０である。ＬＳＩチップの回路ネッ
トワークおよびそのデザインルール、セルの大きさや形
状、端子位置等からなるセル情報を基に、回路ネットワ
ークにおけるセルを節点、各セル間の接続を枝とみなし
たグラフ上で、各節点を最小のカットで２つの集合に分
割することを再帰的に繰り返していくＭｉｎ−Ｃｕｔア
ルゴリズムにより、ブロックの面積を見積もるブロック
面積見積もり手段１７を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のブロックと
これらブロック間を接続するブロック間配線とを備えた
ＬＳＩチップの、面積を見積もるためのＬＳＩチップ面
積見積もり装置に関する。

【０００２】

【従来の技術】近年、ＬＳＩ（大規模集積回路）の大規
模化がますます進むに伴い、例えばＡＳＩＣ（Applicat
ion Specific Integrated Circuit ）設計を行う場合で
は、論理設計段階においてもフロアプランが不可欠とな
っている。フロアプランなしで設計を行うと設計マージ
ンの増大や配線容量の増大が生じ、高性能チップの実現
が極めて困難になってしまうからである。したがって、
フロアプランナーの果たす役割は重要であり、中でもフ
ロアプラン段階のチップ面積見積もりについては、チッ
プ面積が作製されるＬＳＩの性能やコストに大きな影響
を与えることから、高い精度が要求されている。

【０００３】ところで、一般にＬＳＩのチップ面積は、
使用されないデッドスペースを除いて考えると以下に示
す式によって表される。

【数１】チップ面積＝Σブロック面積＋ブロック間配線
面積式中においてブロックとは、ＬＳＩチップ内での接続関
係が強いセルを複数まとめた部分回路（機能回路）のこ
とであり、論理階層と一致している場合もあれば、いく
つかの論理階層をまとめたり、切り分けたりして構成さ
れている場合もある。このブロックの面積、すなわちブ
ロック面積は、使用セルの面積とブロック内の配線面積
とをたし合わせた面積となる。

【０００４】従来、このブロック面積を見積もる装置と
しては、以下の２つの手法を用いたものが知られてい
る。（１）使用ゲート数を主体とした計算式で導出するもの（２）実際にセル配置まで行って面積を見積もるもの（１）のものは一般的に用いられているものであり、ネ
ットリスト中に使用されているセル数を数え、その数に
各セルの係数をかけて合わせて面積を導出するものであ
る。（２）は、市販ツールなどに用いられている方法
で、実際にセル配置まで行うため、精度の点で優れたも
のである。

【０００５】

【発明が解決しようとする課題】しかしながら、前記
（１）のものでは、短時間で面積を見積もることができ
るものの、セル間の接続配線の複雑さによる面積の増大
が考慮されないため、精度の点で劣るといった課題があ
る。また、前記（２）のものでは、精度の点で優れてい
る分、その算出（見積もり）に多大な計算時間を要する
ため、快適なフロアプラン環境を提供できないといった
課題がある。本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、高精度かつ高速でＬＳＩ
チップの面積を見積もることができる、ＬＳＩチップ面
積見積もり装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明のＬＳＩチップ面
積見積もり装置では、複数のセルがまとめて形成されて
機能回路をなす複数のブロックと、これらブロック間の
電気的接続をなすブロック間配線とを備えたＬＳＩチッ
プの面積を見積もる装置であり、前記ＬＳＩチップの回
路ネットワークおよびそのデザインルール、前記セルの
大きさや形状、端子位置等からなるセル情報を基に、前
記回路ネットワークにおけるセルを節点、各セル間の接
続を枝とみなしたグラフ上で、各節点を最小のカットで
２つの集合に分割することを再帰的に繰り返していくＭ
ｉｎ−Ｃｕｔアルゴリズムにより、前記ブロックの面積
を見積もるブロック面積見積もり手段を有したことを前
記課題の解決手段とした。

【０００７】

【発明の実施の形態】以下、本発明を詳しく説明する。
図１は本発明のＬＳＩチップ面積見積もり装置の一実施
形態例を示す図であり、図１において符号１０はＬＳＩ
チップ面積見積もり装置（以下、見積もり装置と略称す
る）である。この見積もり装置１０は、ＣＰＵ（中央処
理装置）等からなる主制御装置１１と、この主制御装置
１１に制御命令を送るキーボード１２、ポインティング
デバイス１３と、各種プログラムやデータ、計算結果等
を記憶する磁気記憶装置１４、磁気テープ装置１５と、
主制御装置１１に読み込まれたデータ、あるいは計算結
果等を表示するディスプレイ１６とを備えて構成された
もので、ネットワークを介して他の装置（図示略）に接
続されたものである。そして、このような構成により見
積もり装置１０は、主制御装置１１に読み込まれたデー
タ、あるいは計算結果等をディスプレイ１６によって視
認することができ、またネットワークを介して他の装置
との間でデータや計算結果等の送受信が可能なものとな
っている。

【０００８】また、このＬＳＩチップ面積見積もり装置
１０には、主制御装置１１に直接、あるいは磁気記憶装
置１４、磁気テープ装置１５に記憶された状態でブロッ
ク面積見積もり手段１７が設けられている（図１中で
は、主制御装置１１に直接設けられている状態を示し
た）。このブロック面積見積もり手段１７は、磁気記憶
装置１４、磁気テープ装置１５に記憶された各種デー
タ、すなわち見積もりを行おうとするＬＳＩチップの回
路ネットワークおよびそのデザインルール、セルの大き
さや形状、端子位置等からなるセル情報を基に、Ｍｉｎ
−ＣｕｔアルゴリズムによってＬＳＩチップのブロック
の面積を見積もるものである。

【０００９】さらに、同様にＬＳＩチップ面積見積もり
装置１０には、主制御装置１１に直接、あるいは磁気記
憶装置１４、磁気テープ装置１５に記憶された状態でブ
ロック間配線面積見積もり手段１８が設けられている
（図１中では、主制御装置１１に直接設けられている状
態を示した）。このブロック間配線面積見積もり手段１
８は従来公知のもので、磁気記憶装置１４、磁気テープ
装置１５に記憶された各種データを基に、各ブロックの
配線経路を探索し、その通過経路の混雑度から面積を計
算するものである。

【００１０】また、同様にＬＳＩチップ面積見積もり装
置１０には、主制御装置１１に直接、あるいは磁気記憶
装置１４、磁気テープ装置１５に記憶された状態でフロ
アプラン手段１９が設けられている（図１中では、主制
御装置１１に直接設けられている状態を示した）。この
フロアプラン手段１９は、各ブロックの構成要素となる
複数のセルをどのようにまとめるか（どれとどれをまと
めるか）といったことや、各ブロックの位置を、磁気記
憶装置１４、磁気テープ装置１５に記憶された各種デー
タを基に、予め設定されたルールに基づいて決定するフ
ェースである。すなわち、ＬＳＩチップ面積はフロアプ
ランによっても大きく左右するため、後述するように本
見積もり装置１０では、面積見積もりを行うに際してフ
ロアプランも行うようになっているのである。

【００１１】また、磁気記憶装置１４または磁気テープ
装置１５には、前述した各種データとしてネットリスト
２０、セルライブラリ２１、テクノロジーファイル２２
が記憶されている。ネットリスト２０は、面積見積もり
を行おうとするＬＳＩチップの回路ネットワークのこと
であり、キーボード１２等によって直接入力されるか、
あるいは他の計算装置の出力によって入力され、作成さ
れるものである。セルライブラリ２１は、面積見積もり
を行おうとするＬＳＩチップの各ブロックを構成する多
数のセルの、それぞれの大きさ、形状、端子位置等の情
報、すなわちセル情報を有するものである。テクノロジ
ーファイル２２は、面積見積もりを行おうとするＬＳＩ
チップの各デザインルールがデータとして記述されたも
のである。

【００１２】このような構成の見積もり装置１０によっ
てＬＳＩチップの面積を見積もるには、まず、磁気記憶
装置１４または磁気テープ装置１５に記憶されたネット
リスト２０、セルライブラリ２１、テクノロジーファイ
ル２２を主制御装置１１に読み込み、図２の面積見積も
りフロー図に示すようにこれらに記憶された前記各情報
を基に、データベース２３を作成する（ステップ−Ａ
１、ＳＴ−Ａ１と記す。以下同様）。次に、得られたデ
ータベース２３の各データを基に、前記フロアプラン手
段１９によって各ブロックにおける構成要素となる複数
のセルの選択、さらには各ブロックの位置を決定する
（ＳＴ−Ａ２）。

【００１３】次いで、前記データベース２３の各デー
タ、およびフロアプラン手段１９で決定された各ブロッ
クについてのデータを基に、前記ブロック面積見積もり
手段１７によって各ブロックの面積を見積もる（ＳＴ−
Ａ３）。この見積もり方法としては、Ｍｉｎ−Ｃｕｔア
ルゴリズムにしたがい、ネットリスト２０の接続関係を
解析し、その複雑度に応じて面積の増分をブロック面積
に加算するといった手法が採用される。

【００１４】以下、ブロック面積見積もり手段１７によ
る見積もりの手法について詳しく説明する。この手法で
は、図３に示すように回路ネットワークにおけるセル３
０…をそれぞれ「節点」、各セル３０、３０間の接続３
１を「枝」とみなしたグラフ上で、各節点を最小のカッ
トで２つの集合に分割することを再帰的に繰り返してい
くＭｉｎ−Ｃｕｔアルゴリズムに基づいた領域分割方法
により、あるレベルまでブロックの分割を繰り返し行
い、図４（ａ）に示すように最終的に各最下位レベルの
分割ブロック（以下、ＢＩＮと称する）３２…を得る。
ここで、このＢＩＮ３２の面積は、区切られた微少の領
域という理由から以下の式で計算される。

【数２】ＢＩＮの面積＝Σセル面積＋接続配線数×α この式においてΣセル面積はセル面積の合計を表してい
る。また、各ＢＩＮ３２、３２間をつなぐ配線数、すな
わち前記式における接続配線数は、ＢＩＮ３２を得るべ
く領域分割を行ったときのカット数（ＢＩＮ３２、３２
間を横切るネット数）で定義される。

【００１５】このようにしてＢＩＮ３２の面積を計算し
たら、予め読み込まれた配線通過許容範囲、例えば図４
（ｃ）に示すようにカット数と面積との関係において規
定された配線通過許容範囲を示すグラフから、現在与え
られた面積でその配線全てを通過させることができるか
を判断する。この判断は、配線グリッドピッチｇ_pich、
現在のＢＩＮ３２の合計面積ａｒｅａ_binより以下の式
から計算によって求められる。なお、以下の式において
Ｃ_passは配線通過許容範囲である。

【数３】Ｃ_pass＝β（ａｒｅａ_bin）^1/2／ｇ_pitch ……（式Ａ）もし、通過するカット数ｎ_cutsがその配線通過許容範囲
Ｃ_passを越えている場合には、ＢＩＮ３２の面積とし
て、以下の式に基づき図４（ｂ）に示すようにその配線
を通過させる分Δａｒｅａだけ増加させる。

【数４】ｉｆ（ｎ_cuts＞Ｃ_pass） Δａｒｅａ＝γ（ｎ_cuts−Ｃ_pass）・ｇ_pitch・（ａｒｅａ_bin）^1/2 ｅｌｓｅ Δａｒｅａ＝０ ……（式Ｂ）なお、前記式中においてα、β、γは、配線レイヤー、
セルの構造、自動配置配線ツールによって決定される係
数である。そして、ブロック面積見積もり手段１７によ
る見積もりの手法では、このような手順を最下位のＢＩ
Ｎ３２から積み重ねていくことにより、ブロック全体の
面積を算出（見積もる）する。

【００１６】図５はこのブロック面積見積もり手段１７
による見積もりのフローを示す図であり、以下にこの図
に基づいて見積もり手順を説明する。まず、Ｍｉｎ−Ｃ
ｕｔアルゴリズムに基づいた領域分割方法により、各最
下位レベルの分割ブロック（ＢＩＮ）３２…を得る（ス
テップ−Ｂ２、ＳＴ−Ｂ１と記す、以下同様）。なお、
ＢＩＮ３２…の決定については、見積もりすべきＬＳＩ
チップが複数の階層ポインタを有している場合、各階層
ポインタ毎に決定する。次に、階層ポインタが複数ある
場合にその最下位レベルの階層ポインタを選択する（Ｓ
Ｔ−Ｂ２）。そして、選択された階層ポインタがトップ
であるか否かを判断し（ＳＴ−Ｂ３）、トップでない場
合にはＢＩＮ３２、３２間のカット数を求め、得られた
カット数ｎ_cutsから前記（式Ａ）より現在与えられた面
積でその配線全てを通過させることができるか、すなわ
ちＢＩＮ３２、３２間のカット数は通過許容範囲内か否
かを判断する（ＳＴ−Ｂ４）。通過許容範囲内でないと
判断された場合、前記（式Ｂ）によって配線を通過させ
るための面積増加分を計算し（ＳＴ−Ｂ５）、先に得ら
れたＢＩＮの面積にこの面積増加分を加算し（ＳＴ−Ｂ
６）、これをＢＩＮ３２の面積見積もり値とする。

【００１７】そして、面積見積もりを行ったＢＩＮ３２
と同じ階層に別のＢＩＮ３２があるか否かを判断し（Ｓ
Ｔ−Ｂ７）、あると判断された場合には先のＳＴ−Ｂ３
に戻って再度同じ処理を繰り返す。また、同じ階層に別
のＢＩＮ３２がない判断された場合には、階層ポインタ
を１階上げ（ＳＴ−Ｂ８）、その後先のＳＴ−Ｂ３に戻
って再度同じ処理を繰り返す。なお、前記ＳＴ−Ｂ４に
おいて、ＢＩＮ３２、３２間のカット数が通過許容範囲
内であると判断された場合には、そのＢＩＮの面積をそ
のまま面積見積もり値とする。そして、このような処理
を繰り返し行い、前記ＳＴ−Ｂ３において階層ポインタ
がトップであると判断されたら処理を終了してブロック
面積見積もりを完了する。

【００１８】このようにしてブロック面積見積もり手段
１７による見積もりが終了したら、図２に示すように得
られたブロック面積の見積もり値が予め設定された条件
に適合するか否かを判断し（ＳＴ−Ａ４）、適合しない
と判断された場合には再度ＳＴ−Ａ２に戻ってフロアプ
ランニングをやり直す。また、適合すると判断され、こ
れによってブロック面積が確定した場合には、前記ブロ
ック間配線面積見積もり手段１８によってブロック間配
線面積を見積もる（ＳＴ−Ａ５）。この見積もり方法と
しては、与えられたフロアプランのもとで、各ブロック
の配線経路を探索し、その通過経路の混雑度から面積を
計算するといった従来公知の手法が採用される。

【００１９】以下、このブロック間配線面積見積もり手
段１８による見積もり手法の概略を説明する。まず、先
に面積が見積もられた各ブロックを、設計者が適宜に配
置する。次に、配線チャネル領域を解析する。次いで、
ブロック間接続がどの配線チャネル領域を通過するかを
概略配線によって解析する。その後、どの配線チャネル
領域が混雑しているかを解析する。なお、これら処理の
具体的内容は以下の通りである。

【００２０】（配線チャネル領域を解析）ブロックの配
置が終了した時点でブロック間配線が通過するための領
域（チャネル領域）を生成する。チャネル領域の生成方
法は、以下に述べる一般的なスラシングツリー構成法に
したがう。（１）チップの全領域を水平／垂直方向にスキャンし、
探索領域を上下、もしくは左右に貫通するラインを探索
する。（２）もし、貫通するラインが複数ある場合は、最も中
央に位置するラインをチャネル領域とし、探索領域を分
割する。もし、貫通するラインが見つからない場合は、
その時点で探索を打ち切りフロアプランの変更を要求す
る。なお、この例ではスライシング構造を保つものに限
定している。（３）以降、再帰的に貫通するラインを探索して、領域
の分割を行い、各チャンネル領域が囲むブロックが１つ
になるまで繰り返す。（４）チャネル領域の交差部には、隣接するチャネル領
域への接続ポイントを設けチャネル領域間の接続関係を
明確にしておく。

【００２１】（概略配線）チャネル領域が生成される
と、ブロック間配線の具体的な経路を決定することがで
きる。経路探索は、基本的に最短経路探索にしたがう。
出発点となる端子を決め、そこから隣接するチャネルを
伝って全ての目標端子へ探索を開始する。目標端子へ到
達したら、余分に探索した経路を全て取り除き、最終的
なブロック間配線経路を決定する。

【００２２】（混雑度の解析）上記の手順をすべてのブ
ロック間配線に対して行う。その結果、各チャネル領域
にどれだけの配線が通過するかがわかる。さらに、配線
グリッドピッチと与えられているチャネル幅から、その
チャネルの混雑度合いが分かり、その情報を手がかりに
フロアプランを行うことで、無理のないレイアウトがで
きる。本実施形態例の装置では、チャネルの混雑度合い
を色の濃淡によって表示するようにしている。この結
果、設計者はこれらの情報を基に、ネットの集中を避け
ながら最適なフロアプランを行うことができる。

【００２３】このような手法に基づきブロック間配線面
積見積もり手段１８によってブロック間配線面積を見積
もったら、得られた面積見積もり値が予め設定された条
件に適合するか否かを判断し（ＳＴ−Ａ６）、適合しな
いと判断された場合には再度ＳＴ−Ａ２に戻ってフロア
プランニングをやり直す。また、適合すると判断され、
これによってブロック間配線面積が確定した場合には、
このブロック間配線面積見積もり値と先に確定したブロ
ック面積見積もり値とを合計した面積がＬＳＩチップの
面積見積もり値となる。そして、この結果は、フロアプ
ランデータ２４として磁気記憶装置１４または磁気テー
プ装置１５に格納され、自動配置配線ツールの入力ファ
イルとして待機する。なお、このフロアプランデータ２
４は、フロアプランニング（ＳＴ−Ａ２）の段階で読み
込むこともでき、また他の装置によって得られた既存の
フロアプランデータから、ＬＳＩのチップ面積を見積も
ることもできる。

【００２４】（実験例）図１に示した見積もり装置１０
により、ＬＳＩチップのブロック面積を見積もった。ま
た、比較のため、従来の見積もり装置により、同じＬＳ
Ｉチップのブロック面積を見積もった。見積もり結果を
図６に示す。なお、図６中において実測値はブロック面
積を実際に測定した値、本手法は前記見積もり装置１０
による見積もり値、従来手法１は、実際にセル配置を行
い、その後コンパクションを行って面積を見積もるとい
った従来手法による見積もり値、従来手法２は、使用セ
ル面積に対し経験的に得られた使用率をかけてブロック
面積を導き出すといった従来手法による見積もり値であ
る。

【００２５】見積もりの対象となるブロック（以下、Ｂ
ＬＫと称する。なお、図６中においてもＢＬＫと記す）
は、およそ１０Ｋゲートほどのものであり、また、ＢＬ
Ｋ００およびＢＬＫ０１、ＢＬＫ０２およびＢＬＫ０３
は、ＢＬＫに対して各々セル数、ネット数は同数である
ものの、接続関係が全く異なる回路を付加したものであ
る。したがって、ＢＬＫ００とＢＬＫ０１、およびＢＬ
Ｋ０２とＢＬＫ０３とは、それぞれセル数、ネット数と
もに全く同じものとなっている。図６に示した結果よ
り、一般によく用いられる従来手法２では、ＢＬＫ００
〜０３に対してほぼ同じ見積もりを示しており、実測値
に比較して最大で３３％程度の誤差が生じた。これに対
し、本手法および従来手法１では、実測値に比較して誤
差１０％程度で見積もっていることが分かった。

【００２６】また、このようなブロック面積の見積もり
に要した時間を調べた。結果を図７に示す。なお、図７
中において時間（秒）は、ＳＳ−１０／Ｍ４１（Ｓｕｎ
ＳｐａｃｅＳｔａｔｉｏｎ１０／Ｍｏｄｅｌ４１）Ｃ
ＰＵ−ｔｉｍｅである。図７より、本手法では全てのブ
ロックに対して３０秒間程度で見積もりが完了するのに
対し、従来手法１では、その１０〜２０倍の時間を要す
ることが確認された。この従来手法１による見積もり処
理が遅いのは、配置、コンパクションといった複雑な処
理を実際に行っているためである。一方、本手法では、
ネットリスト上の接続関係の解析を行うだけなので、圧
倒的に早い時間で見積もりを行うことができるのであ
る。

【００２７】図１に示した見積もり装置１により、比較
的大きいブロック、および実際のＬＳＩチップに対して
そのブロック面積の見積もりを行った。得られた結果を
図８に示す。図８に示した結果より、特に使用セル面積
をブロック面積で割った使用率に注目すると、３５％〜
９５％前後と幅広く分布しており、従来手法のセル面積
主体の計算式では正確な見積もりが困難であることが分
かる。一方、本手法では、このようにレイアウト面積の
変動が激しいブロックに対しても、誤差１５％程度で見
積もることが可能となった。

【００２８】

【発明の効果】以上説明したように本発明のＬＳＩチッ
プ面積見積もり装置は、ＬＳＩチップの回路ネットワー
クおよびそのデザインルール、セルの大きさや形状、端
子位置等からなるセル情報を基に、前記回路ネットワー
クにおけるセルを節点、各セル間の接続を枝とみなした
グラフ上で、各節点を最小のカットで２つの集合に分割
することを再帰的に繰り返していくＭｉｎ−Ｃｕｔアル
ゴリズムにより、ブロックの面積を見積もるブロック面
積見積もり手段を有したものであるから、従来のごとく
使用ゲート数を主体とした計算式で導出するものに比べ
格段に高い精度でブロック面積を見積もることができ、
また、実際にセル配置まで行って面積を見積もるものに
比べ極めて短時間で見積もりを行うことができる。した
がって、このようにブロック面積を高精度かつ高速で見
積もることができることから、当然ＬＳＩチップの面積
についても高精度かつ高速で見積もることができる。ま
た、このＬＳＩチップ面積見積もり装置にあっては、高
精度で見積もりを行うことができることからＬＳＩチッ
プの最適なフロアプラン作成に有効であり、また高速で
見積もりを行うことができることから快適なフロアプラ
ン環境を提供することができる。

【００２９】さらに、このＬＳＩチップ面積見積もり装
置にあっては、論理設計の段階でチップサイズを正確に
見積もることができることから、チップコスト、性能等
を正確に予測することができる。また、このようにチッ
プ面積（ブロック面積）の見積もり精度が向上すること
により、配線遅延時間の見積もり精度を向上させること
ができ、これによって論理設計段階の設計マージンを少
なく抑えることができ、したがって必要最小限の回路で
目標の性能をもつＬＳＩを設計することができるととも
に、その設計ＴＡＴ（開発期間）の短縮化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明におけるＬＳＩチップ面積見積もり装置
の一実施形態例の概略構成図である。

【図２】図１に示した装置による面積見積もりのフロー
を示す図である。

【図３】Ｍｉｎ−Ｃｕｔアルゴリズムの説明図である。

【図４】（ａ）、（ｂ）、（ｃ）はブロック面積の計算
方法を説明するための図である。

【図５】図１に示した装置によるブロック面積見積もり
のフローを示す図である。

【図６】ブロック面積の見積もり比較結果を示す図であ
る。

【図７】ブロック面積の見積もり処理時間を比較した結
果を示す図である。

【図８】比較的大きいブロック、実際のＬＳＩチップに
対しての、ブロック面積見積もり結果を示す図である。

【符号の説明】

１０ＬＳＩチップ面積見積もり装置１１主制御
装置１２キーボード１３ポインティングデバイス
１４磁気記憶装置１５磁気テープ装置１６ディスプレイ１７ブロック面積見積もり手段２０ネットリス
ト２１セルライブラリ２２テクノロジーファイル

Claims

【特許請求の範囲】

【請求項１】複数のセルがまとめて形成されて機能回
路をなすブロックが複数と、これらブロック間の電気的
接続をなすブロック間配線とを備えたＬＳＩチップの面
積を見積もる装置において、前記ＬＳＩチップの回路ネットワークおよびそのデザイ
ンルール、前記セルの大きさや形状、端子位置等からな
るセル情報を基に、前記回路ネットワークにおけるセル
を節点、各セル間の接続を枝とみなしたグラフ上で、各
節点を最小のカットで２つの集合に分割することを再帰
的に繰り返していくＭｉｎ−Ｃｕｔアルゴリズムによ
り、前記ブロックの面積を見積もるブロック面積見積も
り手段を有したことを特徴とするＬＳＩチップ面積見積
もり装置。