JPH09204460A - 集積回路設計装置及び等価回路チエツク方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、集積回路設計装置及び等価回路チエ
ツク方法において、第１及び第２の回路設計データが論
理的に等価であるか否かを、より短時間で検証し得るよ
うにする。 【解決手段】ハードウエア記述言語を用いて集積回路を
設計する集積回路設計装置において、第１及び第２の回
路設計データを所望のモジユール単位で分割して複数の
第１及び第２のモジユール設計データをそれぞれ生成し
て単数又は複数の第１及び第２のモジユール設計データ
を抽出して、抽出した単数又は複数の第１及び第２のモ
ジユール設計データを対応するモジユール単位で比較す
るデータ処理手段を設けて、複数のモジユール単位でな
る第１及び第２のモジユール設計データから、実際に等
価チエツクする部分のみを抽出して、この部分について
論理的に等価であるか否かをチエツクする。またこれ以
外のモジユールでは、全てのセル及び信号線が一対一に
対応しているか否かをチエツクする。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図１７） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態（図１〜図１６） 発明の効果

【０００２】

【発明の属する技術分野】本発明は集積回路設計装置及
び等価回路チエツク方法に関し、例えばハードウエア記
述言語を用いて設計する集積回路に適用して好適なもの
である。

【０００３】

【従来の技術】従来、集積回路の設計手法の一つとし
て、ハードウエア記述言語を用いる手法がある。これ
は、例えばＶｅｒｉｌｏｇ−ＨＤＬ（Hardware Descrip
tion Language ）等に代表されるような設計記述言語を
用いて、所望の集積回路における機能を表現することに
より回路設計データを作成する手法である。ここで、Ｃ
ＡＤ（Conputer Aided Design ）で作成する図形データ
を用いて集積回路を設計する手法もあるが、今日のよう
に数十万ゲート以上の単位で構成される集積回路を設計
するには不向きであり、設計及び論理検証にかなりの時
間を要する。ハードウエア記述言語を用いて作成された
回路設計データでは、構造を記述すること無く、機能の
みを記述することによつて回路設計し得るため、容易に
回路を設計変更及び修正し得ると共に設計した回路の論
理及び動作検証を比較的短時間で実行することができ
る。

【０００４】図１７において、集積回路の設計から製造
までの手順を示す。ステツプＳＰ１で手順を開始して、
まずステツプＳＰ２で、例えばＶｅｒｉｌｏｇ−ＨＤＬ
を用いて回路設計データを作成する。この時の記述は、
レジスタトランスフア（Register Transfer ）レベル
（以下、これをＲＴレベルと呼ぶ）でなされる。ＲＴレ
ベルは実際の集積回路上でのゲート、例えばインバータ
ゲート、ＡＮＤゲート及びＯＲゲート等、を意識せずに
回路機能を記述していくレベルであり、上流の設計であ
る。こうしてステツプＳＰ３で、Ｖｅｒｉｌｏｇ−ＨＤ
Ｌによる回路設計データ（ＲＴレベル）が得られる。

【０００５】次にステツプＳＰ４で、この回路設計デー
タ（ＲＴレベル）をコンピユータ上で論理シミユレーシ
ヨンする。このシミユレーシヨンでは、回路設計データ
（ＲＴレベル）で表されている集積回路の入力として所
定の入力パターンを供給した場合に、所望の出力パター
ンが得られるか否かをチエツクする。もし、期待値と違
う出力パターンが出力されたら、ステツプＳＰ５で、誤
り個所を訂正して再度シミユレーシヨンする（ステツプ
ＳＰ４）。こうしてステツプＳＰ３、ＳＰ４及びＳＰ５
による一連の手順を、シミユレーシヨン結果として期待
値通りの出力パターンが得られるまで繰り返す。そし
て、期待値通りの出力パターンが得られたら、ステツプ
ＳＰ６に進む。

【０００６】ステツプＳＰ６では、ＲＴレベルで機能記
述されている回路設計データを実際のゲートにマツピン
グする変換を行い、回路設計データ（ＲＴレベル）を回
路設計データ（ゲートレベル）に変換する。こうした変
換によつて、ステツプＳＰ７で、回路設計データ（ゲー
トレベル）が得られる。このゲートレベルでの記述で
は、実際の集積回路上で配置されるゲート、例えばイン
バータゲート、ＡＮＤゲート及びＯＲゲート等、で記述
されている。なお、ステツプＳＰ６による回路設計デー
タの変換は、自動変換ツールを用いて実行されるために
人間の不注意によるミス混入が無い。このため、ステツ
プＳＰ３での回路設計データ（ＲＴレベル）と、ステツ
プＳＰ７での回路設計データ（ゲートレベル）とは論理
的に完全に等価なものとなつている。また、ちなみに、
このような変換を実行するための変換ツールとして特に
有名なものとして、例えばＳｙｎｏｐＳｙｓ社のＤｅｓ
ｉｇｎ・Ｃｏｍｐｉｌｅｒがある。

【０００７】次に、ステツプＳＰ８で、回路設計データ
（ゲートレベル）で表されている各ゲートを集積回路上
のどの位置に配置するかの決定、即ち、レイアウト設計
を行う。続いて、ステツプＳＰ９で、こうして得られた
レイアウト結果に基づいてタイミング検証を行つて、回
路設計データ（ゲートレベル）を修正する。例えば、実
際にレイアウトをした結果、信号線の配線長が長くなり
回路上にバツフアを追加しないと動作しないことが分か
つた場合、ステツプＳＰ７の回路設計データ（ゲートレ
ベル）にバツフアゲートを追加する。この追加等の変更
は集積回路全体の大きさに比してごく一部の変更である
ため、ユーザが手動で回路設計データ（ゲートレベル）
を書き換えてしまうのが一般的である。こうして、ステ
ツプＳＰ１０で、多少の変更をした回路設計データ（ゲ
ートレベル）が得られる。

【０００８】次に、ステツプＳＰ１１で、ＳＰ７の回路
設計データとＳＰ１０の回路設計データとが論理的に等
価であるか否かをチエツクする。これは、ステツプＳＰ
９で一部とはいえ手動で回路設計データを書き換えてお
り、人間の不注意によるミス混入もあり得るため、これ
らの回路設計データが本当に論理的に同じであるかをチ
エツクするために実行される。この部分については、本
発明に関わるところであり、後述することにする。チエ
ツクによつて論理的に整合性がとれなかつたという結果
が得られた場合、ミスが混入したということであるの
で、ステツプＳＰ１２で、そのミスの部分を書き直し
て、再度チエツクする（ＳＰ１１）。

【０００９】こうして、整合性がとれた回路設計データ
が得られたら、ステツプＳＰ１３で、得られた回路設計
データで集積回路をレイアウトする。そして、ステツプ
ＳＰ１４で、このレイアウトデータに基づいて半導体工
場で集積回路を製造する。最後に、ステツプＳＰ１５
で、手順が完了する。

【００１０】

【発明が解決しようとする課題】ところでこのような集
積回路の設計手法においては、２つの回路設計データ
（ＳＰ７及びＳＰ１０）を比較することによつて、この
２つの回路設計データが論理的に等価であるかをチエツ
クしている（ＳＰ１１）。このようなチエツクでは、考
えられる全ての入力パターンを２つの回路設計データに
入力し、それぞれの出力結果が同じであるか否かをチエ
ツクすれば良い。ちなみに、このような等価チエツクを
行うツールは、既に商用として売られている。具体的に
は、上述したＳｙｎｏｐＳｙｓ社のＤｅｓｉｇｎ・Ｃｏ
ｍｐｉｌｅｒである。このＤｅｓｉｇｎ・Ｃｏｍｐｉｌ
ｅｒはゲートへのマツピングツールであるが、オプシヨ
ンとして等価チエツクのプログラムも内蔵している。具
体的には、Ｄｅｓｉｇｎ・Ｃｏｍｐｉｌｅｒを起動させ
て、ｃｏｍｐａｒｅ＿ｄｅｓｉｇｎ命令を実行させれば
よい。

【００１１】ところで、一般的にこれらの回路設計デー
タ（ＳＰ７及びＳＰ１０）は数千個のゲートで構成され
ている。そして変更による回路設計データの違いは、わ
ずかに数個である。しかしながら、従来から行われてい
る等価回路チエツク方法では、そのことを考慮せずに全
ての入力パターンを、２つのわずかに違う回路設計デー
タに与えて、それぞれの出力結果が同じであるかをチエ
ツクしている。このため、変更されていない回路データ
部分までチエツクすることになり、等価チエツクに多く
の時間を要するという問題がある。

【００１２】本発明は以上の点を考慮してなされたもの
で、第１及び第２の回路設計データが論理的に等価であ
るか否かを、より短時間で検証し得る集積回路設計装置
及び等価回路チエツク方法を提案しようとするものであ
る。

【００１３】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ハードウエア記述言語を用いて集
積回路を設計する集積回路設計装置において、第１及び
第２の回路設計データを所望のモジユール単位で分割し
て複数の第１及び第２のモジユール設計データをそれぞ
れ生成して単数又は複数の第１及び第２のモジユール設
計データを抽出して、抽出した単数又は複数の第１及び
第２のモジユール設計データを対応するモジユール単位
で比較するデータ処理手段を設ける。また本発明におい
ては、上述の機能に加えて、第１及び第２のモジユール
設計データの下位階層でなる第３及び第４のモジユール
設計データを全て又は一部削除すると共に、第３及び第
４のモジユール設計データに接続されていた信号線を入
出力端子に変更するデータ処理手段を設ける。

【００１４】複数のモジユール単位でなる第１及び第２
のモジユール設計データから、実際に等価チエツクする
部分のみを抽出して、この部分について論理的に等価で
あるか否かをチエツクする。またこれ以外のモジユール
では、全てのセル及び信号線が一対一に対応しているか
否かをチエツクする。さらに、第１及び第２のモジユー
ル設計データが下位階層として第３及び第４のモジユー
ル設計データを有し、この第３及び第４のモジユール設
計データが論理的に等価なものである場合、この下位階
層を全部又は一部削除すると共に削除部分に接続されて
いた信号線を入出力ピンに変更した第１及び第２のモジ
ユール設計データを抽出して、論理的に等価であるか否
かをチエツクする。

【００１５】

【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。

【００１６】図１において、１は集積回路設計装置を示
し、例えばＶｅｒｉｌｏｇ−ＨＤＬ（Hardware Descrip
tion Language ）のようなハードウエア記述言語を用い
て所望の集積回路を設計する。集積回路設計装置１は、
バス２を介して処理部３、ＲＯＭ（Read Only Memory）
４、ＲＡＭ（Random Access Memory）５、モニタ６及び
キーボード７をそれぞれ接続することにより構成されて
いる。ＲＯＭ４は、Ｖｅｒｉｌｏｇ−ＨＤＬを用いる集
積回路設計プログラム及び設計上で必要となる各種ゲー
ト類等のデータを記憶している。またＲＡＭ５は、実際
にユーザがＶｅｒｉｌｏｇ−ＨＤＬを用いて作成する集
積回路の回路設計データを記憶する。処理部３は、ＲＯ
Ｍ４及びＲＡＭ５に制御信号を送出して、これらプログ
ラム及びデータを読み出すと共に、ＲＡＭ５に回路設計
データを自在に記憶させ得るようになされている。また
キーボード７は、ＲＯＭ３から読み出され実行されるプ
ログラムの入力要求に応じてユーザが入力する各種指示
及びデータを、処理部３に入力する。さらにモニタ６
は、処理部３がプログラム及びユーザによる入力によつ
て作成する回路設計データを表示して、作成した回路設
計データをユーザが確認し得るようにしている。

【００１７】また、集積回路設計装置１はユーザの指示
入力に応じて、ユーザが集積回路のレイアウト上で変更
を加えた回路設計データと変更前の回路設計データとを
ＲＡＭ５から読み出して、処理部３によるシミユレーシ
ヨン処理を施す。具体的には、各回路設計データにあら
ゆる入力パターンを供給して、これにより出力される出
力パターンを比較する。同一の入力パターンを与えたに
もかかわらず、出力パターンが相違した場合、変更前の
回路設計データと変更後の回路設計データとが論理的に
等価では無いことがチエツクし得る。

【００１８】このように、集積回路設計装置１は、ＲＯ
Ｍ４から読み出したプログラム及びデータを処理部３に
入力して集積回路の設計処理を実行し、モニタ６に表示
されるプログラムによる入力要求に応じてユーザがキー
ボード７から入力する指示及びデータを用いて所望の回
路設計データを作成すると共に、作成された又は作成途
中の回路設計データを、ユーザの要求に応じてＲＡＭ５
に記憶する。

【００１９】また回路設計データの設計過程においてユ
ーザが回路設計データを変更する場合、変更前及び変更
後の回路設計データをＲＡＭ５に記憶しておき、処理部
３によつて変更前と変更後の回路設計データを比較する
ことにより、変更前及び変更後の回路設計データが論理
的に等価であるか否かをチエツクする。かくして集積回
路設計装置１は、ユーザが所望する集積回路の回路設計
データを作成することができると共に、ユーザが変更し
たデータが変更前のデータと等価であるか否かを判別す
ることができる。なお、製造工程において、こうして作
成された回路設計データに基づいて実際に集積回路が製
造される。

【００２０】次に、このような集積回路設計装置１によ
つて作成される回路設計データの作成過程において上述
したような、変更前の回路設計データ及びユーザによる
変更後の回路設計データが論理的に等価であるか否かを
チエツクする等価回路チエツク方法について説明する。
なお、ここではユーザによつて変更を加えられた部分
は、予め確認されているものとする。図２に示す手順に
おいて、ステツプＳＰ２０で開始して、まずステツプＳ
Ｐ２１でＲＡＭ５（図１）から変更前の回路設計データ
Ａを読み出す。次に、ステツプＳＰ２２で、回路設計デ
ータＡ内で変更箇所に対応する部分をモニタ６（図１）
に表示される画面を参照しながら、キーボード７（図
１）から入力して指定する。続いて、ステツプＳＰ２３
で、こうして指定した箇所を抽出してモジユール化する
（以下、これをＡ＿ＳＵＢモジユールと呼ぶ）。次に、
ステツプＳＰ２４でＲＡＭ５（図１）から変更後の回路
設計データＢを読み出し、ステツプＳＰ２５で、回路設
計データＢ内で変更箇所に対応する部分をモニタ６（図
１）に表示される画面を参照しながら、キーボード７
（図１）から入力して指定する。続いて、ステツプＳＰ
２６で、こうして指定した箇所を抽出してモジユール化
する（以下、これをＢ＿ＳＵＢモジユールと呼ぶ）。

【００２１】次に、ステツプＳＰ２７で、Ａ＿ＳＵＢモ
ジユール以外の回路設計データＡ内及びＢ＿ＳＵＢモジ
ユール以外の回路設計データＢ内で、論理的に等価であ
るか否かを検出する。具体的には、処理部３（図１）が
回路設計データＡ及びＢ内の全てのセル及び信号線が一
対一に対応しているか否かをチエツクすることにより検
出する。論理的に等価であれば、次のステツプＳＰ２８
に進み、等価で無ければステツプＳＰ２９に進む。

【００２２】続いて、ステツプＳＰ２８で、Ａ＿ＳＵＢ
モジユール及びＢ＿ＳＵＢモジユールが論理的に等価で
あるか否かを検出する。具体的には、従来の等価チエツ
ク方法と同様に、処理部３（図１）によるシミユレーシ
ヨン処理によつて、あらゆる入力パターンを各モジユー
ルに入力して出力パターンを比較する。論理的に等価で
あれば、同一の入力パターンを与えられた場合、同一の
出力パターンが得られる。この場合、次のステツプＳＰ
３０に進む。また出力パターンが相違する場合は、論理
的に等価では無いことが確認し得る。この場合、ステツ
プＳＰ２９へ進む。またステツプＳＰ２８での等価チエ
ツクは、Ｄｅｓｉｇｎ・Ｃｏｍｐｉｌｅｒのｃｏｍｐａ
ｒｅ＿ｄｅｓｉｇｎ命令により実行することもできる。

【００２３】ステツプＳＰ２９では、論理的に等価で無
いことが確認されたので、モニタ６（図１）にこの結果
を示す表示パターンを表示する。またステツプＳＰ３０
では、論理的に等価であることが確認されたので、モニ
タ６にこの結果を示す表示パターンを表示する。ステツ
プＳＰ２９及びステツプＳＰ３０のいずれの場合も、表
示が完了したら、ステツプＳＰ３１に進んで手順を完了
する。かくして、このような等価回路チエツク方法を用
いることにより、変更を加えられた部分のモジユール単
位で等価チエツクすることができる。

【００２４】以上の構成において、集積回路設計装置１
は上述したような等価回路チエツク方法を用いて、回路
設計データＡ及びこれにユーザが変更を加えた回路設計
データＢが論理的に等価であるか否かを短時間でチエツ
クすることができる。以下に、等価回路チエツク方法の
具体例を図３〜図８を示して説明する。

【００２５】まず回路設計データＡを読み込む（図２の
ＳＰ２１）。これは、図３に示す回路図を表す回路設計
データである。図３に示す回路図は、変更前の回路図で
あり、外部から入力ピンＷ１及びＷ３に入力された信号
を、出力ピンＷ５から外部に出力する。入力ピンＷ１か
ら入力された信号は、インバータＡ０を介してＡＮＤ回
路Ａ１の一方の入力端子に入力されている。また、入力
ピンＷ３から入力された信号は、直接ＡＮＤ回路Ａ１の
他方の入力端子に入力されている。そして、Ａ１の出力
端子からの出力信号は、インバータＡ２を介して出力ピ
ンＷ５に送出されている。図４に示すように、Ｖｅｒｉ
ｌｏｇ−ＨＤＬを用いて、図３の回路のモジユール単位
での入出力ピン及び各ゲート単位での入出力ピンを記述
して回路上の機能等を表したものが、回路設計データＡ
である。

【００２６】次に、変更個所に対応する部分の指定を行
う（図２のＳＰ２２）。具体的には、図３において破線
で囲まれた部分を指定する。次に、この部分をＡ＿ＳＵ
Ｂモジユールとして切り出す（図２のＳＰ２３）。具体
的には、図３の破線で囲まれた部分に着目すると、入力
が入力ピンＷ２及びＷ３で、出力が出力ピンＷ４とな
り、ＡＮＤ回路Ａ１が含まれているので、図７に示すよ
うな回路設計データがＡ＿ＳＵＢモジユールとなつてい
る。

【００２７】続いて、回路設計データＢを読み込む（図
２のＳＰ２５）。これは、図５に示す回路図を表す回路
設計データであり、図３の回路図をレイアウトした結
果、入力ピンＷ３への信号の入力タイミングが早すぎる
ため、ＡＮＤ回路Ａ１の前段にインバータＡ３及びＡ４
を挿入して、所定の時間だけ遅延させるようにしたもの
である。図５に示す回路図においては、外部から入力ピ
ンＷ１及びＷ３に入力された信号を、出力ピンＷ５から
外部に出力する。入力ピンＷ１から入力された信号は、
インバータＡ０を介してＡＮＤ回路Ａ１の一方の入力端
子に入力されている。また、入力ピンＷ３から入力され
た信号はインバータＡ２及びＡ４を介して、ＡＮＤ回路
Ａ１の他方の入力端子に入力されている。そして、Ａ１
の出力端子からの出力信号は、インバータＡ２を介して
出力ピンＷ５に送出されている。図６に示すように、Ｖ
ｅｒｉｌｏｇ−ＨＤＬを用いて、この回路のモジユール
単位での入出力ピン及び各ゲート単位での入出力ピンを
記述して回路上の機能等を表したものが、回路設計デー
タＢである。

【００２８】次に、変更個所に対応する部分の指定を行
う（図２のＳＰ２５）。具体的には、図５において破線
で囲まれた部分を指定する。次に、この部分をＢ＿ＳＵ
Ｂモジユールとして切り出す（図２のＳＰ２６）。具体
的には、図５の破線で囲まれた部分に着目すると、入力
が入力ピンＷ２及びＷ３で、出力が出力ピンＷ４とな
り、インバータＡ２及びＡ４とＡＮＤ回路Ａ１が含まれ
ているので、図８に示すような回路設計データがＢ＿Ｓ
ＵＢモジユールとなつている。

【００２９】次に、Ａ＿ＳＵＢモジユール以外の回路設
計データＡ内の全てのセル及び信号線と、Ｂ＿ＳＵＢモ
ジユール以外の回路設計データＢ内の全てのセル及び信
号線とが完全に一対一に対応しているか否かをチエツク
する（図２のＳＰ２７）。この場合は、ＯＫである。次
に、Ａ＿ＳＵＢモジユールとＢ＿ＳＵＢモジユールとが
論理的に等価であるか否かをチエツクする。具体的に
は、Ａ＿ＳＵＢモジユール及びＢ＿ＳＵＢモジユールに
あらゆる入力パターンをそれぞれ入力し、出力結果が同
じであるかをチエツクする。同じであれば、ユーザにＯ
Ｋを表示する（図２のＳＰ３０）。また、同じでなけれ
ば、ユーザにＮＧを表示する（図２のＳＰ２９）。

【００３０】従来の方式による等価回路チエツクでは、
変更前及び変更後の回路を表す回路設計データ（図４及
び図６）に対して、全ての入力パターンをそれぞれ入力
し、出力結果が同じであるかをチエツクしていた。その
ため、回路全体についてチエツクしなければならず、チ
エツクに時間がかかり過ぎていた。ところが、上述のよ
うに、変更した部分のみに対して等価チエツクすること
により、チエツク箇所が小規模で済むために等価チエツ
クに要する時間を短縮することができる。上述の場合、
説明の都合上、分かり易くするために、未変更部分がイ
ンバータＡ０及びＡ２であり、変更個所がＡＮＤ回路Ａ
１とインバータＡ３及びＡ４であった。しかし、実際の
設計においては、未変更部分が数千箇所であり、変更個
所が数箇所に過ぎないため、従来に比して大幅に時間短
縮し得る。

【００３１】以上の構成によれば、処理部３によつて、
回路設計データＡと回路設計データＡをユーザが部分的
に変更して得られる回路設計データＢとを所望のモジユ
ール単位で分割してユーザによる変更が加えられた小規
模なモジユール及びこれに対応するモジユールを抽出す
ると共に、抽出したモジユールの出力パターンを比較し
て論理的に等価であるか否かを検証する。またこれ以外
のモジユールでは、全てのセルと全ての信号線が１対１
に対応しているか否かをチエツクすることで、等価チエ
ツクに換える。これにより、ユーザによる変更が加えら
れた比較的小規模なモジユール単位で等価チエツクする
ことによつて、回路全体が等価であるか否かを検証し得
るかくして、変更前の回路設計データとこれにユーザが
変更を加えた回路設計データとが論理的に等価であるか
否かを、より短時間で検証し得る集積回路設計装置１及
び等価回路チエツク方法を実現することができる。

【００３２】なお上述の実施例においては、ユーザによ
り変更が加えられた部分のモジユールを抽出して等価チ
エツクする場合について述べたが、本発明はこれに限ら
ず、例えばユーザによる変更が加えられたモジユールが
階層構造を有しており、下位階層のモジユール部分には
変更が加えられていない場合、この下位階層部分を削除
して全体のモジユールを等価チエツクするようにしても
よい。

【００３３】この場合の等価チエツク方法を図９〜図１
６を示して説明する。図９及び図１１は、等価であるか
否かをチエツクしようとする回路であり、それぞれ同一
モジユールでなる下位の階層を有する構造である。ここ
で下位の階層のモジユール名はＳＵＢであり、Ｃ０とい
う名前が割り当てられている。図１０は、図９の回路図
を表すためにＶｅｒｉｌｏｇ−ＨＤＬで記述された回路
設計データである（以下、これを回路設計データＡＡと
呼ぶ）。ここで示すように、回路設計データＡＡで表す
モジユール外部から入力ピンＷＩＮに入力された信号
は、インバータＢ０を介して下位階層のモジユールＣ０
の入力端子ＩＮに入力される。またモジユールＣ０の出
力端子ＯＵＴから送出された信号は、信号線ＷＡ２を介
してＡＮＤ回路Ｂ１の一方の入力端子ＩＮ１に入力され
る。さらに入力ピンＷＩＮから入力される信号は、イン
バータＢ０に入力される前段で分岐されており、直接Ａ
ＮＤ回路Ｂ１の他方の入力端子ＩＮ２に入力される。そ
してＡＮＤ回路Ｂ１の出力端子ＯＵＴから送出される信
号が、出力ピンＷＯＵＴを介して回路設計データＡＡで
表すモジユール外部に出力される。

【００３４】図１１は、図９で示す回路にユーザが変更
を加えて得られる回路図である。これは回路図をレイア
ウトした結果、モジユールＣ０の入力端子ＩＮへの入力
が早すぎるために、インバータＢ０に換えてインバータ
Ｂ２、Ｂ３及びＢ４を挿入するようにユーザが回路図を
変更したものである。ここで、削除したインバータＢ０
と挿入したインバータＢ２、Ｂ３及びＢ４とをユーザに
よる手入力で変更しているために回路図にケアレスミス
が生じている可能性があり、図９及び図１１の回路図が
等価であるか否か、等価回路チエツクする必要がある。
図１２は、図１１の回路図を表すためにＶｅｒｉｌｏｇ
−ＨＤＬで記述された回路設計データである（以下、こ
れを回路設計データＢＢと呼ぶ）。

【００３５】まず回路設計データＡＡを読み込み、変更
箇所に対応するモジユール部分の指定を行う。ここで、
モジユールＣ０の部分は回路設計データＡＡ及び回路設
計データＢＢにおいて、同一のモジユールでなるために
論理的に等価であることは自明であるので、モジユール
Ｃ０以外の部分を指定する。次に、この部分をＡＡ＿Ｓ
ＵＢという名前のモジユールとして切り出す。このよう
に、モジユールＣ０以外の部分を切り出すことにより、
図１３に示すような回路図を抽出することができる。こ
こでモジユールＣ０を削除してあるため、モジユールＣ
０に接続されていた信号線の端部を入出力ピンに変換し
ておく。図１４は、図１３の回路図を表すためにＶｅｒ
ｉｌｏｇ−ＨＤＬで記述された回路設計データである。
ここで示すように、ＷＡ１がＣ０＿ＩＮに又ＷＡ２がＣ
０＿ＯＵＴにそれぞれ信号線名が変換されている。

【００３６】次に回路設計データＢＢを読み込み、変更
個所に対応するモジユール部分の指定を行う。具体的に
は、モジユールＣ０以外の部分である。次に、この部分
をＢＢ＿ＳＵＢという名前のモジユールとして切り出
す。このように、モジユールＣ０以外の部分を切り出す
ことにより、図１５に示すような回路図を抽出すること
ができる。ここでモジユールＣ０を削除してあるため、
モジユールＣ０に接続されていた信号線の端部を入出力
ピンに変換しておく。図１６は、図１５の回路図を表す
ためにＶｅｒｉｌｏｇ−ＨＤＬで記述された回路設計デ
ータである。ここで示すように、ＷＡ３がＣ０＿ＩＮに
又ＷＡ４がＣ０＿ＯＵＴにそれぞれ信号線名が変換され
ている。

【００３７】次に、ＡＡ＿ＳＵＢモジユール以外の回路
の全てのセル及び信号線と、ＢＢ＿ＳＵＢモジユール以
外の回路の全てのセル及び信号線が完全に一致している
ことをチエツクする。この場合は、下位の階層であるモ
ジユールＣ０だけなので、このチエツクは実際には何も
行わずにＯＫとなる。このように変更されなかつた回路
部分については、セル及び信号線が一致しているか否か
をチエツクすることにより、論理検証すること無く、等
価チエツクに換えることができる。次に、ＡＡ＿ＳＵＢ
モジユールとＢＢ＿ＳＵＢモジユールとが論理的に等価
であるか否かをチエツクする。このチエツクでは、例え
ばあらゆる入力パターンをそれぞれの回路に入力し、出
力結果が同じであるかをチエツクする。同じであれば設
計者にＯＫを表示し、また正しくなければ設計者にＮＧ
を表示する。

【００３８】従来の方式による等価回路チエツクでは、
上述の回路について等価チエツクする場合、下位の階層
のモジユールでなるモジユールＣ０も含めた回路全体に
対してチエツクがなされていた。ところが回路規模が大
きい場合、このチエツクに時間がかかり過ぎてしまうと
いう問題がある。上述したように、下位の階層で変更を
していない部分を削除して等価チエツクすることによ
り、チエツクの対象となる回路規模を小さくすることが
でき、チエツク時間を短縮し得る。

【００３９】また上述の実施例においては、ハードウエ
ア記述言語としてＶｅｒｉｌｏｇ─ＨＤＬを用いた場合
について述べたが、本発明はこれに限らず、例えばＶＨ
ＤＬ又はＨＳＬ−ＦＸ等の他のハードウエア記述言語を
用いた場合においても適用し得る。

【００４０】さらに上述の実施例においては、ゲートレ
ベルの回路設計データに適用した場合について述べた
が、本発明はこれに限らず、例えばＲＴレベルの回路設
計データに適用してもよい。

【００４１】また上述の実施例においては、処理部３で
第１及び第２の回路設計データを所望のモジユール単位
に分割して生成した第３及び第４の回路設計データか
ら、ユーザが変更を加えたモジユールでなる単数又は複
数の第３及び第４の回路設計データを抽出すると共に、
この単数又は複数の第３及び第４の回路設計データを対
応するモジユール毎に比較して論理的に等価であるか否
かを検出する場合について述べたが、本発明はこれに限
らず、単数又は複数の第３及び第４の回路設計データを
抽出する抽出手段及び単数又は複数の第３及び第４の回
路設計データを対応するモジユール毎に比較して論理的
に等価であるか否かを検出する比較検出手段を処理部３
と別個に設けるようにしてもよい。

【００４２】また上述の実施例においては、記憶手段と
してＲＯＭ４及びＲＡＭ５を用いた場合について述べた
が、本発明はこれに限らず、例えばハードデイスク装置
等の他の記憶手段を用いてもよい。

【００４３】また上述の実施例においては、集積回路設
計装置１が独立して設けられている場合について述べた
が、本発明はこれに限らず、例えばバスを介して接続す
ることにより、複数のユーザが使用し得るＬＡＮ（Loca
l Area Network）形態でなる集積回路設計装置に適用し
てもよい。この場合、記憶手段内に記憶された回路設計
データを各ユーザが共有することができるため、設計効
率をより向上させることができる。

【００４４】さらに上述の実施例においては、等価チエ
ツクの結果としてＯＫ又はＮＧをモニタ６に表示する場
合について述べたが、本発明はこれに限らず、他の表示
パターンによつてユーザにチエツク結果を通知するよう
にしてもよい。

【００４５】また上述の実施例においては、等価チエツ
クするモジユール部分をユーザが指定することにより選
択される場合について述べたが、本発明はこれに限ら
ず、例えばプログラムによつて、第１及び第２の回路設
計データ内で記述が異なる部分を検索し、この部分を含
むモジユールが自動的に抽出されるようにしてもよい。

【００４６】

【発明の効果】上述のように本発明によれば、ハードウ
エア記述言語を用いて集積回路を設計する集積回路設計
装置において、第１及び第２の回路設計データを所望の
モジユール単位で分割して複数の第１及び第２のモジユ
ール設計データをそれぞれ生成して単数又は複数の第１
及び第２のモジユール設計データを抽出して、抽出した
単数又は複数の第１及び第２のモジユール設計データを
対応するモジユール単位で比較するデータ処理手段を設
けて、複数のモジユール単位でなる第１及び第２のモジ
ユール設計データから、実際に等価チエツクする部分の
みを抽出して、この部分について論理的に等価であるか
否かをチエツクする。またこれ以外のモジユールでは、
全てのセル及び信号線が一対一に対応しているか否かを
チエツクする。

【００４７】また本発明においては、上述の機能に加え
て、第１及び第２のモジユール設計データの下位階層で
なる第３及び第４のモジユール設計データを全て又は一
部削除すると共に、第３及び第４のモジユール設計デー
タに接続されていた信号線を入出力端子に変更するデー
タ処理手段を設けて、第１及び第２のモジユール設計デ
ータが下位階層として第３及び第４の回路設計データを
有し、この第３及び第４のモジユール設計データが論理
的に等価なものである場合、この下位階層を全て又は一
部削除すると共に削除した下位階層に接続されていた信
号線を入出力ピンに変更した第１及び第２のモジユール
設計データを抽出して、論理的に等価であるか否かをチ
エツクする。

【００４８】かくして、第１及び第２の回路設計データ
が論理的に等価であるか否かを、より短時間で検証し得
る集積回路設計装置及び等価回路チエツク方法を実現す
ることができる。

【図面の簡単な説明】

【図１】実施例による集積回路設計装置の構成を示すブ
ロツク図である。

【図２】本発明の等価回路チエツク方法を示すフローチ
ャートである。

【図３】等価回路チエツク方法を詳述するために供する
回路図（変更前）である。

【図４】等価回路チエツク方法の具体例を詳述するため
に供するハードウエア記述言語による回路設計データ
（変更前）である。

【図５】等価回路チエツク方法を詳述するために供する
回路図（変更後）である。

【図６】等価回路チエツク方法の具体例を詳述するため
に供するハードウエア記述言語による回路設計データ
（変更後）である。

【図７】変更前の回路から抽出されたモジユールを表す
回路設計データである。

【図８】変更後の回路から抽出されたモジユールを表す
回路設計データである。

【図９】他の実施例による等価回路チエツク方法を説明
するために供する回路図（変更前）である。

【図１０】他の実施例による等価回路チエツク方法を説
明するために供するハードウエア記述言語による回路設
計データ（変更前）である。

【図１１】他の実施例による等価回路チエツク方法を説
明するために供する回路図（変更後）である。

【図１２】他の実施例による等価回路チエツク方法を説
明するために供するハードウエア記述言語による回路設
計データ（変更後）である。

【図１３】変更前の回路図から抽出されたモジユール部
分を示す回路図である。

【図１４】変更前の回路から抽出されたモジユールを表
す回路設計データである。

【図１５】変更後の回路図から抽出されたモジユール部
分を示す回路図である。

【図１６】変更後の回路から抽出されたモジユールを表
す回路設計データである。

【図１７】従来の集積回路の設計手順を示すフローチヤ
ートである。

【符号の説明】

１……集積回路設計装置、２……バス、３……処理部、
４……ＲＯＭ、５……ＲＡＭ、６……モニタ、７……キ
ーボード、Ａ０、Ａ２、Ａ３、Ａ４、Ｂ０、Ｂ２、Ｂ
３、Ｂ４……インバータ、Ａ１、Ｂ１、Ｂ５……ＡＮＤ
回路、Ｃ０……モジユール。

Claims (5)

【特許請求の範囲】
1. 【請求項１】ハードウエア記述言語を用いて集積回路を
   設計するためのプログラム及びデータとユーザが設計す
   る上記集積回路の回路設計データとを記憶する記憶手段
   と、 上記集積回路の設計に関する各種データを表示する表示
   手段と、 上記ユーザからの指示及びデータを入力するための入力
   手段と、 上記プログラムに基づいて上記集積回路の設計を処理す
   ると共に、上記記憶手段から読み出した所望の集積回路
   を表す第１の回路設計データを所望のモジユール単位で
   分割することにより得られる複数の第１のモジユール設
   計データと、上記記憶手段から読み出した所望の集積回
   路を表す第２の回路設計データを所望のモジユール単位
   で分割することにより得られる複数の第２のモジユール
   設計データとからそれぞれ単数又は複数の第１及び第２
   のモジユール設計データを抽出し、上記単数又は複数の
   第１及び第２のモジユール設計データの対応する上記モ
   ジユール単位毎にあらゆる入力パターンを入力して、同
   一の入力パターンを与えた場合に同一の出力パターンが
   得られるか否かを検出することにより、上記第１及び第
   ２の回路設計データが論理的に等価な回路であるか否か
   を判断するデータ処理手段とを具えることを特徴とする
   集積回路設計装置。
2. 【請求項２】上記データ処理手段は、 上記複数の第１及び第２のモジユール設計データからそ
   れぞれ上記単数又は複数の第１及び第２のモジユール設
   計データを抽出する際に、各上記第１及び第２のモジユ
   ール設計データの下位階層でなる第３及び第４のモジユ
   ール設計データの全て又は一部を削除すると共に、上記
   第３及び第４のモジユール設計データに接続されていた
   信号線を入出力ピンに変更することを特徴とする請求項
   １に記載の集積回路設計装置。
3. 【請求項３】ハードウエア記述言語を用いて所望の集積
   回路を設計することにより得られた第１及び第２の回路
   設計データが論理的に等価であるか否かを検出する等価
   回路チエツク方法において、 上記第１の回路設計データを所望のモジユール単位で分
   割して得られた複数の第１のモジユール設計データか
   ら、単数又は複数の上記第１のモジユール設計データを
   抽出し、 上記第２の回路設計データを所望のモジユール単位で分
   割して得られた複数の第２のモジユール設計データか
   ら、単数又は複数の上記第１のモジユール設計データに
   対応する単数又は複数の上記第２のモジユール設計デー
   タを抽出し、 抽出した単数又は複数の上記第１及び第２のモジユール
   設計データを、対応する上記モジユール単位毎に比較す
   ることにより、上記第１及び第２の回路設計データが論
   理的に等価であるか否かを検出することを特徴とする等
   価回路チエツク方法。
4. 【請求項４】上記抽出されたモジユールを除く上記第１
   及び第２のモジユール設計データを、対応する上記モジ
   ユール単位毎に全てのセルと全ての信号線が１対１に対
   応しているか否かを検出することを特徴とする請求項３
   に記載の等価回路チエツク方法。
5. 【請求項５】ハードウエア記述言語を用いて所望の集積
   回路を設計して得られる第１及び第２の回路設計データ
   を所望のモジユール単位で分割することにより生成され
   る第１及び第２のモジユール設計データが論理的に等価
   であるか否かを検出する等価回路チエツク方法におい
   て、 上記第１のモジユール設計データの下位階層でなる第３
   のモジユール設計データを上記第１のモジユール設計デ
   ータから全て又は一部削除すると共に、上記第３のモジ
   ユール設計データに接続されていた信号線を入出力端子
   に変更し、 上記第２のモジユール設計データの下位階層でなる第４
   のモジユール設計データを上記第２のモジユール設計デ
   ータから全て又は一部削除すると共に、上記第４のモジ
   ユール設計データに接続されていた信号線を入出力端子
   に変更し、 上記変更された第１及び第２のモジユール設計データを
   比較することにより、上記第１及び第２のモジユール設
   計データが論理的に等価であるか否かを検出することを
   特徴とする等価回路チエツク方法。