JPH09200743A - デコーダおよびｍｐｅｇビデオデコーダ - Google Patents

Abstract

(57)【要約】 【課題】ＭＰＥＧビデオデコーダのエラー耐性を高め
る。 【解決手段】ＤＣエラー検出回路２はＤＣ係数が所定値
内に納まっているか否かをマクロブロック毎に検出す
る。動き領域エラー検出回路３は動きベクトルがマクロ
ブロックの領域外を示しているか否かを検出する。制御
コア回路１２は、エラーが含まれているスライスＳ１
内のマクロブロックＭＢｍ以降のマクロブロックＭＢｍ
〜ＭＢｎに対する可変長デコーダ６のデコード処理を停
止させ、マクロブロックＭＢｍ〜ＭＢｎのデコード処理
結果を無効にさせ、スライスヘッダ検出回路５の検出
結果により、ビットバッファ２からスライスＳ１の次の
スライスＳ２を読み出し、ＭＣ回路７およびフレーム
バッファ３を制御し、各マクロブロックＭＢｍ〜ＭＢｎ
を、エラーが含まれるピクチャの１つ前にディスプレイ
１２１へ出力されるピクチャの対応する各マクロブロッ
クＭＢｍ′〜ＭＢｎ′によって置き代える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデコーダおよびＭＰ
ＥＧ（Moving Picture Expert Group ）ビデオデコーダ
に関するものである。

【０００２】

【従来の技術】マルチメディアで扱われる情報は、膨大
な量で且つ多種多様であり、これらの情報を高速に処理
することがマルチメディアの実用化を図る上で必要とな
ってくる。情報を高速に処理するためには、データの圧
縮・伸長技術が不可欠となる。そのようなデータの圧縮
・伸長技術として「ＭＰＥＧ」方式が挙げられる。この
ＭＰＥＧ方式は、ＩＳＯ（International Organization
for Standardization）／ＩＥＣ（Intarnational Elec
trotechnical Commission ）傘下のＭＰＥＧ委員会（IS
O/IEC JTC1/SC29/WG11）によって標準化されつつある。

【０００３】ＭＰＥＧは３つのパートから構成されてい
る。パート１の「ＭＰＥＧシステムパート」（ISO/IEC
IS 11172 Part1:Systems）では、ビデオデータとオーデ
ィオデータの多重化構造（マルチプレクス・ストラクチ
ャ）および同期方式が規定される。パート２の「ＭＰＥ
Ｇビデオパート」（ISO/IEC IS 11172 Part2:Video）で
は、ビデオデータの高能率符号化方式およびビデオデー
タのフォーマットが規定される。パート３の「ＭＰＥＧ
オーディオパート」（ISO/IEC IS 11172 Part3:Audio）
では、オーディオデータの高能率符号化方式およびオー
ディオデータのフォーマットが規定される。

【０００４】ＭＰＥＧビデオパートで取り扱われるビデ
オデータは動画に関するものであり、その動画は１秒間
に数十枚（例えば、３０枚）のフレーム（静止画、コ
マ）によって構成されている。図８に示すように、ビデ
オデータは、シーケンス（Sequence）、ＧＯＰ（Group
Of Pictures ）、ピクチャ（Picture ）、スライス（Sl
ice ）、マクロブロック（Macroblock）、ブロック（Bl
ock ）の順に６層の階層構造から成る。１枚のピクチャ
を構成するスライスの個数は一定ではなく、１個のスラ
イスを構成するマクロブロックの個数も一定ではない。
尚、図８では、マクロブロック層およびブロック層につ
いては省略してある。

【０００５】また、ＭＰＥＧには主にエンコードレート
の違いにより、現在のところ、ＭＰＥＧ−１，ＭＰＥＧ
−２の２つの方式がある。ＭＰＥＧ−１においてフレー
ムはピクチャに対応している。ＭＰＥＧ−２において
は、フレームまたはフィールドをピクチャに対応させる
こともできる。フィールドは、２枚で１枚のフレームを
構成している。ピクチャにフレームが対応している構造
はフレーム構造と呼ばれ、ピクチャにフィールドが対応
している構造はフィールド構造と呼ばれる。

【０００６】ＭＰＥＧでは、フレーム間予測と呼ばれる
圧縮技術を用いる。フレーム間予測は、フレーム間のデ
ータを時間的な相関に基づいて圧縮する。フレーム間予
測では双方向予測が行われる。双方向予測とは、過去の
再生画像（または、ピクチャ）から現在の再生画像を予
測する順方向予測と、未来の再生画像から現在の再生画
像を予測する逆方向予測とを併用することである。

【０００７】この双方向予測は、Ｉピクチャ（Intra-Pi
cture ），Ｐピクチャ（Predictive-Picture），Ｂピク
チャ（Bidirectionally predictive-Picture）と呼ばれ
る３つのタイプのピクチャを規定している。

【０００８】Ｉピクチャは、過去や未来の再生画像とは
無関係に独立して生成される。ランダムアクセスを行う
ために、ＧＯＰ内には最低１枚のＩピクチャが必要であ
る。Ｉピクチャ内の全てのマクロブロック・タイプは、
フレーム内予測画面（IntraFrame ）である。

【０００９】Ｐピクチャは順方向予測（過去のＩピクチ
ャまたはＰピクチャからの予測）により生成される。Ｐ
ピクチャ内のマクロブロック・タイプは、フレーム内予
測画面と順方向予測画面（Foward Inter Frame）の両方
を含む。

【００１０】Ｂピクチャは双方向予測により生成され
る。双方向予測においてＢピクチャは、以下に示す３つ
の予測のうちいずれか１つにより生成される。順方向
予測；過去のＩピクチャまたはＰピクチャからの予測、
逆方向予測；未来のＩピクチャまたはＰピクチャから
の予測、双方向予測；過去および未来のＩピクチャま
たはＰピクチャからの予測。Ｂピクチャ内のマクロブロ
ック・タイプは、フレーム内予測画面、順方向予測画
面、逆方向予測画面（Backward Inter Frame）、内挿的
予測画面（Interpolative Inter Frame ）の４つのタイ
プを含む。

【００１１】そして、これらＩ，Ｐ，Ｂピクチャがそれ
ぞれエンコードされる。つまり、Ｉピクチャは過去や未
来のピクチャが無くても生成される。これに対し、Ｐピ
クチャは過去のピクチャが無いと生成されず、Ｂピクチ
ャは過去または未来のピクチャが無いと生成されない。
但し、ＰピクチャやＢピクチャでも、マクロブロック・
タイプが内挿的予測画面の場合、そのマクロブロックは
過去や未来のピクチャが無くても生成される。

【００１２】フレーム間予測では、まず、Ｉピクチャが
周期的に生成される。次に、Ｉピクチャよりも数フレー
ム先のフレームがＰピクチャとして生成される。このＰ
ピクチャは、過去から現在への一方向（順方向）の予測
により生成される。続いて、Ｉピクチャの前、Ｐピクチ
ャの後に位置するフレームがＢピクチャとして生成され
る。このＢピクチャを生成するとき、順方向予測，逆方
向予測，双方向予測の３つの中から最適な予測方法が選
択される。連続した動画では一般的に、現在の画像とそ
の前後の画像とは良く似ており、異なっているのは、そ
のごく一部分に過ぎない。そこで、前のフレーム（例え
ば、Ｉピクチャ）と次のフレーム（例えば、Ｐピクチ
ャ）とは同じであると仮定し、両フレーム間に変化があ
ればその差分（Ｂピクチャのデータ）のみを抽出して圧
縮する。これにより、フレーム間のデータを時間的な相
関に基づいて圧縮することができる。

【００１３】このようにＭＰＥＧビデオパートに準拠し
てエンコードされたビデオデータのデータ列（ビットス
トリーム）は、ＭＰＥＧビデオストリーム（以下、ビデ
オストリームと略す）と呼ばれる。

【００１４】ところで、ＭＰＥＧ−１は主に、ビデオＣ
Ｄ（Compact Disc）やＣＤ−ＲＯＭ（CD-Read Only Mem
ory ）などの蓄積メディアに対応している。ＭＰＥＧ−
２は、ビデオＣＤ，ＣＤ−ＲＯＭ，ＤＶＤ（Digital Vi
deo Disk），ＶＴＲ（VideoTape Recoder）などの蓄積
メディアだけでなく、ＬＡＮ（Local Area Network）な
どの通信メディア、地上波放送や衛星放送およびＣＡＴ
Ｖ（Community Antenna Television）などの放送メディ
アをも含む伝達メディア全般に対応している。

【００１５】ＭＰＥＧビデオパートで用いられる技術の
核となるのが、動き補償付予測（ＭＣ；Motion Compens
ated prediction ）と離散コサイン変換（ＤＣＴ；Disc
reteCosine Transform ）である。ＭＣとＤＣＴを併用
した符号化技術は、ハイブリッド符号化技術と呼ばれ
る。ＭＰＥＧビデオパートでは、エンコード時にＤＣＴ
（別名ＦＤＣＴ；Forward ＤＣＴ）を用い、画像（ビデ
オ信号）を周波数成分に分解して処理する。そして、デ
コード時にＤＣＴの逆変換（離散コサイン逆変換；ＩＤ
ＣＴ；Inverse ＤＣＴ）を用い、周波数成分を再び画像
（ビデオ信号）に戻す。

【００１６】図９に、従来のＭＰＥＧビデオデコーダ１
０１のブロック回路を示す。ＭＰＥＧビデオデコーダ１
０１は、ビットバッファ１０２、フレームバッファ１０
３、ピクチャヘッダ検出回路１０４、スライスヘッダ検
出回路１０５、可変長デコーダ１０６、逆量子化回路１
０７、ＩＤＣＴ（Inverse Discrete CosineTransform
）回路１０８、ＭＣ（Motion Compensated prediction
）回路１０９、ＲＯＭ（Read Only Memory）１１０，
１１１、制御コア回路１１２、ハフマンエラー検出回路
１１３から構成されている。尚、各回路１０４〜１１３
は１チップのＬＳＩに搭載されている。

【００１７】制御コア回路１１２は各回路１０２〜１１
１，１１３を制御する。伝達メディア１２０から転送さ
れてきたビデオストリームは、ビットバッファ１０２へ
入力される。尚、伝達メディア１２０には、蓄積メディ
ア（ビデオＣＤ，ＣＤ−ＲＯＭ，ＤＶＤ，ＶＴＲな
ど）、通信メディア（ＬＡＮなど）、放送メディア（地
上波放送，衛星放送，ＣＡＴＶなど）などが含まれる。

【００１８】ビットバッファ１０２はＦＩＦＯ（First-
In-First-Out）構成のＲＡＭ（Random Access Memory）
から成るリングバッファによって構成され、伝達メディ
ア１２０から転送されてくるビデオストリームを順次蓄
積する。

【００１９】ビットバッファ１０２が設けられているの
は、Ｉ，Ｐ，Ｂの各ピクチャのデータ量が異なっている
ためである。Ｉピクチャのデータ量は約３０ｋバイト、
Ｐピクチャのデータ量は約１０〜１５ｋバイト、Ｂピク
チャのデータ量は０〜約６ｋバイトである。それに対し
て、伝達メディア１２０から転送されてくるビデオスト
リームのビットレートは一定である。後記するように各
回路１０６〜１０９は各ピクチャ毎に処理を行い、その
処理時間は各ピクチャのデータ量によって異なる。その
ため、伝達メディア１２０から転送されてきたビデオス
トリームを各回路１０６〜１０９へ直接転送すると、各
回路１０６〜１０９において処理できないピクチャがで
てくる。これを防止するため、伝達メディア１２０から
転送されてくるビデオストリームに対するバッファメモ
リとしてのビットバッファ１０２を設けることで、Ｉ，
Ｐ，Ｂの各ピクチャのデータ量の相違を吸収しているわ
けである。

【００２０】ピクチャヘッダ検出回路１０４は、ビット
バッファ１０２に蓄積されたビデオストリームの各ピク
チャの先頭に付くピクチャヘッダを検出し、その各ピク
チャヘッダに規定されているピクチャのタイプ（Ｉ，
Ｐ，Ｂ）を検出する。

【００２１】スライスヘッダ検出回路１０５は、ビット
バッファ１０２に蓄積されたビデオストリームの各スラ
イスの先頭に付くスライスヘッダを検出する。制御コア
回路１１２は、ピクチャヘッダ検出回路１０４の検出結
果に基づいて、ビットバッファ１０２から１フレーム期
間毎に１枚のピクチャ分ずつのビデオストリームを読み
出す。

【００２２】可変長デコーダ１０６は、ビットバッファ
１０２から読み出されたピクチャに対して、ＲＯＭ１１
０に記憶されたハフマンテーブルに格納されているハフ
マンコードに基づいた可変長デコードを行う。

【００２３】逆量子化回路１０７は、可変長デコーダ１
０６のデコード結果に対して、ＲＯＭ１１１に記憶され
た量子化テーブルに格納されている量子化閾値に基づい
た逆量子化を行いＤＣＴ（Discrete Cosine Transform
）係数を求める。

【００２４】ＩＤＣＴ回路１０８は、逆量子化回路１０
７が求めたＤＣＴ係数に対してＩＤＣＴを行う。ＭＣ回
路１０９は、ＩＤＣＴ回路１０８の処理結果に対してＭ
Ｃ（Motion Compensated prediction ）を行う。

【００２５】ＭＣ回路１０９の処理結果は、フレームバ
ッファ１０３の各領域１０３ａ〜１０３ｃへ転送され
る。また、フレームバッファ１０３の各領域１０３ａ〜
１０３ｃから読み出されたデータはＭＣ回路１０９へ転
送される。

【００２６】フレームバッファ１０３はＲＡＭから成
り、その内部は３つの領域（前方参照領域１０３ａ、後
方参照領域１０３ｂ、Ｂピクチャ格納領域１０３ｃ）に
分けられている。前方参照領域１０３ａには、ＭＣ回路
１０９において逆方向予測を行う際に用いられる未来の
ＩピクチャまたはＰピクチャが格納される。後方参照領
域１０３ｂには、ＭＣ回路１０９において順方向予測を
行う際に用いられる過去のＩピクチャまたはＰピクチャ
が格納される。Ｂピクチャ格納領域１０３ｃにはＢピク
チャが格納される。

【００２７】前方参照領域１０３ａおよび後方参照領域
１０３ｂに格納されるＩピクチャまたはＰピクチャは、
順方向予測または逆方向予測を行うための基データとし
て使われるため、必要がなくなるまで、各領域１０３
ａ，１０３ｂに格納し続けなければならない。Ｂピクチ
ャ格納領域１０３ｃに格納されるＢピクチャについては
基データとして扱われないため、ディスプレイ１２１へ
出力されたら不用になる。尚、各領域１０３ａ〜１０３
ｃはプレーンと呼ばれる。

【００２８】そして、各領域１０３ａ〜１０３ｃのいず
れか１つに格納されたピクチャのデータ（ビデオ信号）
が、ＭＣ回路１０９を介して、ＭＰＥＧビデオデコーダ
１０１の外部に設けられたディスプレイ１２１へ出力さ
れる。

【００２９】例えば、図１０（ａ）に示すように原画像
の各ピクチャの順番が構成されている場合、ＭＰＥＧビ
デオエンコーダでは図１０（ｂ）に示すように各ピクチ
ャの順番が並べ替えられる。図１０（ｃ）に示すよう
に、伝達メディア１２０では、ＭＰＥＧビデオエンコー
ダで並べ替えられた順番のままで各ピクチャが転送され
る。そして、図１０（ｄ）（ｅ）に示すように、ＭＰＥ
Ｇビデオデコーダ１０１では、ディスプレイ１２１の再
生画像の各ピクチャの順番が原画像のそれと同じになる
ように、各ピクチャの順番が並べ替えられる。

【００３０】フレームバッファ１０３は、このＭＰＥＧ
ビデオデコーダ１０１における各ピクチャの順番の並べ
替えを行うために設けられている。すなわち、各回路１
０６〜１０９でＢピクチャＢ３を処理し、その処理結果
をＢピクチャ格納領域１０３ｃへ転送しているとき、デ
ィスプレイ１２１へは後方参照領域１０３ｂに既に格納
されているＩピクチャＩ２が出力される。

【００３１】また、各回路１０６〜１０９でＢピクチャ
Ｂ４を処理し、その処理結果をＢピクチャ格納領域１０
３ｃへ転送しているとき、ディスプレイ１２１へはＢピ
クチャ格納領域１０３ｃに既に格納されているＢピクチ
ャＢ３が出力される。その結果、各回路１０６〜１０９
でＢピクチャＢ４を処理しているときには、Ｂピクチャ
格納領域１０３ｃに既に格納されているＢピクチャＢ３
に対して、新たに処理されたＢピクチャＢ４のデータが
上書きされる。

【００３２】また、各回路１０６〜１０９でＰピクチャ
Ｐ８を処理し、その処理結果を後方参照領域１０３ｂへ
転送しているとき、ディスプレイ１２１へはＢピクチャ
格納領域１０３ｃに既に格納されているＢピクチャＢ４
が出力される。

【００３３】尚、フレームバッファ１０３とビットバッ
ファ１０２とは、部品点数を少なくしてＭＰＥＧビデオ
デコーダ１０１の部品コストを減少させるため、１つの
ＲＡＭ内に領域を分けて設けられている。

【００３４】ハフマンエラー検出回路１１３は、可変長
デコーダ１０６におけるデコード処理を監視すること
で、スライス毎にエラー検出を行う。すなわち、ハフマ
ンエラー検出回路１１３は、スライスに対応するデータ
がハフマンテーブルに格納されていない場合や、スライ
スに対応するデータが過去のデコード結果と矛盾する場
合、そのスライス内にエラーが含まれていると判定す
る。

【００３５】制御コア回路１１２は、ハフマンエラー検
出回路１６によってスライス内にエラーが含まれている
と判定された場合、以下のエラー処理を行う。ここで
は、図８に示すスライスＳ１内にエラーが含まれている
場合を例にとって説明する。尚、スライスＳ１はｎ個の
マクロブロックＭＢ１〜ＭＢｎによって構成されている
ものとする。

【００３６】(1) エラーが含まれていると判定されたス
ライスＳ１に対する可変長デコーダ１０６のデコード処
理を停止させ、そのスライスＳ１のデコード処理結果を
無効にさせる。

【００３７】(2) スライスヘッダ検出回路１０５の検出
結果に基づいて、ビットバッファ１０２からスライスＳ
１の次のスライスＳ２を読み出す。そして、可変長デコ
ーダ１０６にスライスＳ２の可変長デコードを行わせ
る。

【００３８】(3) ＭＣ回路１０７およびフレームバッフ
ァ１０３を制御して、フレームバッファ１０３に格納さ
れるスライスＳ１を、そのスライスＳ１が含まれている
ピクチャの１つ前にディスプレイ１２１へ出力されるピ
クチャの対応するマクロブロックＭＢ１′〜ＭＢｎ′に
よって置き代える。この動作を、図１０（ｄ）（ｅ）に
示すように各ピクチャの順番が構成されている場合を例
にとって説明する。

【００３９】(3)-[1] スライスＳ１を含むピクチャがＢ
ピクチャＢ３の場合；ＢピクチャＢ３の１つ前にディス
プレイ１２１へ出力されるピクチャはＩピクチャＩ２で
ある。ＢピクチャＢ３をＢピクチャ格納領域１０３ｃへ
転送しているとき、ＩピクチャＩ２は既に後方参照領域
１０３ｂに格納されている。

【００４０】図１１に示すように、ＢピクチャＢ３のス
ライスＳ１に対応するＩピクチャＩ２のマクロブロック
ＭＢ１′〜ＭＢｎ′を後方参照領域１０３ｂから読み出
す。そして、ＩピクチャＩ２のマクロブロックＭＢ１′
〜ＭＢｎ′をＢピクチャ格納領域１０３ｃに書き込むこ
とで、ＢピクチャＢ３のスライスＳ１をＩピクチャＩ２
のマクロブロックＭＢ１′〜ＭＢｎ′に置き代える。

【００４１】(3)-[2] スライスＳ１を含むピクチャがＢ
ピクチャＢ４の場合；ＢピクチャＢ４の１つ前にディス
プレイ１２１へ出力されるピクチャはＢピクチャＢ３で
ある。ＢピクチャＢ３をＢピクチャ格納領域１０３ｃへ
転送しているとき、ＢピクチャＢ３は既にＢピクチャ格
納領域１０３ｃに格納されている。

【００４２】図１２に示すように、Ｂピクチャ格納領域
１０３ｃにおいて、ＢピクチャＢ４のスライスＳ１に対
応するＢピクチャＢ３のマクロブロックＭＢ１′〜ＭＢ
ｎ′に対してはＢピクチャＢ４のデータを上書きせず、
ＢピクチャＢ３のマクロブロックＭＢ１′〜ＭＢｎ′を
そのまま残す。その結果、ＢピクチャＢ４のスライスＳ
１はＢピクチャＢ３のマクロブロックＭＢ１′〜ＭＢ
ｎ′に置き代えられる。

【００４３】(3)-[3] スライスＳ１を含むピクチャがＰ
ピクチャＰ５の場合；ＰピクチャＰ５の１つ前にディス
プレイ１２１へ出力されるピクチャはＢピクチャＢ４で
ある。ＰピクチャＰ５は前方参照領域１０３ａに格納さ
れ、ＢピクチャＢ４はＢピクチャ格納領域１０３ｃに格
納されている。

【００４４】図１３に示すように、ＰピクチャＢ５のス
ライスＳ１に対応するＢピクチャＢ４のマクロブロック
ＭＢ１′〜ＭＢｎ′をＢピクチャ格納領域１０３ｃから
読み出す。そして、ＢピクチャＢ４のマクロブロックＭ
Ｂ１′〜ＭＢｎ′を前方参照領域１０３ａに書き込むこ
とで、ＰピクチャＰ５のスライスＳ１をＢピクチャＢ４
のマクロブロックＭＢ１′〜ＭＢｎ′に置き代える。

【００４５】図１４に、ＭＣ回路１０９の内部構成を示
す。ＭＣ回路１０９は、逆方向予測メモリ１３１、順方
向予測メモリ１３２、平均回路１３３、加算回路１３
４、スイッチＳＷ１〜ＳＷ６から構成されている。

【００４６】スイッチＳＷ６は２つの接点ａ，ｂをも
ち、接点ａはＩＤＣＴ回路１０８の出力に接続され、接
点ｂはアースされ、各接点ａ，ｂのいずれか一方が加算
回路１３４の入力に接続される。

【００４７】スイッチＳＷ１は４つの接点ａ〜ｄをも
ち、接点ａは逆方向予測メモリ１３１の出力に接続さ
れ、接点ｂは平均回路１３３の出力に接続され、接点ｃ
は順方向予測メモリ１３２の出力に接続され、接点ｄは
アースされ、各接点ａ〜ｄのいずれか１つが加算回路１
３４の入力に接続される。

【００４８】スイッチＳＷ２は２つの接点ａ，ｂをも
ち、接点ａは逆方向予測メモリ１３１の入力に接続さ
れ、接点ｂは順方向予測メモリ１３２の入力に接続さ
れ、各接点ａ，ｂのいずれか一方がスイッチＳＷ３に接
続される。

【００４９】スイッチＳＷ３は３つの接点ａ〜ｃをも
ち、接点ａはフレームバッファ１０３の前方参照領域１
０３ａの出力に接続されると共にスイッチＳＷ５の接点
ａに接続され、接点ｂはフレームバッファ１０３の後方
参照領域１０３ｂの出力に接続されると共にスイッチＳ
Ｗ５の接点ｂに接続され、接点ｃはフレームバッファ１
０３のＢピクチャ格納領域１０３ｃの出力に接続される
と共にスイッチＳＷ５の接点ｃに接続される。

【００５０】スイッチＳＷ５は３つの接点ａ〜ｃをも
ち、各接点ａ〜ｃのいずれか１つがディスプレイ１２１
に接続される。スイッチＳＷ４は３つの接点ａ〜ｃをも
ち、接点ａは前方参照領域１０３ａの入力に接続され、
接点ｂは後方参照領域１０３ｂの入力に接続され、接点
ｃはＢピクチャ格納領域１０３ｃの入力に接続され、各
接点ａ〜ｄのいずれか１つが加算回路１３４の出力に接
続される。

【００５１】逆方向予測メモリ１３１および順方向予測
メモリ１３２はそれぞれ、１個のマクロブロック分のデ
ータを格納する。平均回路１３３は、逆方向予測メモリ
１３１および順方向予測メモリ１３２から読み出された
データを平均化する。

【００５２】このように構成されたＭＣ回路１０９は以
下の動作を行う。 ハフマンエラー検出回路１１３がエラーを検出しない
場合（通常動作）；スイッチＳＷ６を接点ａに接続す
る。

【００５３】−[1] ＩＤＣＴ回路１０８からＩピクチ
ャが出力された場合；スイッチＳＷ１を接点ｄに接続
し、スイッチＳＷ４を接点ａまたは接点ｂに接続する。
スイッチＳＷ５を、スイッチＳＷ４の接続されている接
点とは異なる接点ａ〜ｃに接続する。例えば、スイッチ
ＳＷ４が接点ａに接続されている場合、スイッチＳＷ５
は接点ｂまたは接点ｃに接続する。スイッチＳＷ２，Ｓ
Ｗ３はどの接点に接続してもよい。その結果、加算回路
１３４の出力はＩＤＣＴ回路１０８の出力と同じにな
る。その加算回路１３４の出力は、スイッチＳＷ４を介
して、前方参照領域１０３ａまたは後方参照領域１０３
ｂへ転送される。

【００５４】−[2] ＩＤＣＴ回路１０８からＰピクチ
ャが出力された場合；スイッチＳＷ１をマクロブロック
・タイプに対応した接点ｃ，ｄに接続する。 −[2]-<1> マクロブロック・タイプがフレーム内予測
画面の場合；上記−[1] と同じである。

【００５５】−[2]-<2> マクロブロック・タイプが順
方向予測画面の場合；スイッチＳＷ２，ＳＷ３をそれぞ
れ接点ｂに接続し、後方参照領域１０３ｂから読み出し
た１個のマクロブロック分のデータを、順方向予測メモ
リ１３２に格納する。そして、スイッチＳＷ１を接点ｃ
に接続し、スイッチＳＷ４を接点ａまたは接点ｂに接続
する。スイッチＳＷ５を、スイッチＳＷ４の接続されて
いる接点とは異なる接点ａ〜ｃに接続する。その結果、
加算回路１３４は、順方向予測メモリ１３２から読み出
されたマクロブロックのデータと、ＩＤＣＴ回路１０８
の出力とを加算する。その加算回路１３４の出力は、ス
イッチＳＷ４を介して、前方参照領域１０３ａまたは後
方参照領域１０３ｂへ転送される。

【００５６】−[3] ＩＤＣＴ回路１０８からＢピクチ
ャが出力された場合；スイッチＳＷ１をマクロブロック
・タイプに対応した接点ａ〜ｄに接続し、スイッチＳＷ
４，ＳＷ５をそれぞれ接点ｃに接続する。その結果、加
算回路１３４の出力は、スイッチＳＷ４を介して、Ｂピ
クチャ格納領域１０３ｃへ転送される。

【００５７】−[3]-<1> マクロブロック・タイプがフ
レーム内予測画面の場合；スイッチＳＷ１を接点ｄに接
続する。スイッチＳＷ２，ＳＷ３はどの接点に接続して
もよい。その結果、加算回路１３４の出力はＩＤＣＴ回
路１０８の出力と同じになる。

【００５８】−[3]-<2> マクロブロック・タイプが順
方向予測画面の場合；スイッチＳＷ２，ＳＷ３をそれぞ
れ接点ｂに接続し、後方参照領域１０３ｂから読み出し
た１個のマクロブロック分のデータを、順方向予測メモ
リ１３２に格納する。そして、スイッチＳＷ１を接点ｃ
に接続する。その結果、加算回路１３４は、順方向予測
メモリ１３２から読み出されたマクロブロックのデータ
と、ＩＤＣＴ回路１０８の出力とを加算する。

【００５９】−[3]-<3> マクロブロック・タイプが逆
方向予測画面の場合；スイッチＳＷ２，ＳＷ３をそれぞ
れ接点ａに接続し、前方参照領域１０３ａから読み出し
た１個のマクロブロック分のデータを、逆方向予測メモ
リ１３１に格納する。そして、スイッチＳＷ１を接点ａ
に接続する。その結果、加算回路１３４は、逆方向予測
メモリ１３１から読み出されたマクロブロックのデータ
と、ＩＤＣＴ回路１０８の出力とを加算する。

【００６０】−[3]-<4> マクロブロック・タイプが内
挿的予測画面の場合；まず、スイッチＳＷ２，ＳＷ３を
それぞれ接点ｂに接続し、後方参照領域１０３ｂから読
み出した１個のマクロブロック分のデータを、順方向予
測メモリ１３２に格納する。次に、スイッチＳＷ２，Ｓ
Ｗ３をそれぞれ接点ａに接続し、前方参照領域１０３ａ
から読み出した１個のマクロブロック分のデータを、逆
方向予測メモリ１３１に格納する。平均回路１３３は、
逆方向予測メモリ１３１および順方向予測メモリ１３２
から読み出されたデータを平均化する。そして、スイッ
チＳＷ１を接点ｂに接続する。その結果、加算回路１３
４は、平均回路１３３の出力と、ＩＤＣＴ回路１０８の
出力とを加算する。

【００６１】ハフマンエラー検出回路１１３がエラー
を検出した場合（エラー処理動作）；スイッチＳＷ６を
接点ｂに接続し、スイッチＳＷ２を接点ａに接続する。
スイッチＳＷ４を、エラーが含まれているピクチャが格
納される領域１０３ａ〜１０３ｃに対応する接点ａ〜ｃ
に接続する。スイッチＳＷ３を、エラーが含まれている
ピクチャの１つ前にディスプレイ１２１へ出力されるピ
クチャが格納されている領域１０３ａ〜１０３ｃに対応
する接点ａ〜ｃに接続する。そして、各領域１０３ａ〜
１０３ｃのいずれか１つから読み出した１個のマクロブ
ロック分のデータを、スイッチＳＷ２，ＳＷ３を介し
て、逆方向予測メモリ１３１に格納する。続いて、スイ
ッチＳＷ１を接点ａに接続する。その結果、加算回路１
３４の出力は逆方向予測メモリ１３１から読み出された
マクロブロックのデータと同じになる。その加算回路１
３４の出力は、スイッチＳＷ４を介して、エラーが含ま
れているピクチャが格納される領域１０３ａ〜１０３ｃ
へ転送される。

【００６２】以上のエラー処理動作を、エラーが含まれ
ていると判定されたスライス（前記スライスＳ１）が、
そのスライスが含まれているピクチャの１つ前にディス
プレイ１２１へ出力されるピクチャの対応するマクロブ
ロック（前記マクロブロックＭＢ１′〜ＭＢｎ′）によ
って置き代えられるまで、マクロブロック毎に繰り返し
行う。

【００６３】上記のエラー処理動作を、図８に示すスラ
イスＳ１内にエラーが含まれていると判定され、図１０
（ｄ）（ｅ）に示すように各ピクチャの順番が構成され
ている場合を例にとって説明する。

【００６４】−[1] スライスＳ１を含むピクチャがＢ
ピクチャＢ３の場合（図１１参照）；スイッチＳＷ４
を、ＢピクチャＢ３が格納されるＢピクチャ格納領域１
０３ｃに対応する接点ｃに接続する。スイッチＳＷ３
を、ＩピクチャＩ２が格納される後方参照領域１０３ｂ
に対応する接点ｂに接続する。そして、後方参照領域１
０３ｂから読み出したマクロブロックＭＢ１′のデータ
を、スイッチＳＷ２，ＳＷ３を介して、逆方向予測メモ
リ１３１に格納する。続いて、逆方向予測メモリ１３１
から読み出したマクロブロックＭＢ１′のデータだけ
を、加算回路１３４を介してＢピクチャ格納領域１０３
ｃへ転送する。このエラー処理動作を、各マクロブロッ
クＭＢ２′〜ＭＢｎ′について繰り返し行い、Ｂピクチ
ャＢ３のスライスＳ１をＩピクチャＩ２のマクロブロッ
クＭＢ１′〜ＭＢｎ′に置き代える。 −[2] スライスＳ１を含むピクチャがＢピクチャＢ４
の場合（図１２参照）；スイッチＳＷ４を、Ｂピクチャ
Ｂ４が格納されるＢピクチャ格納領域１０３ｃに対応す
る接点ｃに接続する。スイッチＳＷ３を、ＢピクチャＢ
３が格納されるＢピクチャ格納領域１０３ｃに対応する
接点ｃに接続する。そして、Ｂピクチャ格納領域１０３
ｃから読み出したマクロブロックＭＢ１′のデータを、
スイッチＳＷ２，ＳＷ３を介して、逆方向予測メモリ１
３１に格納する。続いて、逆方向予測メモリ１３１から
読み出したマクロブロックＭＢ１′のデータだけを、加
算回路１３４を介してＢピクチャ格納領域１０３ｃへ転
送する。つまり、マクロブロックＭＢ１′に対してはＢ
ピクチャＢ４のデータが上書きされず、マクロブロック
ＭＢ１′はそのまま残ることになる。このエラー処理動
作を、各マクロブロックＭＢ２′〜ＭＢｎ′について繰
り返し行い、ＢピクチャＢ４のスライスＳ１をＢピクチ
ャＢ３のマクロブロックＭＢ１′〜ＭＢｎ′に置き代え
る。

【００６５】−[3] スライスＳ１を含むピクチャがＰ
ピクチャＰ５の場合（図１３参照）；スイッチＳＷ４
を、ＰピクチャＢ５が格納される前方参照領域１０３ａ
に対応する接点ａに接続する。スイッチＳＷ３を、Ｂピ
クチャＢ４が格納されるＢピクチャ格納領域１０３ｃに
対応する接点ｃに接続する。そして、Ｂピクチャ格納領
域１０３ｃから読み出したマクロブロックＭＢ１′のデ
ータを、スイッチＳＷ２，ＳＷ３を介して、逆方向予測
メモリ１３１に格納する。続いて、逆方向予測メモリ１
３１から読み出したマクロブロックＭＢ１′のデータだ
けを、加算回路１３４を介して前方参照領域１０３ａへ
転送する。このエラー処理動作を、各マクロブロックＭ
Ｂ２′〜ＭＢｎ′について繰り返し行い、ＰピクチャＰ
５のスライスＳ１をＢピクチャＢ４のマクロブロックＭ
Ｂ１′〜ＭＢｎ′に置き代える。

【００６６】このように、従来のＭＰＥＧビデオデコー
ダ１０１では、ハフマンエラー検出回路１１３によって
スライス毎にエラー検出を行う。そして、スライスＳ１
内にエラーが含まれている場合には、前記したエラー処
理（(1) 〜(3) ）を行う。

【００６７】

【発明が解決しようとする課題】近年、ＭＰＥＧビデオ
デコーダに対して、エラー検出およびエラー処理の精度
を高めてエラー耐性の強化を図ることが要求されてい
る。

【００６８】本発明は上記要求を満足するためになされ
たものであって、その目的は、エラー耐性の強化を図る
ことが可能なデコーダおよびＭＰＥＧビデオデコーダを
提供することにある。

【００６９】

【課題を解決するための手段】（請求項と同じ）※出願
時に記載します。

【００７０】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１に、本実施形態のＭ
ＰＥＧビデオデコーダ１のブロック回路を示す。

【００７１】ＭＰＥＧビデオデコーダ１は、ビットバッ
ファ２、フレームバッファ３、ピクチャヘッダ検出回路
４、スライスヘッダ検出回路５、可変長デコーダ６、逆
量子化回路７、ＩＤＣＴ（Inverse Discrete Cosine Tr
ansform ）回路８、ＭＣ（Motion Compensated predict
ion ）回路９、ＲＯＭ（Read Only Memory）１０，１
１、制御コア回路１２、ハフマンエラー検出回路１３、
ＤＣ（Direct Current）エラー検出回路４１、動き領域
エラー検出回路４２から構成されている。尚、各回路４
〜１３，４１，４２は１チップのＬＳＩに搭載されてい
る。

【００７２】制御コア回路１２は各回路２〜１１，１
３，４１，４２を制御する。伝達メディア２０から転送
されてきたビデオストリームは、ビットバッファ２へ入
力される。尚、伝達メディア２０には、蓄積メディア
（ビデオＣＤ，ＣＤ−ＲＯＭ，ＤＶＤ，ＶＴＲなど）、
通信メディア（ＬＡＮなど）、放送メディア（地上波放
送，衛星放送，ＣＡＴＶなど）などが含まれる。

【００７３】ビットバッファ２はＦＩＦＯ（First-In-F
irst-Out）構成のＲＡＭ（Random Access Memory）から
成るリングバッファによって構成され、伝達メディア２
０から転送されてくるビデオストリームを順次蓄積す
る。

【００７４】ビットバッファ２が設けられているのは、
Ｉ，Ｐ，Ｂの各ピクチャのデータ量が異なっているため
である。Ｉピクチャのデータ量は約３０ｋバイト、Ｐピ
クチャのデータ量は約１０〜１５ｋバイト、Ｂピクチャ
のデータ量は０〜約６ｋバイトである。それに対して、
伝達メディア２０から転送されてくるビデオストリーム
のビットレートは一定である。後記するように各回路６
〜９は各ピクチャ毎に処理を行い、その処理時間は各ピ
クチャのデータ量によって異なる。そのため、伝達メデ
ィア２０から転送されてきたビデオストリームを各回路
６〜９へ直接転送すると、各回路６〜９において処理で
きないピクチャがでてくる。これを防止するため、伝達
メディア２０から転送されてくるビデオストリームに対
するバッファメモリとしてのビットバッファ２を設ける
ことで、Ｉ，Ｐ，Ｂの各ピクチャのデータ量の相違を吸
収しているわけである。

【００７５】ピクチャヘッダ検出回路４は、ビットバッ
ファ２に蓄積されたビデオストリームの各ピクチャの先
頭に付くピクチャヘッダを検出し、その各ピクチャヘッ
ダに規定されているピクチャのタイプ（Ｉ，Ｐ，Ｂ）を
検出する。

【００７６】スライスヘッダ検出回路５は、ビットバッ
ファ２に蓄積されたビデオストリームの各スライスの先
頭に付くスライスヘッダを検出する。制御コア回路１２
は、ピクチャヘッダ検出回路４の検出結果に基づいて、
ビットバッファ２から１フレーム期間毎に１枚のピクチ
ャ分ずつのビデオストリームを読み出す。

【００７７】可変長デコーダ６は、ビットバッファ２か
ら読み出されたピクチャに対して、ＲＯＭ１０に記憶さ
れたハフマンテーブルに格納されているハフマンコード
に基づいた可変長デコードを行う。

【００７８】逆量子化回路７は、可変長デコーダ６のデ
コード結果に対して、ＲＯＭ１１に記憶された量子化テ
ーブルに格納されている量子化閾値に基づいた逆量子化
を行いＤＣＴ（Discrete Cosine Transform ）係数を求
める。

【００７９】ＩＤＣＴ回路８は、逆量子化回路７が求め
たＤＣＴ係数に対してＩＤＣＴを行う。ＭＣ回路９は、
ＩＤＣＴ回路８の処理結果に対してＭＣ（Motion Compe
nsatedprediction ）を行う。

【００８０】ＭＣ回路９の処理結果は、フレームバッフ
ァ３の各領域３ａ〜３ｃへ転送される。また、フレーム
バッファ３の各領域３ａ〜３ｃから読み出されたデータ
はＭＣ回路９へ転送される。

【００８１】フレームバッファ３はＲＡＭから成り、そ
の内部は３つの領域（前方参照領域３ａ、後方参照領域
３ｂ、Ｂピクチャ格納領域３ｃ）に分けられている。前
方参照領域３ａには、ＭＣ回路９において逆方向予測を
行う際に用いられる未来のＩピクチャまたはＰピクチャ
が格納される。後方参照領域３ｂには、ＭＣ回路９にお
いて順方向予測を行う際に用いられる過去のＩピクチャ
またはＰピクチャが格納される。Ｂピクチャ格納領域３
ｃにはＢピクチャが格納される。

【００８２】前方参照領域３ａおよび後方参照領域３ｂ
に格納されるＩピクチャまたはＰピクチャは、順方向予
測または逆方向予測を行うための基データとして使われ
るため、必要がなくなるまで、各領域３ａ，３ｂに格納
し続けなければならない。Ｂピクチャ格納領域３ｃに格
納されるＢピクチャについては基データとして扱われな
いため、ディスプレイ２１へ出力されたら不用になる。
尚、各領域３ａ〜３ｃはプレーンと呼ばれる。

【００８３】そして、各領域３ａ〜３ｃのいずれか１つ
に格納されたピクチャのデータ（ビデオ信号）が、ＭＣ
回路９を介して、ＭＰＥＧビデオデコーダ１の外部に設
けられたディスプレイ２１へ出力される。

【００８４】例えば、図１０（ａ）に示すように原画像
の各ピクチャの順番が構成されている場合、ＭＰＥＧビ
デオエンコーダでは図１０（ｂ）に示すように各ピクチ
ャの順番が並べ替えられる。図１０（ｃ）に示すよう
に、伝達メディア２０では、ＭＰＥＧビデオエンコーダ
で並べ替えられた順番のままで各ピクチャが転送され
る。そして、図１０（ｄ）（ｅ）に示すように、ＭＰＥ
Ｇビデオデコーダ１では、ディスプレイ２１の再生画像
の各ピクチャの順番が原画像のそれと同じになるよう
に、各ピクチャの順番が並べ替えられる。

【００８５】フレームバッファ３は、このＭＰＥＧビデ
オデコーダ１における各ピクチャの順番の並べ替えを行
うために設けられている。すなわち、各回路６〜９でＢ
ピクチャＢ３を処理し、その処理結果をＢピクチャ格納
領域３ｃへ転送しているとき、ディスプレイ２１へは後
方参照領域３ｂに既に格納されているＩピクチャＩ２が
出力される。

【００８６】また、各回路６〜９でＢピクチャＢ４を処
理し、その処理結果をＢピクチャ格納領域３ｃへ転送し
ているとき、ディスプレイ２１へはＢピクチャ格納領域
３ｃに既に格納されているＢピクチャＢ３が出力され
る。その結果、各回路６〜９でＢピクチャＢ４を処理し
ているときには、Ｂピクチャ格納領域３ｃに既に格納さ
れているＢピクチャＢ３に対して、新たに処理されたＢ
ピクチャＢ４のデータが上書きされる。

【００８７】また、各回路６〜９でＰピクチャＰ８を処
理し、その処理結果を後方参照領域３ｂへ転送している
とき、ディスプレイ２１へはＢピクチャ格納領域３ｃに
既に格納されているＢピクチャＢ４が出力される。

【００８８】尚、フレームバッファ３とビットバッファ
２とは、部品点数を少なくしてＭＰＥＧビデオデコーダ
１の部品コストを減少させるため、１つのＲＡＭ内に領
域を分けて設けられている。

【００８９】ハフマンエラー検出回路１３は、可変長デ
コーダ６におけるデコード処理を監視することで、スラ
イス毎にエラー検出を行う。すなわち、ハフマンエラー
検出回路１３は、スライスに対応するデータがハフマン
テーブルに格納されていない場合や、スライスに対応す
るデータが過去のデコード結果と矛盾する場合、そのス
ライス内にエラーが含まれていると判定する。

【００９０】制御コア回路１２は、ハフマンエラー検出
回路１６によってスライス内にエラーが含まれていると
判定された場合、以下のエラー処理Ａを行う。ここで
は、図８に示すスライスＳ１内にエラーが含まれている
場合を例にとって説明する。尚、スライスＳ１はｎ個の
マクロブロックＭＢ１〜ＭＢｎによって構成されている
ものとする。

【００９１】Ａ−(1) エラーが含まれていると判定され
たスライスＳ１に対する可変長デコーダ６のデコード処
理を停止させ、そのスライスＳ１のデコード処理結果を
無効にさせる。

【００９２】Ａ−(2) スライスヘッダ検出回路５の検出
結果に基づいて、ビットバッファ２からスライスＳ１の
次のスライスＳ２を読み出す。そして、可変長デコーダ
６にスライスＳ２の可変長デコードを行わせる。

【００９３】Ａ−(3) ＭＣ回路９およびフレームバッフ
ァ３を制御して、フレームバッファ３に格納されるスラ
イスＳ１を、そのスライスＳ１が含まれているピクチャ
の１つ前にディスプレイ２１へ出力されるピクチャの対
応するマクロブロックＭＢ１′〜ＭＢｎ′によって置き
代える。この動作を、図１０（ｄ）（ｅ）に示すように
各ピクチャの順番が構成されている場合を例にとって説
明する。

【００９４】Ａ−(3)-[1] スライスＳ１を含むピクチャ
がＢピクチャＢ３の場合；ＢピクチャＢ３の１つ前にデ
ィスプレイ２１へ出力されるピクチャはＩピクチャＩ２
である。ＢピクチャＢ３をＢピクチャ格納領域３ｃへ転
送しているとき、ＩピクチャＩ２は既に後方参照領域３
ｂに格納されている。

【００９５】図１１に示すように、ＢピクチャＢ３のス
ライスＳ１に対応するＩピクチャＩ２のマクロブロック
ＭＢ１′〜ＭＢｎ′を後方参照領域３ｂから読み出す。
そして、ＩピクチャＩ２のマクロブロックＭＢ１′〜Ｍ
Ｂｎ′をＢピクチャ格納領域３ｃに書き込むことで、Ｂ
ピクチャＢ３のスライスＳ１をＩピクチャＩ２のマクロ
ブロックＭＢ１′〜ＭＢｎ′に置き代える。

【００９６】Ａ−(3)-[2] スライスＳ１を含むピクチャ
がＢピクチャＢ４の場合；ＢピクチャＢ４の１つ前にデ
ィスプレイ２１へ出力されるピクチャはＢピクチャＢ３
である。ＢピクチャＢ３をＢピクチャ格納領域３ｃへ転
送しているとき、ＢピクチャＢ３は既にＢピクチャ格納
領域３ｃに格納されている。

【００９７】図１２に示すように、Ｂピクチャ格納領域
３ｃにおいて、ＢピクチャＢ４のスライスＳ１に対応す
るＢピクチャＢ３のマクロブロックＭＢ１′〜ＭＢｎ′
に対してはＢピクチャＢ４のデータを上書きせず、Ｂピ
クチャＢ３のマクロブロックＭＢ１′〜ＭＢｎ′をその
まま残す。その結果、ＢピクチャＢ４のスライスＳ１は
ＢピクチャＢ３のマクロブロックＭＢ１′〜ＭＢｎ′に
置き代えられる。

【００９８】Ａ−(3)-[3] スライスＳ１を含むピクチャ
がＰピクチャＰ５の場合；ＰピクチャＰ５の１つ前にデ
ィスプレイ２１へ出力されるピクチャはＢピクチャＢ４
である。ＰピクチャＰ５は前方参照領域３ａに格納さ
れ、ＢピクチャＢ４はＢピクチャ格納領域３ｃに格納さ
れている。

【００９９】図１３に示すように、ＰピクチャＢ５のス
ライスＳ１に対応するＢピクチャＢ４のマクロブロック
ＭＢ１′〜ＭＢｎ′をＢピクチャ格納領域３ｃから読み
出す。そして、ＢピクチャＢ４のマクロブロックＭＢ
１′〜ＭＢｎ′を前方参照領域３ａに書き込むことで、
ＰピクチャＰ５のスライスＳ１をＢピクチャＢ４のマク
ロブロックＭＢ１′〜ＭＢｎ′に置き代える。

【０１００】ＤＣエラー検出回路４１は、逆量子化回路
７における逆量子化処理を監視することで、マクロブロ
ック毎にエラー検出を行う。すなわち、ＤＣエラー検出
回路４１は、逆量子化回路７の求めたＤＣＴ係数のうち
直流（ＤＣ；Direct Current）係数が所定値内に納まっ
ているかどうかをマクロブロック毎に検出し、納まって
いない場合、そのマクロブロック内にエラーが含まれて
いると判定する。尚、ＤＣ係数はＤＣＴ係数の（０、
０）成分である。

【０１０１】動き領域エラー検出回路４２は、ＭＣ回路
９内の動きベクトル復元回路４３が復元した動きベクト
ルを監視することで、マクロブロック毎にエラー検出を
行う。例えば、図２に示すように、動きベクトル復元回
路４３は、ピクチャ５１に含まれるスライスＳ３を構成
する各マクロブロックＭＢ１１〜ＭＢ１５について、そ
れぞれ動きベクトル５２〜５６を復元する。動き領域エ
ラー検出回路４２は、各動きベクトル５２〜５６がピク
チャ５１内を示しているかどうかを検出し、ピクチャ５
１外を示している場合、その動きベクトルを含むマクロ
ブロック内にエラーが含まれていると判定する。ここ
で、動きベクトル５２〜５５についてはピクチャ５１内
を示しているが、動きベクトル５６はピクチャ５１外を
示している。従って、動き領域エラー検出回路４２は、
動きベクトル５６を含むマクロブロックＭＢ１５内にエ
ラーが含まれていると判定する。

【０１０２】尚、ＤＣエラー検出回路４１または動き領
域エラー検出回路４２によって検出されたエラーの原因
には、以下のものがある。 伝達メディア２０から転送されてきたビデオストリー
ムのエンコードが元々、ＭＰＥＧビデオパートの規格通
りに行われていない場合。

【０１０３】伝達メディア２０内で生じた何らかの事
故により、伝達メディア２０から転送されてきたビデオ
ストリームの任意のビットに誤りがある場合。例えば、
伝達メディア２０としてビデオＣＤやＤＶＤを用いた場
合には、ディスクに付いた傷が原因で、ディスクから読
み出されたビデオストリームの任意のビットに誤りが生
じることがある。また、通信メディアや放送メディアで
は、ノイズが原因で、伝送されるビデオストリームの任
意のビットに誤りが生じることがある。

【０１０４】制御コア回路１２は、ＤＣエラー検出回路
４１または動き領域エラー検出回路４２によってマクロ
ブロック内にエラーが含まれていると判定された場合、
以下のエラー処理Ｂを行う。ここでは、図８に示すスラ
イスＳ１内のマクロブロックＭＢｍ内にエラーが含まれ
ている場合を例にとって説明する。

【０１０５】Ｂ−(1) エラーが含まれていると判定され
たスライスＳ１内のマクロブロックＭＢｍ以降の全ての
マクロブロックＭＢｍ〜ＭＢｎに対する各回路６〜８の
処理を停止させ、その各マクロブロックＭＢｍ〜ＭＢｎ
の処理結果を無効にさせる。

【０１０６】Ｂ−(2) スライスヘッダ検出回路５の検出
結果に基づいて、ビットバッファ２からスライスＳ１の
次のスライスＳ２を読み出す。そして、各回路６〜８に
スライスＳ２の処理を行わせる。

【０１０７】Ｂ−(3) ＭＣ回路９およびフレームバッフ
ァ３を制御して、フレームバッファ３に格納される各マ
クロブロックＭＢｍ〜ＭＢｎを、そのマクロブロックＭ
Ｂｍ〜ＭＢｎが含まれているピクチャの１つ前にディス
プレイ２１へ出力されるピクチャの対応する各マクロブ
ロックＭＢｍ′〜ＭＢｎ′によって置き代える。この動
作を、図１０（ｄ）（ｅ）に示すように各ピクチャの順
番が構成されている場合を例にとって説明する。

【０１０８】Ｂ−(3)-[1] マクロブロックＭＢｍ〜ＭＢ
ｎを含むピクチャがＢピクチャＢ３の場合；図３に示す
ように、ＢピクチャＢ３のマクロブロックＭＢｍ〜ＭＢ
ｎに対応するＩピクチャＩ２のマクロブロックＭＢｍ′
〜ＭＢｎ′を後方参照領域３ｂから読み出す。そして、
ＩピクチャＩ２のマクロブロックＭＢｍ′〜ＭＢｎ′を
Ｂピクチャ格納領域３ｃに書き込むことで、Ｂピクチャ
Ｂ３のマクロブロックＭＢｍ〜ＭＢｎをＩピクチャＩ２
のマクロブロックＭＢｍ′〜ＭＢｎ′に置き代える。

【０１０９】Ｂ−(3)-[2] マクロブロックＭＢｍ〜ＭＢ
ｎを含むピクチャがＢピクチャＢ４の場合；図４に示す
ように、Ｂピクチャ格納領域３ｃにおいて、Ｂピクチャ
Ｂ４のマクロブロックＭＢｍ〜ＭＢｎに対応するＢピク
チャＢ３のマクロブロックＭＢｍ′〜ＭＢｎ′に対して
はＢピクチャＢ４のデータを上書きせず、ＢピクチャＢ
３のマクロブロックＭＢｍ′〜ＭＢｎ′をそのまま残
す。その結果、ＢピクチャＢ４のマクロブロックＭＢｍ
〜ＭＢｎはＢピクチャＢ３のマクロブロックＭＢｍ′〜
ＭＢｎ′に置き代えられる。

【０１１０】Ｂ−(3)-[3] マクロブロックＭＢｍ〜ＭＢ
ｎを含むピクチャがＰピクチャＰ５の場合；図５に示す
ように、ＰピクチャＢ５のマクロブロックＭＢｍ〜ＭＢ
ｎに対応するＢピクチャＢ４のマクロブロックＭＢｍ′
〜ＭＢｎ′をＢピクチャ格納領域３ｃから読み出す。そ
して、ＢピクチャＢ４のマクロブロックＭＢｍ′〜ＭＢ
ｎ′を前方参照領域３ａに書き込むことで、Ｐピクチャ
Ｐ５のマクロブロックＭＢｍ〜ＭＢｎをＢピクチャＢ４
のマクロブロックＭＢｍ′〜ＭＢｎ′に置き代える。

【０１１１】図６に、ＭＣ回路９の内部構成を示す。Ｍ
Ｃ回路９は、逆方向予測メモリ３１、順方向予測メモリ
３２、平均回路３３、加算回路３４、スイッチＳＷ１〜
ＳＷ６、動きベクトル復元回路４３から構成されてい
る。

【０１１２】スイッチＳＷ６は２つの接点ａ，ｂをも
ち、接点ａはＩＤＣＴ回路８の出力に接続され、接点ｂ
はアースされ、各接点ａ，ｂのいずれか一方が加算回路
３４の入力に接続される。

【０１１３】スイッチＳＷ１は４つの接点ａ〜ｄをも
ち、接点ａは逆方向予測メモリ３１の出力に接続され、
接点ｂは平均回路３３の出力に接続され、接点ｃは順方
向予測メモリ３２の出力に接続され、接点ｄはアースさ
れ、各接点ａ〜ｄのいずれか１つが加算回路３４の入力
に接続される。

【０１１４】スイッチＳＷ２は２つの接点ａ，ｂをも
ち、接点ａは逆方向予測メモリ３１の入力に接続され、
接点ｂは順方向予測メモリ３２の入力に接続され、各接
点ａ，ｂのいずれか一方がスイッチＳＷ３に接続され
る。

【０１１５】スイッチＳＷ３は３つの接点ａ〜ｃをも
ち、接点ａはフレームバッファ３の前方参照領域３ａの
出力に接続されると共にスイッチＳＷ５の接点ａに接続
され、接点ｂはフレームバッファ３の後方参照領域３ｂ
の出力に接続されると共にスイッチＳＷ５の接点ｂに接
続され、接点ｃはフレームバッファ３のＢピクチャ格納
領域３ｃの出力に接続されると共にスイッチＳＷ５の接
点ｃに接続される。

【０１１６】スイッチＳＷ５は３つの接点ａ〜ｃをも
ち、各接点ａ〜ｃのいずれか１つがディスプレイ２１に
接続される。スイッチＳＷ４は３つの接点ａ〜ｃをも
ち、接点ａは前方参照領域３ａの入力に接続され、接点
ｂは後方参照領域３ｂの入力に接続され、接点ｃはＢピ
クチャ格納領域３ｃの入力に接続され、各接点ａ〜ｃの
いずれか１つが加算回路３４の出力に接続される。

【０１１７】逆方向予測メモリ３１および順方向予測メ
モリ３２はそれぞれ、１個のマクロブロック分のデータ
を格納する。平均回路３３は、逆方向予測メモリ３１お
よび順方向予測メモリ３２から読み出されたデータを平
均化する。

【０１１８】動きベクトル復元回路４３は、各領域３ａ
〜３ｃのいずれか１つから読み出した１個のマクロブロ
ック分のデータをスイッチＳＷ３を介して入力し、その
マクロブロックの動きベクトルを復元する。

【０１１９】このように構成されたＭＣ回路９は以下の
動作を行う。 各エラー検出回路１３，４１，４２がいずれもエラー
を検出しない場合（通常動作）；スイッチＳＷ６を接点
ａに接続する。

【０１２０】−[1] ＩＤＣＴ回路８からＩピクチャが
出力された場合；スイッチＳＷ１を接点ｄに接続し、ス
イッチＳＷ４を接点ａまたは接点ｂに接続する。スイッ
チＳＷ５を、スイッチＳＷ４の接続されている接点とは
異なる接点ａ〜ｃに接続する。例えば、スイッチＳＷ４
が接点ａに接続されている場合、スイッチＳＷ５は接点
ｂまたは接点ｃに接続する。スイッチＳＷ２，ＳＷ３は
どの接点に接続してもよい。その結果、加算回路３４の
出力はＩＤＣＴ回路８の出力と同じになる。その加算回
路３４の出力は、スイッチＳＷ４を介して、前方参照領
域３ａまたは後方参照領域３ｂへ転送される。

【０１２１】−[2] ＩＤＣＴ回路８からＰピクチャが
出力された場合；スイッチＳＷ１をマクロブロック・タ
イプに対応した接点ｃ，ｄに接続する。 −[2]-<1> マクロブロック・タイプがフレーム内予測
画面の場合；上記−[1] と同じである。

【０１２２】−[2]-<2> マクロブロック・タイプが順
方向予測画面の場合；スイッチＳＷ２，ＳＷ３をそれぞ
れ接点ｂに接続し、後方参照領域３ｂから読み出した１
個のマクロブロック分のデータを、順方向予測メモリ３
２に格納する。そして、スイッチＳＷ１を接点ｃに接続
し、スイッチＳＷ４を接点ａまたは接点ｂに接続する。
スイッチＳＷ５を、スイッチＳＷ４の接続されている接
点とは異なる接点ａ〜ｃに接続する。その結果、加算回
路３４は、順方向予測メモリ３２から読み出されたマク
ロブロックのデータと、ＩＤＣＴ回路８の出力とを加算
する。その加算回路３４の出力は、スイッチＳＷ４を介
して、前方参照領域３ａまたは後方参照領域３ｂへ転送
される。

【０１２３】−[3] ＩＤＣＴ回路８からＢピクチャが
出力された場合；スイッチＳＷ１をマクロブロック・タ
イプに対応した接点ａ〜ｄに接続し、スイッチＳＷ４，
ＳＷ５をそれぞれ接点ｃに接続する。その結果、加算回
路３４の出力は、スイッチＳＷ４を介して、Ｂピクチャ
格納領域３ｃへ転送される。

【０１２４】−[3]-<1> マクロブロック・タイプがフ
レーム内予測画面の場合；スイッチＳＷ１を接点ｄに接
続する。スイッチＳＷ２，ＳＷ３はどの接点に接続して
もよい。その結果、加算回路３４の出力はＩＤＣＴ回路
８の出力と同じになる。

【０１２５】−[3]-<2> マクロブロック・タイプが順
方向予測画面の場合；スイッチＳＷ２，ＳＷ３をそれぞ
れ接点ｂに接続し、後方参照領域３ｂから読み出した１
個のマクロブロック分のデータを、順方向予測メモリ３
２に格納する。そして、スイッチＳＷ１を接点ｃに接続
する。その結果、加算回路３４は、順方向予測メモリ３
２から読み出されたマクロブロックのデータと、ＩＤＣ
Ｔ回路８の出力とを加算する。

【０１２６】−[3]-<3> マクロブロック・タイプが逆
方向予測画面の場合；スイッチＳＷ２，ＳＷ３をそれぞ
れ接点ａに接続し、前方参照領域３ａから読み出した１
個のマクロブロック分のデータを、逆方向予測メモリ３
１に格納する。そして、スイッチＳＷ１を接点ａに接続
する。その結果、加算回路３４は、逆方向予測メモリ３
１から読み出されたマクロブロックのデータと、ＩＤＣ
Ｔ回路８の出力とを加算する。

【０１２７】−[3]-<4> マクロブロック・タイプが内
挿的予測画面の場合；まず、スイッチＳＷ２，ＳＷ３を
それぞれ接点ｂに接続し、後方参照領域３ｂから読み出
した１個のマクロブロック分のデータを、順方向予測メ
モリ３２に格納する。次に、スイッチＳＷ２，ＳＷ３を
それぞれ接点ａに接続し、前方参照領域３ａから読み出
した１個のマクロブロック分のデータを、逆方向予測メ
モリ３１に格納する。平均回路３３は、逆方向予測メモ
リ３１および順方向予測メモリ３２から読み出されたデ
ータを平均化する。そして、スイッチＳＷ１を接点ｂに
接続する。その結果、加算回路３４は、平均回路３３の
出力と、ＩＤＣＴ回路８の出力とを加算する。

【０１２８】各エラー検出回路１３，４１，４２のい
ずれか１つがエラーを検出した場合（エラー処理動
作）；スイッチＳＷ６を接点ｂに接続し、スイッチＳＷ
２を接点ａに接続する。スイッチＳＷ４を、エラーが含
まれているピクチャが格納される領域３ａ〜３ｃに対応
する接点ａ〜ｃに接続する。スイッチＳＷ３を、エラー
が含まれているピクチャの１つ前にディスプレイ２１へ
出力されるピクチャが格納されている領域３ａ〜３ｃに
対応する接点ａ〜ｃに接続する。そして、各領域３ａ〜
３ｃのいずれか１つから読み出した１個のマクロブロッ
ク分のデータを、スイッチＳＷ２，ＳＷ３を介して、逆
方向予測メモリ３１に格納する。続いて、スイッチＳＷ
１を接点ａに接続する。その結果、加算回路３４の出力
は逆方向予測メモリ３１から読み出されたマクロブロッ
クのデータと同じになる。その加算回路３４の出力は、
スイッチＳＷ４を介して、エラーが含まれているピクチ
ャが格納される領域３ａ〜３ｃへ転送される。

【０１２９】−[1] ハフマンエラー検出回路１３がエ
ラーを検出した場合；上記のエラー処理動作を、エラー
が含まれていると判定されたスライス（前記スライスＳ
１）が、そのスライスが含まれているピクチャの１つ前
にディスプレイ２１へ出力されるピクチャの対応するマ
クロブロック（前記マクロブロックＭＢ１′〜ＭＢ
ｎ′）によって置き代えられるまで、マクロブロック毎
に繰り返し行う。

【０１３０】上記のエラー処理動作を、図８に示すスラ
イスＳ１内にエラーが含まれていると判定され、図１０
（ｄ）（ｅ）に示すように各ピクチャの順番が構成され
ている場合を例にとって説明する。

【０１３１】−[1]-<1> スライスＳ１を含むピクチャ
がＢピクチャＢ３の場合（図１１参照）；スイッチＳＷ
４を、ＢピクチャＢ３が格納されるＢピクチャ格納領域
３ｃに対応する接点ｃに接続する。スイッチＳＷ３を、
ＩピクチャＩ２が格納される後方参照領域３ｂに対応す
る接点ｂに接続する。そして、後方参照領域３ｂから読
み出したマクロブロックＭＢ１′のデータを、スイッチ
ＳＷ２，ＳＷ３を介して、逆方向予測メモリ３１に格納
する。続いて、逆方向予測メモリ３１から読み出したマ
クロブロックＭＢ１′のデータだけを、加算回路３４を
介してＢピクチャ格納領域３ｃへ転送する。このエラー
処理動作を、各マクロブロックＭＢ２′〜ＭＢｎ′につ
いて繰り返し行い、ＢピクチャＢ３のスライスＳ１をＩ
ピクチャＩ２のマクロブロックＭＢ１′〜ＭＢｎ′に置
き代える。

【０１３２】−[1]-<2> スライスＳ１を含むピクチャ
がＢピクチャＢ４の場合（図１２参照）；スイッチＳＷ
４を、ＢピクチャＢ４が格納されるＢピクチャ格納領域
３ｃに対応する接点ｃに接続する。スイッチＳＷ３を、
ＢピクチャＢ３が格納されるＢピクチャ格納領域３ｃに
対応する接点ｃに接続する。そして、Ｂピクチャ格納領
域３ｃから読み出したマクロブロックＭＢ１′のデータ
を、スイッチＳＷ２，ＳＷ３を介して、逆方向予測メモ
リ３１に格納する。続いて、逆方向予測メモリ３１から
読み出したマクロブロックＭＢ１′のデータだけを、加
算回路３４を介してＢピクチャ格納領域３ｃへ転送す
る。つまり、マクロブロックＭＢ１′に対してはＢピク
チャＢ４のデータが上書きされず、マクロブロックＭＢ
１′はそのまま残ることになる。このエラー処理動作
を、各マクロブロックＭＢ２′〜ＭＢｎ′について繰り
返し行い、ＢピクチャＢ４のスライスＳ１をＢピクチャ
Ｂ３のマクロブロックＭＢ１′〜ＭＢｎ′に置き代え
る。

【０１３３】−[1]-<3> スライスＳ１を含むピクチャ
がＰピクチャＰ５の場合（図１３参照）；スイッチＳＷ
４を、ＰピクチャＢ５が格納される前方参照領域３ａに
対応する接点ａに接続する。スイッチＳＷ３を、Ｂピク
チャＢ４が格納されるＢピクチャ格納領域３ｃに対応す
る接点ｃに接続する。そして、Ｂピクチャ格納領域３ｃ
から読み出したマクロブロックＭＢ１′のデータを、ス
イッチＳＷ２，ＳＷ３を介して、逆方向予測メモリ３１
に格納する。続いて、逆方向予測メモリ３１から読み出
したマクロブロックＭＢ１′のデータだけを、加算回路
３４を介して前方参照領域３ａへ転送する。このエラー
処理動作を、各マクロブロックＭＢ２′〜ＭＢｎ′につ
いて繰り返し行い、ＰピクチャＰ５のスライスＳ１をＢ
ピクチャＢ４のマクロブロックＭＢ１′〜ＭＢｎ′に置
き代える。

【０１３４】−[2] ＤＣエラー検出回路４１または動
き領域エラー検出回路４２がエラーを検出した場合；上
記のエラー処理動作を、エラーが含まれていると判定さ
れたスライス（前記スライスＳ１）内のマクロブロック
（前記マクロブロックＭＢｍ）以降の全てのマクロブロ
ック（前記マクロブロックＭＢｍ〜ＭＢｎ）が、そのマ
クロブロックが含まれているピクチャの１つ前にディス
プレイ２１へ出力されるピクチャの対応するマクロブロ
ック（前記マクロブロックＭＢｍ′〜ＭＢｎ′）によっ
て置き代えられるまで、マクロブロック毎に繰り返し行
う。

【０１３５】上記のエラー処理動作を、図８に示すスラ
イスＳ１内のマクロブロックＭＢｍにエラーが含まれて
いると判定され、図１０（ｄ）（ｅ）に示すように各ピ
クチャの順番が構成されている場合を例にとって説明す
る。

【０１３６】−[2]-<1> マクロブロックＭＢｍを含む
ピクチャがＢピクチャＢ３の場合（図３参照）；スイッ
チＳＷ４を、ＢピクチャＢ３が格納されるＢピクチャ格
納領域３ｃに対応する接点ｃに接続する。スイッチＳＷ
３を、ＩピクチャＩ２が格納される後方参照領域３ｂに
対応する接点ｂに接続する。そして、後方参照領域３ｂ
から読み出したマクロブロックＭＢｍ′のデータを、ス
イッチＳＷ２，ＳＷ３を介して、逆方向予測メモリ３１
に格納する。続いて、逆方向予測メモリ３１から読み出
したマクロブロックＭＢｍ′のデータだけを、加算回路
３４を介してＢピクチャ格納領域３ｃへ転送する。この
エラー処理動作を、各マクロブロックＭＢｍ＋１′〜Ｍ
Ｂｎ′について繰り返し行い、ＢピクチャＢ３のマクロ
ブロックＭＢｍ〜ＭＢｎをＩピクチャＩ２のマクロブロ
ックＭＢｍ′〜ＭＢｎ′に置き代える。

【０１３７】−[2]-<2> マクロブロックＭＢｍを含む
ピクチャがＢピクチャＢ４の場合（図４参照）；スイッ
チＳＷ４を、ＢピクチャＢ４が格納されるＢピクチャ格
納領域３ｃに対応する接点ｃに接続する。スイッチＳＷ
３を、ＢピクチャＢ３が格納されるＢピクチャ格納領域
３ｃに対応する接点ｃに接続する。そして、Ｂピクチャ
格納領域３ｃから読み出したマクロブロックＭＢｍ′の
データを、スイッチＳＷ２，ＳＷ３を介して、逆方向予
測メモリ３１に格納する。続いて、逆方向予測メモリ３
１から読み出したマクロブロックＭＢｍ′のデータだけ
を、加算回路３４を介してＢピクチャ格納領域３ｃへ転
送する。つまり、マクロブロックＭＢｍ′に対してはＢ
ピクチャＢ４のデータが上書きされず、マクロブロック
ＭＢｍ′はそのまま残ることになる。このエラー処理動
作を、各マクロブロックＭＢｍ＋１′〜ＭＢｎ′につい
て繰り返し行い、ＢピクチャＢ４のマクロブロックＭＢ
ｍ〜ＭＢｎをＢピクチャＢ３のマクロブロックＭＢｍ′
〜ＭＢｎ′に置き代える。

【０１３８】−[2]-<3> マクロブロックＭＢｍを含む
ピクチャがＰピクチャＰ５の場合（図５参照）；スイッ
チＳＷ４を、ＰピクチャＢ５が格納される前方参照領域
３ａに対応する接点ａに接続する。スイッチＳＷ３を、
ＢピクチャＢ４が格納されるＢピクチャ格納領域３ｃに
対応する接点ｃに接続する。そして、Ｂピクチャ格納領
域３ｃから読み出したマクロブロックＭＢｍ′のデータ
を、スイッチＳＷ２，ＳＷ３を介して、逆方向予測メモ
リ３１に格納する。続いて、逆方向予測メモリ３１から
読み出したマクロブロックＭＢｍ′のデータだけを、加
算回路３４を介して前方参照領域３ａへ転送する。この
エラー処理動作を、各マクロブロックＭＢｍ＋１′〜Ｍ
Ｂｎ′について繰り返し行い、ＰピクチャＰ５のマクロ
ブロックＭＢｍ〜ＭＢｎをＢピクチャＢ４のマクロブロ
ックＭＢｍ′〜ＭＢｎ′に置き代える。

【０１３９】このように、本実施形態によれば、以下の
作用および効果を得ることができる。 （１）ハフマンエラー検出回路１３によってスライス毎
にエラー検出を行う。そして、あるスライスＳ１内にエ
ラーが含まれている場合には、前記エラー処理Ａを行
う。

【０１４０】（２）上記（１）により、フレームバッフ
ァ３に格納されるエラーを含むスライスＳ１を、そのス
ライスＳ１を含むピクチャの１つ前にディスプレイ２１
へ出力されるピクチャの対応するマクロブロックＭＢ
１′〜ＭＢｎ′によって置き代えることができる。ディ
スプレイ２１へ連続して出力される各ピクチャにおい
て、あるピクチャと、その前後のピクチャとは良く似て
おり、異なっているのは、そのごく一部分に過ぎない。
つまり、スライスＳ１とマクロブロックＭＢ１′〜ＭＢ
ｎ′とは同じデータ内容である可能性が高い。従って、
エラーを含むスライスＳ１をマクロブロックＭＢ１′〜
ＭＢｎ′によって置き代えれば、ほとんどの場合にエラ
ーを隠すことができる。

【０１４１】（３）ＤＣエラー検出回路４１および動き
領域エラー検出回路４２によってマクロブロック毎にエ
ラー検出を行う。そして、あるスライスＳ１内のあるマ
クロブロックＭＢｍ内にエラーが含まれている場合に
は、前記エラー処理Ｂを行う。

【０１４２】（４）上記（３）により、フレームバッフ
ァ３に格納されるエラーを含むスライスＳ１内のマクロ
ブロックＭＢｍ以降の全てのマクロブロックＭＢｍ〜Ｍ
Ｂｎを、そのマクロブロックＭＢｍを含むピクチャの１
つ前にディスプレイ２１へ出力されるピクチャの対応す
るマクロブロックＭＢｍ′〜ＭＢｎ′によって置き代え
ることができる。マクロブロックＭＢｍ〜ＭＢｎとマク
ロブロックＭＢｍ′〜ＭＢｎ′とは同じデータ内容であ
る可能性が高い。従って、エラーを含むスライスＳ１内
のマクロブロックＭＢｍ以降の全てのマクロブロックＭ
Ｂｍ〜ＭＢｎをマクロブロックＭＢｍ′〜ＭＢｎ′によ
って置き代えれば、ほとんどの場合にエラーを隠すこと
ができる。

【０１４３】（５）図９に示す従来例では上記（１）
（２）の作用および効果しか得られない。それに対し
て、本実施形態では、上記（１）（２）に加えて上記
（３）（４）の作用および効果を得ることができる。従
って、本実施形態によれば、従来例に比べて、エラー検
出の精度を高めることが可能になり、エラー耐性の強化
を図ることができる。

【０１４４】（６）前記エラー処理Ｂにおいて、エラー
が含まれるマクロブロックＭＢｍだけでなく、スライス
Ｓ１内のマクロブロックＭＢｍ以降の全てのマクロブロ
ックＭＢｍ〜ＭＢｎについてエラー処理を行うのは以下
の理由による。

【０１４５】伝達メディア２０内で生じた何らかの事故
により、伝達メディア２０から転送されてきたビデオス
トリームの任意のビットに誤りがある場合、スライスの
途中でエラー状態が解除されることはほとんどない。

【０１４６】例えば、図７に示すように、（ａ）：「０
００１００１０１１０１００１…」というビデオストリ
ームのコードが、（ｂ）：「０００１１０１０１１０１
００１…」のように、先頭から５ビット目だけ１ビット
誤った場合を例にとって説明する。ここで、ハフマンテ
ーブルのハフマンコードを、「１１」：Ａ、「１０」：
Ｂ、「０１」：Ｃ、「００１」：Ｄ、「０００１」：
Ｅ、それ以外のコード：ＮＧとする。すると、正しいビ
デオストリーム（ａ）はハフマンコードで「ＥＤＣＢＢ
Ｃ…」と表されるのに対し、誤ったビデオストリーム
（ｂ）は「ＥＢＢＡＣＤ…」と表される。つまり、ビデ
オストリームのあるビットが誤っていても、そのビデオ
ストリームはいずれかのハフマンコードと一致する。

【０１４７】このような場合、ハフマンエラー検出回路
１３はエラーを検出することができず、可変長デコーダ
６はでたらめなデコード結果を出力し続けることにな
る。可変長デコーダ６のデコード結果には、ＤＣ係数や
動きベクトルに関する情報も含まれている。そのため、
可変長デコーダ６のデコード結果が誤っていると、ＤＣ
エラー検出回路４１および動き領域エラー検出回路４２
もエラーを検出することができなくなる。

【０１４８】つまり、各エラー検出回路４１，４２が、
エラーが含まれるマクロブロックＭＢｍの次のマクロブ
ロックＭＢｍ＋１についてはエラーを検出しない場合で
も、マクロブロックＭＢｍ＋１にエラーが含まれている
ことがある。従って、エラーが含まれるマクロブロック
ＭＢｍだけでなく、スライスＳ１内のそれ以降の全ての
マクロブロックＭＢｍ＋１〜ＭＢｎについてもエラー処
理を行うことにより、確実なエラー検出を可能にしてい
るわけである。

【０１４９】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 〔１〕各エラー検出回路１３，４１，４２のうちいずれ
か１つを省く。また、ハフマンエラー検出回路１３を省
くと共に、各エラー検出回路４１，４２のうちいずれか
１方だけを設ける。これらの場合には、上記実施形態に
比べてエラー検出の精度およびエラー耐性は低下するも
のの、従来例に比べれば強化することができる。

【０１５０】〔２〕前記エラー処理動作（−[1] 、
−[2] ）において、スイッチＳＷ２を接点ｂに接続す
る。そして、各領域３ａ〜３ｃのいずれか１つから読み
出した１個のマクロブロック分のデータを、スイッチＳ
Ｗ２，ＳＷ３を介して、順方向予測メモリ３２に格納す
る。続いて、スイッチＳＷ１を接点ｃに接続する。その
結果、加算回路３４の出力は順方向予測メモリ３２から
読み出されたマクロブロックのデータと同じになる。

【０１５１】〔３〕上記実施形態をＣＰＵを用いたソフ
トウェア的な処理に置き代える。すなわち、各回路（４
〜９，１２，１３，４１，４２）における信号処理をＣ
ＰＵを用いたソフトウェア的な信号処理に置き代える。

【０１５２】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項５に記載のＭＰＥＧビデオデコーダにおい
て、フレームバッファを除く各回路を１チップ上に形成
したＭＰＥＧビデオデコーダ。

【０１５３】このようにすれば、ＭＰＥＧビデオデコー
ダ全体を小型化することができる。 （ロ）請求項５に記載のＭＰＥＧビデオデコーダにおい
て、ＭＰＥＧビデオストリームを一時的に格納した後に
可変長デコーダへ転送するビットバッファを備えたＭＰ
ＥＧビデオデコーダ。

【０１５４】このようにすれば、伝送メディアから転送
されてくる各ピクチャのデータ量の相違を吸収すること
ができる。 （ハ）上記（ロ）に記載のＭＰＥＧビデオデコーダにお
いて、ビットバッファとフレームバッファとを１つのＲ
ＡＭで構成したＭＰＥＧビデオデコーダ。

【０１５５】このようにすれば、ＭＰＥＧビデオデコー
ダを構成する部品点数が少なくなるため、コストを減少
させることができる。ところで、本明細書において、発
明の構成に係る部材は以下のように定義されるものとす
る。

【０１５６】（ａ）エラー検出手段は、各エラー検出回
路１３，４１，４２のうち少なくともいずれか１つから
構成される。 （ｂ）エラー処理手段は、ＭＣ回路９および制御コア回
路１２から構成される。

【０１５７】

【発明の効果】以上詳述したように本発明によれば、エ
ラー耐性の強化を図ることが可能なデコーダおよびＭＰ
ＥＧビデオデコーダを提供することができる。

【図面の簡単な説明】

【図１】一実施形態のブロック回路図。

【図２】一実施形態の作用を説明するための説明図。

【図３】一実施形態の作用を説明するための説明図。

【図４】一実施形態の作用を説明するための説明図。

【図５】一実施形態の作用を説明するための説明図。

【図６】一実施形態の要部ブロック回路図。

【図７】一実施形態の作用を説明するための説明図。

【図８】一実施形態および従来例の作用を説明するため
の説明図。

【図９】従来例のブロック回路図。

【図１０】一実施形態および従来例の作用を説明するた
めの説明図。

【図１１】一実施形態および従来例の作用を説明するた
めの説明図。

【図１２】一実施形態および従来例の作用を説明するた
めの説明図。

【図１３】一実施形態および従来例の作用を説明するた
めの説明図。

【図１４】従来例の要部ブロック回路図。

【符号の説明】

３…フレームバッファ ５…スライスヘッダ検出回路 ６…可変長デコーダ ７…逆量子化回路 ８…ＩＤＣＴ回路 ９…ＭＣ回路 １２…制御コア回路 １３…ハフマンエラー検出回路 ４１…ＤＣエラー検出回路 ４２…動き領域エラー検出回路 ４３…動きベクトル復元回路

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ビットストリーム内のエラーを検出する
   手段を備えたデコーダ。
2. 【請求項２】 ＭＰＥＧビデオストリームに含まれるエ
   ラーを検出するエラー検出手段と、 エラー検出手段の検出結果に従い、エラーが含まれるデ
   ータを、エラーが含まれているピクチャの１つ前に出力
   されるピクチャの対応するデータに置き代えることでエ
   ラーを隠すエラー処理手段とを備えたＭＰＥＧビデオデ
   コーダ。
3. 【請求項３】 ＭＰＥＧビデオストリームに含まれるエ
   ラーを、スライス毎またはマクロブロック毎に検出する
   エラー検出手段と、 エラー検出手段の検出結果に従い、エラーが含まれるス
   ライスまたはマクロブロックを、エラーが含まれている
   ピクチャの１つ前に出力されるピクチャの対応するスラ
   イスまたはマクロブロックに置き代えることでエラーを
   隠すエラー処理手段とを備えたＭＰＥＧビデオデコー
   ダ。
4. 【請求項４】 ＭＰＥＧビデオストリームに含まれるエ
   ラーを、スライス毎またはマクロブロック毎に検出する
   エラー検出手段と、 エラー検出手段が、あるスライス内にエラーが含まれて
   いると検出した場合には、そのエラーが含まれるスライ
   スを、そのスライスが含まれているピクチャの１つ前に
   出力されるピクチャの対応するスライスに置き代え、 エラー検出手段が、あるスライス（Ｓ１）内のあるマク
   ロブロック（ＭＢｍ）内にエラーが含まれていると検出
   した場合には、そのスライス（Ｓ１）内のマクロブロッ
   ク（ＭＢｍ）以降の全てのマクロブロック（ＭＢｍ〜Ｍ
   Ｂｎ）を、そのスライス（Ｓ１）が含まれているピクチ
   ャの１つ前に出力されるピクチャの対応するマクロブロ
   ック（ＭＢｍ′〜ＭＢｎ′）に置き代えることでエラー
   を隠すエラー処理手段とを備えたＭＰＥＧビデオデコー
   ダ。
5. 【請求項５】ＭＰＥＧビデオストリームの各スライスの
   先頭に付くスライスヘッダを検出するスライスヘッダ検
   出回路と、 ＭＰＥＧビデオストリームに対してハフマンテーブルに
   格納されているハフマンコードに基づいた可変長デコー
   ドを行う可変長デコーダと、 可変長デコーダのデコード結果に対して量子化テーブル
   に格納されている量子化閾値に基づいた逆量子化を行い
   離散コサイン変換係数を求める逆量子化回路と、 逆量子化回路が求めた離散コサイン変換係数に対して離
   散コサイン逆変換を行う離散コサイン逆変換回路と、 離散コサイン逆変換回路の処理結果に対して動き補償付
   予測を行う動き補償付予測回路と、 動き補償付予測回路の処理結果の各ピクチャを一時的に
   格納し、各ピクチャの順番を動き補償付予測回路を介し
   て並べ替えて出力するフレームバッファと、 マクロブロック毎に動きベクトルを復元する動きベクト
   ル復元回路と、 ＭＰＥＧビデオストリームに含まれるエラーを、スライ
   ス毎またはマクロブロック毎に検出するエラー検出手段
   と、 エラー検出手段の検出結果に従ってエラーを隠すエラー
   処理手段とを備え、 エラー処理手段は、 エラー検出手段が、あるスライス内にエラーが含まれて
   いると検出した場合には、エラーが含まれるスライス
   （Ｓ１）に対する可変長デコーダのデコード処理を停止
   させてデコード処理結果を無効にさせ、スライスヘッダ
   検出回路の検出結果に基づいて、次のスライス（Ｓ２）
   の可変長デコードを可変長デコーダに行わせ、フレーム
   バッファに格納されるエラーが含まれるスライス（Ｓ
   １）を、そのスライスが含まれているピクチャの１つ前
   に出力されるピクチャの対応するスライスに置き代え、 エラー検出手段が、あるスライス（Ｓ１）内のあるマク
   ロブロック（ＭＢｍ）内にエラーが含まれていると検出
   した場合には、エラーが含まれるスライス（Ｓ１）内の
   マクロブロック（ＭＢｍ）以降の全てのマクロブロック
   （ＭＢｍ〜ＭＢｎ）に対する可変長デコーダ，逆量子化
   回路，離散コサイン逆変換回路の処理を停止させて処理
   結果を無効にさせ、スライスヘッダ検出回路の検出結果
   に基づいて、次のスライス（Ｓ２）の処理を可変長デコ
   ーダ，逆量子化回路，離散コサイン逆変換回路に行わ
   せ、フレームバッファに格納される前記全てのマクロブ
   ロック（ＭＢｍ〜ＭＢｎ）を、そのスライス（Ｓ１）が
   含まれているピクチャの１つ前に出力されるピクチャの
   対応するマクロブロック（ＭＢｍ′〜ＭＢｎ′）に置き
   代えるＭＰＥＧビデオデコーダ。
6. 【請求項６】 請求項２〜５のいずれか１項に記載のＭ
   ＰＥＧビデオデコーダにおいて、前記エラー検出手段
   は、ハフマンコードに基づいた可変長デコードを行う際
   に、デコード処理を監視することでスライス毎にエラー
   検出を行うＭＰＥＧビデオデコーダ。
7. 【請求項７】 請求項２〜５のいずれか１項に記載のＭ
   ＰＥＧビデオデコーダにおいて、前記エラー検出手段
   は、ハフマンテーブルに格納されているハフマンコード
   に基づいた可変長デコードを行う際に、スライスに対応
   するデータがハフマンテーブルに格納されていない場合
   や、スライスに対応するデータが過去のデコード結果と
   矛盾する場合、そのスライス内にエラーが含まれている
   と判定することで、スライス毎にエラー検出を行うＭＰ
   ＥＧビデオデコーダ。
8. 【請求項８】 請求項２〜５のいずれか１項に記載のＭ
   ＰＥＧビデオデコーダにおいて、前記エラー検出手段
   は、量子化閾値に基づいた逆量子化を行う際に、逆量子
   化処理を監視することでマクロブロック毎にエラー検出
   を行うＭＰＥＧビデオデコーダ。
9. 【請求項９】 請求項２〜５のいずれか１項に記載のＭ
   ＰＥＧビデオデコーダにおいて、前記エラー検出手段
   は、量子化閾値に基づいた逆量子化を行う際に、離散コ
   サイン変換係数のうち直流係数が所定値内に納まってい
   るかどうかをマクロブロック毎に検出し、納まっていな
   い場合、そのマクロブロック内にエラーが含まれている
   と判定するＭＰＥＧビデオデコーダ。
10. 【請求項１０】 請求項２〜５のいずれか１項に記載の
    ＭＰＥＧビデオデコーダにおいて、前記エラー検出手段
    は、マクロブロック毎に動きベクトルの復元を行う際
    に、動きベクトルを監視することでマクロブロック毎に
    エラー検出を行うＭＰＥＧビデオデコーダ。
11. 【請求項１１】 請求項２〜５のいずれか１項に記載の
    ＭＰＥＧビデオデコーダにおいて、前記エラー検出手段
    は、マクロブロック毎に動きベクトルの復元を行う際
    に、動きベクトルがピクチャ内を示しているかどうかを
    検出し、ピクチャ外を示している場合、その動きベクト
    ルを含むマクロブロック内にエラーが含まれていると判
    定するＭＰＥＧビデオデコーダ。
12. 【請求項１２】 請求項２〜５のいずれか１項に記載の
    ＭＰＥＧビデオデコーダにおいて、前記エラー検出手段
    は、 ハフマンコードに基づいた可変長デコードを行う際に、
    デコード処理を監視することでスライス毎にエラー検出
    を行う第１のエラー検出回路と、 量子化閾値に基づいた逆量子化を行う際に、逆量子化処
    理を監視することでマクロブロック毎にエラー検出を行
    う第２のエラー検出回路と、 マクロブロック毎に動きベクトルの復元を行う際に、動
    きベクトルを監視することでマクロブロック毎にエラー
    検出を行う第３のエラー検出回路とを備えたＭＰＥＧビ
    デオデコーダ。
13. 【請求項１３】 請求項２〜５のいずれか１項に記載の
    ＭＰＥＧビデオデコーダにおいて、前記エラー検出手段
    は、 ハフマンコードに基づいた可変長デコードを行う際に、
    デコード処理を監視することでスライス毎にエラー検出
    を行う第１のエラー検出回路と、 量子化閾値に基づいた逆量子化を行う際に、逆量子化処
    理を監視することでマクロブロック毎にエラー検出を行
    う第２のエラー検出回路と、 マクロブロック毎に動きベクトルの復元を行う際に、動
    きベクトルを監視することでマクロブロック毎にエラー
    検出を行う第３のエラー検出回路とのうち、いずれか２
    つのエラー検出回路を備えたＭＰＥＧビデオデコーダ。
14. 【請求項１４】 請求項２〜５のいずれか１項に記載の
    ＭＰＥＧビデオデコーダにおいて、前記エラー検出手段
    は、 ハフマンテーブルに格納されているハフマンコードに基
    づいた可変長デコードを行う際に、スライスに対応する
    データがハフマンテーブルに格納されていない場合や、
    スライスに対応するデータが過去のデコード結果と矛盾
    する場合、そのスライス内にエラーが含まれていると判
    定することで、スライス毎にエラー検出を行う第１のエ
    ラー検出回路と、 量子化閾値に基づいた逆量子化を行う際に、離散コサイ
    ン変換係数のうち直流係数が所定値内に納まっているか
    どうかをマクロブロック毎に検出し、納まっていない場
    合、そのマクロブロック内にエラーが含まれていると判
    定する第２のエラー検出回路と、 マクロブロック毎に動きベクトルの復元を行う際に、動
    きベクトルがピクチャ内を示しているかどうかを検出
    し、ピクチャ外を示している場合、その動きベクトルを
    含むマクロブロック内にエラーが含まれていると判定す
    る第３のエラー検出回路とを備えたＭＰＥＧビデオデコ
    ーダ。
15. 【請求項１５】 請求項２〜５のいずれか１項に記載の
    ＭＰＥＧビデオデコーダにおいて、前記エラー検出手段
    は、 ハフマンテーブルに格納されているハフマンコードに基
    づいた可変長デコードを行う際に、スライスに対応する
    データがハフマンテーブルに格納されていない場合や、
    スライスに対応するデータが過去のデコード結果と矛盾
    する場合、そのスライス内にエラーが含まれていると判
    定することで、スライス毎にエラー検出を行う第１のエ
    ラー検出回路と、 量子化閾値に基づいた逆量子化を行う際に、離散コサイ
    ン変換係数のうち直流係数が所定値内に納まっているか
    どうかをマクロブロック毎に検出し、納まっていない場
    合、そのマクロブロック内にエラーが含まれていると判
    定する第２のエラー検出回路と、 マクロブロック毎に動きベクトルの復元を行う際に、動
    きベクトルがピクチャ内を示しているかどうかを検出
    し、ピクチャ外を示している場合、その動きベクトルを
    含むマクロブロック内にエラーが含まれていると判定す
    る第３のエラー検出回路とのうち、いずれか２つのエラ
    ー検出回路を備えたＭＰＥＧビデオデコーダ。