JPH09200642A

JPH09200642A - 映像信号処理回路

Info

Publication number: JPH09200642A
Application number: JP415696A
Authority: JP
Inventors: Yoshiya Sengoku; 喜也仙石
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-01-12
Filing date: 1996-01-12
Publication date: 1997-07-31
Anticipated expiration: 2016-01-12
Also published as: JP3446442B2

Abstract

(57)【要約】【課題】映像信号がアナログ／ディジタル変換器とデ
ィジタル／アナログ変換器を通過する際の画質劣化を最
小限に止め、また、メモリ回路等の数を減らすことによ
って、コストを下げることを可能とする。【解決手段】第一のアナログ映像信号を第一のディジ
タル映像信号に変換する第一のアナログ／ディジタル変
換器２３と、第一のディジタル映像信号を倍速信号に変
換する第一のメモリ回路２５と、第二のアナログ映像信
号を第二のディジタル映像信号に変換する第二のアナロ
グ／ディジタル変換器２４と、第二のディジタル映像信
号を倍速信号に変換する第二のメモリ回路２６とを有
し、第一、第二のメモリ回路２５，２６の読み出しを制
御することで、画面上で圧縮表示するための時間軸圧縮
処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受像機若しくはビ
デオカセットレコーダ（ＶＣＲ）、テレビジョン（Ｔ
Ｖ）チャーナ、ＡＶ（音響映像）スイッチ等の映像機器
に好適な映像信号処理回路に関する。

【０００２】

【従来の技術】従来より、第一の映像信号からなる第一
映像と第二の映像信号からなる第二映像とを、同時に受
像機画面上に表示させる手法には、図５の（Ａ）に示す
ように、受像機画面上に主として第一映像Ｐ₁を表示
し、この第一映像Ｐ₁内に第二映像Ｐ₂を小さく表示する
手法や、図５の（Ｂ）に示すように、受像機画面上に主
として第一映像Ｐ₁を表示し、この第一映像Ｐ₁外に第二
映像Ｐ₂を小さく表示する手法や、図５の（Ｃ）に示す
ように、受像機画面上を第一映像Ｐ₁と第二映像Ｐ₂とで
２分割する手法等が存在する。

【０００３】これら受像機画面上に少なくとも２つの映
像を同時に表示させる処理（以下、二画面処理と呼ぶ）
は、第一の映像信号と第二の映像信号の片方若しくは両
方ともを、例えばメモリ回路にて時間軸変換することに
より実現されている。

【０００４】図６には、例えば上記図５の（Ｃ）に示し
たような、受像機画面上を２分割して第一映像Ｐ₁と第
二映像Ｐ₂を同時に表示することを実現する映像信号処
理回路の具体的構成例を示す。

【０００５】この図６において、入力端子１０１に供給
された第一のアナログ映像信号は、アナログ／ディジタ
ル（Ａ／Ｄ）変換器１０３にてディジタル映像信号に変
換され、この第一のディジタル映像信号が例えばフィー
ルドメモリからなるメモリ回路１０５に一旦記憶された
後読み出される。このメモリ回路１０５からの読み出し
の際には、既に記憶されている第一のディジタル映像信
号が図５の（Ｃ）に示したように受像機画面上の左側半
分に表示されるように時間軸圧縮されて読み出される。

【０００６】ここで、上記時間軸圧縮を行うための、上
記メモリ回路１０５における第一のディジタル映像信号
の書き込み動作と読み出し動作は、図７に示すようにな
されている。

【０００７】この図７において、ディジタル映像信号の
メモリ回路１０５への書き込みの際には、図中の実線Ｌ
Ｗ₁，ＬＷ₂，・・・で示すように、リアルタイムでドッ
ト毎に順番に１ラインを単位にして書き込みがなされ
る。すなわち例えば、第一番目のラインを構成する各ド
ットのデータについては図中実線ＬＷ₁のように、次の
第二番目のラインを構成する各ドットのデータについて
は図中実線ＬＷ₂のように、それぞれ各ラインを構成す
る各ドットのデータが１水平走査周期（１Ｈ）毎に順番
にメモリ回路１０５に書き込まれる。これに対し、メモ
リ回路１０５からの読み出しの際には、図中の点線ＬＲ
₁，ＬＲ₂，・・・で示すように、１／２Ｈのオフセット
を持って、書き込み時の倍の速度でドット毎に順番に読
み出しがなされる。すなわち例えば、第一番目のライン
を構成する各ドットのデータについては図中実線ＬＲ₁
のように、次の第二番目のラインを構成する各ドットの
データについては図中実線ＬＲ₂のように、それぞれ各
ラインを構成する各ドットのデータが１／２Ｈのオフセ
ットをもって、書き込み時の倍の速度でドット毎に順番
にメモリ回路１０５から読み出される。このような書き
込み／読み出しの結果、画面上の左側半分に対応する時
間軸圧縮された映像信号が得られる。

【０００８】また、入力端子１０２に供給された第二の
アナログ映像信号は、アナログ／ディジタル（Ａ／Ｄ）
変換器１０４にてディジタル映像信号に変換され、この
第二のディジタル映像信号が例えばフィールドメモリか
らなるメモリ回路１０６に一旦記憶された後読み出され
る。このメモリ回路１０６からの読み出しの際には、既
に記憶されている第二のディジタル映像信号が、図５の
（Ｃ）に示したように受像機画面上の右側半分に表示さ
れるように時間軸圧縮され、かつ第一のディジタル映像
信号に同期して読み出される。

【０００９】上記メモリ回路１０６における第二のディ
ジタル映像信号の書き込み動作と読み出し動作は、前記
図７にて説明した第一のディジタル映像信号の場合と同
様であり、この第二のディジタル映像信号の場合には、
メモリ回路１０６への書き込み／読み出しの結果、画面
上の右側半分に対応する時間軸圧縮された映像信号が得
られる。

【００１０】上記メモリ回路１０５から読み出されたデ
ィジタル映像信号は、ディジタル／アナログ（Ｄ／Ａ）
変換器１０７にてアナログ映像信号に変換され、上記メ
モリ回路１０６から読み出されたディジタル映像信号
は、ディジタル／アナログ（Ｄ／Ａ）変換器１０８にて
アナログ映像信号に変換される。これらディジタル／ア
ナログ変換器１０７，１０８にてアナログ信号に変換さ
れた第一のアナログ映像信号及び第二のアナログ映像信
号は、加算器１０９により加算され、前記図５の（Ｃ）
にて示したような受像機画面上を第一映像Ｐ₁と第二映
像Ｐ₂とで２分割する映像信号として出力端子１１０か
ら受像機に対して出力される。

【００１１】ところで、従来より、受像機に映像を表示
したときのちらつき（いわゆるフリッカ）を無くすこと
を目的として、走査周波数を倍にする処理（以下、倍速
処理と呼ぶ）が行われることがある。この倍速処理に
は、ライン間のちらつきを無くすことを目的として水平
走査周波数を倍にする処理（以下、ライン倍速処理と呼
ぶ）、フィールド間のちらつきを無くすことを目的とし
て垂直走査周波数を倍にする処理（以下、フィールド倍
速処理と呼ぶ）等があり、それぞれの方法とも二重に走
査を行う（映像信号を二度書きする）ことにより実現さ
れている。

【００１２】図８には、例えば上記フィールド倍速処理
を実現する映像信号処理回路の具体的構成例を示す。

【００１３】この図８において、入力端子１２０に供給
されたアナログ映像信号はアナログ／ディジタル変換器
１２１にてディジタル映像信号に変換され、当該ディジ
タル映像信号がメモリ回路１２２に一旦記憶された後に
読み出される。

【００１４】ここで、上記フィールド倍速処理を実現す
るための、上記メモリ回路１２２におけるディジタル映
像信号の書き込み動作と読み出し動作は、図９に示すよ
うになされている。

【００１５】この図９において、ディジタル映像信号の
メモリ回路１２２への書き込みの際には、図中の実線Ｆ
Ｗ₁，ＦＷ₂，・・・で示すように、リアルタイムでライ
ン毎に順番に書き込みがなされる。すなわち例えば第一
フィールドを構成する各ラインのデータについては図中
実線ＦＷ₁のように、次の第二フィールドを構成する各
ラインのデータについては図中実線ＦＷ₂のように、ラ
イン毎に順番に書き込みがなされる。これに対し、メモ
リ回路１２２からの読み出しの際には、図中の点線ＦＲ
₁₁，ＦＲ₁₂，ＦＲ₂₁，ＦＲ₂₂・・・で示すように、それ
ぞれ書き込み時の倍の速度でライン毎に順番に読み出さ
れる。すなわち、図中実線ＦＷ₁のように書き込まれた
第一フィールドのデータは図中点線ＦＲ₁₁，ＦＲ₁₂で示
すように、また実線ＦＷ₂で書き込まれた第二フィール
ドのデータは図中点線ＦＲ₂₁，ＦＲ₂ ₂で示すように、そ
れぞれ書き込み時の倍の速度でライン毎に順番に２回読
み出される。このような書き込みと読み出しを行うこと
により、メモリ回路１２２からは、１フィールドに対し
て２フィールド分の映像信号が出力されることになる。
なお、図９の図中１Ｖは１垂直走査周期である。

【００１６】上記メモリ回路１２２から出力されたディ
ジタル映像信号は、ディジタル／アナログ変換器１２３
によってアナログ映像信号に変換された後、出力端子１
２４から倍速処理を実現する倍速映像信号として出力さ
れる。

【００１７】以上、図６には前記図５の（Ｃ）に示した
ような受像機画面上に２つの映像を同時に表示する二画
面処理を実現するための映像信号処理回路の構成例を示
し、図８には前記フィールド倍速処理を実現するための
映像信号処理回路の構成例を示したが、上記受像機画面
上に２つの映像を同時に表示する機能とフィールド倍速
処理を行う機能の両方の機能を備えた映像信号処理回路
も存在する。

【００１８】このような両方の機能を備えた映像信号処
理回路は、例えば図１０に示すような構成により実現さ
れている。すなわち図１０に示す映像信号処理回路は、
図６に示した二画面処理のための回路構成の後に、図８
に示した倍速処理のための回路構成を、単純に接続した
ものである。

【００１９】この図１０において、入力端子１０１に供
給された第一のアナログ映像信号は、アナログ／ディジ
タル変換器１０３にてディジタル映像信号に変換され、
この第一のディジタル映像信号が例えばフィールドメモ
リからなるメモリ回路１０５に一旦記憶された後読み出
される。このメモリ回路１０５からの読み出しの際に
は、前記図５の（Ｃ）に示した受像機画面上の左側半分
に表示されるように、前記図７で説明した方法にてディ
ジタル映像信号が時間軸圧縮されて読み出される。当該
メモリ回路１０５から読み出されたディジタル映像信号
は、ディジタル／アナログ変換器１０７にてアナログ映
像信号に変換される。このメモリ回路１０５における第
一のディジタル映像信号の書き込み動作と読み出し動作
は、前記図７にて説明したのと同様である。

【００２０】また、入力端子１０２に供給された第二の
アナログ映像信号は、アナログ／ディジタル変換器１０
４にてディジタル映像信号に変換され、この第二のディ
ジタル映像信号が例えばフィールドメモリからなるメモ
リ回路１０６に一旦記憶された後読み出される。このメ
モリ回路１０６からの読み出しの際には、前記図５の
（Ｃ）に示した受像機画面上の右側半分に表示されるよ
うに、前記図７で説明した方法にてディジタル映像信号
が時間軸圧縮され、かつ第一のディジタル映像信号に同
期して読み出される。上記メモリ回路１０６から読み出
されたディジタル映像信号は、ディジタル／アナログ変
換器１０８にてアナログ映像信号に変換される。

【００２１】上述したようにしてディジタル／アナログ
変換器１０７，１０８にてアナログ信号に変換された第
一のアナログ映像信号及び第二のアナログ映像信号は、
加算器１０９により加算され、前記図５の（Ｃ）にて示
したような受像機画面上を第一映像Ｐ₁と第二映像Ｐ₂と
で２分割する映像信号として、アナログ／ディジタル変
換器１２１に送られる。

【００２２】当該アナログ／ディジタル変換器１２１に
てディジタル映像信号に変換された信号は、メモリ回路
１２２に一旦記憶された後に読み出される。このメモリ
回路１２２において、前記図９にて説明したように書き
込み時の倍の速度でライン毎に順番にディジタル映像信
号が２回読み出されることで、当該メモリ回路１２２か
らは、１フィールドに対して２フィールド分の映像信号
が出力される。メモリ回路１２２から出力されたディジ
タル映像信号は、ディジタル／アナログ変換器１２３に
よってアナログ映像信号に変換された後、出力端子１２
４から倍速処理を実現する倍速映像信号として出力され
る。

【００２３】

【発明が解決しようとする課題】ここで、上述した図１
０の構成の映像信号処理回路の問題点としては、以下の
２点が挙げられる。

【００２４】その１つは、二画面処理用の回路と倍速処
理用の回路の両方共に、アナログ／ディジタル変換器と
ディジタル／アナログ変換器が設けられており、これら
を映像信号が通ることになるため、当該映像信号の劣化
が問題となる。すなわち、アナログ／ディジタル変換
器、ディジタル／アナログ変換器はともに、サンプリン
グによる折り返り対策として低域通過フィルタを備えて
おり、この周波数帯域制限のためにリンギングやスメア
等の画質劣化がもたらされる。

【００２５】もう１つは、二画面処理用の回路と倍速処
理用の回路の二つの回路ブロックの合計で、三つのメモ
リ回路が使用されており、したがってコストが高くなる
ことである。

【００２６】そこで、本発明は、上述の問題点に鑑みて
なされたものであり、二画面処理と倍速処理の両方の機
能を持つ映像信号処理回路において、映像信号がアナロ
グ／ディジタル変換器とディジタル／アナログ変換器を
通過する際の画質劣化を最小限に止めることができ、ま
た、メモリ回路を有効に用いて、その数を減らすことに
よって、コストを下げることを可能とする映像信号処理
回路を提供することを目的とする。

【００２７】

【課題を解決するための手段】本発明の映像信号処理回
路は、第一、第二のアナログ映像信号をそれぞれアナロ
グ／ディジタル変換する第一、第二のアナログ／ディジ
タル変換手段と、これらアナログ／ディジタル変換され
た第一、第二のディジタル映像信号をそれぞれ倍速信号
に変換する第一、第二のメモリ手段とを有し、第一、第
二のメモリ手段の読み出しを制御することで、画面上で
圧縮表示するための時間軸圧縮処理を行うようにするこ
とにより、上述した課題を解決する。

【００２８】すなわち本発明では、二画面処理と倍速処
理の両方で使用するメモリ手段を共用することにより、
アナログ／ディジタル変換器とディジタル／アナログ変
換器を通過する際の画質劣化を最小限にとどめると共
に、メモリ手段の数を減らすようにしている。

【００２９】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら詳細に説明する。

【００３０】図１には本発明の映像信号処理回路が適用
される一構成例としてのテレビジョン受像機の構成を示
す。

【００３１】この図１において、アンテナ１にて受信し
た第一映像信号の放送波は、チューナ２₁にて映像中間
周波信号に変換され、映像検波回路３₁に送られる。当
該映像検波回路３₁では、上記映像中間周波信号を復調
し、得られたコンポジットビデオ信号を切り換え回路４
に送る。一方、アンテナ１にて受信した第二映像信号の
放送波は、チューナ２₂にて映像中間周波信号に変換さ
れ、映像検波回路３₂に送られる。当該映像検波回路３₂
では、上記映像中間周波信号を復調し、得られたコンポ
ジットビデオ信号を切り換え回路４に送る。

【００３２】当該切り換え回路４は、上記映像検波回路
３₁からの第一映像のコンポジットビデオ信号と上記映
像検波回路３₂からの第二映像のコンポジットビデオ信
号、或いはビデオデッキ等の外部機器から端子１９を介
して供給される外部ビデオ信号のいずれかを選択的に切
り換えて出力する。

【００３３】上記切り換え回路４から出力された第一映
像のコンポジットビデオ信号は、Ｙ／Ｃ分離回路５₁に
て輝度信号Ｙ₁とクロマ信号Ｃ₁とに分離される。上記色
差信号Ｃ₁は色差復調回路６₁にて色差信号Ｂ−Ｙ₁及び
色差信号Ｒ−Ｙ₁に復調され、上記輝度信号Ｙ₁は、上記
色差信号Ｂ−Ｙ₁及び色差信号Ｒ−Ｙ₁と共に、二画面処
理・倍速処理回路７に送られる。

【００３４】同様に、上記切り換え回路４から出力され
た第二映像のコンポジットビデオ信号は、Ｙ／Ｃ分離回
路５₂にて輝度信号Ｙ₂とクロマ信号Ｃ₂とに分離され
る。上記色差信号Ｃ₂は、色差復調回路６₂にて色差信号
Ｂ−Ｙ₂及び色差信号Ｒ−Ｙ₂に復調され、上記輝度信号
Ｙ₂は、上記色差信号Ｂ−Ｙ₂及び色差信号Ｒ−Ｙ₂と共
に、二画面処理・倍速処理回路７に送られる。

【００３５】当該二画面処理・倍速処理回路７では、本
発明のポイントとなる二画面処理と倍速処理を行ってい
るブロックであり、その詳細については後述する。

【００３６】マトリクス回路８は、二画面処理・倍速処
理回路７にて後述するように二画面処理と倍速処理の両
方の処理が行われて得られた輝度信号Ｙ、色差信号Ｂ−
Ｙ及び色差信号Ｒ−Ｙを、Ｒ（赤），Ｇ（緑），Ｂ
（青）の三原色信号に変換する。

【００３７】このマトリクス回路８からのＲ，Ｇ，Ｂの
三原色信号は、ブランキング回路９に送られる。当該ブ
ランキング回路９では、水平ブランキングパルス及び垂
直ブランキングパルスに応じて、上記Ｒ，Ｇ，Ｂの三原
色信号にブランキング処理を施す。

【００３８】当該ブランキング回路９の出力は、増幅器
１０にて増幅され、ＣＲＴ（陰極線管）１４に送られ
る。

【００３９】一方、同期分離回路１１では、前記切り換
え回路４から供給されるビデオ信号から水平同期信号Ｓ
_h及び垂直同期信号Ｓ_vを分離して二画面処理・倍速処理
回路７に送る。当該二画面処理・倍速処理回路７からの
後述する二画面処理・倍速処理後の映像に対応する水平
同期信号Ｓ_Hは水平ドライブ回路１２に送られ、この水
平ドライブ回路１２は上記水平同期信号Ｓ_Hに応じて上
記ＣＲＴ１４の水平偏向ヨークをドライブする。また、
二画面処理・倍速処理回路７からの後述する二画面処理
・倍速処理後の映像に対応する垂直同期信号Ｓ_Vは垂直
ドライブ回路１３に送られ、この垂直ドライブ回路１３
は上記垂直同期信号Ｓ_Vに応じて上記ＣＲＴ１４の垂直
偏向ヨークをドライブする。これらドライブ回路１２，
１３により、ＣＲＴ１４の電子銃から発生された電子ビ
ームが偏向される。

【００４０】次に、図２を参照して、図１の二画面処理
・倍速処理回路７における二画面処理と倍速処理につい
て説明する。

【００４１】入力端子２１には、第一のアナログ映像信
号として、前記輝度信号Ｙ₁と色差信号Ｂ−Ｙ₁及び色差
信号Ｒ−Ｙ₁が供給され、当該第一のアナログ映像信号
がアナログ／ディジタル（Ａ／Ｄ）変換器２３にてディ
ジタル映像信号に変換される。この第一のディジタル映
像信号はメモリ回路２５に一旦記憶された後読み出され
る。このメモリ回路２５からの読み出しの際には、既に
記憶されている第一のディジタル映像信号が前述した図
５の（Ｃ）に示したように例えば受像機画面上の左側半
分に表示されるように時間軸圧縮されると共に、これを
さらに倍速で読み出すようにする。すなわち、当該メモ
リ回路２５では、二画面処理の際の時間軸圧縮のための
読み出しスピードと倍速処理のための読み出しスピード
とを合計して、書き込み時の４倍のスピードで読み出し
が行われる。

【００４２】ここで、上記メモリ回路２５において二画
面処理及び倍速処理を行うための第一のディジタル映像
信号の書き込み動作と読み出し動作は、図３に示すよう
になされている。

【００４３】この図３において、第一のディジタル映像
信号のメモリ回路２５への書き込みの際には、図中の実
線ｆｗ₁，ｆｗ₂，・・・で示すように、リアルタイムで
ライン毎に順番に書き込みがなされる。すなわち例えば
第一フィールドを構成する各ラインのデータについては
図中実線ｆｗ₁のように、次の第二フィールドを構成す
る各ラインのデータについては図中実線ｆｗ₂のよう
に、ライン毎に順番に書き込みがなされる。これに対
し、メモリ回路２５からの読み出しの際には、図中の点
線ｆｒ₁₁，ｆｒ₁₂，ｆｒ₂₁，ｆｒ₂₂・・・で示すよう
に、それぞれ書き込み時の倍の速度でライン毎に順番に
２回で、かつ１ライン毎ではそのまた倍の速度で読み出
される。すなわち、例えば図中実線ｆｗ₁のように書き
込まれた第一フィールドのデータは図中点線ｆｒ₁₁，ｆ
ｒ₁₂で示すように、また実線ｆｗ₂で書き込まれた第二
フィールドのデータは図中点線ｆｒ₂₁，ｆｒ₂₂で示すよ
うに、それぞれ書き込み時の倍の速度でライン毎に順番
に、かつ１ライン毎ではその倍の速度で読み出される。

【００４４】同様に、入力端子２２には、第二のアナロ
グ映像信号として、前記輝度信号Ｙ₂と色差信号Ｂ−Ｙ₂
及び色差信号Ｒ−Ｙ₂が供給され、当該第二のアナログ
映像信号がアナログ／ディジタル（Ａ／Ｄ）変換器２４
にてディジタル映像信号に変換される。この第二のディ
ジタル映像信号はメモリ回路２６に一旦記憶された後読
み出される。このメモリ回路２６からの読み出しの際に
は、既に記憶されている第二のディジタル映像信号が前
述した図５の（Ｃ）に示したように例えば受像機画面上
の右側半分に表示されるように時間軸圧縮されると共
に、これをさらに倍速で、かつ第一のディジタル映像信
号に同期して読み出すようにする。すなわち、当該メモ
リ回路２６でも、二画面処理の際の時間軸圧縮のための
読み出しスピードと倍速処理のための読み出しスピード
とを合計して、書き込み時の４倍のスピードで読み出し
が行われる。上記メモリ回路２６における第二のディジ
タル映像信号の書き込み動作と読み出し動作は、前記図
３にて説明したように第一のディジタル映像信号の場合
と同様である。

【００４５】ここで、図４には、図３の図中円Ｍにて囲
む部分を拡大して示す。この図４のＭ_Aには例えば第一
映像の場合を、Ｍ_Bには第二の映像の場合を示してい
る。すなわちこの図４において、メモリ回路２５及び２
６に記憶された第一映像と第二映像の各ラインのデータ
は、それぞれ交互に１／２Ｈのタイミングで読み出され
るようになされている。

【００４６】上述したようにしてメモリ２５及び２６か
ら読み出された第一のディジタル映像信号及び第二のデ
ィジタル映像信号は、ディジタル加算器２７により加算
され、前記図５の（Ｃ）にて示したような受像機画面上
を第一映像Ｐ₁と第二映像Ｐ₂とで２分割するディジタル
映像信号となされる。このディジタル映像信号はディジ
タル／アナログ変換器２８にてアナログ映像信号に変換
され、出力端子２９から受像機に対して出力される。

【００４７】以上のように、二画面処理と倍速処理を行
う二画面処理・倍速処理回路７においては、アナログ／
ディジタル変換器とディジタル／アナログ変換器を通過
する回数を、従来の２回から１回に減らすことができ、
したがって画質劣化を最小限にとどめることが可能とな
っている。

【００４８】さらに、メモリ回路を二画面処理と倍速処
理とで共有することにより、従来の構成よりもメモリ回
路を一つ節約することができると共に、アナログ／ディ
ジタル変換器やディジタル／アナログ変換器をも節約で
き、したがって、コストを下げることが可能となってい
る。ここで、例えば入力映像信号の８ＭＨｚの帯域を維
持しようとしたとき、前述した図１０のメモリ回路１０
５，１０６でも、また本発明に係る図２のメモリ回路２
５，２６でも、書き込み用のサンプリングクロックは、
１６ＭＨｚが必要となる。これに必要なメモリ容量は、
１ラインの有効映像区間を約６０μｓｅｃとすると、６
０μｓｅｃ／（１／１６ＭＨｚ）＝９６０となり、また
これを８ビットとし、さらに１フィールドの有効映像区
間を約２５０本とすると、９６０×８×２５０＝１９２
００００となって、約２Ｍビットが必要となる。このと
き、書き込みの２倍の周波数で読み出される従来の図１
０の構成におけるサンプリングクロック（３２ＭＨｚ）
の場合でも、これが４倍の周波数で読み出さなければな
らない本発明の図２の構成におけるサンプリングクロッ
ク（６４ＭＨｚ）の場合でも、メモリ回路自体に入って
いる情報量は同じと言うことになる。要するに書き込み
クロックの周波数によりメモリ容量は決定され、したが
って、図１０のメモリ回路１０５，１０６，１２２も図
２のメモリ回路２５，２６もそれぞれ同じ容量のものと
なる。このようなことから、本発明構成例のように、従
来の構成よりもメモリ回路を一つ節約することで、コス
トを下げることが可能となる。ただし、本発明の実際の
構成では、二画面表示にしたときも、また二画面表示を
やめて例えば第一映像のみを表示するようにしたとき
も、読み出し側クロック（３２ＭＨｚ）の周波数を変え
ないように、書き込み側のクロック（二画面表示のとき
は８ＭＨｚ、二画面表示しないときは６ＭＨｚとなる）
を、二画面表示のときのみ従来の１／２（したがって本
発明の構成に係るサンプリングクロックは従来構成のサ
ンプリングクロックの４倍である）にして構成してお
り、その意味では第二映像用のメモリ回路２６は従来の
メモリ回路１０６よりも半分とすることができる。

【００４９】なお、上述の例では、二画面処理として、
図５の（Ｃ）に示したような受像機画面上を第一映像Ｐ
₁と第二映像Ｐ₂とで２分割する場合を挙げて説明してい
るが、前記図５の（Ａ）に示したような受像機画面上に
主として第一映像Ｐ₁を表示し、この第一映像Ｐ₁内に第
二映像Ｐ₂を小さく表示する手法や、図５の（Ｂ）に示
したような受像機画面上に主として第一映像Ｐ₁を表示
し、この第一映像Ｐ₁外に第二映像Ｐ₂を小さく表示する
手法、その他の各種手法にも本発明は適用可能であるこ
とは言うまでもない。また、上述の例では、倍速処理を
フィールド倍速処理としているが、前記ライン倍速処理
やその他の倍速処理とすることも可能である。したがっ
て、これら各二画面処理と倍速処理の組み合わせも、他
の組み合わせとすることができ、これら他の組み合わせ
でも上述同様の効果を得ることが可能である。

【００５０】

【発明の効果】本発明の映像信号処理回路によれば、第
一、第二のアナログ映像信号をそれぞれアナログ／ディ
ジタル変換する第一、第二のアナログ／ディジタル変換
手段と、これらアナログ／ディジタル変換された第一、
第二のディジタル映像信号をそれぞれ倍速信号に変換す
る第一、第二のメモリ手段とを有し、第一、第二のメモ
リ手段の読み出しを制御することで、画面上で圧縮表示
するための時間軸圧縮処理を行うようにすることによ
り、二画面処理と倍速処理の両方の機能を持つ映像信号
処理回路において、映像信号がアナログ／ディジタル変
換手段とディジタル／アナログ変換手段を通過する際の
画質劣化を最小限に止めることができ、また、メモリ手
段を有効に用いて、アナログ／ディジタル変換手段、デ
ィジタル／アナログ変換手段、メモリ手段等の節約も可
能とし、コストを抑えることを実現した。

【図面の簡単な説明】

【図１】本発明の映像信号処理回路が適用されるテレビ
ジョン受像機の全体構成を示すブロック回路図である。

【図２】本発明の映像信号処理回路である二画面処理・
倍速処理回路の具体的構成を示すブロック回路図であ
る。

【図３】本発明に係わる二画面処理と倍速処理の動作を
説明するための図である。

【図４】図３の一部を拡大する図である。

【図５】二画面処理の画面上の形式例を説明するための
図である。

【図６】二画面処理の一例として受像機画面上を第一映
像と第二映像とで２分割する従来の映像信号処理回路の
構成例を示すブロック回路図である。

【図７】二画面処理の一例として受像機画面上を第一映
像と第二映像とで２分割する従来の映像信号処理回路の
動作を説明するための図である。

【図８】倍速処理の一例としてフィールド倍速処理を行
う従来の映像信号処理回路の構成例を示すブロック回路
図である。

【図９】倍速処理の一例としてフィールド倍速処理を行
う従来の映像信号処理回路の動作を説明するための図で
ある。

【図１０】二画面処理と倍速処理の両方を実現する従来
の映像信号処理回路の構成例を示すブロック回路図であ
る。

【符号の説明】７二画面処理・倍速処理回路２３，２４アナログ／ディジタル変換器２５，２６メモリ回路２７ディジタル加算器２８ディジタル／アナログ変換器

Claims

【特許請求の範囲】

【請求項１】第一のアナログ映像信号を第一のディジ
タル映像信号に変換する第一のアナログ／ディジタル変
換手段と、上記第一のディジタル映像信号を倍速信号に変換する第
一のメモリ手段と、第二のアナログ映像信号を第二のディジタル映像信号に
変換する第二のアナログ／ディジタル変換手段と、上記第二のディジタル映像信号を倍速信号に変換する第
二のメモリ手段とを有し、上記第一、第二のメモリ手段の読み出しを制御すること
で、画面上で圧縮表示するための時間軸圧縮処理を行う
ことを特徴とする映像信号処理回路。
【請求項２】上記第一、第二のメモリ手段の出力を合
成する合成手段を備えることを特徴とする請求項１記載
の映像信号処理回路。
【請求項３】上記第一のメモリ手段は、水平走査周波
数を倍にして上記第一のディジタル映像信号を倍速信号
に変換することを特徴とする請求項１記載の映像信号処
理回路。
【請求項４】上記第一のメモリ手段は、垂直走査周波
数を倍にして上記第一のディジタル映像信号を倍速信号
に変換することを特徴とする請求項１記載の映像信号処
理回路。
【請求項５】上記第一のディジタル映像信号と第二の
ディジタル映像信号の片方若しくは両方に対して時間軸
圧縮処理を行うことを特徴とする請求項１記載の映像信
号処理回路。