JPH09199694A - Method for manufacturing non-volatile semiconductor memory - Google Patents
Method for manufacturing non-volatile semiconductor memoryInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、フローティング
ゲート型不揮発性メモリセルを有する不揮発性半導体記
憶装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device having a floating gate type nonvolatile memory cell.
【０００２】[0002]
【従来の技術】ＥＥＰＲＯＭと称される電気的書替え可
能な不揮発性半導体記憶装置は、フローティングゲート
及びコントロールゲートが絶縁膜を介して形成された二
層のゲート電極を有するＭＯＳトランジスターからなる
メモリセル及び周辺トランジスタを有している。2. Description of the Related Art An electrically rewritable nonvolatile semiconductor memory device called an EEPROM is a memory cell including a MOS transistor having a two-layer gate electrode in which a floating gate and a control gate are formed with an insulating film interposed between the memory cell and the memory cell. It has peripheral transistors.
【０００３】このような構造を有する不揮発性半導体記
憶装置は、例えば、米国特許第４，１４２，９２６号に
開示された方法に基づいて製造することができる。The nonvolatile semiconductor memory device having such a structure can be manufactured based on the method disclosed in US Pat. No. 4,142,926, for example.
【０００４】すなわち、まず半導体基板のメモリセル形
成領域に必要に応じて所定のイオン注入を行った後、熱
酸化により基板全面に第１の絶縁膜を形成し、その上に
フローテンィングゲート用導電膜を形成する。その後、
その導電膜上に第２の絶縁膜を形成してから、メモリセ
ル部分にレジストマスクを形成し、周辺トランジスタを
含む周辺領域に形成された第１の絶縁膜、フローティン
グゲート用導電膜及び第２の絶縁膜をエッチングにより
除去する。あるいは、メモリセル部分にレジストマスク
を形成して周辺トランジスタを含む周辺領域に形成され
たフローティングゲート用導電膜を除去してから第２の
絶縁膜を形成し、再びメモリセル部分にレジストマスク
を形成して周辺トランジスタを含む周辺領域に形成され
た第１及び第２の絶縁膜をエッチングにより除去する。
その後、メモリセル部分にレジストマスクを形成したま
まの状態で、周辺トランジスタ用のイオン注入を行う。
次いでレジストを除去した後、熱酸化により周辺トラン
ジスタのゲート絶縁膜を形成し、さらにメモリセル領域
及び周辺トランジスタ領域に、メモリセルのコントロー
ルゲート及び周辺トランジスタのゲート用の導電膜を形
成する。そして最後にメモリセル領域及び周辺トランジ
スタ領域にソース及びドレインを形成する。これによ
り、メモリセル及び周辺トランジスタを有する不揮発性
半導体記憶装置が製造される。That is, first, if necessary, predetermined ion implantation is performed on a memory cell forming region of a semiconductor substrate, then a first insulating film is formed on the entire surface of the substrate by thermal oxidation, and a first insulating film for a floating gate is formed thereon. A conductive film is formed. afterwards,
After forming a second insulating film on the conductive film, a resist mask is formed in the memory cell portion, and the first insulating film, the floating gate conductive film, and the second conductive film formed in the peripheral region including the peripheral transistor are formed. The insulating film of is removed by etching. Alternatively, a resist mask is formed in the memory cell portion, the conductive film for the floating gate formed in the peripheral region including the peripheral transistor is removed, then the second insulating film is formed, and the resist mask is formed again in the memory cell portion. Then, the first and second insulating films formed in the peripheral region including the peripheral transistor are removed by etching.
Then, with the resist mask still formed on the memory cell portion, ion implantation for peripheral transistors is performed.
Then, after removing the resist, a gate insulating film of the peripheral transistor is formed by thermal oxidation, and a conductive film for the control gate of the memory cell and the gate of the peripheral transistor is further formed in the memory cell region and the peripheral transistor region. Finally, a source and a drain are formed in the memory cell region and the peripheral transistor region. As a result, a nonvolatile semiconductor memory device including the memory cell and the peripheral transistor is manufactured.
【０００５】このように、従来は、フローティングゲー
トとコントロールゲートの間の第２の絶縁膜を形成した
後に、メモリセル以外の周辺領域の第２の絶縁膜を取り
除く等の工程を経てからコントロールゲートを形成して
いるため、以下に示すような問題点がある。As described above, conventionally, after the second insulating film between the floating gate and the control gate is formed, the second insulating film in the peripheral region other than the memory cell is removed, and then the control gate is removed. Therefore, there are the following problems.
【０００６】すなわち、第２の絶縁膜を形成後コントロ
ールゲートを形成するまでの間に、第２の絶縁膜が露出
した状態でプロセスを進めざるを得ず、第２の絶縁膜に
パーティクルが付着し、絶縁破壊の原因となる。また、
周辺領域に洗浄処理を施す際に、その洗浄剤が第２の絶
縁膜を変質ないしは腐食させる種類のものである場合に
は、第２の絶縁膜が露出しているメモリセル領域をレジ
ストで覆う必要があり、レジストにより洗浄の清浄度が
劣化してしまう。That is, the process must be performed with the second insulating film exposed until the control gate is formed after the second insulating film is formed, and particles adhere to the second insulating film. However, this may cause dielectric breakdown. Also,
When the cleaning agent is of a type that modifies or corrodes the second insulating film when the peripheral region is subjected to the cleaning process, the memory cell region where the second insulating film is exposed is covered with a resist. However, the resist deteriorates the cleanliness of cleaning.
【０００７】[0007]
【発明が解決しようとする課題】この発明はかかる事情
に鑑みてなされたものであって、フローティングゲート
とコントロールゲートとの間の絶縁膜が露出することに
よる不都合を解消した不揮発性半導体記憶装置の製造方
法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and provides a nonvolatile semiconductor memory device in which the inconvenience caused by the exposure of the insulating film between the floating gate and the control gate is eliminated. It is intended to provide a manufacturing method.
【０００８】[0008]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、半導体基板上に不揮発性メモリ
セル及び周辺トランジスタが形成されてなる不揮発性半
導体記憶装置の製造方法であって、メモリセル形成領域
及び周辺トランジスタ形成領域を有する半導体基板の少
なくともメモリセル形成領域にゲート絶縁膜用の第１の
絶縁膜を形成する工程と、前記第１の絶縁膜上にフロー
ティングゲート用の第１の導電膜を形成する工程と、前
記第１の導電膜上に第２の絶縁膜を形成する工程と、前
記第２の絶縁膜上に該絶縁膜保護用の第２の導電膜を形
成する工程と、前記周辺トランジスタ形成領域に所定の
処理を施す工程と、前記周辺トランジスタ形成領域に所
定の処理を施す工程において生成された、前記第２の導
電膜上の絶縁膜を除去する工程と、前記第２の導電膜の
上及び前記所定の処理が施された周辺トランジスタ形成
領域にメモリセルのコントロールゲート及び周辺トラン
ジスタのゲートとなる第３の導電膜を形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製
造方法を提供する。In order to solve the above problems, the present invention is, firstly, a method of manufacturing a non-volatile semiconductor memory device comprising a non-volatile memory cell and peripheral transistors formed on a semiconductor substrate. A step of forming a first insulating film for a gate insulating film in at least a memory cell forming region of a semiconductor substrate having a memory cell forming region and a peripheral transistor forming region; and a floating gate for forming a floating gate on the first insulating film. A step of forming a first conductive film, a step of forming a second insulating film on the first conductive film, and a second conductive film for protecting the insulating film on the second insulating film. Forming an insulating film on the second conductive film formed in the step of forming a peripheral transistor formation region, a step of performing a predetermined process on the peripheral transistor formation region, and a step of performing a predetermined process on the peripheral transistor formation region. A step of to, and forming a third conductive film to be the gate of the second conductive control gate and the peripheral transistors of the upper and the memory cell in the peripheral transistor forming region in which the predetermined processing has been performed of the film,
A method for manufacturing a non-volatile semiconductor memory device is provided.
【０００９】第２に、半導体基板上に不揮発性メモリセ
ル及び周辺トランジスタが形成されてなる不揮発性半導
体記憶装置の製造方法であって、メモリセル形成領域及
び周辺トランジスタ形成領域を有する半導体基板の少な
くともメモリセル形成領域にゲート絶縁膜用の第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上にフローテ
ィングゲート用の第１の導電膜を形成する工程と、前記
第１の導電膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に該絶縁膜保護用の第２の導電膜を形成
する工程と、前記第２の導電膜上に耐洗浄膜を形成する
工程と、前記周辺トランジスタ形成領域に所定の処理を
施す工程と、前記耐洗浄膜を除去する工程と、前記第２
の導電膜の上及び前記所定の処理が施された周辺トラン
ジスタ形成領域にメモリセルのコントロールゲート及び
周辺トランジスタのゲートとなる第３の導電膜を形成す
る工程と、を有することを特徴とする半導体記憶装置の
製造方法が提供される。Secondly, there is provided a method of manufacturing a non-volatile semiconductor memory device in which a non-volatile memory cell and a peripheral transistor are formed on a semiconductor substrate, at least a semiconductor substrate having a memory cell forming region and a peripheral transistor forming region. Forming a first insulating film for a gate insulating film in a memory cell formation region, forming a first conductive film for a floating gate on the first insulating film, and the first conductive film A step of forming a second insulating film thereon, a step of forming a second conductive film for protecting the insulating film on the second insulating film, and a cleaning resistant film on the second conductive film. A step of forming, a step of subjecting the peripheral transistor forming region to a predetermined process, a step of removing the cleaning resistant film, and a step of:
Forming a third conductive film to be a control gate of the memory cell and a gate of the peripheral transistor on the conductive film and on the peripheral transistor formation region subjected to the predetermined treatment. A method of manufacturing a storage device is provided.
【００１０】第３に、半導体基板上に不揮発性メモリセ
ル及び周辺トランジスタが形成されてなる不揮発性半導
体記憶装置の製造方法であって、メモリセル形成領域及
び周辺トランジスタ形成領域を有する半導体基板の少な
くともメモリセル形成領域にゲート絶縁膜用の第１の絶
縁膜を形成する工程と、前記第１の絶縁膜上にフローテ
ィングゲート用の第１の導電膜を形成する工程と、前記
第１の導電膜上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜上に該絶縁膜保護用の第２の導電膜を形成
する工程と、前記第２の導電膜上に耐エッチング膜を形
成する工程と、前記周辺トランジスタ形成領域に所定の
処理を施す工程と、前記耐エッチング膜を除去する工程
と、前記第２の導電膜の上及び前記所定の処理が施され
た周辺トランジスタ形成領域にメモリセルのコントロー
ルゲート及び周辺トランジスタのゲートとなる第３の導
電膜を形成する工程と、を有することを特徴とする不揮
発性半導体記憶装置の製造方法が提供される。Thirdly, there is provided a method of manufacturing a non-volatile semiconductor memory device in which a non-volatile memory cell and a peripheral transistor are formed on a semiconductor substrate, which is at least a semiconductor substrate having a memory cell forming region and a peripheral transistor forming region. Forming a first insulating film for a gate insulating film in a memory cell formation region, forming a first conductive film for a floating gate on the first insulating film, and the first conductive film A step of forming a second insulating film thereon, a step of forming a second conductive film for protecting the insulating film on the second insulating film, and an etching resistant film on the second conductive film. A step of forming, a step of subjecting the peripheral transistor forming region to a predetermined treatment, a step of removing the etching resistant film, a peripheral transistor on the second conductive film and on the peripheral transistor subjected to the predetermined treatment. Method of manufacturing a nonvolatile semiconductor memory device characterized by having a step of forming a third conductive film to be the gate of the control gate and the peripheral transistor of the memory cell, there is provided in the formation region.
【００１１】（作用）第１の発明においては、第２の絶
縁膜の上に保護用の第２の導電膜を形成してから、周辺
トランジスタ形成領域に所定の処理を施すので、コント
ロールゲート用の第３の導電膜を形成するまでの間、第
２の絶縁膜が露出することがなく、第２の絶縁膜にパー
ティクルが付着して絶縁破壊が生じることが防止され、
また周辺領域の洗浄の際のマスクが不要となる。また、
コントロールゲート用の第３の導電膜をこの第２の導電
膜上に形成すれば、これらが一体化してコントロールゲ
ートとして機能するので、繁雑な工程を付加することな
く不揮発性半導体記憶装置が製造される。なお、前記周
辺トランジスタ形成領域に所定の処理を施す工程におい
て、酸化膜のような絶縁膜が形成されるので、第３の導
電膜を形成するに先立ってそのような絶縁膜を除去す
る。(Operation) In the first aspect of the invention, since the protective second conductive film is formed on the second insulating film, the peripheral transistor forming region is subjected to a predetermined process. Until the third conductive film is formed, the second insulating film is not exposed and particles are prevented from adhering to the second insulating film to cause dielectric breakdown.
Further, a mask is not required when cleaning the peripheral area. Also,
If the third conductive film for the control gate is formed on the second conductive film, they integrally function as a control gate, so that the nonvolatile semiconductor memory device can be manufactured without adding complicated steps. It Since an insulating film such as an oxide film is formed in the step of subjecting the peripheral transistor formation region to a predetermined process, such an insulating film is removed prior to forming the third conductive film.
【００１２】第２の発明においては、第２の絶縁膜の上
に保護用の第２の導電膜を形成し、さらに耐洗浄膜を形
成してから、周辺トランジスタ形成領域に所定の処理を
施すので、その際の洗浄処理において第２の導電膜にダ
メージが与えられることが防止される。そして、その後
耐洗浄膜を除去してからコントロールゲート用の第３の
導電膜を形成することによりこれらが一体化してコント
ロールゲートとして機能する。In the second aspect of the present invention, the protective second conductive film is formed on the second insulating film, the cleaning resistant film is further formed, and then the peripheral transistor forming region is subjected to predetermined processing. Therefore, it is possible to prevent the second conductive film from being damaged in the cleaning process at that time. Then, after the cleaning resistant film is removed and a third conductive film for the control gate is formed, these are integrated and function as a control gate.
【００１３】第３の発明においては、第２の絶縁膜の上
に保護用の第２の導電膜を形成し、さらに耐エッチング
膜を形成してから、周辺トランジスタ形成領域に所定の
処理を施すので、その際のエッチング工程において第２
の導電膜にダメージが与えられることが防止される。そ
して、その後耐エッチング膜を除去してからコントロー
ルゲート用の第３の導電膜を形成することによりこれら
が一体化してコントロールゲートとして機能する。According to the third aspect of the invention, a second conductive film for protection is formed on the second insulating film, an etching resistant film is further formed, and then a predetermined process is applied to the peripheral transistor forming region. Therefore, in the etching process at that time, the second
It is prevented that the conductive film is damaged. Then, after the etching resistant film is removed, a third conductive film for the control gate is formed so that they are integrated and function as a control gate.
【００１４】[0014]
【発明の実施の形態】以下、この発明の実施の形態につ
いて具体的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be specifically described below.
【００１５】図１〜図３は、この発明の第１の実施形態
に係る不揮発性半導体記憶装置の製造方法を説明するた
めの断面図である。1 to 3 are sectional views for explaining a method for manufacturing a nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【００１６】図１の（ａ）に示すように、先ず、半導体
基板としてのＰ型シリコン基板１上に、選択酸化により
素子分離領域としてのフィールド酸化膜２を形成し、基
板を、メモリセル形成領域３及び周辺トランジスタ形成
領域４に分離する。そして、周辺トランジスタ形成領域
４にレジストマスク５を施して、メモリセル形成領域３
にドーパントとしてボロン（Ｂ）を加速電圧３０ｋｅ
Ｖ、ドーズ量１×１０12でイオン注入する。As shown in FIG. 1A, first, a field oxide film 2 as an element isolation region is formed by selective oxidation on a P-type silicon substrate 1 as a semiconductor substrate, and the substrate is formed into a memory cell. The region 3 and the peripheral transistor formation region 4 are separated. Then, a resist mask 5 is applied to the peripheral transistor formation region 4 to remove the memory cell formation region 3
Boron (B) is used as a dopant for the accelerating voltage of 30 ke
Ion implantation is performed with V and a dose amount of 1 × 10 12 .
【００１７】次に、（ｂ）に示すように熱酸化によりシ
リコン基板１の全面にメモリセル用のゲート絶縁膜６を
１００オングストローム（以下Ａと記す）の厚さで形成
し、さらに（ｃ）に示すように絶縁膜６の上にポリシリ
コンからなるフローティングゲート用の第１の導電膜７
をＣＶＤにより１０００Ａの厚さで形成する。Next, as shown in (b), a gate insulating film 6 for a memory cell is formed to a thickness of 100 Å (hereinafter referred to as A) on the entire surface of the silicon substrate 1 by thermal oxidation, and then (c). The first conductive film 7 for the floating gate made of polysilicon is formed on the insulating film 6 as shown in FIG.
Is formed to a thickness of 1000 A by CVD.
【００１８】その後、図２の（ｄ）に示すようにメモリ
セル形成領域３のゲート形成部にレジストマスク８を施
して、第１の導電膜７のゲート形成予定部以外の部分を
ドライエッチングにより除去してフローティングゲート
を形成し、続いて（ｅ）に示すようにフローティングゲ
ートとコントロールゲートの間の絶縁膜となる絶縁膜９
をＣＶＤにより全面に形成する。この絶縁膜９は、Ｓｉ
3 Ｎ4 膜を２つのＳｉＯ2 膜で挟んだＯＮＯ膜であり、
これらの厚さはいずれも１００Ａである。Thereafter, as shown in FIG. 2D, a resist mask 8 is applied to the gate formation portion of the memory cell formation region 3, and the portion other than the gate formation planned portion of the first conductive film 7 is dry-etched. After removal, a floating gate is formed, and subsequently, as shown in (e), an insulating film 9 which becomes an insulating film between the floating gate and the control gate.
Are formed on the entire surface by CVD. This insulating film 9 is made of Si
An ONO film in which a 3 N 4 film is sandwiched between two SiO 2 films,
Each of these thicknesses is 100A.
【００１９】続いて、（ｆ）に示すように絶縁膜９上に
ポリシリコンからなる絶縁膜保護用の第２導電膜１０を
ＣＶＤにより１０００Ａの厚さで形成し、さらにその上
にＳｉ3 Ｎ4 からなる保護膜１１をＣＶＤにより１００
Ａの厚さで形成する。この保護膜１１は、続いて行われ
る周辺トランジスタ形成領域に対する処理に付随する洗
浄処理の際に、第２導電膜１０がダメージを受けるのを
防止する耐洗浄膜、および周辺領域の絶縁膜をエッチン
グ除去する際に第２導電膜１０がダメージを受けるのを
防止する耐エッチング膜として機能する。Subsequently, as shown in (f), a second conductive film 10 made of polysilicon for protecting the insulating film is formed on the insulating film 9 by CVD to a thickness of 1000 A, and Si 3 N is further formed thereon. Protective film 11 consisting of 4 is 100 by CVD
It is formed with the thickness A. The protective film 11 etches the cleaning-resistant film that prevents the second conductive film 10 from being damaged and the insulating film in the peripheral region during the cleaning process that accompanies the subsequent peripheral transistor formation region. It functions as an etching resistant film that prevents the second conductive film 10 from being damaged when removed.
【００２０】その後、図３の（ｇ）に示すようにメモリ
セル形成領域３にレジストマスク１２を施し、周辺領域
の保護膜１１、第２の導電膜１０、絶縁膜９及び絶縁膜
６をドライエッチングにより除去し、周辺トランジスタ
形成領域４にドーパントとしてＢを加速電圧３０ｋｅ
Ｖ、ドーズ量５×１０12でイオン注入する。Thereafter, as shown in FIG. 3G, a resist mask 12 is applied to the memory cell formation region 3 to dry the protective film 11, the second conductive film 10, the insulating film 9 and the insulating film 6 in the peripheral region. It is removed by etching, and B is used as a dopant in the peripheral transistor formation region 4 at an acceleration voltage of 30 ke
Ion implantation is performed with V and a dose amount of 5 × 10 12 .
【００２１】その後、（ｈ）に示すように熱酸化により
周辺トランジスタ用のゲート絶縁膜１３を形成し、引き
続いて（ｉ）に示すように周辺トランジスタ形成領域４
のゲート形成部にレジストマスク１４を施し、メモリセ
ル形成領域３の保護膜１１をドライエッチングにより除
去する。Thereafter, as shown in (h), the gate insulating film 13 for the peripheral transistor is formed by thermal oxidation, and subsequently, as shown in (i), the peripheral transistor forming region 4 is formed.
A resist mask 14 is applied to the gate forming portion of the above and the protective film 11 in the memory cell forming region 3 is removed by dry etching.
【００２２】その後、（ｊ）に示すようにメモリセル形
成領域３及び周辺トランジスタ形成領域４に、メモリセ
ルのコントロールゲート及び周辺トランジスタのゲート
となる第３の導電膜１５を形成する。Thereafter, as shown in (j), a third conductive film 15 serving as a control gate of the memory cell and a gate of the peripheral transistor is formed in the memory cell forming region 3 and the peripheral transistor forming region 4.
【００２３】最後に、膜の不要部分を除去し、メモリセ
ル及び周辺トランジスタのソース及びドレインを形成し
て、不揮発性半導体記憶装置を完成させる。Finally, unnecessary portions of the film are removed, sources and drains of the memory cells and peripheral transistors are formed, and the nonvolatile semiconductor memory device is completed.
【００２４】このような製造方法を採用する場合には、
フローティングゲートとコントロールゲートの間の絶縁
膜となる絶縁膜９の上に保護用の第２の導電膜１０を形
成するため、周辺トランジスタ領域４にイオン注入を行
ったり、ゲート絶縁膜１３を形成する際に絶縁膜９が露
出することがなく、絶縁膜９にパーティクルが付着して
絶縁破壊が生じることが防止され、また周辺領域の洗浄
の際のマスクが不要となる。また、保護用の第２の導電
膜１０を形成した場合でも、コントロールゲート用の第
３の導電膜１５をこの第２の導電膜１０上に形成すれ
ば、これらが一体化してコントロールゲートとして機能
するので、繁雑な工程を付加する必要がない。さらに、
保護用の第２の導電膜１０の上に耐洗浄膜および耐エッ
チング膜として機能する保護膜１１を形成するので、周
辺トランジスタ形成領域４にゲート絶縁膜１３を形成す
る際の洗浄処理およびエッチング処理の際の第２の導電
膜のダメージ（変質、腐食）が防止される。When adopting such a manufacturing method,
In order to form the second conductive film 10 for protection on the insulating film 9 serving as an insulating film between the floating gate and the control gate, ion implantation is performed in the peripheral transistor region 4 or the gate insulating film 13 is formed. At this time, the insulating film 9 is not exposed, particles are prevented from adhering to the insulating film 9 and dielectric breakdown is prevented, and a mask for cleaning the peripheral region is unnecessary. Further, even if the second conductive film 10 for protection is formed, if the third conductive film 15 for control gate is formed on the second conductive film 10, they are integrated and function as a control gate. Therefore, it is not necessary to add complicated steps. further,
Since the protective film 11 functioning as a cleaning resistant film and an etching resistant film is formed on the second protective conductive film 10, a cleaning process and an etching process for forming the gate insulating film 13 in the peripheral transistor formation region 4 are performed. In this case, damage (alteration, corrosion) of the second conductive film is prevented.
【００２５】このようにして製造された不揮発性半導体
記憶装置のメモリセルは図４に示す構造を有している。
すなわち、基板１の主面にＮ型のソース１６及びドレイ
ン１７が形成されており、その間のチャネル領域２０の
上には、ゲート絶縁膜６、フローティングゲート７、層
間絶縁膜９、保護用導電膜１０、コントロールゲート１
５がその順で形成されている。保護用導電膜１０は上述
したようにコントロールゲート１５と一体となり、コン
トロールゲートの一部として機能する。The memory cell of the nonvolatile semiconductor memory device manufactured as described above has the structure shown in FIG.
That is, the N-type source 16 and the drain 17 are formed on the main surface of the substrate 1, and the gate insulating film 6, the floating gate 7, the interlayer insulating film 9, and the protective conductive film are formed on the channel region 20 between them. 10, control gate 1
5 are formed in that order. The protective conductive film 10 is integrated with the control gate 15 as described above, and functions as a part of the control gate.
【００２６】次に、本発明の他の実施形態について説明
する。図５〜７は、この発明の他の実施形態に係る不揮
発性半導体記憶装置の製造方法を説明するための断面図
である。Next, another embodiment of the present invention will be described. 5 to 7 are sectional views for explaining a method for manufacturing a nonvolatile semiconductor memory device according to another embodiment of the present invention.
【００２７】図５の（ａ）〜（ｃ）に示すポリシリコン
からなるフローティングゲート用の導電膜７を形成する
までの工程は、従前の実施例の図１（ａ）〜（ｃ）と同
じ条件で全く同様に行われる。The steps up to forming the floating gate conductive film 7 made of polysilicon shown in FIGS. 5A to 5C are the same as those in FIGS. 1A to 1C of the previous embodiment. The conditions are exactly the same.
【００２８】次に、図６の（ｄ）に示すようにフローテ
ィングゲートとコントロールゲートの間の絶縁膜となる
絶縁膜９を第１の導電膜７の上にＣＶＤにより形成す
る。この絶縁膜９は、従前の実施例と同様、Ｓｉ3 Ｎ4
膜を２つのＳｉＯ2 膜で挟んだＯＮＯ膜であり、これら
の厚さはいずれも１００Ａである。Next, as shown in FIG. 6D, an insulating film 9 serving as an insulating film between the floating gate and the control gate is formed on the first conductive film 7 by CVD. This insulating film 9 is made of Si 3 N 4 as in the previous embodiments.
The film is an ONO film in which the film is sandwiched between two SiO 2 films, and the thickness of each is 100 A.
【００２９】続いて、（ｅ）に示すように絶縁膜９上に
ポリシリコンからなる絶縁膜保護用の第２導電膜１０を
ＣＶＤにより１０００Ａの厚さで形成し、さらにその上
にＳｉ3 Ｎ4 からなる耐洗浄膜および耐エッチンク膜と
して機能する保護膜１１をＣＶＤにより１００Ａの厚さ
で形成する。Subsequently, as shown in (e), a second conductive film 10 made of polysilicon for protecting the insulating film is formed on the insulating film 9 by CVD to a thickness of 1000 A, and Si 3 N is further formed thereon. the protective film 11 functioning as an anti-washed membrane and anti Etchinku film made of 4 to a thickness of 100A by CVD.
【００３０】その後、（ｆ）に示すようにメモリセル形
成領域３にレジストマスク１２を施し、周辺領域の保護
膜１１、第２の導電膜１０、絶縁膜９、第１の導電膜７
及び絶縁膜６をドライエッチングにより除去し、周辺ト
ランジスタ形成領域４にドーパントとしてＢを加速電圧
３０ｋｅＶ、ドーズ量５×１０12でイオン注入する。Thereafter, as shown in (f), a resist mask 12 is applied to the memory cell forming region 3 to protect the protective film 11, the second conductive film 10, the insulating film 9 and the first conductive film 7 in the peripheral region.
The insulating film 6 is removed by dry etching, and B is ion-implanted into the peripheral transistor formation region 4 as a dopant at an acceleration voltage of 30 keV and a dose amount of 5 × 10 12 .
【００３１】その後、図７の（ｇ）に示すように熱酸化
により周辺トランジスタ用のゲート絶縁膜１３を形成
し、引き続いて（ｈ）に示すように周辺トランジスタ形
成領域４のゲート形成部にレジストマスク１４を施し、
メモリセル形成領域３の保護膜１１をドライエッチング
により除去する。Thereafter, as shown in FIG. 7G, the gate insulating film 13 for the peripheral transistor is formed by thermal oxidation, and subsequently, as shown in FIG. 7H, a resist is formed on the gate forming portion of the peripheral transistor forming region 4. Give a mask 14,
The protective film 11 in the memory cell formation region 3 is removed by dry etching.
【００３２】その後、（ｉ）に示すようにメモリセル形
成領域３及び周辺トランジスタ形成領域４に、メモリセ
ルのコントロールゲート及び周辺トランジスタのゲート
となる第３の導電膜１５を形成する。Thereafter, as shown in (i), a third conductive film 15 serving as a control gate of the memory cell and a gate of the peripheral transistor is formed in the memory cell forming region 3 and the peripheral transistor forming region 4.
【００３３】最後に、膜の不要部分を除去し、メモリセ
ル及び周辺トランジスタのソース及びドレインを形成し
て、不揮発性半導体記憶装置を完成させる。この実施形
態では、従前の実施形態に比較して、工程が簡略化され
るという利点が付加される。Finally, unnecessary portions of the film are removed, sources and drains of the memory cells and peripheral transistors are formed, and the nonvolatile semiconductor memory device is completed. This embodiment has the added advantage of simplifying the process compared to previous embodiments.
【００３４】この実施形態によって製造された不揮発性
半導体記憶装置のメモリセルも前に説明した図４と同様
の構造を有している。The memory cell of the non-volatile semiconductor memory device manufactured according to this embodiment also has a structure similar to that of FIG. 4 described previously.
【００３５】なお、本発明は上記実施の形態に限定され
ることなく種々変形可能である。例えば、基板としてＰ
型のシリコン基板を使用したが、導電型はＮ型であって
もよいし、基板の材質もシリコンに限るものではない。
絶縁膜としても種々のものを使用することができる。ま
た、ゲート絶縁膜を形成する方法は熱酸化に限らない。
また、保護膜１１は必ずしも必要ではない。The present invention is not limited to the above embodiment and can be variously modified. For example, P as the substrate
Although a silicon substrate of type is used, the conductivity type may be N type, and the material of the substrate is not limited to silicon.
Various materials can be used as the insulating film. The method of forming the gate insulating film is not limited to thermal oxidation.
Further, the protective film 11 is not always necessary.
【００３６】保護膜１１は、耐洗浄膜および耐エッチン
グ膜の他、耐酸化保護膜としても機能するため、この保
護膜１１が存在する場合には、第２の導電膜は酸化から
保護される。しかし、保護膜１１が存在しない場合に
は、周辺トランジスタ形成領域にゲート絶縁膜を形成す
る際に、その方法が熱酸化の場合でもＣＶＤの場合でも
第２の導電膜上に若干の酸化物等の絶縁膜が形成されて
しまう。このような絶縁膜が形成された場合には、第２
の導電膜と第３の導電膜との電気的接触が不十分とな
り、導電性が劣化する。したがって、保護膜１１を形成
しない場合には、第２の導電膜と第３の導電膜との間の
導電性を高める観点から、第３の導電膜を形成するに先
立って、第２の導電膜上の絶縁膜を除去することが好ま
しい。Since the protective film 11 functions not only as a cleaning resistant film and an etching resistant film but also as an oxidation resistant protective film, when the protective film 11 is present, the second conductive film is protected from oxidation. . However, when the protective film 11 is not present, when the gate insulating film is formed in the peripheral transistor forming region, some oxide or the like may be formed on the second conductive film regardless of whether the method is thermal oxidation or CVD. Insulating film is formed. When such an insulating film is formed, the second
Electrical contact between the third conductive film and the second conductive film becomes insufficient, and the conductivity deteriorates. Therefore, when the protective film 11 is not formed, from the viewpoint of enhancing the conductivity between the second conductive film and the third conductive film, prior to forming the third conductive film, the second conductive film is formed. It is preferable to remove the insulating film on the film.
【００３７】さらに、導電膜としてポリシリコンを使用
したが、これに限らず例えばシリサイドを使用すること
ができる。さらに、各膜の厚さも必要とする特性に応じ
て適宜設定することができる。Further, although polysilicon is used as the conductive film, it is not limited to this and, for example, silicide can be used. Furthermore, the thickness of each film can be appropriately set according to the required characteristics.
【００３８】[0038]
【発明の効果】以上説明したように、第１の発明によれ
ば、コントロールゲート用の第３の導電膜を形成するま
での間、第２の絶縁膜が露出することがなく、第２の絶
縁膜にパーティクルが付着して絶縁破壊が生じることが
防止され、また周辺領域の洗浄の際のマスクが不要とな
る。また、繁雑な工程を付加することなく不揮発性半導
体記憶装置を製造することができる。As described above, according to the first invention, the second insulating film is not exposed until the third conductive film for the control gate is formed, and the second insulating film is not exposed. Particles are prevented from adhering to the insulating film to cause dielectric breakdown, and a mask for cleaning the peripheral region is unnecessary. In addition, the nonvolatile semiconductor memory device can be manufactured without adding complicated steps.
【００３９】第２および第３の発明によれば、第１の発
明に加えて、第２の導電膜の上に耐洗浄膜、耐エッチン
グ膜を形成するので、さらに周辺トランジスタ形成領域
の処理に洗浄処理、エッチング処理などが含まれていて
も第２の導電膜のダメージが防止されるといった効果が
付加される。According to the second and third inventions, in addition to the first invention, since the cleaning resistant film and the etching resistant film are formed on the second conductive film, the peripheral transistor forming region can be further processed. Even if the cleaning process and the etching process are included, the effect of preventing damage to the second conductive film is added.
【図１】この発明の一実施例に係る不揮発性半導体記憶
装置の製造方法を説明するための断面図。FIG. 1 is a sectional view for explaining a method for manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention.
【図２】この発明の一実施例に係る不揮発性半導体記憶
装置の製造方法を説明するための断面図。FIG. 2 is a sectional view for explaining the method for manufacturing the nonvolatile semiconductor memory device according to the embodiment of the present invention.
【図３】この発明の一実施例に係る不揮発性半導体記憶
装置の製造方法を説明するための断面図。FIG. 3 is a sectional view for explaining the method for manufacturing the nonvolatile semiconductor memory device according to the embodiment of the present invention.
【図４】図１〜図３に示す工程によって製造された不揮
発性半導体記憶装置のメモリセルを示す断面図。FIG. 4 is a cross-sectional view showing a memory cell of the nonvolatile semiconductor memory device manufactured by the process shown in FIGS.
【図５】この発明の他の実施例に係る不揮発性半導体記
憶装置の製造方法を説明するための断面図。FIG. 5 is a cross-sectional view for explaining the method for manufacturing the nonvolatile semiconductor memory device according to another embodiment of the present invention.
【図６】この発明の他の実施例に係る不揮発性半導体記
憶装置の製造方法を説明するための断面図。FIG. 6 is a sectional view for explaining the method for manufacturing the nonvolatile semiconductor memory device according to another embodiment of the present invention.
【図７】この発明の他の実施例に係る不揮発性半導体記
憶装置の製造方法を説明するための断面図。FIG. 7 is a sectional view for explaining the method for manufacturing the nonvolatile semiconductor memory device according to another embodiment of the present invention.
１……半導体基板 ２……フィールド酸化膜 ３……メモリセル ４……周辺トランジスタ ６……ゲート絶縁膜 ７……第１の導電膜（フローティングゲート） ９……層間絶縁膜 １０……第２の導電膜 １１……保護膜 １３……ゲート絶縁膜 １５……第３の導電膜（コントロールゲート） 1 semiconductor substrate 2 field oxide film 3 memory cell 4 peripheral transistor 6 gate insulating film 7 first conductive film (floating gate) 9 interlayer insulating film 10 second Conductive film 11 ... Protective film 13 ... Gate insulating film 15 ... Third conductive film (control gate)
Claims (3)
周辺トランジスタが形成されてなる不揮発性半導体記憶
装置の製造方法であって、 メモリセル形成領域及び周辺トランジスタ形成領域を有
する半導体基板の少なくともメモリセル形成領域にゲー
ト絶縁膜用の第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上にフローティングゲート用の第１の
導電膜を形成する工程と、 前記第１の導電膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に該絶縁膜保護用の第２の導電膜を
形成する工程と、 前記周辺トランジスタ形成領域に所定の処理を施す工程
と、 前記周辺トランジスタ形成領域に所定の処理を施す工程
において生成された、前記第２の導電膜上の絶縁膜を除
去する工程と、 前記第２の導電膜の上及び前記所定の処理が施された周
辺トランジスタ形成領域にメモリセルのコントロールゲ
ート及び周辺トランジスタのゲートとなる第３の導電膜
を形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。1. A method of manufacturing a non-volatile semiconductor memory device comprising a non-volatile memory cell and a peripheral transistor formed on a semiconductor substrate, comprising at least a memory cell on a semiconductor substrate having a memory cell forming region and a peripheral transistor forming region. Forming a first insulating film for a gate insulating film in a formation region; forming a first conductive film for a floating gate on the first insulating film; and forming a first conductive film on the first conductive film on the first insulating film. A step of forming a second insulating film, a step of forming a second conductive film for protecting the insulating film on the second insulating film, and a step of performing a predetermined process on the peripheral transistor forming region, Removing the insulating film on the second conductive film, which is generated in the process of performing the predetermined process on the peripheral transistor formation region, and on the second conductive film and the predetermined process. Method of manufacturing a nonvolatile semiconductor memory device characterized in that it comprises a step of forming a third conductive film in the peripheral transistor region which has been subjected to the gate of the control gate and the peripheral transistor of the memory cell, a.
周辺トランジスタが形成されてなる不揮発性半導体記憶
装置の製造方法であって、 メモリセル形成領域及び周辺トランジスタ形成領域を有
する半導体基板の少なくともメモリセル形成領域にゲー
ト絶縁膜用の第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上にフローティングゲート用の第１の
導電膜を形成する工程と、 前記第１の導電膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に該絶縁膜保護用の第２の導電膜を
形成する工程と、 前記第２の導電膜上に耐洗浄膜を形成する工程と、 前記周辺トランジスタ形成領域に所定の処理を施す工程
と、 前記耐洗浄膜を除去する工程と、 前記第２の導電膜の上及び前記所定の処理が施された周
辺トランジスタ形成領域にメモリセルのコントロールゲ
ート及び周辺トランジスタのゲートとなる第３の導電膜
を形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。2. A method for manufacturing a non-volatile semiconductor memory device comprising a non-volatile memory cell and a peripheral transistor formed on a semiconductor substrate, comprising at least a memory cell on a semiconductor substrate having a memory cell forming region and a peripheral transistor forming region. Forming a first insulating film for a gate insulating film in a formation region; forming a first conductive film for a floating gate on the first insulating film; and forming a first conductive film on the first conductive film on the first insulating film. Forming a second insulating film; forming a second conductive film for protecting the insulating film on the second insulating film; and forming a cleaning resistant film on the second conductive film. A step of performing a predetermined process on the peripheral transistor formation region, a step of removing the cleaning resistant film, a process on the second conductive film and on the peripheral transistor formation region subjected to the predetermined process. Method of manufacturing a nonvolatile semiconductor memory device characterized by having a step of forming a third conductive film to be the gate of the control gate and the peripheral transistor of Riseru, the.
周辺トランジスタが形成されてなる不揮発性半導体記憶
装置の製造方法であって、 メモリセル形成領域及び周辺トランジスタ形成領域を有
する半導体基板の少なくともメモリセル形成領域にゲー
ト絶縁膜用の第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上にフローティングゲート用の第１の
導電膜を形成する工程と、 前記第１の導電膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に該絶縁膜保護用の第２の導電膜を
形成する工程と、 前記第２の導電膜上に耐エッチング膜を形成する工程
と、 前記周辺トランジスタ形成領域に所定の処理を施す工程
と、 前記耐エッチング膜を除去する工程と、 前記第２の導電膜の上及び前記所定の処理が施された周
辺トランジスタ形成領域にメモリセルのコントロールゲ
ート及び周辺トランジスタのゲートとなる第３の導電膜
を形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。3. A method of manufacturing a non-volatile semiconductor memory device comprising a non-volatile memory cell and a peripheral transistor formed on a semiconductor substrate, comprising at least a memory cell on a semiconductor substrate having a memory cell forming region and a peripheral transistor forming region. Forming a first insulating film for a gate insulating film in a formation region; forming a first conductive film for a floating gate on the first insulating film; and forming a first conductive film on the first conductive film on the first insulating film. Forming a second insulating film, forming a second conductive film for protecting the insulating film on the second insulating film, and forming an etching resistant film on the second conductive film A step of performing a predetermined process on the peripheral transistor formation region, a step of removing the etching resistant film, a peripheral transistor on the second conductive film and on the predetermined process Method of manufacturing a nonvolatile semiconductor memory device characterized by having a step of forming a third conductive film to be the gate of the control gate and the peripheral transistor of the memory cell formation region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006466A JPH09199694A (en) | 1996-01-18 | 1996-01-18 | Method for manufacturing non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006466A JPH09199694A (en) | 1996-01-18 | 1996-01-18 | Method for manufacturing non-volatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199694A true JPH09199694A (en) | 1997-07-31 |
Family
ID=11639236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006466A Pending JPH09199694A (en) | 1996-01-18 | 1996-01-18 | Method for manufacturing non-volatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199694A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706593B1 (en) | 1996-08-29 | 2004-03-16 | Nec Electroincs Corporation | Method for manufacturing a nonvolatile semiconductor storage device |
-
1996
- 1996-01-18 JP JP8006466A patent/JPH09199694A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706593B1 (en) | 1996-08-29 | 2004-03-16 | Nec Electroincs Corporation | Method for manufacturing a nonvolatile semiconductor storage device |
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